JPH0685279A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0685279A JPH0685279A JP4253866A JP25386692A JPH0685279A JP H0685279 A JPH0685279 A JP H0685279A JP 4253866 A JP4253866 A JP 4253866A JP 25386692 A JP25386692 A JP 25386692A JP H0685279 A JPH0685279 A JP H0685279A
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- gate
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Abstract
(57)【要約】
【目的】 微細化を可能にする素子構造の提供。表面の
平坦化。コンタクト孔のアスペクト比を低くしてコンタ
クトの信頼性を向上させる。 【構成】 ｐ型シリコン基板１０１上に、基板絶縁膜１
０２を形成し、その上にコントロールゲート１０３、ゲ
ート絶縁膜１０４、フローティングゲート１０５、トン
ネルゲート絶縁膜１０６の各層を積層し、この積層体の
間を埋込絶縁膜１０７によって埋め込む。その上にチャ
ネル、ソース・ドレインを構成する、一部領域がｎ型不
純物層１０８ａになされた半導体層１０８を形成する。
その上に層間絶縁膜１０９、金属配線層１１１を形成す
る。 【効果】 フィールド絶縁膜を用いることなく素子分離
が可能となったことによりワード線方向の縮小化が可能
となり、ゲート−コンタクト孔間のマージンを考える必
要がなくなりディジット線方向の縮小化が可能となる。
平坦化。コンタクト孔のアスペクト比を低くしてコンタ
クトの信頼性を向上させる。 【構成】 ｐ型シリコン基板１０１上に、基板絶縁膜１
０２を形成し、その上にコントロールゲート１０３、ゲ
ート絶縁膜１０４、フローティングゲート１０５、トン
ネルゲート絶縁膜１０６の各層を積層し、この積層体の
間を埋込絶縁膜１０７によって埋め込む。その上にチャ
ネル、ソース・ドレインを構成する、一部領域がｎ型不
純物層１０８ａになされた半導体層１０８を形成する。
その上に層間絶縁膜１０９、金属配線層１１１を形成す
る。 【効果】 フィールド絶縁膜を用いることなく素子分離
が可能となったことによりワード線方向の縮小化が可能
となり、ゲート−コンタクト孔間のマージンを考える必
要がなくなりディジット線方向の縮小化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、メモリトランジスタに記憶されたデー
タを電気的に消去して新たなデータを書き込むことがで
きる電気的消去可能型ＰＲＯＭ、即ちＥＥＰＲＯＭに関
する。
置に関し、特に、メモリトランジスタに記憶されたデー
タを電気的に消去して新たなデータを書き込むことがで
きる電気的消去可能型ＰＲＯＭ、即ちＥＥＰＲＯＭに関
する。
【０００２】
【従来の技術】近年、ＥＥＰＲＯＭの中でもフラッシュ
メモリと呼ばれる一括消去型のメモリが注目され、様々
の構造のものが提案されている（例えば、日経マイクロ
デバイス 1990年３月号 pp.72-76）。その中でも、Ｅ
ＰＲＯＭ（Electrical Programmable Read Only Memor
y）と同じスタック構造のメモリセルは、セル縮小化に
有利であることから特に重要視され、多数の報告がなさ
れている（例えば、VLSI SYMP. 1991年 pp.75-76 N.
Kodama, K.Saitoh, H.Shirai, T.Okazawa and Y.Hokari
“A 5V Only 16Mbit Flash EEPROM Cell Using Highl
y Reliable Write／Erase Technologies”等）。このス
タック構造を有するフラッシュメモリを図５、図６を参
照して説明する。
メモリと呼ばれる一括消去型のメモリが注目され、様々
の構造のものが提案されている（例えば、日経マイクロ
デバイス 1990年３月号 pp.72-76）。その中でも、Ｅ
ＰＲＯＭ（Electrical Programmable Read Only Memor
y）と同じスタック構造のメモリセルは、セル縮小化に
有利であることから特に重要視され、多数の報告がなさ
れている（例えば、VLSI SYMP. 1991年 pp.75-76 N.
Kodama, K.Saitoh, H.Shirai, T.Okazawa and Y.Hokari
“A 5V Only 16Mbit Flash EEPROM Cell Using Highl
y Reliable Write／Erase Technologies”等）。このス
タック構造を有するフラッシュメモリを図５、図６を参
照して説明する。
【０００３】図５は、従来のスタック型フラッシュメモ
リセルアレイの平面図であり、図６の（ａ）、（ｂ）
は、それぞれ図５のＡ−Ａ’線、Ｂ−Ｂ’線の断面図で
ある。図５、図６において、５０１はｐ型シリコン基
板、５０２は、選択酸化法によって形成された厚さ８０
００Å程度のフィールド絶縁膜、５０３は、厚さ１００
Å程度のシリコン酸化膜からなるトンネルゲート絶縁
膜、５０４は、膜厚１５００Å程度のリンドープされた
多結晶シリコン層からなるフローティングゲート、５０
５は、厚さ２００Å程度のシリコン酸化膜からなるゲー
ト絶縁膜、５０６は、リンドープされた多結晶シリコン
層とシリサイド層の積層構造からなる合計膜厚が３００
０Å程度のコントロールゲート、５０７は、ヒ素等の不
純物が導入されて形成された、ソース・ドレイン領域と
なるｎ型不純物層、５０８は、ＢＰＳＧ（Borophosphos
ilicate glass ）膜からなる厚さ６０００Å程度の層間
絶縁膜、５０９は、層間絶縁膜５０８に開孔されたコン
タクト孔、５１０は、層間絶縁膜５０８上に延在し、コ
ンタクト孔５０９を介してｎ型不純物層５０７と接触す
る金属配線層である。
リセルアレイの平面図であり、図６の（ａ）、（ｂ）
は、それぞれ図５のＡ−Ａ’線、Ｂ−Ｂ’線の断面図で
ある。図５、図６において、５０１はｐ型シリコン基
板、５０２は、選択酸化法によって形成された厚さ８０
００Å程度のフィールド絶縁膜、５０３は、厚さ１００
Å程度のシリコン酸化膜からなるトンネルゲート絶縁
膜、５０４は、膜厚１５００Å程度のリンドープされた
多結晶シリコン層からなるフローティングゲート、５０
５は、厚さ２００Å程度のシリコン酸化膜からなるゲー
ト絶縁膜、５０６は、リンドープされた多結晶シリコン
層とシリサイド層の積層構造からなる合計膜厚が３００
０Å程度のコントロールゲート、５０７は、ヒ素等の不
純物が導入されて形成された、ソース・ドレイン領域と
なるｎ型不純物層、５０８は、ＢＰＳＧ（Borophosphos
ilicate glass ）膜からなる厚さ６０００Å程度の層間
絶縁膜、５０９は、層間絶縁膜５０８に開孔されたコン
タクト孔、５１０は、層間絶縁膜５０８上に延在し、コ
ンタクト孔５０９を介してｎ型不純物層５０７と接触す
る金属配線層である。
【０００４】このフラッシュメモリでは、書き込みは、
コントロールゲート５０６に高電圧、ドレイン（金属配
線層５１０に接続されたｎ型不純物層５０７）に中間電
圧を印加して目的のトランジスタにホットエレクトロン
を発生させ、このホットエレクトロンをトンネルゲート
絶縁膜５０３を介してフローティングゲート５０４に注
入することによって行う。また、消去は、ソース（金属
配線層５１０に接続されない側のｎ型不純物層）に高電
圧を印加してフローティングゲート５０４内のエレクト
ロンをトンネル絶縁膜５０３を通してソース側へ引き抜
くことによって行う。
コントロールゲート５０６に高電圧、ドレイン（金属配
線層５１０に接続されたｎ型不純物層５０７）に中間電
圧を印加して目的のトランジスタにホットエレクトロン
を発生させ、このホットエレクトロンをトンネルゲート
絶縁膜５０３を介してフローティングゲート５０４に注
入することによって行う。また、消去は、ソース（金属
配線層５１０に接続されない側のｎ型不純物層）に高電
圧を印加してフローティングゲート５０４内のエレクト
ロンをトンネル絶縁膜５０３を通してソース側へ引き抜
くことによって行う。
【０００５】
【発明が解決しようとする課題】フラッシュメモリにお
ける現在の重要な課題の一つは高集積化である。しかし
ながら、上述した従来のスタック型フラッシュメモリで
は、より高集積化しようとしてフィールド絶縁膜の幅を
縮小した場合、フィールド絶縁膜下のパンチスルー耐圧
が低下する。さらにフィールド絶縁膜には周辺に不可避
的にバ−ズビークが発生する。即ち、従来の半導体記憶
装置は、ワード線方向の微細化が困難な素子構造となっ
ていた。
ける現在の重要な課題の一つは高集積化である。しかし
ながら、上述した従来のスタック型フラッシュメモリで
は、より高集積化しようとしてフィールド絶縁膜の幅を
縮小した場合、フィールド絶縁膜下のパンチスルー耐圧
が低下する。さらにフィールド絶縁膜には周辺に不可避
的にバ−ズビークが発生する。即ち、従来の半導体記憶
装置は、ワード線方向の微細化が困難な素子構造となっ
ていた。
【０００６】また上述のセル構造では、コンタクト孔と
フローティングゲートおよびコントロールゲートとの間
隔ｄ、即ちコンタクト−ゲート間マージンは、コンタク
ト開孔時のレジストマスクの目ずれ、フローティングゲ
ートの電荷保持特性の劣化およびコントロールゲートと
コンタクト孔内金属配線層間の層間絶縁膜の耐圧劣化等
を考慮すると、ある値以下にすることができず、このこ
とがディジット線方向の微細化を困難にしていた。
フローティングゲートおよびコントロールゲートとの間
隔ｄ、即ちコンタクト−ゲート間マージンは、コンタク
ト開孔時のレジストマスクの目ずれ、フローティングゲ
ートの電荷保持特性の劣化およびコントロールゲートと
コンタクト孔内金属配線層間の層間絶縁膜の耐圧劣化等
を考慮すると、ある値以下にすることができず、このこ
とがディジット線方向の微細化を困難にしていた。
【０００７】さらに、フィールド絶縁膜およびフローテ
ィングゲートとコントロールゲートとの積層体を有する
構造は、大きな段差を生み、表面の平坦化が困難とな
る。また、コンタクト孔を深く掘り下げる必要が生じ、
コンタクトサイズの縮小化にともないアスペクト比が大
きくなり、コンタクト孔の形成およびコンタクト孔内で
の金属膜の形成が困難となり、コンタクトの信頼性が低
下する。
ィングゲートとコントロールゲートとの積層体を有する
構造は、大きな段差を生み、表面の平坦化が困難とな
る。また、コンタクト孔を深く掘り下げる必要が生じ、
コンタクトサイズの縮小化にともないアスペクト比が大
きくなり、コンタクト孔の形成およびコンタクト孔内で
の金属膜の形成が困難となり、コンタクトの信頼性が低
下する。
【０００８】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、絶縁性基板または絶縁膜が被覆された半導
体基板と、前記絶縁性基板上または前記絶縁膜上に形成
されたコントロールゲートと、前記コントロールゲート
上に第１のゲート絶縁膜を介して形成されたフローティ
ングゲートと、前記コントロールゲートおよび前記フロ
ーティングゲートの間を埋め込む埋込絶縁膜と、前記フ
ローティングゲート上に第２のゲート絶縁膜を介して形
成され、前記埋込絶縁膜上に延在する、チャネル領域お
よびソース・ドレイン領域を構成する半導体薄層と、を
具備するものである。
記憶装置は、絶縁性基板または絶縁膜が被覆された半導
体基板と、前記絶縁性基板上または前記絶縁膜上に形成
されたコントロールゲートと、前記コントロールゲート
上に第１のゲート絶縁膜を介して形成されたフローティ
ングゲートと、前記コントロールゲートおよび前記フロ
ーティングゲートの間を埋め込む埋込絶縁膜と、前記フ
ローティングゲート上に第２のゲート絶縁膜を介して形
成され、前記埋込絶縁膜上に延在する、チャネル領域お
よびソース・ドレイン領域を構成する半導体薄層と、を
具備するものである。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の平面図で
あり、図２の（ａ）、（ｂ）、（ｃ）は、それぞれ図１
のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図であ
る。図１、図２において、１０１はｐ型シリコン基板、
１０２は熱酸化法により形成された厚さ１０００Å程度
のシリコン酸化膜からなる基板絶縁膜、１０３は多結晶
シリコン層とシリサイド層との積層構造からなる合計膜
厚が３０００Å程度のコントロールゲート、１０４は熱
酸化法により形成された厚さ２００Å程度のゲート絶縁
膜、１０５はＣＶＤ法によって形成された厚さ１５００
Å程度の多結晶シリコン層からなるフローティングゲー
ト、１０６は熱酸化法によって形成された厚さ１００Å
程度のトンネルゲート絶縁膜、１０７はフローティング
ゲート１０５およびコントローゲート１０３の間に埋め
込まれた、ＣＶＤシリコン酸化膜からなる埋込絶縁膜、
１０８は非晶質シリコン層を低温熱処理することによっ
て形成した、厚さ２０００Å程度の半導体層、１０８ａ
は半導体層１０８にヒ素等の不純物をイオン注入するこ
とによって形成したｎ型不純物層、１０９はＣＶＤ法で
形成されたシリコン酸化膜からなる層間絶縁膜、１１０
は層間絶縁膜１０９に形成されたコンタクト孔、１１１
はシリコン等を微量に含んだアルミニウムからなる金属
配線層である。
て説明する。図１は、本発明の第１の実施例の平面図で
あり、図２の（ａ）、（ｂ）、（ｃ）は、それぞれ図１
のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図であ
る。図１、図２において、１０１はｐ型シリコン基板、
１０２は熱酸化法により形成された厚さ１０００Å程度
のシリコン酸化膜からなる基板絶縁膜、１０３は多結晶
シリコン層とシリサイド層との積層構造からなる合計膜
厚が３０００Å程度のコントロールゲート、１０４は熱
酸化法により形成された厚さ２００Å程度のゲート絶縁
膜、１０５はＣＶＤ法によって形成された厚さ１５００
Å程度の多結晶シリコン層からなるフローティングゲー
ト、１０６は熱酸化法によって形成された厚さ１００Å
程度のトンネルゲート絶縁膜、１０７はフローティング
ゲート１０５およびコントローゲート１０３の間に埋め
込まれた、ＣＶＤシリコン酸化膜からなる埋込絶縁膜、
１０８は非晶質シリコン層を低温熱処理することによっ
て形成した、厚さ２０００Å程度の半導体層、１０８ａ
は半導体層１０８にヒ素等の不純物をイオン注入するこ
とによって形成したｎ型不純物層、１０９はＣＶＤ法で
形成されたシリコン酸化膜からなる層間絶縁膜、１１０
は層間絶縁膜１０９に形成されたコンタクト孔、１１１
はシリコン等を微量に含んだアルミニウムからなる金属
配線層である。
【００１０】このように構成された不揮発性半導体記憶
装置においては、従来例のバルク型の記憶装置と同様の
手法により書き込みおよび消去が可能である。即ち、書
き込みは、目的のトランジスタのコントロールゲート１
０３に高電圧、ドレインに中間電圧を印加してホットエ
レクトロンを発生させこれをトンネルゲート絶縁膜１０
６を介してフローティングゲート１０５内へ注入するこ
とによって行い、また消去は、ソースに高電圧を印加し
てフローティングゲート１０５内のエレクトロンをトン
ネルゲート絶縁膜１０６を介してソース側へ引き抜くこ
とにより実現できる。
装置においては、従来例のバルク型の記憶装置と同様の
手法により書き込みおよび消去が可能である。即ち、書
き込みは、目的のトランジスタのコントロールゲート１
０３に高電圧、ドレインに中間電圧を印加してホットエ
レクトロンを発生させこれをトンネルゲート絶縁膜１０
６を介してフローティングゲート１０５内へ注入するこ
とによって行い、また消去は、ソースに高電圧を印加し
てフローティングゲート１０５内のエレクトロンをトン
ネルゲート絶縁膜１０６を介してソース側へ引き抜くこ
とにより実現できる。
【００１１】上記構成の不揮発性半導体記憶装置では、
フィールド酸化膜を用いることなく素子分離が可能であ
り、セル間が絶縁膜により完全に分離されていることか
ら微細化されてもパンチスルーを起こすことはなくな
る。よって、本発明によりワード線方向の縮小化が可能
となる。さらに、フィールド酸化膜を形成した場合に
は、基板に結晶欠陥が導入され、その結果、リーク電流
の増大を招いていたが、本発明ではこの不都合も回避で
きる。
フィールド酸化膜を用いることなく素子分離が可能であ
り、セル間が絶縁膜により完全に分離されていることか
ら微細化されてもパンチスルーを起こすことはなくな
る。よって、本発明によりワード線方向の縮小化が可能
となる。さらに、フィールド酸化膜を形成した場合に
は、基板に結晶欠陥が導入され、その結果、リーク電流
の増大を招いていたが、本発明ではこの不都合も回避で
きる。
【００１２】また、本実施例の素子構造では、ｎ型不純
物層に対するコンタクト孔が、コントロールゲート１０
３およびフローティングゲート１０５の横を通過をして
いないので、ゲート−コンタクト孔間のマージンを考え
る必要がなくなり、ディジット線方向のセルサイズの縮
小化に有利な構造となっている。
物層に対するコンタクト孔が、コントロールゲート１０
３およびフローティングゲート１０５の横を通過をして
いないので、ゲート−コンタクト孔間のマージンを考え
る必要がなくなり、ディジット線方向のセルサイズの縮
小化に有利な構造となっている。
【００１３】実際、図５、図６に示した従来例では、セ
ルサイズが４μｍ2 であったものが、本実施例のもので
は同じ設計ルールでセルサイズを２μｍ2 以下とするこ
とができた。
ルサイズが４μｍ2 であったものが、本実施例のもので
は同じ設計ルールでセルサイズを２μｍ2 以下とするこ
とができた。
【００１４】また、本実施例では、ディジット線（金属
配線層１１１）がゲートの近くを通過しなくなったこと
により、フローティングゲートの電荷保持特性が改善さ
れ、またコントロールゲートの対金属配線層耐圧も向上
する。
配線層１１１）がゲートの近くを通過しなくなったこと
により、フローティングゲートの電荷保持特性が改善さ
れ、またコントロールゲートの対金属配線層耐圧も向上
する。
【００１５】さらに、本実施例では、半導体層１０８が
平坦な絶縁膜上に形成されるため、層間絶縁膜１０９も
平坦化され、そのためコンタクト孔を深く掘り下げる必
要がなくなり、アスペクト比が改善される。その結果、
コンタクト孔の形成および金属膜の形成が容易となり、
歩留りが改善され、素子の信頼性も向上する。
平坦な絶縁膜上に形成されるため、層間絶縁膜１０９も
平坦化され、そのためコンタクト孔を深く掘り下げる必
要がなくなり、アスペクト比が改善される。その結果、
コンタクト孔の形成および金属膜の形成が容易となり、
歩留りが改善され、素子の信頼性も向上する。
【００１６】図３は本発明の第２の実施例を示す平面図
であり、図４の（ａ）、（ｂ）、（ｃ）は、それぞれ図
３のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図であ
る。図３、図４において、図１、図２の実施例の部分と
同等の部分には下２桁が共通する参照番号が付されてい
るので、重複した説明は省略する。
であり、図４の（ａ）、（ｂ）、（ｃ）は、それぞれ図
３のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図であ
る。図３、図４において、図１、図２の実施例の部分と
同等の部分には下２桁が共通する参照番号が付されてい
るので、重複した説明は省略する。
【００１７】本実施例の第１の実施例と相違する点は、
半導体層３０８上に高濃度にｐ型不純物のドープされた
厚さ約２０００Åの裏打半導体層３１２を設け、半導体
層３０８のコンタクト孔３１０の形成される側の第１の
ｎ型不純物層３０８ａ上に第２のｎ型不純物層３１２ａ
を形成した点である。本実施例は、第１の実施例と同様
の効果を有するが、さらに裏打半導体層３１２を設けた
ことにより、チャネル領域となる半導体層上にもコンタ
クト孔を拡げることが可能となり、ディジット線方向の
一層の縮小化が可能となる。
半導体層３０８上に高濃度にｐ型不純物のドープされた
厚さ約２０００Åの裏打半導体層３１２を設け、半導体
層３０８のコンタクト孔３１０の形成される側の第１の
ｎ型不純物層３０８ａ上に第２のｎ型不純物層３１２ａ
を形成した点である。本実施例は、第１の実施例と同様
の効果を有するが、さらに裏打半導体層３１２を設けた
ことにより、チャネル領域となる半導体層上にもコンタ
クト孔を拡げることが可能となり、ディジット線方向の
一層の縮小化が可能となる。
【００１８】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、各種
の改変が可能である。例えば、半導体絶縁膜１０２、３
０２上に素子を形成するのに代えて、絶縁性乃至半絶縁
性基板上に素子を形成するようにすることができ、ま
た。コントロールゲートを多結晶シリコンの単層膜によ
って形成することができる。
本発明はこれら実施例に限定されるものではなく、各種
の改変が可能である。例えば、半導体絶縁膜１０２、３
０２上に素子を形成するのに代えて、絶縁性乃至半絶縁
性基板上に素子を形成するようにすることができ、ま
た。コントロールゲートを多結晶シリコンの単層膜によ
って形成することができる。
【００１９】
【発明の効果】以上説明したように、本発明は、コント
ロールゲート上に第１のゲート絶縁膜を介してフローテ
ィングゲートを設け、その上に第２のゲート絶縁膜を介
してチャネル領域およびソース・ドレイン領域を構成す
る半導体層を設けたものであり、さらにコンタクトゲー
トおよびフローティングゲートの積層体の間を埋込絶縁
膜によって埋め込んだものであるので、以下の効果を期
待できる。
ロールゲート上に第１のゲート絶縁膜を介してフローテ
ィングゲートを設け、その上に第２のゲート絶縁膜を介
してチャネル領域およびソース・ドレイン領域を構成す
る半導体層を設けたものであり、さらにコンタクトゲー
トおよびフローティングゲートの積層体の間を埋込絶縁
膜によって埋め込んだものであるので、以下の効果を期
待できる。
【００２０】 ディジット線（金属配線層）とドレイ
ン領域との接続を半導体層の裏側において達成すること
ができるようになるので、コンタクト孔と各ゲートとの
間のマージンを考える必要がなくなり、ディジット線方
向の縮小化が可能となる。 フィールド絶縁膜を用いることなく半導体層間を絶
縁膜で埋め込むことによって素子分離が可能となり、フ
ィールド絶縁膜下のパンチスルー耐圧を考える必要がな
くなり、またフィールド絶縁膜に附随するバーズビーク
もなくなることからワード線方向の縮小化が可能とな
る。
ン領域との接続を半導体層の裏側において達成すること
ができるようになるので、コンタクト孔と各ゲートとの
間のマージンを考える必要がなくなり、ディジット線方
向の縮小化が可能となる。 フィールド絶縁膜を用いることなく半導体層間を絶
縁膜で埋め込むことによって素子分離が可能となり、フ
ィールド絶縁膜下のパンチスルー耐圧を考える必要がな
くなり、またフィールド絶縁膜に附随するバーズビーク
もなくなることからワード線方向の縮小化が可能とな
る。
【００２１】 ディジット線が各ゲートの横を通過す
ることがなくなるので、フローティングゲートの電荷保
持特性が向上し、またコントロールゲートとディジット
線との間の耐圧も向上する。 フィールド絶縁膜が除去され、さらに各ゲート間が
絶縁膜によって埋め込まれたことにより、素子表面の平
坦化が可能となる。 ｎ型不純物層へのコンタクト孔を形成するのに、ゲ
ート間を深く掘り下げる必要がなくなるので、コンタク
ト孔のアスペクト比が改善され、コンタクト孔の形成お
よび金属膜の形成が容易となり、歩留りが向上しまたコ
ンタクトの信頼性が向上する。
ることがなくなるので、フローティングゲートの電荷保
持特性が向上し、またコントロールゲートとディジット
線との間の耐圧も向上する。 フィールド絶縁膜が除去され、さらに各ゲート間が
絶縁膜によって埋め込まれたことにより、素子表面の平
坦化が可能となる。 ｎ型不純物層へのコンタクト孔を形成するのに、ゲ
ート間を深く掘り下げる必要がなくなるので、コンタク
ト孔のアスペクト比が改善され、コンタクト孔の形成お
よび金属膜の形成が容易となり、歩留りが向上しまたコ
ンタクトの信頼性が向上する。
【図１】 本発明の第１の実施例を示す平面図。
【図２】 図１のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−
Ｃ’線の断面図。
Ｃ’線の断面図。
【図３】 本発明の第２の実施例を示す平面図。
【図４】 図３のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−
Ｃ’線の断面図。
Ｃ’線の断面図。
【図５】 従来例の平面図。
【図６】 図５のＡ−Ａ’線およびＢ−Ｂ’線の断面
図。
図。
１０１、３０１、５０１ ｐ型シリコン基板 １０２、３０２ 基板絶縁膜 ５０２ フィールド絶縁膜 １０３、３０３ コントロールゲート ５０３ トンネルゲート絶縁膜 １０４、３０４ ゲート絶縁膜 ５０４ フローティングゲート １０５、３０５ フローティングゲート ５０５ ゲート絶縁膜 １０６、３０６ トンネルゲート絶縁膜 ５０６ コントロールゲート １０７、３０７ 埋込絶縁膜 ５０７ ｎ型不純物層 １０８、３０８ 半導体層 １０８ａ ｎ型不純物層 ３０８ａ 第１ｎ型不純物層 ５０８、１０９、３０９ 層間絶縁膜 ５０９、１１０、３１０ コンタクト孔 ５１０、１１１、３１１ 金属配線層 ３１２ 裏打半導体層 ３１２ａ 第２ｎ型不純物層
Claims (3)
- 【請求項１】 絶縁性基板または絶縁膜が被覆された半
導体基板と、前記絶縁性基板上または前記絶縁膜上に形
成されたコントロールゲートと、前記コントロールゲー
ト上に第１のゲート絶縁膜を介して形成されたフローテ
ィングゲートと、前記コントロールゲートおよび前記フ
ローティングゲートの間を埋め込む埋込絶縁膜と、前記
埋込絶縁膜上および第２のゲート絶縁膜を介して前記フ
ローティングゲート上に延在する、チャネル領域および
ソース・ドレイン領域を構成する半導体薄層と、を具備
する不揮発性半導体記憶装置。 - 【請求項２】 絶縁性基板または絶縁膜が被覆された半
導体基板と、前記絶縁性基板上または前記絶縁膜上に形
成されたコントロールゲートと、前記コントロールゲー
ト上に第１のゲート絶縁膜を介して形成されたフローテ
ィングゲートと、前記フローティングゲート上に第２の
ゲート絶縁膜を介して形成された、チャネル領域および
ソース・ドレイン領域を構成する第１の半導体薄層と、
前記第１の半導体薄層上に形成され、前記第１の半導体
薄層のドレイン領域上に不純物拡散層が形成されている
第２の半導体薄層と、前記第２の半導体薄層上を覆い、
前記不純物拡散層上にコンタクト孔を有する層間絶縁膜
と、前記コンタクト孔を介して前記不純物拡散層と接触
し、前記層間絶縁膜上に延在する配線層と、を具備する
不揮発性半導体記憶装置。 - 【請求項３】 絶縁性基板または絶縁膜が被覆された半
導体基板と、前記絶縁性基板上または前記絶縁膜上に形
成されたコントロールゲートと、前記コントロールゲー
ト上に第１のゲート絶縁膜を介して形成されたフローテ
ィングゲートと、前記コントロールゲートおよび前記フ
ローティングゲートの間を埋め込む埋込絶縁膜と、前記
埋込絶縁膜上および第２のゲート絶縁膜を介して前記フ
ローティングゲート上に延在する、チャネル領域および
ソース・ドレイン領域を構成する第１の半導体薄層と、
前記第１の半導体薄層上に形成され、前記第１の半導体
薄層のドレイン領域上に不純物拡散層が形成されている
第２の半導体薄層と、前記第２の半導体薄層上を覆い、
前記不純物拡散層上にコンタクト孔を有する層間絶縁膜
と、前記コンタクト孔を介して前記不純物拡散層と接触
し、前記層間絶縁膜上に延在する配線層と、を具備する
不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253866A JP2959605B2 (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253866A JP2959605B2 (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685279A true JPH0685279A (ja) | 1994-03-25 |
| JP2959605B2 JP2959605B2 (ja) | 1999-10-06 |
Family
ID=17257223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253866A Expired - Lifetime JP2959605B2 (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体記憶装置 |
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489650B2 (en) | 1997-04-28 | 2002-12-03 | Nippon Steel Corporation | Semiconductor device and a method of manufacturing the same |
| US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
| JP2016131258A (ja) * | 2010-09-03 | 2016-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2017054941A (ja) * | 2015-09-10 | 2017-03-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1992
- 1992-08-28 JP JP4253866A patent/JP2959605B2/ja not_active Expired - Lifetime
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| US6818943B2 (en) | 1997-04-28 | 2004-11-16 | Nippon Steel Corporation | Semiconductor device having a shield plate for applying electric potential to the semiconductor substrate |
| US6838360B2 (en) | 1997-04-28 | 2005-01-04 | Nippon Steel Corporation | Non-volatile semiconductor memory with single layer gate structure |
| US7038269B2 (en) | 1997-04-28 | 2006-05-02 | Pegre Semiconductors, Llc. | Non-volatile semiconductor memory with single layer gate structure |
| US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
| US7808033B2 (en) | 1997-04-28 | 2010-10-05 | Yoshihiro Kumazaki | Shield plate electrode for semiconductor device |
| US8253186B2 (en) | 1997-04-28 | 2012-08-28 | Intellectual Ventures I Llc | Semiconductor device having controllable transistor threshold voltage |
| JP2016131258A (ja) * | 2010-09-03 | 2016-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9704960B2 (en) | 2010-09-03 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
| JP2017054941A (ja) * | 2015-09-10 | 2017-03-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
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|---|---|
| JP2959605B2 (ja) | 1999-10-06 |
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