JPH1145985A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】従来のブースタプレートは、大面積なため浮遊
容量が大きく高速化を阻害し、またプログラム促進とプ
ログラム禁止の個別制御ができない。 【解決手段】ビット線ＢＬとソース線との間にそれぞれ
選択トランジスタＳＴd,ＳＴs を介して電気的にデータ
のプログラムが行われる複数のメモリトランジスタＭＴ
が直列接続されてなるメモリブロックを、マトリックス
状に複数配置させてメモリアレイが構成されている不揮
発性半導体記憶装置であって、選択トランジスタＳＴd,
ＳＴs とメモリトランジスタＭＴの間、又はメモリトラ
ンジスタＭＴ間にそれぞれ配置されている複数のブース
ト行線ＢＲＬと、当該複数のブースト行線ＢＲＬの印加
電圧を制御するブースト制御回路４０とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータの
プログラムが可能な不揮発性半導体記憶装置に関する。
特定的には、本発明は、メモリトランジスタの書き込
み，消去或いは書き込み禁止設定の電圧印加時に、より
高速で低電圧動作が可能なトランジスタ内電位上昇の促
進化技術に関する。

【０００２】

【従来の技術】現在、フローティングゲートを有する一
括消去型の不揮発性半導体メモリ（フラッシュメモリ）
では、多くの種類のメモリセル方式が提案されている
が、その中でもっともセルサイズが小さく大容量化が可
能なセル方式として、ＮＡＮＤ型がある。ＮＡＮＤ型フ
ラッシュメモリは、複数のメモリトランジスタを直列接
続してＮＡＮＤ列と称されるメモリブロックを構成し、
２個のＮＡＮＤ列で１個のビットコンタクトおよびソー
ス線を共有することにより、１ビットあたりの実効的な
セル面積の縮小を可能としたものである。

【０００３】一般的なＮＡＮＤ型フラッシュメモリにお
いて、その消去動作時に、選択ＮＡＮＤ列の全ワード線
に０Ｖ、非選択ＮＡＮＤ列の全ワード線および基板に高
電圧（例えば、２０Ｖ）を印加する。その結果、選択Ｎ
ＡＮＤ列のメモリトランジスタのみ、フローティングゲ
ートから基板に電子が引き抜かれて、メモリトランジス
タのしきい値電圧は負方向にシフトして、例えば−３Ｖ
程度になる。

【０００４】一方、データのプログラム動作は、選択す
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で行われ、選択するワード線に高電圧
（例えば、１８Ｖ）を、プログラム（“１”データを記
憶）すべきメモリトランジスタが接続されたビット線に
０Ｖ、プログラムを禁止（“０”データを保持）すべき
メモリトランジスタが接続されたビット線に中間電位
（例えば、９Ｖ）を印加する。その結果、プログラムす
べき選択メモリトランジスタのみ、フローティングゲー
ト中に電子が注入されて、選択メモリトランジスタのし
きい値電圧は正方向にシフトして、例えば２Ｖ程度にな
る。

【０００５】かかるＮＡＮＤ型フラッシュメモリにおい
ては、データのプログラムおよび消去とともＦＮ(Fowle
r Nordheim) トンネル電流により行うため、動作電流を
チップ内昇圧回路から供給することが比較的に容易であ
り、単一電源で動作させ易いといった利点がある。ま
た、ページ単位で、つまり選択するワード線に接続され
たメモリトランジスタ一括にデータプログラムが行われ
るため、当然の結果として、プログラム速度の点で優位
である。

【０００６】しかしながら、ＮＡＮＤ型フラッシュメモ
リでは、セルの微細化が進むにつてて、コントロールゲ
ートとフローティングゲートとのあいだのオーバーラッ
プ面積を十分に確保することが難しく、コントロールゲ
ートと、フローティングゲートまたは基板との結合容量
の比率（カップリング比）をあげることが困難になって
いる。書き込み／消去の動作速度はカップリング比に依
存しており、特に、しきい値電圧の検証(Verify)をとも
ないながら何度も繰り返し行われる書き込み動作におい
て、上記カップリング比が小さいことが動作速度に与え
る影響は深刻なものとなる。また、動作速度は印加電圧
に依存することから、更に高速化要求が強まり、電源電
圧が現在の３．３Ｖから将来は２．５Ｖまたは１．５Ｖ
といったように低電圧化されてることが予想されるなか
で、書き込み／消去時の電圧を下げること（スケーリン
グ）が年々、難しくなっている。この書き込み／消去時
の電圧スケーリングが素子の微細化や高速化のトレンド
に追いつかないことは、結果的に、内部の昇圧回路に対
し昇圧能力を高いレベルで要求することになり、その回
路的な負担を益々増大させている。

【０００７】この内部昇圧回路の回路的な負担を低減す
る意味では、プログラム時における非選択メモリトラン
ジスタの書き込み防止の際、非選択ビット線に印加が必
要であった中間電圧をできるだけ低電圧化することが重
要である。また、プログラム／検証動作の度に非選択ビ
ット線を中間電圧の充電することは、その電圧切り替え
時間によってプログラム速度が律束され、高速プログラ
ムを阻害する。これらの要請から、書き込み時に非選択
メモリセルへの書き込み防止を非選択ビット線に中間電
圧を印加することなく行い得る技術が、「IEEE JOURNAL
OF SOLID-STATE CIRCUITS VOL.30, NO.11, NOVEMBER,
1995, p1152 〜p1153 における記述、及びFig.5, Fig.
6」に開示されている。上記文献に開示されたデータプ
ログラム動作では、プログラムを禁止すべきメモリトラ
ンジスタが接続されたＮＡＮＤ列を選択トランジスタの
カットオフによりフローティング状態にして、当該ＮＡ
ＮＤ列のチャネル部電圧を、主として非選択ワード線に
印加されるパス電圧（例えば、１０Ｖ）との容量カップ
リングにより自動的に昇圧する。この昇圧動作はセルフ
ブーストと呼ばれ、これにより非選択メモリトランジス
タのフィローティングゲートと基板間の電界が緩和さ
れ、プログラム禁止状態が設定される。

【０００８】セルフブースト技術によるチャネル部昇圧
は、非選択ワード線に印加されるパス電圧により行うこ
とから、メモリトランジスタのカップリング比が十分で
ないとブースト効率がよくない。また、場合によって
は、限られた時間内にプログラム禁止状態に移行でき
ず、プログラム防止自体が出来ないといった事態を招く
こともある。

【０００９】以上述べてきたように、素子微細化による
カップリング比の低下が不揮発性メモリの高速化，低電
圧化および正常動作に及ぼす影響は極めて甚大である
が、最近、このカップリング比低下を防止する技術とし
て、「IEEE IEDM'96(CD-ROM)においてブースタプレート
(Booster Plate) 技術が提案されている。また、同じ技
術が「Sympodium on VLSI Technology Digest of Techn
ical Papers, P238, 1996 （文献２）」において記載さ
れている。

【００１０】図７および図８は、上記文献１に開示され
た図である。図７は、ブースタプレートが適用されたＮ
ＡＮＤ列の平面図、図８は、図７のII−II線に沿った断
面図である。図７および図８中、符号１００は半導体基
板のメモリアレイ領域に形成されたｐ型ウェル、１０２
はメモリトランジスタのドレイン及びソースとなるｎ型
不純物拡散領域、１０４はＶss接続部またはビットコン
タクト部のｎ型不純物拡散領域、１０６ディプレッショ
ン形トランジスタ（パストランジスタ）の既形成チャネ
ルをなすｎ形不純物導入領域、１０８はトンネル酸化
膜、１１０はフローティングゲート、１１２はＯＮＯ(O
xide-Nitride-Oxide) 膜、１１４はコントロールゲー
ト、１１６，１１８は層間絶縁膜である。

【００１１】このＮＡＮＤ型フラッシュメモリでは、ビ
ット線ＢＬと共通ソース線ＣＳＬとの間に、平行に配置
され互いに対をなす２本のＮＡＮＤ列が共通なビットコ
ンタクトを介して並列に接続されている。これは、ビッ
ト線ＢＬをレイアウトする際のカラム方向のピッチを通
常の倍に緩和して、ビット線をなすアルミニウム配線と
不純物拡散層とを接続するビットコンタクトＢＣ、及び
図示せぬデータラッチ回路の配置スペースを確保するた
めである。各ＮＡＮＤ列では、ドレイン選択トランジス
タＳＴd 、パストランジスタＴＲpass、メモリトランジ
スタＭＴ1 〜ＭＴ32およびソース選択トランジスタＳＴ
sが直列接続、即ち電流方向を揃えて一列に接続されて
いる。メモリトランジスタＭＴ1 〜ＭＴ32は、コントロ
ールゲート１１４を兼用するワード線ＭＬ1,ＭＬ2,…,
ＭＬ32の論理レベルに応じて制御される。

【００１２】ドレイン選択トランジスタＳＴd およびパ
ストランジスタＴＲpassが異なるＮＡＮＤ列間で対をな
し、そのトランジスタ対のゲートが電源供給選択線ＳＳ
Ｌ1とＳＳＬ2 にそれぞれ接続されている。パストラン
ジスタＴＲpassは、ディプレッション形で常時オン状態
に維持される。このため、ＮＡＮＤ列の電流チャネル
は、当該ＮＡＮＤ列の選択トランジスタＳＴd が接続さ
れた方の電源供給選択線の論理レベルに応じて、選択的
に遮断／導通が制御される。電源供給選択線ＳＳＬ1 と
ＳＳＬ2 に相補信号が付与されるとすると、何れか一方
のＮＡＮＤ列に電源電圧が供給されているときは、必ず
他方のＮＡＮＤ列に電源電圧は供給されず、これにより
差動的なＮＡＮＤ列の選択が行われる。また、ソース選
択トランジスタＳＴs は、ＧＮＤ接続選択線ＧＳＬの論
理レベルに応じて制御される。なお、これらソース選択
トランジスタＳＴs ，ドレイン選択トランジスタＳＴd
およびパストランジスタＴＲpassは、２層のゲート層が
上下に短絡されて単層ゲート構造となっている。

【００１３】このＮＡＮＤ型フラッシュメモリでは、平
面図では２本のＮＡＮＤ列の配置領域全面に、断面で見
るとトランジスタ列上の層間絶縁膜層１１６および１１
８に挟まれた状態で、ポリサイド(Polycide)からなるブ
ースタプレート(Booster Plate) ＢＰが設けられてい
る。

【００１４】ブースタプレートＢＰは、データプログラ
ム動作時に選択ワード線とともに同じ高電圧（上記文献
１では、１２Ｖ）の電圧が印加される。このとき、微細
化されて選択メモリトランジスタのコントロールゲート
１１４とフローティングゲート１１０カップリング比が
小さな場合でも、ブースタプレートＢＰとフローティン
グゲート１１０との容量カップリングによって、フロー
ティングゲート１１０の電位上昇が速やかに行われる。
先の述べたように１データ書き込みあたりプログラムが
何回も繰り返されることから、このブースタプレートＢ
Ｐによる電位上昇促進によって、プログラム速度を大幅
に短縮することができる。また、ブースタプレートＢＰ
は基板とも容量カップリングしているので、書き込み禁
止状態を速やかに設定できる。この際、従来のように非
選択ワード線にパス電圧を印加する必要がなく、外部電
源電圧Ｖ_CC程度で済むことから、ワード線の制御が簡素
化され、また昇圧回路の負担が低減できるといった、数
々の利点を有している。

【００１５】

【発明が解決しようとする課題】しかしながら、この従
来のブースタプレート技術には、以下に示す２つの点で
課題がある。

【００１６】第１に、ブースタプレートＢＰは書き込み
動作時にワード線ＷＬと同様に高速で書き込み時の電位
（例えば、１２Ｖ）まで昇圧しなければならないが、ブ
ースタプレートＢＰはワード線より遥に面積が大きくて
浮遊容量が大きいので、電位上昇（充電）に時間がかか
り、この面でデータ書き込み時間の短縮化を阻害してい
る。すなわち、従来の技術では、ブースタプレートＢＰ
の浮遊容量が大きなことによって、カップリング比を上
げただけの効果（高速性）が十分に引き出せていない。

【００１７】第２の課題として、ブースタプレートＢＰ
は、その構造上、セルの直列つながりの単位であるＮＡ
ＮＤ列全体を同一プレートで覆うことになるので、対フ
ローティングゲートとのカップリング、対基板とのカッ
プリングは同じ電位で貢献することになる。本来、これ
ら２種類のカップリングに対しては当然ながらそれぞれ
印加電圧に最適値があり、個別にブースタプレートＢＰ
の電位を設定したほうがよいと考えるのが自然である。
しかし、従来のブースタプレート構造では、そのような
個別設定が出来ないため印加電圧の設定範囲が狭く、電
位制御の最適化が容易でなかった。

【００１８】本発明は、このような実情に鑑みてなさ
れ、メモリトランジスタの急速な電位上昇を促進し高速
動作を達成するための制御電極構造を新たに提案し、こ
れを用いた不揮発性半導体記憶装置及びその製造方法を
提供することを目的とする。

【００１９】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の不揮
発性半導体記憶装置では、半導体のチャネル形成領域上
に電荷蓄積手段（例えば、フローティングゲート，電荷
トラップ等）を含む絶縁膜を介して積層された制御電極
（コントロールゲート）に電圧を印加し、前記電荷蓄積
手段に対し、電荷を電気的に注入又は引き抜くことによ
りデータを記憶する複数の記憶素子を有し、その複数の
前記制御電極がメモリアレイ内を平行ストライプ状に配
置されている不揮発性半導体記憶装置であって、前記制
御電極間の離間スペース内に、隣り合う前記記憶素子と
容量結合する複数のブースト行線と、当該複数のブース
ト行線の印加電圧を制御するブースト制御回路とを有す
る。

【００２０】本発明は、ＮＡＮＤ型のセル方式に好適で
ある。この場合、本発明の不揮発性半導体記憶装置は、
ビット線とソース線との間にそれぞれ選択トランジスタ
を介して電気的にデータのプログラムが行われる複数の
メモリトランジスタが直列接続されてなるメモリブロッ
クを、マトリックス状に複数配置させてメモリアレイが
構成されている不揮発性半導体記憶装置であって、前記
選択トランジスタと前記メモリトランジスタの間、又は
メモリトランジスタ間にそれぞれ配置されている複数の
ブースト行線と、当該複数のブースト行線の印加電圧を
制御するブースト制御回路とを有する。

【００２１】前記複数のブースト行線は、前記メモリブ
ロックごとに相互接続してもよく、また、個別に電圧印
加の制御を可能とするために前記ブースト制御回路にそ
れぞれ接続してもよい。前記ブースト行線を個別制御可
能とする場合、好ましくは、前記ワード線に接続された
行デコード回路および前記ブースト制御回路は、プログ
ラムをすべきメモリトランジスタが接続された選択ワー
ド線と当該選択ワード線の幅方向両側に絶縁膜を介して
隣接する２本の前記ブースト行線とに対し、プログラム
速度の向上が可能な高い電圧を印加し、かつ、非選択ワ
ード線に電源電圧、当該非選択ワード線に絶縁膜を介し
て隣接するブースト行線に前記２本のブースト行線より
更に高い電圧を印加する。

【００２２】また、好適には、前記ブースト行線は、前
記電荷蓄積手段を含む絶縁膜と前記制御電極による溝状
の凹部を、絶縁膜を介して埋め込むかたちで形成されて
いる。前記ブースト行線は、高融点金属膜，不純物がド
ープされたポリシリコン膜，不純物がドープされたポリ
シリコン膜と高融点金属シリサイド膜との積層膜の何れ
かにより構成されている。

【００２３】このような構成の不揮発性半導体記憶装置
では、フローティングゲート等の電荷蓄積手段の側面側
にブースト行線が絶縁膜を介して隣接し、このブースト
行線は補助的な制御電極として機能する。このため、制
御電極とコントロールゲートとの見かけ上のオーバーラ
ップ面積が増大し、データ書き込み／消去時の高速化に
貢献する両者の容量結合が強化され、実質上、カップリ
ング比が向上する。この作用は従来のブースタプレート
の場合でも同じであるが、ブースタプレートの場合、コ
ントロールゲートの側壁の容量結合強化に加え、ワード
線（主たる制御電極）の上方にも補助的な制御電極が延
在している点で異なる。コントロールゲートからの距離
が近いワード線による容量結合が支配的であることか
ら、このワード線の上方部分での容量結合強化は殆ど期
待できない。かえって、この部分の存在により浮遊容量
が増大し高速化の妨げとなるし、印加電界が容量結合強
化の寄与が大きなコントロールゲートの側壁に集中しな
いので、全面にブースタプレートを配置させる従来構成
は高速性の面からは十分ではない。これに対し、本発明
の不揮発性半導体記憶装置では、コントロールゲートの
みでは容量結合が弱いスタックゲートの側壁部分にブー
スト行線が集中配置されてカップリング比の向上が、従
来に比べ効率的に達成されている。加えて、本発明で
は、ワード線やビット線に対する浮遊容量も小さい。

【００２４】一方、書き込み禁止状態の設定において重
要となる対基板との容量結合についても、本発明におけ
るブースト行線が基板に最も近い位置に配線されている
ことから、この部分に印加電界を集中でき、浮遊容量を
極力抑えながら対基板との容量カップリングが増強され
ている。

【００２５】本発明の不揮発性半導体記憶装置の製造方
法では、ビット線とソース線との間にそれぞれ選択トラ
ンジスタを介して電気的にデータのプログラムが行われ
る複数のメモリトランジスタが直列接続されてなるメモ
リブロックを、マトリックス状に複数配置させてメモリ
アレイを形成する不揮発性半導体記憶装置の製造方法で
あって、前記選択トランジスタおよび前記メモリトラン
ジスタの制御電極を形成した後、当該制御電極同士の離
間スペースを埋め込む絶縁膜と導電膜を、この順で全面
に成膜し、成膜した導電膜表面を平坦化（例えば、エッ
チバック）し当該導電膜を前記離間スペースごとに分断
することにより、隣り合うメモリトランジスタと容量結
合し、別途形成されるブースト制御回路によって電圧印
加が制御されて前記隣り合うメモリトランジスタの動作
を促進する複数のブースト行線を形成する。

【００２６】この製法では、成膜した導電膜を例えばエ
ッチバックするだけで、ブースト行線の分離形成ができ
る。従来のブースタプレートをメモリブロックごとにパ
ターンニングする必要がある場合に比べると、むしろ工
程は簡略化できる。ブースト行線同士を短絡する配線
は、他の配線と同時に形成すればよく、ブースト行線を
設けたことによる工程およびフォトマスクの追加はな
い。

【００２７】

【発明の実施の形態】本発明は、記憶素子が、その制御
電極の容量結合を利用して電荷蓄積手段（例えば、フロ
ーティングゲート，電荷トラップ）に対し電荷を電気的
に注入し又は引き抜くことを基本動作し、かつ、記憶素
子の制御電極を兼用するワード線が平行ストライプ状に
配置されている不揮発性半導体記憶装置に広く適用され
る。このような不揮発性半導体記憶装置であれば、記憶
素子の種類に限定はなく、通常のＦＧ(Floating Gate)
型のほか、ＭＮＯＳ(Metal-Nitride-Oxide Semiconduct
or) 、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semicon
ductor) 、更にはＭＦＳＦＥＴ(Metal-Ferroelectric-S
emiconductor FET) の適用も可能である。また、メモリ
セル方式に限定はなく、例えばＮＯＲ型、ＤＩＮＯＲ型
或いはＡＮＤ型等であってもよい。本発明は、記憶素子
の単純なマトリックス配置に適し、データ書き込み，消
去書き込み禁止等が制御電極の容量結合を利用して行わ
れるＮＡＮＤ型に特に好適であることから、以下、フロ
ーティングゲートを有するＮＡＮＤ型フラッシュメモリ
を例として、本発明に係る不揮発性半導体記憶装置及び
その製造方法を、図面にもとづいて詳細に説明する。

【００２８】図１は、本発明の実施形態に係るＮＡＮＤ
型フラッシュメモリのメモリアレイの平面図、図２は、
図１のIII −III 線に沿った断面図である。図１および
図２中、符号ＭＴはメモリトランジスタ、ＦＧはメモリ
トランジスタのフローティングゲート、ＣＧはワード線
を兼用するメモリトランジスタのコントロールゲート、
ＳＴd はドレイン選択トランジスタ、ＳＴs はソース選
択トランジスタ、ＳＬd はドレイン選択トランジスタの
ゲート電極を兼ねる選択信号線、ＳＬs はソース選択ト
ランジスタのゲート電極を兼ねる選択信号線、ＢＣはビ
ットコンタクト、ＢＬはビット線を示す。また、符号１
は半導体基板、２は素子分離領域、４ａはドレイン選択
トランジスタのドレイン領域、４ｂはメモリトランジス
タのソース・ドレイン領域、４ｃソース選択トランジス
タのソース領域、１８は層間絶縁層である。

【００２９】図１の平面図に示すように、このＮＡＮＤ
型フラッシュメモリのメモリアレイは、ストリングと称
されるトランジスタ列を繰り返し配置させることによっ
てアレイ全体が構成されている。ストリングは、列方向
に直列接続されているスタックゲート構造の複数のメモ
リトランジスタＭＴ（例えば、１６個）と、このトラン
ジスタ列の一方端に接続されているドレイン選択トラン
ジスタＳＴd と、他方端に接続されているソース選択ト
ランジスタＳＴs とから構成されている。行方向に隣接
するストリング間は、例えばトレンチ又はＬＯＣＯＳ(L
ocal Oxide ofSilicon)等の素子分離領域２により電気
的に絶縁分離されている。ドレイン選択トランジスタＳ
Ｔd のドレイン領域４ａには、列方向に隣接するストリ
ング間で共通なビットコンタクトＢＣが設けられてい
る。

【００３０】メモリトランジスタＭＴは、図２の断面図
に示すように、そのチャネル形成領域（ソース・ドレイ
ン領域４ｂ同士に挟まれた基板表面領域）上に、トンネ
ル絶縁膜６、フローティングゲートＦＧ、中間絶縁膜
８、コントロールゲートＣＧおよびオフセット絶縁膜１
０が積層されて構成されている。これらの各層の材料お
よび膜厚に限定はないが、一例を挙げるならば、以下の
如くである。すなわち、トンネル絶縁膜６は、熱酸化シ
リコン膜または熱酸化シリコンと酸化窒化シリコンとの
積層膜からなり、その膜厚は１０ｎｍ弱である。フロー
ティングゲートＦＧは、不純物が導入されて導電化され
たポリシリコン(doped poly-Si) からなり、膜厚は数１
０ｎｍ〜１００ｎｍ程度である。中間絶縁膜８は、ＯＮ
Ｏ膜が一般的で、膜厚は数１０ｎｍ程度である。コント
ロールゲートＣＧは配線層（ワード線ＷＬ）を兼ねるの
で低抵抗化のため、数１０ｎｍ〜１００ｎｍ程度のdope
d poly-Si と、例えばＷＳｉx 等の高融点金属シリサイ
ド（１００ｎｍ〜１５０ｎｍ程度）との積層膜とするの
が一般的である。

【００３１】選択トランジスタＳＴd,ＳＴs は、メモリ
トランジスタＭＴと基本的には同じ積層構造であるが、
この両選択トランジスタでは、メモリトランジスタでは
フォローティングゲートＦＧとなる層とコントロールゲ
ートＣＧとなる層が中間絶縁膜８に設けられた接続孔を
介して短絡され、これにより同電位な選択信号線ＳＬd
およびＳＬs が構成されている。ビットコンタクトＢＣ
は、層間絶縁層１８に開孔されたコンタクト孔内を、例
えばＴｉ／ＴｉＮ等の密着層を介在させてＷ等の金属プ
ラグで埋め込むことにより形成されている。ビット線Ｂ
Ｌは、例えば、Ａｌ等の主配線層２２の上下を、反射防
止層（又は保護層）２４とバリアメタル２０で挟んだ３
層構造を有している。

【００３２】以上の構成は従来のＮＡＮＤ型フラッシュ
メモリと変わらないが、本発明では、制御電極（コント
ロールゲートＣＧ）による容量結合を補助するブースト
行線ＢＲＬが新たに設けられている。具体的にブースト
行線ＢＲＬは、図１に示すように、隣り合うコントロー
ルゲートＣＧと選択信号線ＳＬd またはＳＬs との間、
或いは隣り合うコントロールゲートＣＧ間に、平行スト
ライプ状に配置されている。このブースト行線ＢＲＬ
は、図２の断面図で見ると、各トランジスタのスタック
ゲートによる溝状の凹部内に、絶縁分離膜１２を介在さ
せた状態で埋め込み形成されている。絶縁分離膜１２の
膜厚は、当該ブースト行線ＢＲＬのフローティングゲー
トＦＧまたは基板との結合容量値を左右するので、これ
を考慮する一方で確実な絶縁分離を行う必要があり余り
薄くできないが、ここでは３０ｎｍ程度に設定されてい
る。ブースト行線ＢＲＬは、低抵抗化のため、doped po
ly-Si とＷＳｉx 等の高融点金属シリサイドとの積層構
造を有する。なお、前記フローティングゲートＦＧ上の
オフセット絶縁膜１０は、ブースト行線ＢＲＬの形成
（エッチバック）時にコントロールゲートＣＧが表出し
て削れるのを防止する保護層として、或いはブースト行
線ＢＲＬの高さを規定するために設けられており、その
目的に合わせて膜厚が決定される。

【００３３】つぎに、以上述べてきたＮＡＮＤ型フラッ
シュメモリを例として、本発明の不揮発性半導体記憶装
置の製造方法について、図面を参照しながら説明する。
図３および図４は、この製法の各製造過程を示す断面図
である。

【００３４】スタックゲート形成までの工程は、通常の
方法にしたがって行う。すなわち、シリコンウェーハ等
の半導体基板を１を用意し、メモリアレイの形成領域に
所定のｐ型ウェル形成と、素子分離領域２の形成を行
う。素子分離領域２により画成された能動領域表面に、
例えば熱酸化法によりトンネル絶縁膜６を成膜する。ま
た、フローティングゲートＦＧとなるdoped poly-Si 膜
をＣＶＤ法により成膜し、このdoped poly-Si 膜上にレ
ジストパターンを形成し、このレジストパターンをマス
クにdoped poly-Si 膜を平行ライン状にパターンニング
する。これにより、フローティングゲートＦＧとなるパ
ターンニングラインが、ストリングの幅方向に分離した
かたちで形成される。つぎに、中間絶縁膜８としてのＯ
ＮＯ膜，コントロールゲートＣＧとなるポリサイド膜お
よびオフセット絶縁膜１０をこの順で全面に成膜する。
オフセット絶縁膜１０上に、フローティングゲートＦＧ
となるパターンニングラインに対し直交する平行ストラ
イプ状のレジストパターンを形成し、これをマスクに下
地のオフセット絶縁膜１０およびポリサイド膜をエッチ
ングしてコントロールゲートＣＧを形成する。このエッ
チングの際、更に下地のＯＮＯ膜８およびフローティン
グゲートＦＧとなるパターンニングラインを同時にカッ
トすると、図３（ａ）に示すスタックゲートが形成され
る。また、スタックゲートおよび素子分離領域２を自己
整合マスクとして、ウェル内の表面側に各種不純物領域
４ａ〜４ｃを形成する。

【００３５】図３（ｂ）では、絶縁分離膜１２としてＳ
ｉＯ₂ 膜を３０ｎｍほど全面にＣＶＤし、スタックゲー
トとウェル表面を完全に被膜する。

【００３６】図４（ｃ）では、ＣＶＤ法によりdoped po
ly-Si 膜１４およびＷＳｉx 膜１６を順に堆積し、スタ
ックゲートによる溝状凹部を完全に埋め込む。

【００３７】図４（ｄ）では、ＷＳｉx 膜１６とdoped
poly-Si 膜１４のエッチング条件を切り換えながら全面
エッチバックを施す。このエッチバックは、スタックゲ
ート上で絶縁分離膜１２が表出するまで行う。これによ
り、ＷＳｉx 膜１６とdopedpoly-Si 膜１４との積層膜
がスタックゲートによる溝状凹部ごとに分断され、ブー
スト行線ＢＲＬが形成されるとともに、メモリアレイ部
の表面が平坦化される。このとき、図４（ｄ）に示すよ
うに、スタックゲートによるラインとスペースの繰り返
しが途切れる選択トランジスタＳＴd およびＳＴs の外
側面に、ポリシリコンとＷＳｉx とのエッチング残りが
サイドウォール状に発生するが、これは通常の動作では
問題とならないので、そのままにしておくことも可能で
あるが、浮遊容量等の点で問題が生ずるようであれば、
続いて除去する。

【００３８】その後は、通常のＮＡＮＤ型フラッシュメ
モリと同様に、層間絶縁層１８の成膜、ビットコンタク
トＢＣ等の開孔、Ｗプラグ埋め込み、ビット線ＢＬの形
成を経て、また必要に応じて第２の配線層を層間絶縁層
を介して積層し、最後にオーバーコートの成膜とパッド
窓開け工程を経て、当該ＮＡＮＤ型フラッシュメモリを
完成させる。

【００３９】このような本実施形態の製法では、ブース
ト行線ＢＲＬの形成がエッチバックで行うことができ、
工程が簡素である。このときブースト行線ＢＲＬがワー
ド線間に埋め込み形成されることから、ワード線間部が
平坦化されその後のビット線等の上層配線形成がしやす
くなる、また周辺部との段差が軽減され、上層配線の周
辺部とメモリ部の同時形成がしやすくなる等の製造上の
利点がある。

【００４０】最後に、このようにメモリアレイが構成，
製造された本実施形態のＮＡＮＤ型フラッシュメモリに
ついて、周辺回路の要部構成例を簡単に述べた後、デー
タの書き込み／消去動作について具体的な印加電圧の数
値例を挙げながら説明する。

【００４１】図５は、このように構成されたメモリアレ
イを中心とし周辺回路の一部を含む回路図である。本実
施形態のＮＡＮＤ型フラッシュメモリでは、ワード線Ｗ
Ｌを選択し印加電圧を制御する行デコーダ３０が設けら
れているほか、各ブースト行線ＢＲＬの印加電圧を制御
するブースト制御回路４０が新たに設けられている。こ
のブースト制御回路４０は、データの書き込み（書き込
み禁止設定を含む）又は消去時に最適な高電圧を所定の
ブースト行線ＢＲＬに選択的に印加するための回路であ
る。すなわち、本例におけるブースト制御回路４０は、
各ブースト行線ＢＲＬの印加電圧値およびその印加タイ
ミングを個別に制御できる構成であり、この意味では一
種の行デコーダである。このため、ブースト行線ＢＬは
ブースト制御回路４０に個別に入力され、またブースト
制御回路４０には、行デコーダ３０と同じ行デコード信
号ＡＤＲが入力される構成となっている。

【００４２】まず、データ消去についてであるが、この
消去動作は同じワード線が接続された複数のストリング
（ＮＡＮＤ列）を一括して行う。すなわち、選択ＮＡＮ
Ｄ列の全ワード線ＷＬ1 〜ＷＬn に０Ｖ、図示せぬ非選
択ＮＡＮＤ列の全ワード線およびメモリアレイの基板に
高電圧（例えば、２０Ｖ）を印加する。その結果、選択
ＮＡＮＤ列のメモリトランジスタのみ、フローティング
ゲートＦＧから基板に電子が引き抜かれて、メモリトラ
ンジスタのしきい値電圧は負方向にシフトして、例えば
−３Ｖ程度になる。

【００４３】一方、データの書き込み動作は、ワード線
に接続されたメモリトランジスタ一括に、いわゆるペー
ジ単位で行われ、しかもプログラムと検証を繰り返しな
がら実行される。すなわち、プログラム後の検証におい
て所望のしきい値電圧が得られると、そのメモリトラン
ジスタについては、先に記述したセルフブースト動作に
より書き込み禁止状態を設定しながら次のプログラムを
行い、再度しきい値電圧を検証する。これをワード線に
接続されたメモリトランジスタ全てのしきい値電圧につ
いて、所望の値が得られるまで繰り返し行う。

【００４４】いま、図５において、プログラムすべきメ
モリトランジスタがＭＴ22であり、そのときメモリトラ
ンジスタＭＴ12は既に所望のしきい値が得られ、これは
プログラム禁止すべきと仮定する。具体的な印加電圧
は、選択するワード線ＷＬ2 に高電圧（例えば、１２
Ｖ）、非選択ワード線ＷＬ1,ＷＬ3 には、従来例の文献
１と同様に電源電圧Ｖ_CCを印加する。これらワード線印
加電圧は、メモリトランジスタの書き込み効率を考慮し
て決定される。また、選択ワード線ＷＬ2 の両側のブー
スト行線（選択ブースト行線）ＢＲＬ2,ＢＲＬ3 には、
例えば同じ程度の高電圧１２Ｖを印加する。選択ブース
ト行線への印加電圧は、何も選択ワード線印加電圧と同
程度とは限らず、選択メモリトランジスタＭＴ22の書き
込み促進の意味ではできるだけ高いことが望ましい。し
かし、選択ブースト行線への印加電圧は、余り高いと非
選択メモリトランジスタＭＴ12への誤書き込みを防止で
きないことから、この誤書き込みを防止できる範囲に設
定する必要がある。さらに、その他の非選択ブースト行
線ＢＲＬ1 およびＢＲＬ4 〜ＢＲＬn については、ブー
スト効率を考慮すれば高電圧が望ましく、選択ワード線
印加電圧より更に高い電圧（例えば、１５Ｖ程度）に設
定し得る。これは、書き込み禁止メモリトランジスタＭ
Ｔ12と直列接続された非選択メモリトランジスタ（ＭＴ
11,ＭＴ13等）のゲート電圧がＶ_CCで抑えられているこ
とから、その誤書き込みに対する余裕があるためであ
る。なお、ビット線印加電圧については、従来と同様、
選択ビット線ＢＬ2 に０Ｖ、非選択ビット線ＢＬ1 にセ
ルフブースト動作のため電源電圧Ｖ_CCを印加する。

【００４５】その結果、プログラムすべき選択メモリト
ランジスタＭＴ22のみ、フローティングゲートＦＧ中に
電子が注入されて、選択メモリトランジスタＭＴ22のし
きい値電圧は正方向にシフトして、例えば２Ｖ程度にな
る。このプログラム動作と同時に、ビット線ＢＬ1 に接
続されたＮＡＮＤ列のチャネル部電位が上昇し、これが
（Ｖ_CC−Ｖth）程度に達するとドレイン選択トランジス
タＳＴd がカットオフし、当該チャネル部がフローティ
ング状態になる。このため、以後、当該チャネル部が所
定の書き込み禁止電圧になるまで電源電圧Ｖ_CCに上昇
し、書き込み禁止状態が設定される。

【００４６】このように、図５の書き込み制御において
は、選択ワード線の両側に位置し書き込み効率を上げる
ための高電圧が印加される選択ブースト行線と、それ以
外のブースト行線であってセルフブースト効率を上げる
ための高電圧が印加される非選択ブースト行線とに対
し、それぞれ独立に電圧印加が制御できる。このため、
従来例で問題となっていた書き込み効率の向上と、誤書
き込み禁止電圧の発生との最適化が可能となる。

【００４７】ブースト行線の電圧制御に関する変形例 上記図５に示す制御方法では、各ブースト行線を独立に
制御するものであったが、本発明では、これに限らず一
斉に電圧を印加する制御も可能である。図６は、この変
形例に係り、メモリアレイを中心とし周辺回路の一部を
含む回路図である。

【００４８】この図６の構成では、ブースト行線ＢＲＬ
を、ワード線ＷＬが共通な複数のストリングを一まとま
りとして１本の配線で短絡し、この共通化された配線が
ブースト制御回路５０に接続している。このような構成
におけるブースト行線ＢＲＬは、全体が同一な電位とな
る点では従来のブースタプレートと同じであり、ブース
タプレートに代わるものである。つまり、ブースト行線
ＢＲＬは、従来例のブースタプレートをそのままライン
状に分割したものと考えることができる。したがって、
ブースト行線ＢＲＬの具体的なオペレーションについて
は、従来のブースタプレートと同様であり、ここでの説
明は省略する。

【００４９】このライン状のブースト行線ＢＲＬは、プ
レート状に形成した従来の場合に比べ、対ワード線間容
量または対ビット線間容量等の浮遊容量が構造上低減さ
れている。このため、先に解決課題として指摘したブー
スタプレートの書き込み時の充放電による時間のロスを
避けることができる。また、対フローティングゲートＦ
Ｇとの容量結合、あるいは対基板との容量結合が、コン
トロールゲートＣＧのみでは弱かったスタックゲート側
壁部分で強化されている。このスタックゲート側壁部分
での容量結合が強化されるという点では、従来のブース
タプレートも同じである。しかし、ブースト行線ＢＲＬ
は、ブースタプレートと異なりスタックゲート側壁部分
に集中配置されていることから、この部分での電界がよ
り強く、このためブースタプレートの場合に比べカップ
リング比の向上が達成されている。したがって、本発明
におけるブースト行線ＢＲＬは、従来のブースタプレー
トよりも、書き込み効率の向上と書き込み禁止電圧の発
生効率（ブースト率）の向上への寄与度が大きい。

【００５０】

【発明の効果】以上説明してきたように、本発明に係る
不揮発性半導体記憶装置によれば、補助的な制御電極と
して機能するブースト行線によって、制御電極の対電荷
蓄積手段との容量結合、あるいは対基板との容量結合が
ワード線の側壁部分で強化され、実質上、制御電極のカ
ップリング比が向上する。加えて、従来のブースタプレ
ートによる場合よりも浮遊容量が低減されることかか
ら、データ書き込み／消去動作が高速である。また、ブ
ースト制御回路により複数のブースト行線を個別に制御
することにより、データ書き込み動作におけるプログラ
ム促進のための電圧と、プログラム禁止状態を設定する
ための電圧とを最適化できる。この結果、書き込み効率
と、書き込み禁止電圧の発生効率（ブースト率）をとも
に向上させることが可能となる。

【００５１】本発明に係る不揮発性半導体記憶装置の製
造方法によれば、ブースト行線となる膜にエッチバック
等を施すだけで上記効果を有するブースト行線の形成が
可能であり、工程が簡単である。このとき、ワード線に
よる段差を平坦化できることから、以後の配線工程が容
易であり、また周辺回路部との段差が軽減され上層配線
の周辺回路部とメモリアレイ部の同時形成がしやすくな
る。一方、各ブースト行線を短絡する構成では、その短
絡のための配線が必要であるが、これは元から必要であ
る上層配線（例えば、ビット線）と同時形成することが
できるため、フォトマスクおよび工程の追加を何ら要し
ない。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュ
メモリのメモリアレイの平面図である。

【図２】図１のIII −III 線に沿った断面図である。

【図３】本発明の実施形態に係るＮＡＮＤ型フラッシュ
メモリの各製造過程を示す断面図であり、絶縁分離膜の
成膜までを示す。

【図４】図３に続く同断面図であり、エッチバック（ブ
ースト行線の形成）までを示す。

【図５】図１のＮＡＮＤ型フラッシュメモリのメモリア
レイを中心とし周辺回路の一部を含む回路図である。

【図６】ブースト行線の結線および電圧印加制御に関す
る変形例に係り、メモリアレイを中心とし周辺回路の一
部を含む回路図である。

【図７】文献１に開示された従来例を示し、ブースタプ
レートが適用されたＮＡＮＤ列の平面図である。

【図８】文献１に開示された従来例を示し、図７のII−
II線に沿った断面図である。

【符号の説明】

１…半導体基板、２…素子分離領域、４ａ〜４ｃ…不純
物領域、６…トンネル絶縁膜、８…中間絶縁膜、１０…
オフセット絶縁膜、１２…絶縁分離膜、１４…doped po
ly-Si 膜、１６…ポリサイド膜、１８…層間絶縁層、２
０…バリアメタル、２２…主配線層、２４…反射防止膜
または保護膜、３０…行デコーダ回路、４０，５０…ブ
ースト制御回路、ＭＴ…メモリトランジスタ、ＳＴd …
ドレイン選択トランジスタ、ＳＴs …ソース選択トラン
ジスタ、ＦＧ…フローティングゲート、ＣＧ…コントロ
ールゲート、ＳＬd,ＳＬs …選択信号線、ＢＲＬ…ブー
スト行線、ＢＬ…ビット線、ＢＣ…ビットコンタクト。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (13)

【特許請求の範囲】
1. 【請求項１】半導体のチャネル形成領域上に電荷蓄積手
   段を含む絶縁膜を介して積層された制御電極に電圧を印
   加し、前記電荷蓄積手段に対し、電荷を電気的に注入又
   は引き抜くことによりデータを記憶する複数の記憶素子
   を有し、その複数の記憶素子の前記制御電極がメモリア
   レイ内を平行ストライプ状に配置されている不揮発性半
   導体記憶装置であって、 前記制御電極間の離間スペース内に、隣り合う前記記憶
   素子と容量結合する複数のブースト行線と、 当該複数のブースト行線の印加電圧を制御するブースト
   制御回路とを有する不揮発性半導体記憶装置。
2. 【請求項２】前記ブースト行線は、前記電荷蓄積手段を
   含む絶縁膜と前記制御電極による溝状の凹部を、絶縁膜
   を介して埋め込むかたちで形成されている請求項１に記
   載の不揮発性半導体記憶装置。
3. 【請求項３】前記ブースト行線は、高融点金属膜，不純
   物がドープされたポリシリコン膜，不純物がドープされ
   たポリシリコン膜と高融点金属シリサイド膜との積層膜
   の何れかにより構成されている請求項１に記載の不揮発
   性半導体記憶装置。
4. 【請求項４】ビット線とソース線との間にそれぞれ選択
   トランジスタを介して電気的にデータのプログラムが行
   われる複数のメモリトランジスタが直列接続されてなる
   メモリブロックを、マトリックス状に複数配置させてメ
   モリアレイが構成されている不揮発性半導体記憶装置で
   あって、 前記選択トランジスタと前記メモリトランジスタの間、
   又はメモリトランジスタ間にそれぞれ配置されている複
   数のブースト行線と、 当該複数のブースト行線の印加電圧を制御するブースト
   制御回路とを有する不揮発性半導体記憶装置。
5. 【請求項５】前記ブースト行線は、前記電荷蓄積手段を
   含む絶縁膜と前記制御電極による溝状の凹部を、絶縁膜
   を介して埋め込むかたちで形成されている請求項４に記
   載の不揮発性半導体記憶装置。
6. 【請求項６】前記ブースト行線は、高融点金属膜，不純
   物がドープされたポリシリコン膜，不純物がドープされ
   たポリシリコン膜と高融点金属シリサイド膜との積層膜
   の何れかにより構成されている請求項４に記載の不揮発
   性半導体記憶装置。
7. 【請求項７】前記複数のブースト行線は、前記メモリブ
   ロックごとに相互接続されて前記ブースト制御回路に入
   力され、ブースト制御回路により一斉に電圧印加が制御
   される請求項４に記載の不揮発性半導体記憶装置。
8. 【請求項８】前記複数のブースト行線は、それぞれ前記
   ブースト制御回路に入力され、ブースト制御回路により
   個別に電圧印加が制御される請求項４に記載の不揮発性
   半導体記憶装置。
9. 【請求項９】前記メモリトランジスタは、半導体のチャ
   ネル形成領域上に、トンネル絶縁膜，フローティングゲ
   ート，中間絶縁膜，コントロールゲートが順に積層され
   てなるスタックゲート構造を有し、 前記ブースト制御回路は、前記ブースト行線に所定電圧
   を印加することにより、当該ブースト行線に隣り合う前
   記メモリトランジスタの不純物拡散領域または前記フロ
   ーティングゲートの電位を制御する請求項４に記載の不
   揮発性半導体記憶装置。
10. 【請求項１０】前記ワード線に接続された行デコード回
    路および前記ブースト制御回路は、プログラムをすべき
    メモリトランジスタが接続された選択ワード線と当該選
    択ワード線の幅方向両側に絶縁膜を介して隣接する２本
    の前記ブースト行線とに対し、プログラム速度の向上が
    可能な高い電圧を印加し、かつ、非選択ワード線に電源
    電圧、当該非選択ワード線に絶縁膜を介して隣接するブ
    ースト行線に前記２本のブースト行線より更に高い電圧
    を印加する請求項８に記載の不揮発性半導体記憶装置。
11. 【請求項１１】ビット線とソース線との間にそれぞれ選
    択トランジスタを介して電気的にデータのプログラムが
    行われる複数のメモリトランジスタが直列接続されてな
    るメモリブロックを、マトリックス状に複数配置させて
    メモリアレイを形成する不揮発性半導体記憶装置の製造
    方法であって、 前記選択トランジスタおよび前記メモリトランジスタの
    制御電極を形成した後、当該制御電極同士の離間スペー
    スを埋め込む絶縁膜と導電膜を、この順で全面に成膜
    し、 成膜した導電膜表面を平坦化し当該導電膜を前記離間ス
    ペースごとに分断することにより、隣り合うメモリトラ
    ンジスタと容量結合し、別途形成されるブースト制御回
    路によって電圧印加が制御されて前記隣り合うメモリト
    ランジスタの動作を促進する複数のブースト行線を形成
    する不揮発性半導体記憶装置の製造方法。
12. 【請求項１２】前記導電膜表面の平坦化は、エッチバッ
    クにより行う請求項１１に記載の不揮発性半導体記憶装
    置の製造方法。
13. 【請求項１３】前記導電膜は、高融点金属膜，不純物が
    ドープされたポリシリコン膜，不純物がドープされたポ
    リシリコン膜と高融点金属シリサイド膜との積層膜の何
    れかにより構成されている請求項１１に記載の不揮発性
    半導体記憶装置の製造方法。