JP2009521776A - ブースタープレートを備えたフラッシュメモリデバイス - Google Patents
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Abstract
Description
本発明の動作と長所の理解のために、読み出し動作で用いられる電圧のいくつかの例を以下の表に示す。これらは、単なる解説のための例または実施形態であり、もちろん、他の値を本発明で用いることが可能であることを理解すべきである。Vplateは、ブースタープレート110に印加される電圧である。
デバイス100のメモリセルは、多くのさまざまな方法でプログラムすることが可能である。ブースタープレート110を、動作中、例えばプログラム動作中に、セルや浮遊ゲートが異なれば、これに対応した異なった電圧レベルでバイアスすることが可能である。もちろん、選択されたワード線(および関連する選択された浮遊ゲート)と選択されていないワード線の電圧レベルも変更可能である。ワード線の上部レベル、すなわち表面より上には来ないフィンガ110Bをもつブースタープレート110を用いると、従来型のデバイス、例えばデバイス300の場合よりも正確で効果的な昇圧制御が可能となる。
SBモードとEASBモードは好ましいモードであるが、LSBモードもまた、デバイス100中で実施可能であるし、このデバイスで用いることが可能である。LSBモードでは、選択されたセルを他のセルから絶縁するために、正の電圧をブースタープレートに印加しない。
EASBモードでは、ブースタープレート電圧は、どのワード線をプログラムするかによって変動する。NANDストリング中のセルと関連するワード線の数が時間経過と共に増加する傾向があることを考慮すると、各ワード線やブースタープレートに印加される電圧の可能な範囲に制限はない。しかしながら、32個のワード線を有するセルの例はいくつかある。1つの例では、さまざまなワード線に印加されるVpgm電圧は、最初のワード線(WL)から最後のワード線に移行するに連れて比例的に増減する。
EASBケース1では、以下の表に示すように、Vreadに近い電圧がブースタープレート110に印加される。ブースタープレートがない従来の設計200と比較して、Vpgmのレベルは低い。これも、外乱と他の好ましくない結合を減らすには有利である。
EASBモードのケース2は、EASBケース1を改良したものであり、好ましいEASBモードである。これは、プログラミング動作の多くに対して低いプログラム電圧を用いることが可能であるからである。ブースタープレートのないデバイス200で用いられる値と比較して高いプログラム電圧を用いている例もあるが、全般的に、ブースタープレート110と共にこのEASBプログラミングモードを用いるのが望ましい。
本発明のデバイス100と他の実施形態は、いくつかの方法で製造することが可能である。このようなデバイスを作成する1つの方法を、解説目的で以下に説明する。
Claims (21)
- 第1選択ゲート、複数の浮遊ゲート、及び、第2選択ゲートを有するNANDアーキテクチャのトランジスタのストリングを有するフラッシュメモリデバイスにおける方法であって、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線上には存在しないブースタープレートを提供し、
複数の選択されていないワード線とブースタープレートに読み出し電圧レベルを印加することによって、選択されたワード線の下の浮遊ゲートに蓄積されている電荷を読み出し、その際に、読み出し電圧レベルをブースタープレートとブースタープレートへの印加読み出し電圧レベルがないときに必要とされる値未満とすることを特徴とする方法。 - 第1選択ゲート、複数の浮遊ゲート、及び、第2選択ゲートを有するNANDアーキテクチャのトランジスタのストリングを有するフラッシュメモリデバイスにおける方法であって、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、ワード線の上部表面を覆っていないブースタープレートを提供し、
複数の選択されていないワード線に読み出し電圧を印加すると共にブースタープレートに読み出し電圧以上の電圧を印加することによって、選択されたワード線の下の浮遊ゲートに蓄積されている電荷を読み出し、その際に、読み出し電圧をブースタープレートとブースタープレートへの印加読み出し電圧レベルがないときに必要とされる値未満とすることを特徴とする方法。 - 第1選択ゲート、複数の浮遊ゲート、及び、第2選択ゲートを有するNANDアーキテクチャのトランジスタのストリングを有するフラッシュメモリデバイスにおける方法であって、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線上には存在しないブースタープレートを提供することを特徴とする方法。 - 第1選択ゲート、複数の浮遊ゲート、及び、第2選択ゲートを有するNANDアーキテクチャのトランジスタのストリングを有するフラッシュメモリデバイスにおける方法であって、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線上には存在しないブースタープレートを提供し、
選択された浮遊ゲートの上のワード線に第1電圧レベルを印加し、プログラミング電圧未満の第2電圧レベルを選択されていないワード線に印加し、第2電圧レベル以上かつ第1電圧レベル未満の第3電圧をブースタープレートに印加することによって、選択された浮遊ゲートをプログラムすることを特徴とする方法。 - ブースタープレートの提供と、ブースタープレートへの第3電圧レベルの印加によって、ブースタープレートが提供されず、第3電圧が印加されなかった場合における選択された浮遊ゲート中に電荷を発生させるのに必要な第1電圧レベルが減少することを特徴とする請求項4に記載の方法。
- メモリセルのストリングを有するフラッシュメモリデバイスのセルをプログラムするのに必要なプログラム電圧レベルを減少させる方法であって、ストリングは複数の浮遊ゲートを有しており、この方法は、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線を覆っていないブースタープレートを提供し、
選択された浮遊ゲートの上の複数のワード線にプログラム電圧を印加し、
プログラム電圧の印加と同時に、ブースタープレートと共に選択された浮遊ゲートに第2電圧を印加し、ブースタープレートに印加された第2電圧によってセルをプログラムするのに必要なプログラム電圧のレベルが減少することを特徴とする方法。 - さらに、1つ以上の選択されていない浮遊ゲートの上のワード線に第3電圧を印加し、その際に、第3電圧のレベルを第2の電圧のレベル未満とすることを特徴とする請求項6に記載の方法。
- 第1選択ゲート、複数の浮遊ゲート、及び、第2選択ゲートを有するトランジスタを有するストリングを有するNANDアーキテクチャを有し、ワード線が、ストリングの軸に対して直交しており、複数のワード線の各々がストリングの浮遊ゲートの上にあるフラッシュメモリデバイスにおける方法であって、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線上には存在しないブースタープレートを提供し、
選択されたワード線に第1電圧レベルを有するプログラミング電圧を印加し、その際に、第1電圧レベルをストリング中のワード線の位置によって変化させ、
ブースタープレートにバイアス電圧を印加し、その際に、バイアス電圧をストリング中の選択されたワード線の位置によって変化させた第2電圧レベルとすることを特徴とする方法。 - 選択されたワード線が最初のワード線であった場合に、バイアス電圧をVpassに等しくすることを特徴とする請求項8に記載の方法。
- 選択されたワード線が最後のワード線であった場合に、バイアス電圧をゼロボルトに等しくすることを特徴とする請求項8に記載の方法。
- 選択されたワード線がストリングの中心であった場合に、バイアス電圧をVreadに等しくすることを特徴とする請求項8に記載の方法。
- 第1電圧レベルを、ストリング中の最初の位置から最後の位置に向かうに従って、比例的にインクレメントさせることを特徴とする請求項8に記載の方法。
- ブースタープレートバイアス電圧を、ストリング中の最後の位置から最初の位置に向かうに従って比例的にインクレメントさせることを特徴とする請求項12に記載の方法。
- 第1電圧レベルとブースタープレートバイアス電圧の一方が、他方がストリング内の位置が上がることによって増加すると、低下することを特徴とする請求項8に記載の方法。
- メモリセルのストリングを有するフラッシュメモリデバイスの浮遊ゲートをプログラムするのに必要なプログラム電圧レベルを減少させる方法であって、ストリングは複数の浮遊ゲートを有しており、この方法は、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線を提供し、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在し、隣接するワード線を覆っていないブースタープレートを提供し、
選択された浮遊ゲートの上の選択された複数のワード線にプログラム電圧を印加し、
プログラム電圧の印加と同時に、ブースタープレートと共に選択された浮遊ゲートに第2電圧を印加し、ブースタープレートに印加された第2電圧によって選択された複数のワード線の少なくとも1つに対する浮遊ゲートをプログラムするのに必要なプログラム電圧のレベルが減少することを特徴とする方法。 - 基板から形成されるフラッシュメモリデバイスであって、
第1選択ゲート、複数の浮遊ゲート、及び、第2選択ゲートを有するNANDアーキテクチャのトランジスタのストリングと、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線と、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線に平行であり、隣接するワード線の間に存在するブースタープレートを有し、
複数のワード線の上面が、所定の基準点からほぼ距離xのところにあり、
複数のフィンガの上面も、所定の基準点の上部表面からほぼ距離xのところにあることを特徴とするフラッシュメモリデバイス。 - 複数のフィンガが、ワード線の下の浮遊ゲートの間を伸張していることを特徴とする請求項16に記載のフラッシュメモリデバイス。
- フィンガが、基板の上部表面にまで伸張しており、これによって、浮遊ゲートの下面からワード線の上面まで伸張していることを特徴とする請求項17に記載のフラッシュメモリデバイス。
- デバイスの動作中にブースタープレートにバイアスされることによって、外乱の影響を最小化することを特徴とする請求項16に記載のフラッシュメモリデバイス。
- 基板から形成されるフラッシュメモリデバイスであって、
第1選択ゲート、複数の浮遊ゲート、及び、第2選択ゲートを有するNANDアーキテクチャのトランジスタのストリングと、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線と、
複数のフィンガとこれらのフィンガの連結部分を有し、フィンガが、ワード線の間に存在し、ワード線に平行であり、ワード線の上部表面を覆っていないブースタープレートを有していることを特徴とするフラッシュメモリデバイス。 - 基板から形成されるフラッシュメモリデバイスであって、
第1選択ゲート、複数の浮遊ゲート、及び、第2選択ゲートを有するNANDアーキテクチャのトランジスタのストリングと、
ストリングの軸に対して直角な複数のワード線であって、各々がストリングの浮遊ゲート上にある複数のワード線と、
隣接するワード線の間に存在する複数のフィンガとこれらのフィンガの連結部分を有し、ワード線の上部表面の上には存在していないブースタープレートを有していることを特徴とするフラッシュメモリデバイス。
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