JPH10340964A

JPH10340964A - 不揮発性半導体記憶装置およびその製造方法

Info

Publication number: JPH10340964A
Application number: JP9149680A
Authority: JP
Inventors: Toshiharu Watanabe; 寿治渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-06-06
Filing date: 1997-06-06
Publication date: 1998-12-22
Anticipated expiration: 2017-06-06
Also published as: US20030082879A1; US20010045585A1; JP3583579B2; US6667211B2; US6512262B2; KR19990006718A; KR100303956B1

Abstract

(57)【要約】【課題】カップリング比γｐｇｍの変動に起因する、
書き込み非選択のセルや、“１”書き込みするセルの浮
遊ゲートに電子が注入されてしまうような誤書き込み、
およびリードディスターブの発生を抑制すること。【解決手段】Ｐ型シリコン基板１に、トンネル絶縁膜
を介して形成された浮遊ゲート５と、この浮遊ゲート５
の第１の面２２に、インターポリ絶縁膜を介して対向し
た制御ゲートと、浮遊ゲート５の第２の面２３に、ブー
スタープレート絶縁膜を介して対向したブースタープレ
ートとを具備する。そして、浮遊ゲート５の、トンネル
絶縁膜を介して基板１と対向する幅、インターポリ絶縁
膜を介して制御ゲートと対向する幅、およびブースター
プレート絶縁膜を介してブースタープレートと対向する
幅それぞれを、互いに等しい幅“ｂ”とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ブースタープレ
ートと呼ばれる電極を有する、電気的書き換え可能な不
揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】ブースタープレートと呼ばれる電極を有
するＥＥＰＲＯＭは、例えば1996 Symposium on VLSI T
echnology Digest of Technical Papersの２３８〜２３
９ページに記述されている。（著者：I.D.Choi, D.J.Ki
m, D.S.Jang, J.kim, H.S.Kim,W.C.Shin, S.T.Ahn, and
O.H.Kwon, Samsung Electronics Co.,LTD. ）この明細
書では、ブースタープレートと呼ばれる電極を、ブース
ター電極と呼ぶ。以下、ブースター電極を有するＥＥＰ
ＲＯＭセルの概要を説明する。

【０００３】図３１（Ａ）は平面図、図３１（Ｂ）は図
３１（Ａ）中のＢ−Ｂ線に沿う断面図、図３１（Ｃ）は
図３１（Ａ）中のＣ−Ｃ線に沿う断面図である。ただ
し、図３１（Ａ）では、便宜上、ビット線と、その下の
層間絶縁膜を省略して示している。

【０００４】図３１（Ａ）〜（Ｃ）に示すように、Ｐ型
シリコン基板１０１には、素子分離絶縁膜１０２が形成
されており、素子分離絶縁膜１０２によって、基板１０
１の表面には、素子領域１０３が区画されている。素子
領域１０３上には、トンネル絶縁膜１０４、浮遊ゲート
１０５、インターポリ絶縁膜１０６、ワード線１０７が
順次形成されている。この浮遊ゲート１０５とワード線
１０７とが積層された構造は、スタックトゲート構造と
呼ばれる。参照符号１０８は、選択トランジスタのゲー
トである。素子領域１０３には、Ｎ型拡散層１０９、１
１０、１１１が形成されている。拡散層１０９は、図示
せぬソース線に接続され、拡散層１１０は、ビット線１
１２に接続されている。拡散層１１１は複数あり、それ
ぞれメモリセルトランジスタのソース／ドレイン領域と
して機能している。スタックトゲート構造の周囲、およ
び拡散層１１１の上には、ブースター電極絶縁膜１１４
が形成されており、この絶縁膜１１４の上に、ブースタ
ー電極１１５が形成されている。参照符号１４４は、層
間絶縁膜である。

【０００５】その等価回路を、図３２（Ａ）に示す。こ
こでは、簡単のため、２本のワード線（ＷＬ１、ＷＬ
２）、２本のビット線（ＢＬ１、ＢＬ２）の場合を示
す。

【０００６】図３２（Ａ）に示すように、ビット線ＢＬ
１とソース線ＳＬとの間には、選択トランジスタＳＴ１
１、セルトランジスタＭＣ１１、ＭＣ２１、選択トラン
ジスタＳＴ２１がそれぞれ、直列に接続されている。同
様に、ビット線ＢＬ２とソース線ＳＬとの間には、選択
トランジスタＳＴ１２、セルトランジスタＭＣ１２、Ｍ
Ｃ２２、選択トランジスタＳＴ２２がそれぞれ、直列に
接続されている。ワード線ＷＬ１は、セルトランジスタ
ＭＣ１１、ＭＣ１２のゲートに共通に接続され、ワード
線ＷＬ２は、セルトランジスタＭＣ２１、ＭＣ２２のゲ
ートに共通に接続されている。ドレイン側選択ゲート線
ＳＧ１は、選択トランジスタＳＴ１１、ＳＴ１２のゲー
トに共通に接続され、ソース側選択ゲート線ＳＧ２は、
選択トランジスタＳＴ２１、ＳＴ２２のゲートに共通に
接続されている。各トランジスタのバックゲート（ＢＵ
ＬＫ）は共通である。ＮＡＮＤ型ＥＥＰＲＯＭでは、バ
ックゲートＢＵＬＫの電位は、動作モードに応じて変え
られる。また、ブースター電極ＢＰは、各トランジスタ
の相互接続ノードおよび浮遊ゲートＦＧ１１、ＦＧ１
２、ＦＧ２１、ＦＧ２２それぞれに、静電容量的に結合
される。

【０００７】次に、その書き込み動作を、上記文献の開
示に基づいて説明する。なお、この説明では、浮遊ゲー
トに電子を注入する書き込みを“０”書き込み、浮遊ゲ
ートに電子を注入しない書き込みを“１”書き込みと呼
ぶ。図３２（Ｂ）は、書き込みモード時の各ノードの電
位を示す図である。

【０００８】上記文献に開示されたＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭでは、書き込み選択されたワード線ＷＬ
１の電位を１３Ｖ、ブースター電極ＢＰの電位を１３
Ｖ、“０”書き込み指定されたビット線ＢＬ１の電位を
０Ｖ、ドレイン側選択ゲート線ＳＧ１の電位を３．３
Ｖ、ソース側選択ゲート線ＳＧ２の電位を０Ｖ、非選択
のワード線ＷＬ２の電位を３．３Ｖにする。

【０００９】この時、書き込み選択されたワード線ＷＬ
１、ブースター電極ＢＰの電位はともに１３Ｖである。
ワード線ＷＬ１をゲートとするセルＭＣ１１のゲート電
位は１３Ｖであるが、ブースター電極ＢＰの電位によっ
て浮遊ゲートＦＧ１１とワード線ＷＬ１とのカップリン
グ比（γｐｇｍ）は、“０．７８”相当の電位を浮遊ゲ
ートＦＧ１１に生成させることができ、トンネル絶縁膜
には、約１０Ｖの電位が加わるようになる。このため、
書き込み電位が１３Ｖでも、電子は、厚み約１０ｎｍの
トンネル酸化膜をトンネルして浮遊ゲートＦＧ１１に注
入される。これにより、セルＭＣ１１は、“０”書き込
みされる。

【００１０】一方、同じビット線ＢＬ１に属し、非選択
のワード線ＷＬ２をゲートとするセルＭＣ２１のゲート
電位は３．３Ｖ、ブースター電極ＢＰの電位は１３Ｖで
ある。このとき、ワード線ＷＬ２に印加される電圧３．
３Ｖは、浮遊ゲートＦＧ２１の電位を引き下げるように
働くので、電子は浮遊ゲートＦＧ２１に注入されない。

【００１１】一方、“１”書き込み指定されたビット線
ＢＬ２の電位は３．３Ｖである。この時、ドレイン側選
択ゲート線ＳＧ１の電位は３．３Ｖであるので、選択ト
ランジスタＳＴ１２は、Ｎ型拡散層に“３．３Ｖ−Ｖｔ
ｈＳＴ”の電位を転送したところでカットオフし、図３
１（Ｂ）に示す拡散層１１１およびメモリセルのチャネ
ル１１３からなる領域（以下、便宜上ＮＡＮＤセルチャ
ネル、あるいは単にセルチャネルと呼ぶ）１１６は、フ
ローティングになる。ここで“ＶｔｈＳＴ”は、選択ト
ランジスタＳＴ１２のしきい値電圧である。この時、セ
ルチャネル１１６の電位は、ブースター電極ＢＰの電位
により持ち上げられる。また、選択されたワード線ＷＬ
１の電位１３Ｖも、浮遊ゲートＦＧ１２を仲立ちとしな
がら、セルチャネル１１６の電位を持ち上げるのに寄与
する。このようにして、セルチャネル１１６の電位は、
約８Ｖ程度まで持ち上げられる。選択されたワード線Ｗ
Ｌ１をゲートとするセルＭＣ１２では、そのチャネルと
ワード線ＷＬ１との電位差が“１３Ｖ−８Ｖ＝５Ｖ”と
小さくなり、電子は浮遊ゲートＦＧ１２に注入されな
い。これにより、セルＭＣ１２は、“１”書き込みされ
る。このようにブースター電極ＢＰを有するＥＥＰＲＯ
Ｍでは、“１”書き込み指定されたビット線ＢＬ２に接
続され、書き込み選択されたセルＭＣ１２において、そ
のセルチャネル１１６の電位が、約８Ｖ程度まで大きく
引き上げられる。

【００１２】また、非選択のワード線ＷＬ２をゲートす
るセルＭＣ２２においても、そのチャネルとワード線Ｗ
Ｌ２との電位差は“３．３Ｖ−８Ｖ＝−４．７Ｖ”とな
るので、電子は浮遊ゲートＦＧ２２に注入されない。

【００１３】以上のように、ブースター電極ＢＰの主な
役割は、“０”書き込みの際、浮遊ゲートの電位が充分
に引き上げられるように、実効的なカップリング比γｐ
ｇｍを上げ、選択されたワード線の電位（書き込み電位
ＶＰＰ）を、従来の１７Ｖから１３Ｖまで低くする。こ
れとともに、“１”書き込みするセルのチャネルの電位
を、従来の“３．３−ＶｔｈＳＴ”から約８Ｖ程度まで
引き上げ、電子が浮遊ゲートへ注入され難くし、“０”
書き込みされてしまうような“誤書き込み”を発生を抑
制する、というような効果を得ることができる。

【００１４】

【発明が解決しようとする課題】しかしながら、ブース
ター電極を有する従来のＥＥＰＲＯＭセルでは、素子分
離領域１０２を形成するときの“加工ばらつき”、およ
び浮遊ゲート１０５を形成するときの“加工ばらつき”
によって、書き込み時のカップリング比γｐｇｍが変化
する、という事情がある。以下、図３３を参照しながら
具体的に説明する。

【００１５】図３３は、浮遊ゲートの寸法を示す鳥瞰図
である。

【００１６】図３３に示すように、浮遊ゲート１０５の
ビット線に沿った長さを“ａ”、浮遊ゲート１０５のワ
ード線に沿った幅を“ｂ”、浮遊ゲート１０５の高さを
“ｃ”、素子領域１０３の幅を“ｄ”とする。また、図
３１（Ａ）〜（Ｃ）に示したトンネル絶縁膜１０４の基
板１０１〜浮遊ゲート１０５間の厚みを“ｔｏｘ１”、
インターポリ絶縁膜１０６の浮遊ゲート１０５〜ワード
線１０７間の厚みを“ｔｏｘ２”、ブースター電極絶縁
膜１１４の浮遊ゲート１０５〜ブースター電極１１５間
の厚みを“ｔｏｘ３”とする。

【００１７】この時、基板１０１と浮遊ゲート１０５と
の間の容量Ｃ１は、Ｃ１＝ε０・εｒ（ａ・ｄ）／ｔｏｘ１また、浮遊ゲート１０５とワード線１０７との間の容量
Ｃ２は、Ｃ２＝ε０・εｒ（ｂ＋２ｃ）ａ／ｔｏｘ２また、浮遊ゲート１０５とブースター電極１１５との間
の容量Ｃ３は、Ｃ３＝ε０・εｒ（２ｂ・ｃ）／ｔｏｘ３で表現される。

【００１８】ワード線１０７の電位が書き込み電位ＶＰ
Ｐである時の浮遊ゲート１０５の電位ＶＦＧは、浮遊ゲ
ート１０５中の電荷を無視すると、（ＶＰＰ−ＶＦＧ）・（Ｃ２＋Ｃ３）＝ＶＦＧ・Ｃ１よって、ＶＦＧ＝（Ｃ２＋Ｃ３）・ＶＰＰ／（Ｃ１＋Ｃ２＋Ｃ
３）＝γｐｇｍで表現される。

【００１９】容量Ｃ２、Ｃ３が大きいほど、電位ＶＦＧ
は電位ＶＰＰに近くなり、大きな値になる。このとき、
浮遊ゲート１０５のワード線１０７に沿った幅“ｂ”
は、容量Ｃ１の中には含まれないが、容量Ｃ２、Ｃ３に
は含まれる。このため、幅“ｂ”が大きいほど、容量Ｃ
２、Ｃ３のどちらとも大きくなり、電位ＶＦＧの値も大
きくなる。言い換えれば、幅“ｂ”がばらつけば、電位
ＶＦＧの値もばらつく。電位ＶＦＧのばらつきは、書き
込み電荷（浮遊ゲートに注入された電子の量）のばらつ
きとなり、“０”書き込みされたセルのしきい値電圧の
ばらつきを大きくする。

【００２０】特に近年では、ＥＥＰＲＯＭに記憶される
記憶データは、一般的な二値から、多値化の傾向にあ
り、セルのしきい値電圧は、非常に狭い範囲に分布させ
ることが要求されつつある。この要求を満たすために
は、浮遊ゲートに注入される電子の量を、より高い精度
で制御しなければならないが、電位ＶＦＧの値のばらつ
きは、この制御を難しくする。

【００２１】また、電位ＶＦＧの値がばらつくと、書き
込み非選択のセルや、“１”書き込みするセルの浮遊ゲ
ートに電子が注入され、誤書き込みを生ずる可能性も高
まってくる。

【００２２】また、素子領域１０３の幅“ｄ”は、容量
Ｃ２、Ｃ３には含まれないが、容量Ｃ１の中には含まれ
る。そして、カップリング比γｐｇｍは、 γｐｇｍ＝（Ｃ２＋Ｃ３）／（Ｃ１＋Ｃ２＋Ｃ３）＝[{(b+2c)a/tox2}+{(2b・c)/tox3}]／[{(a・d)/tox1}+{(b+2c)a/tox2} +{(2b・c)/tox3}] と表現される。このため、素子領域１０３の幅“ｄ”が
ばらつくと、書き込みの時のカップリング比γｐｇｍが
変わる。

【００２３】図３４は、カップリング比γｐｇｍの素子
領域１０３の幅“ｄ”依存性を示す図である。図３４に
は、ａ＝０．２５μｍ、ｂ＝０．４５μｍ、ｃ＝０．１
μｍ、ｄ＝０．２５μｍ、ｔｏｘ１＝１０ｎｍ、ｔｏｘ
２＝１４ｎｍ、ｔｏｘ３＝３０ｎｍ前後のセルにおい
て、素子領域１０３の幅“ｄ”が変動した時、そのカッ
プリング比γｐｇｍの変動がプロットされている。

【００２４】図３４に示すように、素子領域１０３の幅
“ｄ”が広くなるにつれて、カップリング比γｐｇｍ
は、小さくなっていく。

【００２５】カップリング比γｐｇｍがばらつけば、セ
ルのしきい値電圧の分布のばらつきが大きくなる。しき
い値電圧の分布のばらつきを小さくするためには、例え
ば書き込みパルスを細かく分割し、電子を少しずつ浮遊
ゲートに注入するようにすれば良いが、書き込み時間が
長くなる事情がある。

【００２６】また、カップリング比γｐｇｍのばらつき
によって、電子が注入されやすいセルが存在してしまう
と、誤書き込みや、リードディスターブ（ワード線〜基
板間に電圧が生じた時に発生する弱い書き込み）などの
不良も発生しやすい。

【００２７】この発明は、上記の事情に鑑みて為された
もので、その目的は、カップリング比γｐｇｍの変動に
伴う電位ＶＦＧの変動を抑制し、書き込み非選択のセル
や、“１”書き込みするセルの浮遊ゲートに電子が注入
されてしまうような誤書き込み、およびリードディスタ
ーブなどの不良の発生を抑制し得る不揮発性半導体記憶
装置と、その製造方法とを提供することにある。

【００２８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、半導体基板上に、第１の
絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲー
トの第１の面に、第２の絶縁膜を介して対向した制御ゲ
ートと、前記浮遊ゲートの第２の面に、第３の絶縁膜を
介して対向したブースター電極とを具備する。そして、
前記第１の絶縁膜を介して前記半導体基板と対向する前
記浮遊ゲートの幅、前記第２の絶縁膜を介して前記制御
ゲートと対向する前記浮遊ゲートの幅、および前記第３
の絶縁膜を介して前記ブースター電極と対向する前記浮
遊ゲートの幅がそれぞれ略等しいことを特徴とする。

【００２９】また、請求項２に係る発明は、請求項１に
係る発明において、前記浮遊ゲートと前記制御ゲートと
が互いに積層された、スタックトゲート構造を複数配置
したセルアレイ部を具備する。そして、前記セルアレイ
部において、前記ブースター電極は、互いに隣接する前
記スタックトゲート構造間に埋め込まれた状態で存在す
ることを特徴とする。

【００３０】また、請求項３に係る発明では、請求項１
および請求項２いずれかに係る発明において、前記セル
アレイ部はビット線コンタクト部を有し、このビット線
コンタクト部に、前記ブースター電極と同一導電材料か
ら構成されるプラグが形成されていることを特徴とす
る。

【００３１】また、請求項４に係る発明では、請求項１
乃至請求項３いずれか一つに係る発明において、前記制
御ゲートは、前記第２の絶縁膜を介して前記浮遊ゲート
に容量結合する第１の部分と、ロー方向に隣接する前記
第１の部分どうしを互いに接続する第２の部分とを含む
ことを特徴とする。

【００３２】また、請求項５に係る発明では、請求項１
乃至請求項４いずれか一つに係る発明において、前記制
御ゲートの上に、絶縁物でなるキャップ層を有すること
を特徴とする。

【００３３】また、上記目的を達成するために、請求項
６に係る発明は、第１導電型の半導体基板上に、第１の
導電膜およびこの第１の導電膜と前記基板とを絶縁する
第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形
成し、前記第１の膜状構造の、素子分離領域に対応した
部分を除去し、前記第１の膜状構造の残存部分と自己整
合的に素子領域および素子分離用溝を前記基板に形成
し、前記素子分離用溝を絶縁物により埋め込み、前記第
１の膜状構造および前記絶縁物の上に、前記第１の導電
膜を介して前記基板の、前記素子領域に対応した部分に
容量結合する第２の導電膜を少なくとも含んだ第２の膜
状構造を形成し、前記第１、第２の膜状構造のうち、前
記素子領域に形成される第２導電型の半導体活性領域に
対応した部分を除去して、前記第１の導電膜からなり、
前記素子領域に自己整合した浮遊ゲート、および前記第
２の導電膜からなり、前記浮遊ゲートに容量結合するワ
ード線をそれぞれ含んだスタックトゲート構造を少なく
とも形成し、前記スタックトゲート構造および前記絶縁
物と自己整合的に、第２導電型の半導体活性領域を前記
基板内に複数形成し、前記浮遊ゲートの前記ワード線の
側面下方で露出する面、および前記半導体活性領域のう
ち、メモリセルのソース／ドレインとして機能する領域
にそれぞれ、絶縁物を介して容量結合するブースター電
極を形成することを特徴とする。

【００３４】また、請求項７に係る発明では、請求項６
に係る発明において、前記ブースター電極は、前記スタ
ックトゲート構造間に生じた凹部を導電物により埋め込
み、この埋め込まれた導電物を、少なくとも前記スタッ
クトゲート構造間に生じた凹部に残して形成されること
を特徴とする。

【００３５】また、請求項８に係る発明では、請求項７
に係る発明において、前記第２の導電膜は、選択トラン
ジスタが形成される領域では前記第１の導電膜と電気的
に接続され、メモリセルが形成される領域では前記第１
の導電膜と電気的に絶縁されて形成され、前記スタック
トゲート構造を少なくとも形成する工程は、前記スタッ
クトゲート構造の他、前記第１の導電膜と第２の導電膜
とが互いに電気的に接続された選択ゲート線を含んだゲ
ート構造をそれぞれ形成する工程であり、前記ブースタ
ー電極は、前記ゲート構造間に生じた凹部、前記ゲート
構造と前記スタックゲート構造との間に生じた凹部、お
よび前記スタックゲート構造間に生じた凹部それぞれに
前記導電物を残した後、前記ゲート構造間に生じた凹部
に残された前記導電物を除去して形成することを特徴と
する。

【００３６】また、請求項９に係る発明では、請求項６
に係る発明において、前記複数の半導体活性領域は、メ
モリセルのソース／ドレインとして機能する第１領域、
ソース配線に接続される第２領域、およびビット線に接
続される第３領域をそれぞれ含み、前記浮遊ゲートおよ
び前記第１領域それぞれに容量結合される前記ブースタ
ー電極と同じ導電材料により、前記第２領域に電気的に
接続されるソース配線、および前記第３領域に電気的に
接続されるビット線コンタクト用プラグを形成すること
を特徴とする。

【００３７】また、請求項１０に係る発明では、請求項
９に係る発明において、前記第２の導電膜は、選択トラ
ンジスタが形成される領域では前記第１の導電膜と電気
的に接続され、メモリセルが形成される領域では前記第
１の導電膜と電気的に絶縁されて形成され、前記スタッ
クトゲート構造を少なくとも形成する工程は、前記スタ
ックトゲート構造の他、前記第１の導電膜と第２の導電
膜とが互いに電気的に接続された選択ゲート線を含んだ
ゲート構造をそれぞれ形成する工程であり、前記ブース
ター電極は、前記第１領域および前記素子分離領域上で
前記ゲート構造と前記スタックゲート構造との間に生じ
た凹部、および他の前記第１領域および前記素子分離領
域上で前記スタックゲート構造間に生じた凹部それぞれ
に前記導電物を残して形成し、前記ソース配線は、前記
第２領域および前記素子分離領域上で前記ゲート構造間
に生じた凹部に前記導電物を残して形成し、前記ビット
線コンタクト用プラグは、前記第３領域上で前記ゲート
構造間に生じた凹部に前記導電物を残すとともに、前記
ゲート構造間の前記素子分離領域上から前記導電物を除
去して形成することを特徴とする。

【００３８】また、請求項１１に係る発明では、請求項
６乃至請求項１０いずれか一つに係る発明において、前
記第１の膜状構造は、前記第１の導電膜の上に形成され
る第３の導電膜と、この第３の導電膜と前記第１の導電
膜とを絶縁する第２の絶縁膜を、さらに含むことを特徴
とする。

【００３９】また、請求項１２に係る発明では、請求項
６乃至請求項１１いずれか一つに係る発明において、前
記第２の膜状構造は、前記第２の導電膜の上に形成され
た絶縁物でなるキャップ層を、さらに含むことを特徴と
する。

【００４０】

【発明の実施の形態】以下、この発明の実施形態を、Ｎ
ＡＮＤ型ＥＥＰＲＯＭを例にとり説明する。この説明で
は、全図に渡り、共通の部分には共通の参照符号を付
し、重複する説明をさけることにする。

【００４１】図１（Ａ）は第１の実施形態に係るＥＥＰ
ＲＯＭセルの平面図、図１（Ｂ）は図１（Ａ）中のＢ−
Ｂ線に沿う断面図、図１（Ｃ）は図１（Ａ）中のＣ−Ｃ
線に沿う断面図である。ただし、図１（Ａ）では、便宜
上、ビット線と、その下の層間絶縁膜を省略して示して
いる。

【００４２】図１（Ａ）〜（Ｃ）に示すように、Ｐ型シ
リコン基板（ＢＵＬＫ）１には、素子分離絶縁膜２が形
成されており、基板１の表面には、素子分離絶縁膜２に
よって、素子領域３が区画されている。素子領域３上に
は、トンネル絶縁膜４、浮遊ゲート（ＦＧ）５、インタ
ーポリ絶縁膜６、制御ゲート（ワード線：ＷＬ）７が順
次形成されており、スタックトゲート構造を為してい
る。参照符号８は、選択トランジスタのゲートである。

【００４３】素子領域３には、Ｎ型拡散層９、１０、１
１が形成されている。拡散層９は図示せぬソース線（Ｓ
Ｌ）に接続され、拡散層１０はビット線（ＢＬ）１２に
接続されている。また、拡散層１１は複数あり、拡散層
１１間の領域は、メモリセルトランジスタ（ＭＣ）のチ
ャネル１３となる。上記制御ゲート７は、このチャネル
１３上を横切り、浮遊ゲート５を介してチャネル１３に
容量結合する。

【００４４】スタックトゲート構造の周囲、および拡散
層１１それぞれの上には、ブースター電極絶縁膜１４が
形成されており、この絶縁膜１４の上に、ブースター電
極１５が形成されている。さらにブースター電極１５の
上には、層間絶縁膜４４が形成されている。

【００４５】図２は、図１（Ａ）〜（Ｃ）に示す浮遊ゲ
ートの鳥瞰図である。

【００４６】この発明に係るセルの特徴は、図２に示す
ように、浮遊ゲートＦＧの、トンネル絶縁膜４を介して
チャネル１３に対向する面２１の幅、インターポリ絶縁
膜６を介してワード線ＷＬに対向する面２２の幅、およ
びブースター電極絶縁膜１４を介してブースター電極１
５に対向する面２３の幅がそれぞれ等しいことである。
上記３つの幅はいずれも、浮遊ゲート５のワード線に沿
った幅“ｂ”であり、この幅“ｂ”は、素子領域３の分
離領域２間の幅“ｄ”と等しい。ゆえに、書き込み時の
カップリング比γｐｇｍは、従来の、 γｐｇｍ＝（Ｃ２＋Ｃ３）／（Ｃ１＋Ｃ２＋Ｃ３）＝[{(b+2c)a/tox2}+{(2b・c)/tox3}]／[{(a・d)/tox1}+{(b+2c)a/tox2} +{(2b・c)/tox3}] ではなく、 γｐｇｍ＝（Ｃ２＋Ｃ３）／（Ｃ１＋Ｃ２＋Ｃ３）＝[{(d・a)/tox2}+{(2d・c)/tox3}]／[{(a・d)/tox1}+{(a・d)/tox2}+{(2 d・c)/tox3}] ＝[(a/tox2) ＋(2c/tox3)]／[(a/tox1) ＋(a/tox2)＋(2c/tox3)] となり、幅“ｄ”（“ｂ”）に依存しないようにでき
る。

【００４７】なお、上記の式においては、浮遊ゲート５
のビット線に沿った長さを“ａ”、浮遊ゲート５のワー
ド線に沿った幅を“ｂ”、浮遊ゲート５の高さを
“ｃ”、素子領域の幅を“ｄ”とし、トンネル絶縁膜４
の基板１〜浮遊ゲート５間の厚みを“ｔｏｘ１”、イン
ターポリ絶縁膜６の浮遊ゲート５〜制御ゲート７間の厚
みを“ｔｏｘ２”、ブースター電極絶縁膜１４の浮遊ゲ
ート５〜ブースター電極１５間の厚みを“ｔｏｘ３”と
している。容量Ｃ１、Ｃ２、Ｃ３はそれぞれ、従来の技
術の欄と同様、基板１と浮遊ゲート５との間の容量、浮
遊ゲート５と制御ゲート７との間の容量、浮遊ゲート５
とブースター電極１５との間の容量である。

【００４８】このように、カップリング比γｐｇｍが幅
“ｄ”に依存しなくなることによって、加工ばらつきに
より素子領域３の幅“ｄ”がばらついても、カップリン
グ比γｐｇｍのばらつきには影響がない。

【００４９】したがって、この発明では、カップリング
比γｐｇｍをばらつかせる要因のうち、特に素子領域３
の幅“ｄ”のばらつきに起因するものを排除でき、この
分、従来のセルに比べて、カップリング比γｐｇｍのば
らつきを小さくすることができる。カップリング比γｐ
ｇｍのばらつきが小さくなることで、電子が注入されや
すいセルの存在確率も従来に比べて低くでき、誤書き込
みや、リードディスターブなどの不良の発生も、従来以
上に抑制することができる。

【００５０】次に、第１の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの動作方法を説明する。図３（Ａ）は等価回
路図、図３（Ｂ）は書き込みモードと各ノードとの電位
関係を示す図、図３（Ｃ）は読み出しモードと各ノード
との電位関係を示す図、図３（Ｄ）は消去モードと各ノ
ードとの電位関係を示す図である。ここでは、簡単のた
め、２本のワード線（ＷＬ１、ＷＬ２）、２本のビット
線（ＢＬ１、ＢＬ２）の場合を示す。

【００５１】まず、書き込み動作を説明する。

【００５２】書き込み選択されたワード線ＷＬ１の電位
を１３Ｖ、ブースター電極ＢＰの電位を１３Ｖ、“０”
書き込み指定されたビット線ＢＬ１の電位を０Ｖ、ドレ
イン側選択ゲート線ＳＧ１の電位を３．３Ｖ、ソース側
選択ゲート線ＳＧ２の電位を０Ｖ、非選択のワード線Ｗ
Ｌ２の電位を３．３Ｖにする。

【００５３】この時、書き込み選択されたワード線ＷＬ
１、ブースター電極ＢＰの電位はともに１３Ｖである。
ワード線ＷＬ１をゲートとするセルＭＣ１１のゲート電
位は１３Ｖであるが、書き込み時のカップリング比γｐ
ｇｍは、ブースター電極ＢＰの電位によって“０．７
８”と大きくなり、トンネル絶縁膜には、約１０Ｖの電
位が加わるようになる。このため、書き込み電位が１３
Ｖでも、電子は、厚み約１０ｎｍのトンネル絶縁膜をト
ンネルして浮遊ゲートＦＧ１１に注入される。これによ
り、セルＭＣ１１は、“０”書き込みされる。

【００５４】一方、同じビット線ＢＬ１に属し、非選択
のワード線ＷＬ２をゲートとするセルＭＣ２１のゲート
電位は３．３Ｖ、ブースター電極ＢＰの電位は１３Ｖで
ある。この時、ワード線ＷＬ２に印加される電圧３．３
Ｖは、浮遊ゲートＦＧ２１の電位を引き下げるように働
く。このため、電子は浮遊ゲートＦＧ２１に注入されな
い。

【００５５】一方、“１”書き込み指定されたビット線
ＢＬ２の電位は３．３Ｖである。この時、ドレイン側選
択ゲート線ＳＧ１の電位は３．３Ｖであるので、選択ト
ランジスタＳＴ１２は、Ｎ型拡散層７に“３．３Ｖ−Ｖ
ｔｈＳＴ”の電位を転送したところでカットオフし、図
１（Ｂ）に示す拡散層１１およびチャネル１３を含むセ
ルチャネル１６は、フローティングになる。また、“Ｖ
ｔｈＳＴ”は、選択トランジスタＳＴ１２のしきい値電
圧である。この時、セルチャネル１６の電位は、ブース
ター電極ＢＰの電位により持ち上げられる。また、選択
されたワード線ＷＬ１の電位１３Ｖも、浮遊ゲートＦＧ
１２を仲立ちとしながら、セルチャネル１６の電位を持
ち上げるのに寄与する。このようにして、セルチャネル
１６の電位は、約８Ｖ程度まで持ち上げられる。選択さ
れたワード線ＷＬ１をゲートとするセルＭＣ１２では、
そのチャネルとワード線ＷＬ１との電位差が“１３Ｖ−
８Ｖ＝５Ｖ”と小さくなり、電子は浮遊ゲートＦＧ１２
に注入されない。これにより、セルＭＣ１２は、“１”
書き込みされる。このようにブースター電極ＢＰを有す
るＥＥＰＲＯＭでは、“１”書き込み指定されたビット
線ＢＬ２に接続され、書き込み選択されたセルＭＣ１２
において、そのセルチャネル１１２の電位が、約８Ｖ程
度まで大きく引き上げられる。

【００５６】また、非選択のワード線ＷＬ２をゲートす
るセルＭＣ２２においても、そのチャネルとワード線Ｗ
Ｌ２との電位差は“３．３Ｖ−８Ｖ＝−４．７Ｖ”とな
るので、電子は浮遊ゲートＦＧ２２に注入されない。

【００５７】次に、読み出しモードを説明する。

【００５８】読み出し選択されたワード線ＷＬ１の電位
を０Ｖ、ブースター電極ＢＰの電位、ドレイン側選択ゲ
ート線ＳＧ１の電位、ソース側選択ゲート線ＳＧ２の電
位をそれぞれ３．３Ｖとする。また、非選択のワード線
ＷＬ２の電位は、セルＭＣ２１、ＭＣ２２のしきい値電
圧の状態に関わらず、オンする電位とする。この実施形
態では３．３Ｖである。

【００５９】セルＭＣ１１は“０”書き込みされている
（注入電子有り）ので、そのしきい値電圧は０Ｖ以上、
セルＭＣ１２は“１”書き込みされている（注入電子無
し）ので、そのしきい値電圧は０Ｖ以下となっている。
読み出し選択されたワード線ＷＬ１の電位は０Ｖである
ので、セルＭＣ１１はオフ、セルＭＣ１２はオンする。
これによって、読み出しに先立ちプリチャージされてい
たビット線ＢＬ１、ＢＬ２の電位はそれぞれ、“Ｈ”レ
ベル（ディスチャージ無し）、“Ｌ”レベル（ディスチ
ャージ有り）となる。これらの電位を、図示せぬセンス
アンプで増幅することにより、セルＭＣ１１からはデー
タ“０”が、また、セルＭＣ１２からはデータ“１”が
それぞれ読み出される。

【００６０】次に、消去動作を説明する。

【００６１】消去選択されたワード線ＷＬ１の電位、ブ
ースター電極ＢＰの電位をともに０Ｖ、ビット線ＢＬ
１、ＢＬ２、ソース側選択ゲート線ＳＧ１、ドレイン側
選択ゲート線ＳＧ２、ソース線ＳＬ、非選択のワード線
ＷＬ２をそれぞれフローティングとする。また、基板Ｂ
ＵＬＫの電位を１３Ｖとする。これにより、浮遊ゲート
ＦＧ１１、ＦＧ２１に対しては基板ＢＵＬＫに正の電圧
が印加され、浮遊ゲートＦＧ１１に注入されていた電子
は、基板ＢＵＬＫに放出され、セルＭＣ１１、ＭＣ２１
のデータが消去される。また、セルＭＣ１２、ＭＣ２２
では、ワード線ＷＬ２がフローティングであるので、ワ
ード線ＷＬ２の電位は、基板ＢＵＬＫとのカップリング
によって上昇する。このため、浮遊ゲートＦＧ１２、Ｆ
Ｇ２２に注入されている電子は、放出されない。もちろ
ん、ワード線ＷＬ２の電位を０Ｖとすれば、セルＭＣ１
１、ＭＣ２１、ＭＣ１２、ＭＣ２２のデータを同時に消
去できる。

【００６２】次に、第１の実施形態に係るＥＥＰＲＯＭ
セルの製造方法を説明する。

【００６３】図４〜図１２は第１の実施形態に係るＥＥ
ＰＲＯＭを主要な製造工程順に示した図である。図４〜
図１２において、（Ａ）図は平面図、（Ｂ）図は（Ａ）
図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中の
Ｃ−Ｃ線に沿う断面図である。

【００６４】まず、図４（Ａ）〜（Ｃ）に示すように、
Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸
化シリコン膜３１、浮遊ゲートとなる導電性ポリシリコ
ン層３２、素子分離用溝を形成する時にマスクとなる窒
化シリコン膜３３を順に形成した第１の積層膜構造３４
を形成する。次いで、窒化シリコン膜３３のうち、溝に
対応する部分を除去し、窒化シリコン膜３３を、素子領
域に対応したパターンにパターニングする。次いで、窒
化シリコン膜３３をマスクに用いて、基板１をエッチン
グし、第１の積層膜構造３４の残存部分に自己整合した
素子領域３および素子分離用溝３５を、基板１に形成す
る。

【００６５】次に、図５（Ａ）〜（Ｃ）に示すように、
図４（Ａ）〜（Ｃ）に示す構造の上に、二酸化シリコン
を堆積し、溝３５の中を埋め込む二酸化シリコン膜を形
成する。次いで、二酸化シリコン膜を化学的機械研磨
（ＣＭＰ）し、溝３５を二酸化シリコン膜で埋め込み、
素子分離領域２を形成する。この後、窒化シリコン膜３
３が残っていれば除去する。

【００６６】次に、図６（Ａ）〜（Ｃ）に示すように、
図５（Ａ）〜（Ｃ）に示す構造の上に、二酸化シリコ
ン、窒化シリコン、二酸化シリコンを順次堆積し、イン
ターポリ絶縁膜となるＯＮＯ膜３７を形成する。次い
で、ＯＮＯ膜３７のうち、選択ゲートトランジスタのゲ
ートとなる部分を除去した後、ワード線（制御ゲート）
となる導電性ポリシリコン膜３８を堆積する。

【００６７】次に、図７（Ａ）〜（Ｃ）に示すように、
二酸化シリコン膜３１、導電性ポリシリコン膜３２、Ｏ
ＮＯ膜３７、導電性ポリシリコン膜３８を含む膜状構造
をワード線パターンにパターニングし、トンネル絶縁膜
４、浮遊ゲート５、インターポリ絶縁膜６、ワード線７
を含むスタックトゲート構造４０を形成する。この時、
浮遊ゲート５は、素子領域３の上に自己整合した形で形
成される。また、選択ゲートトランジスタの部分におい
ては、インターポリ絶縁膜６が無く、浮遊ゲート５とワ
ード線７とが電気的に接続されて、一体となったゲート
構造４１が形成される。

【００６８】次に、図８（Ａ）〜（Ｃ）に示すように、
スタックトゲート構造４０、ゲート構造４１、素子分離
領域２をマスクに用いて、素子領域３にＮ型不純物をイ
オン注入、この後、拡散させてＮ型拡散層９、１０、１
１を形成する。

【００６９】次に、図９（Ａ）〜（Ｃ）に示すように、
図８（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコ
ンを堆積し、ブースター電極絶縁膜１４を形成する。

【００７０】次に、図１０（Ａ）〜（Ｃ）に示すよう
に、ブースター電極絶縁膜１４の上に、導電性ポリシリ
コンを堆積し、ブースター電極となる導電膜４２を形成
する。次に、図１１（Ａ）〜（Ｃ）に示すように、導電
膜４２をブースター電極パターンにパターニングして、
ブースター電極１５を形成する。図中、参照符号４３
は、ブースター電極パターンに対応したホトレジストか
らなるマスク層である。

【００７１】次に、図１２（Ａ）〜（Ｃ）に示すよう
に、図１１（Ａ）〜（Ｃ）に示した構造の上に、二酸化
シリコンを堆積し、第１層層間絶縁膜４４を形成する。
次いで、層間絶縁膜４４に、拡散層９に通じるビット線
用コンタクト孔４５、拡散層１０に通じる図示せぬソー
ス線用コンタクト孔、ブースター電極１５に通じる図示
せぬブースター電極制御線用コンタクト孔などを形成し
た後、ビット線ＢＬ、図示せぬソース線、図示せぬブー
スター電極制御線を形成する。次いで、第２層層間絶縁
膜４６を形成することで、この発明の第１の実施形態に
係るＥＥＰＲＯＭセルが完成する。

【００７２】次に、この発明の第２の実施形態に係るＥ
ＥＰＲＯＭセルを説明する。

【００７３】図１３（Ａ）は第２の実施形態に係るＥＥ
ＰＲＯＭセルの平面図、図１３（Ｂ）は図１３（Ａ）中
のＢ−Ｂ線に沿う断面図、図１３（Ｃ）は図１３（Ａ）
中のＣ−Ｃ線に沿う断面図である。ただし、図１３
（Ａ）では、便宜上、ビット線と、その下の層間絶縁膜
を省略して示している。

【００７４】図１３（Ａ）〜（Ｃ）に示すように、第２
の実施形態では、ブースター電極１５を、スタックゲー
ト構造４０間、スタックゲート構造４０とゲート構造４
１との間に埋め込み形成し、セルアレイにおいてブース
ター電極１５を配線状の形にしたことが特徴である。図
１３（Ａ）〜（Ｃ）では、配線型のブースター電極１５
が、参照符号１５−１〜１５−３により示されている。
以下では、配線型ブースター電極と呼ぶ。

【００７５】図１４（Ａ）は、その等価回路図、図１４
（Ｂ）は書き込みモードと各ノードとの電位の関係を示
す図、図１４（Ｃ）は読み出しモードと各ノードとの関
係を示す図、図１４（Ｄ）は消去モードと各ノードとの
電位関係を示す図である。

【００７６】図１４（Ａ）に示すように、等価回路で
は、選択トランジスタＳＴ１１、ＳＴ１２とセルＭＣ１
１、ＭＣ１２との間に形成された第１の配線型ブースタ
ー電極ＢＰ１、セルＭＣ１１、ＭＣ１２とセルＭＣ２
１、ＭＣ２２との間に形成された第２の配線型ブースタ
ー電極ＢＰ２、選択トランジスタＳＴ２１、ＳＴ２２と
セルＭＣ２１、ＭＣ２２との間に形成された第３の配線
型ブースター電極ＢＰ３に別れる。しかし、図１４
（Ｂ）〜図１４（Ｄ）に示すように、第１〜第３の配線
型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ、一つのブ
ースター電極ＢＰとして同時に制御すれば、第１の実施
形態と同様な動作を行うことができる。第１〜第３の配
線型ブースター電極ＢＰ１〜ＢＰ３を、一つのブースタ
ー電極ＢＰとして同時に制御するためには、例えばセル
アレイの端などで、第１〜第３の配線型ブースター電極
ＢＰ１〜ＢＰ３が互いに接続されるパターンとするか、
あるいは別の配線などで互いに接続すれば良い。

【００７７】このような第２の実施形態では、第１の実
施形態と同様に、カップリング比γｐｇｍのばらつきが
小さくなるとともに、図１５（Ｂ）に示すように、ワー
ド線とビット線との間にブースター電極がない分、例え
ば第１の実施形態に係る図１５（Ａ）に示すセルに比べ
て、コンタクト孔４５の深さ“ｆ”を浅くできる。この
ため、ビット線用コンタクト孔４５のアスペクト比“ｆ
／ｅ”（“e ”はコンタクト孔の間口の寸法）を小さく
でき、微細化に有効である。

【００７８】また、図１５（Ａ）に示すように、第１の
実施形態に係るセルでは、ブースター電極１５とワード
線７との対向面が、ワード線７の側面“ｇ”、“ｈ”、
およびワード線７の上面“ｉ”の３カ所である。しか
し、図１５（Ｂ）に示すように、第２の実施形態に係る
セルでは、ワード線７の側面“ｇ”、“ｈ”のみとな
り、図１５（Ａ）に示すセルに比べて、ワード線７の周
囲に寄生する寄生容量を小さくできる。ワード線７の寄
生容量が小さくなることで、ワード線７の立ち上がり時
間（ワード線を０Ｖから所定の電位まで充電するのに要
する時間）、および立ち下がり時間（ワード線を所定の
電位から０Ｖまで放電するのに要する時間）をそれぞれ
短縮できる。これらの時間をそれぞれ短縮できること
で、第２の実施形態に係るセルでは、書き込み動作、読
み出し動作、消去動作をそれぞれ、より高速に行える、
という効果も期待できる。

【００７９】なお、第２の実施形態の構造は、第１〜第
３の配線型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ独
立させることが可能な構造である。このため、第１〜第
３の配線型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ、
独立して制御するように変形されても良い。

【００８０】次に、その製造方法を説明する。

【００８１】図１６〜図１８は第２の実施形態に係るＥ
ＥＰＲＯＭの主要な製造工程を示した図である。図１６
〜図１８において、（Ａ）図は平面図、（Ｂ）図は
（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）
図中のＣ−Ｃ線に沿う断面図である。

【００８２】まず、図４〜図１０に示した製造方法に従
って、ブースター電極絶縁膜１４の上に、導電性ポリシ
リコンを堆積し、ブースター電極となる導電膜４２まで
形成する。

【００８３】この後、図１６（Ａ）〜（Ｃ）に示すよう
に、導電膜４２を化学的機械研磨（ＣＭＰ）、あるいは
ＲＩＥ法を用いたエッチバック法により、導電膜４２を
表面を後退させて、導電膜４２をスタックゲート構造４
０、ゲート構造４１の間にのみ埋め込む。

【００８４】次に、図１７（Ａ）〜（Ｃ）に示すよう
に、埋め込まれた導電膜４２のうち、拡散層９、１０の
上にあるものを除去する。図中参照符号４３は、ホトレ
ジストからなるマスク層である。これにより、配線型の
ブースター電極１５−１〜１５−３がそれぞれ、拡散層
１１上にブースター電極絶縁膜１４を介して形成され
る。

【００８５】次に、図１８（Ａ）〜（Ｃ）に示すよう
に、図１７（Ａ）〜（Ｃ）に示した構造の上に、二酸化
シリコンを堆積し、第１層層間絶縁膜４４を形成する。
次いで、層間絶縁膜４４に、拡散層９に通じるビット線
用コンタクト孔４５、拡散層１０に通じる図示せぬソー
ス線用コンタクト孔、ブースター電極１５に通じる図示
せぬブースター電極制御線用コンタクト孔などを形成し
た後、ビット線ＢＬ、図示せぬソース線、図示せぬブー
スター電極制御線を形成する。次いで、第２層層間絶縁
膜４６を形成することで、この発明の第２の実施形態に
係るＥＥＰＲＯＭセルが完成する。

【００８６】次に、この発明の第３の実施形態に係るＥ
ＥＰＲＯＭセルを説明する。

【００８７】図１９（Ａ）は第３の実施形態に係るＥＥ
ＰＲＯＭセルの平面図、図１９（Ｂ）は図１９（Ａ）中
のＢ−Ｂ線に沿う断面図、図１９（Ｃ）は図１９（Ａ）
中のＣ−Ｃ線に沿う断面図である。ただし、図１９
（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を
省略して示している。

【００８８】図１９（Ａ）〜（Ｃ）に示すように、第３
の実施形態では、第２の実施形態と同様に、ブースター
電極１５を、スタックゲート構造４０間、スタックゲー
ト構造４０とゲート構造４１との間に埋め込み形成し、
セルアレイにおいて配線状とされたブースター電極１５
−１〜１５−３を形成する。さらに、ブースター電極１
５−１〜１５−３を形成した導電膜を、ソース用拡散層
９、ドレイン拡散層１０の上にそれぞれ残して、ブース
ター電極１５−１〜１５−３と同一の導電物からなるソ
ース配線５１、およびビット線コンタクト用プラグ５２
をそれぞれ形成したことが特徴である。ソース配線５１
は、ブースター電極１５−１〜１５−３と同様な配線状
に形成され、拡散層９に接続される。この時、拡散層９
は、ゲート構造４１間に沿って線状に形成されていても
良いし、各ＮＡＮＤセル毎に分離されていても良い。プ
ラグ５２は、島状に形成され、拡散層１０に接続され
る。この時、拡散層９は、一つのビット線に接続される
ＮＡＮＤセル毎に分離されている。

【００８９】このような第３の実施形態では、第２の実
施形態と同様に、カップリング比γｐｇｍのばらつきを
小さくでき、ワード線７に寄生する寄生容量を低下でき
る。さらに、図２０（Ｂ）に示すように、プラグ５２
を、拡散層１０とビット線１２とのコンタクト部に有す
ることにより、例えば第２の実施形態に係る図２０
（Ｂ）に示すセルに比べて、コンタクト孔４５の深さ
“ｆ”を、さらに浅くできる。このため、ビット線用コ
ンタクト孔４５のアスペクト比“ｆ／ｅ”を、さらに小
さくでき、微細化に有効である。

【００９０】次に、その製造方法を説明する。

【００９１】図２１〜図２６は第３の実施形態に係るＥ
ＥＰＲＯＭを主要な製造工程順に示した図である。図２
１〜図２６において、（Ａ）図は平面図、（Ｂ）図は
（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）
図中のＣ−Ｃ線に沿う断面図である。

【００９２】まず、図４〜図８に示した製造方法に従っ
て、スタックトゲート構造４０，およびゲート構造４１
を形成し、Ｎ型拡散層９、１０、１１まで形成する。

【００９３】この後、図２１（Ａ）〜（Ｃ）に示すよう
に、ブースター電極絶縁膜１４を形成し、このブースタ
ー電極絶縁膜１４の上に、第１の導電膜５３を薄く堆積
する。第１の導電膜は、例えば導電性のポリシリコンで
ある。

【００９４】なお、この製造方法では、Ｎ型拡散層（ソ
ース）９が形成されるゲート構造４１間のピッチ
“ｉ”、およびＮ型拡散層（ドレイン）１０が形成され
るゲート構造４１間のピッチ“ｊ”をそれぞれ、Ｎ型拡
散層（セルのソース／ドレイン）１１が形成されるゲー
ト構造４１〜スタックトゲート構造４０間のピッチ
“ｇ”、およびスタックトゲート構造４０間のピッチ
“ｈ”と略同じピッチとする。これは、ソース配線が形
成される領域のピッチ“ｉ”、プラグが形成される領域
のピッチ“ｊ”、ブースター電極が形成される領域のピ
ッチ“ｇ”、“ｈ”を互いに同じとすることにより、ス
タックトゲート構造４０およびゲート構造４１間に生ず
る凹部の全てを、導電物によって容易に埋め込めるため
である。また、ピッチ“ｇ”、“ｈ”を持つ領域は、基
板１へのコンタクト孔がないため、最小のピッチにでき
る。従来よりコンタクト孔がある、ピッチ“ｉ”、
“ｊ”を持つ領域を、ピッチ“ｇ”、“ｈ”に合わせれ
ば、セルアレイ部において、スタックトゲート構造４０
およびゲート構造４１の集積密度が向上する。また、そ
のパターンは、スタックトゲート構造４０とゲート構造
４１とが互いに等間隔で現れるパターンであるため、微
細な加工にも適合する。このようにピッチ“ｇ”、
“ｈ”、“ｉ”、“ｊ”は、互いに同じピッチとされる
ことが好ましいが、ソース配線、プラグが形成される領
域のピッチ“ｉ”、“ｊ”は、第１、第２の実施形態の
ように、ブースター電極が形成される領域のピッチ
“ｇ”、“ｈ”より広くされても構わない。

【００９５】また、図２１（Ａ）に参照符号“ｋ”によ
って示すように、Ｎ型拡散層９は、Ｎ型拡散層１０と同
様に、一つのビット線に接続されるＮＡＮＤセル毎、つ
まりカラム毎に分離されるようになっている。第３の実
施形態では、Ｎ型拡散層９が分離されていても、後にソ
ース配線によって互いに接続できるためである。このよ
うなパターンは、素子領域３のパターンを従来のメッシ
ュ状から、単純なライン＆スペースのパターンにでき、
やはり微細加工に適している。このように、Ｎ型拡散層
９は、Ｎ型拡散層１０と同様に、カラム毎に分離される
ことが好ましいが、第１、第２の実施形態のように、Ｎ
型拡散層９をゲート構造４０間に沿って、一つの領域と
なるように形成されても良い。

【００９６】次に、図２２（Ａ）〜（Ｃ）に示すよう
に、導電膜５３の上に、ホトレジストからなるマスク層
５４を形成する。次いで、このマスク層５４に、ゲート
構造４１間の領域に対応した、線状の窓５５、５６を形
成する。次いで、マスク層５４をエッチングのマスクに
用いて、ブースター電極絶縁膜１４を除去し、Ｎ型拡散
層９、１０それぞれの表面を露出させる。

【００９７】次に、図２３（Ａ）〜（Ｃ）に示すよう
に、マスク層５４を除去した後、第２の導電膜５７を堆
積し、スタックトゲート構造４０およびゲート構造４１
間に生じている凹部を埋め込む。第２の導電膜５７は、
例えばタングステンである。第１の導電膜５３と第２の
導電膜５７は、いわゆる“ポリメタル構造膜”５８とな
る。このとき、第２の導電膜５７は、Ｎ型拡散層９、１
０それぞれに、電気的に接触される。

【００９８】次に、図２４（Ａ）〜（Ｃ）に示すよう
に、ポリメタル構造膜５８の表面を機械的化学研磨、あ
るいはＲＩＥ法を用いてエッチバックし、ポリメタル構
造膜５８をスタックトゲート構造４０とゲート構造４１
との間に埋め込む。

【００９９】次に、図２５（Ａ）〜（Ｃ）に示すよう
に、図２４（Ａ）〜（Ｃ）に示す構造の上に、ホトレジ
ストからなるマスク層５９を形成する。次いで、このマ
スク層５９に、ポリメタル構造膜５８を、Ｎ型拡散層１
０毎に分離するためのスリット部に対応した窓６０を形
成する。次いで、マスク層５９をエッチングのマスクに
用いて、ポリメタル構造膜５８を除去し、ポリメタル構
造膜５８を、Ｎ型拡散層１０毎に分離する。これによ
り、ポリメタル構造膜５８は、図１９（Ａ）〜（Ｃ）に
示したソース配線５１、プラグ５２、配線型のブースタ
ー電極１５−１〜１５−３の形状になる。

【０１００】次に、図２６（Ａ）〜（Ｃ）に示すよう
に、マスク層５９を除去した後、第１層層間絶縁膜４４
を形成し、次いで、層間絶縁膜４４に、プラグ５２に通
じるビット線用コンタクト孔４５、ソース配線５１に通
じる図示せぬソース線用コンタクト孔、配線型ブースタ
ー電極１５−１〜１５−３に通じる図示せぬブースター
電極制御線用コンタクト孔などを形成した後、ビット線
ＢＬ、図示せぬソース線、図示せぬブースター電極制御
線を形成する。次いで、第２層層間絶縁膜４６を形成す
ることで、この発明の第３の実施形態に係るＥＥＰＲＯ
Ｍセルが完成する。

【０１０１】次に、この発明の第４の実施形態に係るＥ
ＥＰＲＯＭセルを説明する。

【０１０２】図２７（Ａ）は第４の実施形態に係るＥＥ
ＰＲＯＭセルの平面図、図２７（Ｂ）は図２７（Ａ）中
のＢ−Ｂ線に沿う断面図、図２７（Ｃ）は図２７（Ａ）
中のＣ−Ｃ線に沿う断面図である。ただし、図２７
（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を
省略して示している。

【０１０３】図２７（Ａ）〜（Ｃ）に示すように、第４
の実施形態は、ワード線７が、第１の導電膜６１、この
第１の導電膜６１の上に形成した第２の導電膜６２の積
層構造となっており、かつ第１の導電膜６１は、素子分
離絶縁膜２の上にはないことが特徴である。

【０１０４】図２７（Ａ）〜（Ｃ）では、第４の実施形
態を、第２の実施形態に準じ、配線型のブースター電極
１５−１〜１５−３を有した構造により示しているが、
第４の実施形態に係る構造は、第１の実施形態のよう
に、スタックゲート構造４１の上を被覆するブースター
電極１５を有したセル、あるいは第３の実施形態のよう
に、配線型のブースター電極１５−１〜１５−３と同一
導電物により構成されたソース配線５１、プラグ５２を
有したセルにも、適用できることはもちろんである。

【０１０５】次に、その製造方法を説明する。

【０１０６】図２８は第４の実施形態に係るＥＥＰＲＯ
Ｍの主要な製造工程を示した図である。図２８におい
て、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ
線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿
う断面図である。

【０１０７】まず、図４（Ａ）〜（Ｃ）を参照して説明
した方法にしたがって、Ｐ型のシリコン基板１上に、ト
ンネル絶縁膜となる二酸化シリコン膜３１、浮遊ゲート
となる導電性ポリシリコン層３２を形成する。この後、
導電性ポリシリコン層３２の上に、インターポリ絶縁膜
となるＯＮＯ膜３７を形成し、ＯＮＯ膜３７のうち、選
択トランジスタとなる領域に対応した部分を除去する。

【０１０８】次に、図２８（Ａ）〜（Ｃ）に示すよう
に、第１の導電膜６１を形成し、二酸化シリコン膜３
１、導電性ポリシリコン層３２、ＯＮＯ膜３７、第１の
導電膜６１を含む第１の積層膜構造を形成する。第１の
導電膜は、導電性ポリシリコンである。次いで、素子分
離用溝を形成するときにエッチングのマスクとなる図示
せぬ窒化シリコン膜を形成した後、図示せぬ窒化シリコ
ン膜を素子領域に対応したパターンにパターニングす
る。次いで、図示せぬ窒化シリコン膜をマスクに用い
て、基板１をエッチングし、第１の積層膜構造の残存部
分に自己整合した素子領域３および素子分離用溝３５
を、基板１に形成する。次いで、溝３５の中を二酸化シ
リコン膜によって埋め込む。次いで、二酸化シリコン膜
を化学的機械研磨（ＣＭＰ）し、溝３５を二酸化シリコ
ン膜で埋め込み、素子分離領域２を形成する。この後、
図示せぬ窒化シリコン膜が残っていれば除去する。

【０１０９】この後、特に図示しないが、図２８（Ａ）
〜（Ｃ）に示す構造の上に、第２の導電膜６２を形成
し、第１の導電膜６１と第２の導電膜６２との積層構造
を得る。第２の導電膜６２はタングステンである。次い
で、例えば図６〜図１０を参照して説明した製造方法に
したがって、スタックトゲート構造４０、ゲート構造４
１を形成し、Ｎ型拡散層９、１０、１１を形成し、ブー
スター電極絶縁膜１４を形成する。この後、ブースター
電極となる導電物を堆積する。次に、図１１、あるいは
図１６〜図１７、図２１〜図２５を参照して説明した製
造方法にしたがって、ブースター電極１５、あるいは配
線型のブースター電極１５−１〜１５−３、あるいは配
線型のブースター電極１５−１〜１５−３、ソース配線
５１およびプラグ５２を形成する。この後、図１２、あ
るいは図１８、あるいは図２６を参照して説明したよう
に、第１層層間絶縁膜を形成し、第１層層間絶縁膜にビ
ット線コンタクト孔などを形成し、第１層層間絶縁膜の
上にビット線などを形成する。この後、第２層層間絶縁
膜を形成することで、第４の実施形態に係るセルが完成
する。

【０１１０】このような第４の実施形態では、第１の実
施形態と同様に、カップリング比γｐｇｍのばらつきを
小さくでき、かつワード線７を、第１の導電膜６１と第
２の導電膜６２との積層構造として低抵抗化を図ること
で、書き込み動作、読み出し動作、消去動作の高速化を
期待できる。なお、ここでは、第２の導電膜６２にタン
グステンを用いたが、その他の高融点金属、あるいは高
融点金属のシリサイドなどであっても良い。

【０１１１】次に、この発明の第５の実施形態に係るＥ
ＥＰＲＯＭセルを説明する。

【０１１２】図２９（Ａ）は第５の実施形態に係るＥＥ
ＰＲＯＭセルの平面図、図２９（Ｂ）は図２９（Ａ）中
のＢ−Ｂ線に沿う断面図、図２９（Ｃ）は図２９（Ａ）
中のＣ−Ｃ線に沿う断面図である。ただし、図２９
（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を
省略して示している。

【０１１３】図２９（Ａ）〜（Ｃ）に示すように、第５
の実施形態は、スタックトゲート構造４０およびゲート
構造４１の上に、絶縁物でなるキャップ層７１を有する
ことが特徴である。

【０１１４】図２９（Ａ）〜（Ｃ）では、第５の実施形
態を、第２の実施形態に準じ、配線型のブースター電極
１５−１〜１５−３を有した構造により図示している
が、第５の実施形態に係る構造は、第１の実施形態のよ
うに、スタックゲート構造４１の上を被覆するブースタ
ー電極１５を有したセル、あるいは第３の実施形態のよ
うに、配線型のブースター電極１５−１〜１５−３と同
一導電物により構成されたソース配線５１、プラグ５２
を有したセルにも、適用できることはもちろんである。
さらに、ワード線７が積層構造となった第４の実施形態
にも、適用できる。

【０１１５】次に、その製造方法を説明する。

【０１１６】図３０は第５の実施形態に係るＥＥＰＲＯ
Ｍの主要な製造工程を示した図である。図３０におい
て、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ
線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿
う断面図である。

【０１１７】まず、図４〜図６を参照して説明した方法
にしたがって、Ｐ型のシリコン基板１上に、トンネル絶
縁膜となる二酸化シリコン膜、浮遊ゲートとなる導電性
ポリシリコン層、窒化シリコン膜を含む第１の膜状構造
体を形成する。この後、第１の膜状構造体および基板を
エッチングし、第１の積層膜構造の残存部分に自己整合
した素子領域および素子分離用溝を、基板に形成する。
次いで、溝の中を二酸化シリコン膜によって埋め込み、
素子分離領域２を形成する。この後、図６（Ａ）〜
（Ｃ）に示す構造の上に、絶縁物でなるキャップ層７１
を形成する。キャップ層７１は、例えば窒化シリコンで
ある。

【０１１８】次に、図３０（Ａ）〜図３０（Ｂ）に示す
ように、図７を参照して説明した方法に従って、スタッ
クトゲート構造４０、ゲート構造４１を形成する。これ
らスタックトゲート構造４０、ゲート構造４１の上面
は、キャップ層７１で覆われている。

【０１１９】この後、特に図示しないが、図８〜図１０
を参照して説明した製造方法にしたがって、Ｎ型拡散層
９、１０、１１を形成し、ブースター電極絶縁膜１４を
形成する。この後、ブースター電極となる導電物を堆積
する。次に、図１１、あるいは図１６〜図１７、あるい
は図２１〜図２５を参照して説明した製造方法にしたが
って、ブースター電極１５、あるいは配線型のブースタ
ー電極１５−１〜１５−３、あるいは配線型のブースタ
ー電極１５−１〜１５−３、ソース配線５１およびプラ
グ５２を形成する。なお、特に図１６〜図１７、あるい
は図２１〜図２５に示した、ブースター電極の材料を化
学的機械研磨、あるいはエッチバックしてスタックトゲ
ート構造４０間、スタックトゲート構造４０〜ゲート構
造４１間、ゲート構造間に埋め込む方法では、キャップ
層７１が研磨、エッチバックのストッパとして機能す
る。このため、ワード線７などの膜減りを防止する。

【０１２０】この後、図１２、あるいは図１８、あるい
は図２６を参照して説明したように、第１層層間絶縁膜
を形成し、第１層層間絶縁膜にビット線コンタクト孔な
どを形成し、第１層層間絶縁膜の上にビット線などを形
成する。この後、第２層層間絶縁膜を形成することで、
第５の実施形態に係るセルが完成する。

【０１２１】このような第５の実施形態でも、第１〜第
４の実施形態と全く同様に、カップリング比γｐｇｍの
ばらつきを小さくすることができる。

【０１２２】なお、上記本発明の実施形態では、Ｐ型半
導体基板をＢＵＬＫとした例について示したが、Ｎ型半
導体基板にＰ型ウェルをＢＵＬＫとし、この上にセルを
形成しても良いことはいうまでもない。その他、本発明
の主旨を逸脱しない範囲で、種々変形して実施すること
ができる。

【０１２３】

【発明の効果】以上説明したように、この発明によれ
ば、カップリング比γｐｇｍの変動に伴う電位ＶＦＧの
変動を抑制でき、書き込み非選択のセルや、“１”書き
込みするセルの浮遊ゲートに電子が注入されてしまうよ
うな誤書き込み、およびリードディスターブなどの不良
の発生を抑制し得る不揮発性半導体記憶装置、およびそ
の製造方法を提供できる。

【図面の簡単な説明】

【図１】図１（Ａ）はこの発明の第１の実施形態に係る
メモリセルの平面図、図１（Ｂ）は図１（Ａ）中のＢ−
Ｂ線に沿う断面図、図１（Ｃ）は図１（Ａ）中のＣ−Ｃ
線に沿う断面図。

【図２】図２はこの発明に係るメモリセルが有する浮遊
ゲートの鳥瞰図。

【図３】図３（Ａ）はこの発明の第１の実施形態に係る
メモリセルを有したＥＥＰＲＯＭの等価回路図、図３
（Ｂ）は書き込みモードと各ノードとの電位の関係を示
す図、図３（Ｃ）は読み出しモードと各ノードとの電位
の関係を示す図、図３（Ｄ）は消去モードと各ノードと
の電位の関係を示す図。

【図４】図４（Ａ）はこの発明の第１の実施形態に係る
メモリセルの一工程中における平面図、図４（Ｂ）は図
４（Ａ）中のＢ−Ｂ線に沿う断面図、図４（Ｃ）は図４
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図５】図５（Ａ）はこの発明の第１の実施形態に係る
メモリセルの一工程中における平面図、図５（Ｂ）は図
５（Ａ）中のＢ−Ｂ線に沿う断面図、図５（Ｃ）は図５
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図６】図６（Ａ）はこの発明の第１の実施形態に係る
メモリセルの一工程中における平面図、図６（Ｂ）は図
６（Ａ）中のＢ−Ｂ線に沿う断面図、図６（Ｃ）は図６
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図７】図７（Ａ）はこの発明の第１の実施形態に係る
メモリセルの一工程中における平面図、図７（Ｂ）は図
７（Ａ）中のＢ−Ｂ線に沿う断面図、図７（Ｃ）は図７
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図８】図８（Ａ）はこの発明の第１の実施形態に係る
メモリセルの一工程中における平面図、図８（Ｂ）は図
８（Ａ）中のＢ−Ｂ線に沿う断面図、図８（Ｃ）は図８
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図９】図９（Ａ）はこの発明の第１の実施形態に係る
メモリセルの一工程中における平面図、図９（Ｂ）は図
９（Ａ）中のＢ−Ｂ線に沿う断面図、図９（Ｃ）は図９
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図１０】図１０（Ａ）はこの発明の第１の実施形態に
係るメモリセルの一工程中における平面図、図１０
（Ｂ）は図１０（Ａ）中のＢ−Ｂ線に沿う断面図、図１
０（Ｃ）は図１０（Ａ）中のＣ−Ｃ線に沿う断面図。

【図１１】図１１（Ａ）はこの発明の第１の実施形態に
係るメモリセルの一工程中における平面図、図１１
（Ｂ）は図１１（Ａ）中のＢ−Ｂ線に沿う断面図、図１
１（Ｃ）は図１１（Ａ）中のＣ−Ｃ線に沿う断面図。

【図１２】図１２（Ａ）はこの発明の第１の実施形態に
係るメモリセルの一工程中における平面図、図１２
（Ｂ）は図１２（Ａ）中のＢ−Ｂ線に沿う断面図、図１
２（Ｃ）は図１２（Ａ）中のＣ−Ｃ線に沿う断面図。

【図１３】図１３（Ａ）はこの発明の第２の実施形態に
係るメモリセルの平面図、図１３（Ｂ）は図１３（Ａ）
中のＢ−Ｂ線に沿う断面図、図１３（Ｃ）は図１３
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図１４】図１４（Ａ）はこの発明の第２の実施形態に
係るメモリセルを有したＥＥＰＲＯＭの等価回路図、図
１４（Ｂ）は書き込みモードと各ノードとの電位の関係
を示す図、図１４（Ｃ）は読み出しモードと各ノードと
の電位の関係を示す図、図１４（Ｄ）は消去モードと各
ノードとの電位の関係を示す図。

【図１５】図１５（Ａ）はこの発明の第１の実施形態に
係るメモリセルの断面図、図１５（Ｂ）はこの発明の第
２の実施形態に係るメモリセルの断面図。

【図１６】図１６（Ａ）はこの発明の第２の実施形態に
係るメモリセルの一工程中における平面図、図１６
（Ｂ）は図１６（Ａ）中のＢ−Ｂ線に沿う断面図、図１
６（Ｃ）は図１６（Ａ）中のＣ−Ｃ線に沿う断面図。

【図１７】図１７（Ａ）はこの発明の第２の実施形態に
係るメモリセルの一工程中における平面図、図１７
（Ｂ）は図１７（Ａ）中のＢ−Ｂ線に沿う断面図、図１
７（Ｃ）は図１７（Ａ）中のＣ−Ｃ線に沿う断面図。

【図１８】図１８（Ａ）はこの発明の第２の実施形態に
係るメモリセルの一工程中における平面図、図１８
（Ｂ）は図１８（Ａ）中のＢ−Ｂ線に沿う断面図、図１
８（Ｃ）は図１８（Ａ）中のＣ−Ｃ線に沿う断面図。

【図１９】図１９（Ａ）はこの発明の第３の実施形態に
係るメモリセルの平面図、図１９（Ｂ）は図１９（Ａ）
中のＢ−Ｂ線に沿う断面図、図１９（Ｃ）は図１９
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２０】図２０（Ａ）はこの発明の第２の実施形態に
係るメモリセルの断面図、図２０（Ｂ）はこの発明の第
３の実施形態に係るメモリセルの断面図。

【図２１】図２１（Ａ）はこの発明の第３の実施形態に
係るメモリセルの一工程中における平面図、図２１
（Ｂ）は図２１（Ａ）中のＢ−Ｂ線に沿う断面図、図２
１（Ｃ）は図２１（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２２】図２２（Ａ）はこの発明の第３の実施形態に
係るメモリセルの一工程中における平面図、図２２
（Ｂ）は図２２（Ａ）中のＢ−Ｂ線に沿う断面図、図２
２（Ｃ）は図２２（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２３】図２３（Ａ）はこの発明の第３の実施形態に
係るメモリセルの一工程中における平面図、図２３
（Ｂ）は図２３（Ａ）中のＢ−Ｂ線に沿う断面図、図２
３（Ｃ）は図２３（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２４】図２４（Ａ）はこの発明の第３の実施形態に
係るメモリセルの一工程中における平面図、図２４
（Ｂ）は図２４（Ａ）中のＢ−Ｂ線に沿う断面図、図２
４（Ｃ）は図２４（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２５】図２５（Ａ）はこの発明の第３の実施形態に
係るメモリセルの一工程中における平面図、図２５
（Ｂ）は図２５（Ａ）中のＢ−Ｂ線に沿う断面図、図２
５（Ｃ）は図２５（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２６】図２６（Ａ）はこの発明の第３の実施形態に
係るメモリセルの一工程中における平面図、図２６
（Ｂ）は図２６（Ａ）中のＢ−Ｂ線に沿う断面図、図２
６（Ｃ）は図２６（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２７】図２７（Ａ）はこの発明の第４の実施形態に
係るメモリセルの平面図、図２７（Ｂ）は図２７（Ａ）
中のＢ−Ｂ線に沿う断面図、図２７（Ｃ）は図２７
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２８】図２８（Ａ）はこの発明の第４の実施形態に
係るメモリセルの一工程中における平面図、図２８
（Ｂ）は図２８（Ａ）中のＢ−Ｂ線に沿う断面図、図２
８（Ｃ）は図２８（Ａ）中のＣ−Ｃ線に沿う断面図。

【図２９】図２９（Ａ）はこの発明の第５の実施形態に
係るメモリセルの平面図、図２９（Ｂ）は図２９（Ａ）
中のＢ−Ｂ線に沿う断面図、図２９（Ｃ）は図２９
（Ａ）中のＣ−Ｃ線に沿う断面図。

【図３０】図３０（Ａ）はこの発明の第５の実施形態に
係るメモリセルの一工程中における平面図、図３０
（Ｂ）は図３０（Ａ）中のＢ−Ｂ線に沿う断面図、図３
０（Ｃ）は図３０（Ａ）中のＣ−Ｃ線に沿う断面図。

【図３１】図３１（Ａ）は従来のメモリセルの平面図、
図３１（Ｂ）は図３１（Ａ）中のＢ−Ｂ線に沿う断面
図、図３１（Ｃ）は図３１（Ａ）中のＣ−Ｃ線に沿う断
面図。

【図３２】図３２（Ａ）は従来のＥＥＰＲＯＭの等価回
路図、図３２（Ｂ）は書き込みモードと各ノードとの電
位の関係を示す図。

【図３３】図３３は従来の浮遊ゲートの鳥瞰図。

【図３４】図３４はカップリング比の素子領域幅依存性
を示す図。

【符号の説明】

１…Ｐ型シリコン基板、２…素子分離領域、３…素子領域、４…トンネル絶縁膜、５…浮遊ゲート、６…インターポリ絶縁膜、７…ワード線（制御ゲート）８…選択トランジスタのゲート、９、１０、１１…Ｎ型拡散層、１２…ビット線、１３…メモリセルのチャネル、１４ブースタープレート絶縁膜、１５…ブースタープレート、１５−１〜１５−３…配線型のブースター電極、１６…ＮＡＮＤセルチャネル、５１…ソース配線、５２…プラグ、６１…第１の導電膜、６２…第２の導電膜、７１…キャップ層。

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、第１の絶縁膜を介して
形成された浮遊ゲートと、前記浮遊ゲートの第１の面に、第２の絶縁膜を介して対
向した制御ゲートと、前記浮遊ゲートの第２の面に、第３の絶縁膜を介して対
向したブースター電極とを具備し、前記第１の絶縁膜を介して前記半導体基板と対向する前
記浮遊ゲートの幅、前記第２の絶縁膜を介して前記制御
ゲートと対向する前記浮遊ゲートの幅、および前記第３
の絶縁膜を介して前記ブースター電極と対向する前記浮
遊ゲートの幅がそれぞれ略等しいことを特徴とする不揮
発性半導体記憶装置。
【請求項２】前記浮遊ゲートと前記制御ゲートとが互
いに積層された、スタックトゲート構造が複数配置され
たセルアレイ部を具備し、前記セルアレイ部において、前記ブースター電極は、互
いに隣接する前記スタックトゲート構造間に埋め込まれ
た状態で存在することを特徴とする請求項１に記載の不
揮発性半導体記憶装置。
【請求項３】前記セルアレイ部はビット線コンタクト
部を有し、このビット線コンタクト部に、前記ブースタ
ー電極と同一導電材料から構成されるプラグが形成され
ていることを特徴とする請求項２に記載の不揮発性半導
体記憶装置。
【請求項４】前記制御ゲートは、前記第２の絶縁膜を
介して前記浮遊ゲートに容量結合する第１の部分と、ロ
ー方向に隣接する前記第１の部分どうしを互いに接続す
る第２の部分とを含むことを特徴とする請求項１に記載
の不揮発性半導体記憶装置。
【請求項５】前記制御ゲートの上に、絶縁物でなるキ
ャップ層を有することを特徴とする請求項１乃至請求項
４いずれか一項に記載の不揮発性半導体記憶装置。
【請求項６】第１導電型の半導体基板上に、第１の導
電膜およびこの第１の導電膜と前記基板とを絶縁する第
１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成
する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を
除去し、前記第１の膜状構造の残存部分と自己整合的に
素子領域および素子分離用溝を前記基板に形成する工程
と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、前記第１
の導電膜を介して前記基板の、前記素子領域に対応した
部分に容量結合する第２の導電膜を少なくとも含んだ第
２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成
される第２導電型の半導体活性領域に対応した部分を除
去して、前記第１の導電膜からなり、前記素子領域に自
己整合した浮遊ゲート、および前記第２の導電膜からな
り、前記浮遊ゲートに容量結合するワード線をそれぞれ
含んだスタックトゲート構造を少なくとも形成する工程
と、前記スタックトゲート構造および前記絶縁物と自己整合
的に、第２導電型の半導体活性領域を前記基板内に複数
形成する工程と、前記浮遊ゲートの前記ワード線の側面下方で露出する
面、および前記半導体活性領域のうち、メモリセルのソ
ース／ドレインとして機能する領域にそれぞれ、絶縁物
を介して容量結合するブースター電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。
【請求項７】前記ブースター電極は、前記スタックト
ゲート構造間に生じた凹部を導電物により埋め込み、こ
の埋め込まれた導電物を、少なくとも前記スタックトゲ
ート構造間に生じた凹部に残して形成されることを特徴
とする請求項６に記載の不揮発性半導体記憶装置の製造
方法。
【請求項８】前記第２の導電膜は、選択トランジスタ
が形成される領域では前記第１の導電膜と電気的に接続
され、メモリセルが形成される領域では前記第１の導電
膜と電気的に絶縁されて形成され、前記スタックトゲート構造を少なくとも形成する工程
は、前記スタックトゲート構造の他、前記第１の導電膜
と第２の導電膜とが互いに電気的に接続された選択ゲー
ト線を含んだゲート構造をそれぞれ形成する工程であ
り、前記ブースター電極は、前記ゲート構造間に生じた凹
部、前記ゲート構造と前記スタックゲート構造との間に
生じた凹部、および前記スタックゲート構造間に生じた
凹部それぞれに前記導電物を残した後、前記ゲート構造
間に生じた凹部に残された前記導電物を除去して形成す
ることを特徴とする請求項７に記載の不揮発性半導体記
憶装置の製造方法。
【請求項９】前記複数の半導体活性領域は、メモリセ
ルのソース／ドレインとして機能する第１領域、ソース
配線に接続される第２領域、およびビット線に接続され
る第３領域をそれぞれ含み、前記浮遊ゲートおよび前記第１領域それぞれに容量結合
される前記ブースター電極と同じ導電材料により、前記
第２領域に電気的に接続されるソース配線、および前記
第３領域に電気的に接続されるビット線コンタクト用プ
ラグを形成することを特徴とする請求項６に記載の不揮
発性半導体記憶装置の製造方法。
【請求項１０】前記第２の導電膜は、選択トランジス
タが形成される領域では前記第１の導電膜と電気的に接
続され、メモリセルが形成される領域では前記第１の導
電膜と電気的に絶縁されて形成され、前記スタックトゲート構造を少なくとも形成する工程
は、前記スタックトゲート構造の他、前記第１の導電膜
と第２の導電膜とが互いに電気的に接続された選択ゲー
ト線を含んだゲート構造をそれぞれ形成する工程であ
り、前記ブースター電極は、前記第１領域および前記素子分
離領域上で前記ゲート構造と前記スタックゲート構造と
の間に生じた凹部、および他の前記第１領域および前記
素子分離領域上で前記スタックゲート構造間に生じた凹
部それぞれに前記導電物を残して形成し、前記ソース配線は、前記第２領域および前記素子分離領
域上で前記ゲート構造間に生じた凹部に前記導電物を残
して形成し、前記ビット線コンタクト用プラグは、前記第３領域上で
前記ゲート構造間に生じた凹部に前記導電物を残すとと
もに、前記ゲート構造間の前記素子分離領域上から前記
導電物を除去して形成することを特徴とする請求項９に
記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】前記第１の膜状構造は、前記第１の導
電膜の上に形成される第３の導電膜と、この第３の導電
膜と前記第１の導電膜とを絶縁する第２の絶縁膜を、さ
らに含むことを特徴とする請求項６乃至請求項１０いず
れか一項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】前記第２の膜状構造は、前記第２の導
電膜の上に形成された絶縁物でなるキャップ層を、さら
に含むことを特徴とする請求項６乃至請求項１１いずれ
か一項に記載の不揮発性半導体記憶装置の製造方法。