JPS62163376A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPS62163376A
JPS62163376A JP61005310A JP531086A JPS62163376A JP S62163376 A JPS62163376 A JP S62163376A JP 61005310 A JP61005310 A JP 61005310A JP 531086 A JP531086 A JP 531086A JP S62163376 A JPS62163376 A JP S62163376A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体基板上に第１のゲート絶縁膜を形成した後該基板
上にフローティングゲートとなる第１の導電体層を形成
し、次いで該第１の導電層面から半導体基板内に達する
素子分離溝を形成し、該素子分離溝を絶縁物で埋めるこ
とによってフローティングゲートの分離と素子の分離を
自己整合で同一の幅に行う。
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法に係り、特に高集積
度ＥＰＲＯＭの製造方法に関する。
書込み消去が可能な読出し専用半導体記憶装置、即ちＥ
、Ｐ　ＲＯＭは、情報の書込みがユーザ側で行えるので
供給が短納期でなされ、且つ情報の書込みに際してマス
クを必要としないので安価に提供できるという利点を有
する。
そのため、近時、情報処理装置においては、従来から多
く使用されていたマスクＲＯＭに替わって、上記ＥＰＲ
ＯＭが固定情報の記憶媒体として使用されるようになっ
て来ている。
そしてかかるマスクＲＯＭの置換えに際しては、マスク
ＲＯＭ同等の高集積度を有するＥＰＲＯＭが要望されて
いる。
〔従来の技術〕
上記ＥＰＲＯＭは従来、以下に第３図（ａ）〜（ｃ）に
示す工程平面図、及びそのＡ−Ａ矢視断面を示すに示す
工程断面図第４図（ａ）〜（Ｃ）を参照して説明するよ
うな方法により製造されていた。
第３図（ａ）及び第４図（ａｌ参照 即ち、例えばｐ型シリコン基板１上に、先ず通常の選択
酸化法等を用いて、マトリクス状に整列した島状の分離
二酸化シリコン（Ｓｉｎ２）膜２を形成する。
第３図（ｂ）及び第４図（ｂｌｌ参 照−で熱酸化法によりｐ型シリコン基板１の表出面に第
１のゲートＳｉＯ２膜３を形成した後、該基板上に導電
性が付与された第１の多結晶シリコン層ＰＡを形成し、
該第１の多結晶シリコン層ＰＡをマスク整合によってパ
ターンニングして、一方向に整列した前記分離Ｓｉｎ、
膜２上を橋絡し、第１の分割溝４によって分離されたフ
ローティングゲートの長さに対応する幅ｗＦを存する帯
状の第１の多結晶シリコン層パターン５を形成する。
第３図（ｅ）及び第４図（Ｃ１参照 次いで熱酸化法により上記第１の多結晶シリコン層パタ
ーン５の表面に第２のゲー）ＳｉＯｚ膜６を形成した後
、該基板上に導電性を付与した第２の多結晶シリコン層
ＰＢを形成し、該第２の多結晶シリコン層ＰＢ及び第１
の多結晶シリコン層パターン５を前記分割溝４と直角の
方向にパターンニングして、第２の多結晶シリコン層Ｐ
Ｂよりなりゲート長に対応する所定の幅Ｗｃを有するコ
ントロールゲート・パターン７及びその下部に該コント
ロールゲート・パターン７と側面が自己整合した第１の
多結晶シリコンＪｉＰＡよりなるフローティングゲート
・パターン８を形成する。
そして以後、上記コントロールゲート・パターン７をマ
スクにし、ｐ型シリコン基板１の表出面にｎ型不純物を
高濃度にイオン注入してｎ゛゛ソース領域９及びｎ゛型
トドレイン領域１０形成する方法である。
〔発明が解決しようとする問題点〕
しかし上記説明から明らかなように従来の製造方法にお
いては、第１の多結晶シリコン層ＰＡをフローティング
ゲート電極の長さに対応する幅ＷＦに分割する際の分割
溝４の位置が該基板に対してマスク整合によって形成さ
れる。
従って該分割溝４が分離ＳｉＯ□膜２上から外れ゛（隣
接するフローティングゲート同士の分離が不完全になる
ことがないように分離ＳｉＯ□膜２の幅Ｗ。
は、上記分割溝の幅Ｗ、にマスク合わせ誤差が充分に吸
収できるようなマスク合わせ余裕寸法ＷＡを加えた広い
幅に形成されていたために、該ＥＰＲＯＭの集積度の向
上が妨げられるという問題があった。
〔問題点を解決するための手段〕
上記問題点は第１図に示すように、−導電型半導体基板
（１）上に第１のゲート絶縁膜（３）を形成し、該第１
のゲート絶縁膜（３）上に第１の導電体Ｊｉ　（ＰＡ）
を形成する工程と、リソグラフィ手段により該基板面に
、該第１の導電体層（ＰＡ）及びその下部の第１のゲー
ト絶縁膜（３）を貫いて底部が該シリコン基板（１）内
に達し、且つ該基板面に形成されるセル・トランジスタ
のゲート長方向に向かって延在する分離溝（１１）を形
成する工程と、該分離ａ（１１）内を絶縁膜（１２）で
埋める工程と、該分離溝（１１）によって分割された第
１の導電体Ｎ　（ＰＡ）パターンの表出面に第２のゲー
ト絶縁膜（６）を形成する工程と、該基板上に第２の導
電体層（ＰＢ）を形成する工程と、該第２の導電体層（
ＰＢ）及び第１の導電体層（ＰＡ）パターンを１マスク
・パターンに整合して該分離溝（１１）と交差する方向
に帯状にパターンニングし、該第２の導電体層（ＰＢ）
よりなるコントロールゲート電極（７）と、その下部に
第２のゲート絶縁膜（６）を介して配設された側面が該
コントロールゲート電極（７）の側面に自己整合する第
１の導電体層（ＰＡ）よりなるフローティングゲート電
極（５）を形成する工程とを有する本発明による半導体
記憶装置の製造方法によって解決される。
〔作　用〕
即ち本発明の方法は、素子分離領域を、フローティング
ゲート電極に自己整合して、フローティングゲート電極
のゲート幅方向の間隔と等しく形成することにより素子
分離領域の幅を縮小し、これによってＥＰＲＯＭの高集
積化を図るものである。
〔実施例〕
以下本発明を第１図（ａｌ〜＜ｅ＋に示す工程断面図及
び第２図に示す工程平面図を参照し、一実施例について
具体的に説明する。
第１図（ａ）参照 本発明の方法によりＥＦＲＯＭセルを形成するに際して
は、例えば１０〜２θΩ印程度の比抵抗を有するｐ型シ
リコン基板１上に先ず熱酸化法により厚さ３５０〜５０
０人程度の第１のゲートＳｉＯ□Ｈ々３を形成し、次い
で該基板上に第１の導電体層として、化学気相成長（Ｃ
ＶＤ）法により厚さ３０００〜４０００人程度の第１の
多結晶シリコン層ＰＡを形成する。
なお該第１の多結晶シリコン層ＰＡには、成長時若しく
はガス拡散、イオン注入等により導電性が付与される。
第１図（ｂｌ参照 次いでマスクに整合する通常のりアクティブ・イオンエ
ツチング（ＲＩ　Ｅ）処理により該基板面に、フローテ
ィングゲート電極の長さに相当する間隔ＷＦをおいて平
行な、複数本の、第１の多結晶シリコン層ＰＡを貫き、
且つ第１のゲートＳｉＯ□膜３を貫いて、底面がｐ型シ
リコン基板１内の深さ２０００〜６０００人程度の位置
に達する素子分離溝１１を形成する。
第１図（Ｃ１参照 次いで該基板上に、上記素子分離溝１１を完全に埋める
に充分な例えば０．５〜１μｍ程度の厚さの５ｉＯｚ絶
縁膜１２をＣＶＤ法により形成する。
第１図（ｄｌ参照 次いで例えばＣ１１ｈを反応ガスに用いるＲＩＥ処理に
よる全面エツチング等の平面研磨手段により第１の多結
晶シリコン層Ｐ＾の上面が表出するまで上記ＣＶＤ−３
ｉＯ□絶縁膜１２を除去する。ここで前記素子分離溝１
１が酸ＣＶＤ−５ｉＯ□絶縁膜１２で埋められてなり、
隣接するフローティングゲート電極の対向する長さ方向
の端面に自己整合するフローティング電極の間隔ｄＦと
等しい幅ＷＩＦの素子間分離領域１３が形成される。
第１図（ｅ）及び第２図参照 次いで、熱酸化法により第１の多結晶シリコン層間の表
出面に厚さ３００〜５００人程度の第２のゲｈ　５ｉＯ
ｚ膜６を形成した後、該基板上にＣＶＤ法により４００
０〜４５００人程度の第２の多結晶シリコン層ＰＢを形
成する。なお該第２の多結晶シリコン層ＰＢには、成長
時若しくはガス拡散、イオン注入等により導電性が付与
される。
次いで通常のフォト（電子ビーム）リソグラフィ手段に
より上記第２の多結晶シリコン層ＰＢを上記素子量分！
領域１３の延在方向と直角な方向にパターンニングして
該第２の多結晶シリコン層ＰＢよりなるコントロールゲ
ート電極７を形成し、且つ該コントロールゲート電極７
に整合して引続き第２のゲートＳｉＯ□膜６をパターン
ニングし、更に第１の多結晶シリコン層Ｐ＾をパターン
ニングして該第１の多結晶シリコン層Ｐ＾よりなり、幅
方向即ちゲート長方向がコントロールゲート電極７の幅
に自己整合するフローティングゲート電極８を形成する
。
そして通常通りコントロールゲート電極７をマスクにし
て表出ｐ型シリコン基板１面に高濃度に砒素をイオン注
入しｎ゛゛ソース領域９及びｎ゛型トドレイン領域１０
形成し、以後図示しない燐珪酸ガラス（ＰＳＧ）絶縁膜
の形成、配線コンタクト窓の形成、金属配線の形成等が
なされて本発明に係るＥＰＲＯＭが完成する。
上記実施例に示したように本発明に係るＥＦＲＯＭの製
造方法においては、フローティングゲート電極５と素子
間分離領域１３が自己整合で形成され、且つリソグラフ
ィ技術の最小幅（例えば１．５μｍ以下）で規定される
フローティングゲート電極８の間隔ｄＦと等しい幅ＷＩ
Ｆと等しい幅で形成される。
なお上記第１．第２の導電体層には、高融点金属或いは
高融点金属珪化物等も用いられる。
〔発明の効果〕
以上説明のように本発明によれば、素子間分離領域の幅
がりソグラフィ技術の最小幅まで縮小出来るので、ＥＰ
ＲＯＭ内に多数列並んで配設される素子間分離領域の合
計の幅が大幅に縮小され、ＥＰＲＯＭの高集積化が図れ
る。
【図面の簡単な説明】
第１図（ａ）〜（ｅｌは本発明の方法の一実施例の工程
断面図、 第２図は同実施例の工程平面図、 第３図（ａｌ〜（ｃ）は従来方法の工程平面図、第４図
（ａｌ〜（Ｃ１は従来方法の工程断面図である。 図において、 １はｐ型シリコン基板、 ３は第１のゲートＳｉＯ□膜、 ８はフローティングゲート電極、 ６は第２のゲートＳｉＯ□膜、 ７はコントロールゲート電極、 ９はｎ′″型ソース領域、 １０はｎ゛゛ドレイン領域、 １１は素子分離溝、 １２はＣＶＤ−５ｉＯｚ絶縁膜、 １３は素子間分離領域、 ＰＡは第１の多結晶シリコン層、 ＰＢは第２の多結晶シリコン層、 ｄＦはフローティングゲート電極の間隔、Ｗ　ＩＦは素
子間分離領域の幅 を示す。 木部間の尖施Ａｌ・ＩｎＴ−程乎（４）間第２　図 ｉ４３　閑　　　　　　是４図

Claims (1)

  1. 【特許請求の範囲】 一導電型半導体基板（１）上に第１のゲート絶縁膜（３
    ）を形成し、該第１のゲート絶縁膜（３）上に第１の導
    電体層（ＰＡ）を形成する工程と、リソグラフィ手段に
    より該基板面に、該第１の導電体層（ＰＡ）及びその下
    部の第１のゲート絶縁膜（３）を貫いて底部が該シリコ
    ン基板（１）内に達し、且つ該基板面に形成されるセル
    ・トランジスタのゲート長方向に向かって延在する分離
    溝（１１）を形成する工程と、 該分離溝（１１）内を絶縁膜（１２）で埋める工程と、
    該分離溝（１１）によって分割された第１の導電体層（
    ＰＡ）パターンの表出面に第２のゲート絶縁膜（６）を
    形成する工程と、 該基板上に第２の導電体層（ＰＢ）を形成する工程該第
    ２の導電体層（ＰＢ）及び第１の導電体層（ＰＡ）パタ
    ーンを１マスク・パターンに整合して該分離溝（１１）
    と交差する方向に帯状にパターンニングし、該第２の導
    電体層（ＰＢ）よりなるコントロールゲート電極（７）
    と、その下部に第２のゲート絶縁膜（６）を介して配設
    された側面が該コントロールゲート電極（７）の側面に
    自己整合する第１の導電体層（ＰＡ）よりなるフローテ
    ィングゲート電極（５）を形成する工程とを有すること
    を特徴とする半導体記憶装置の製造方法。
JP61005310A 1986-01-14 1986-01-14 半導体記憶装置の製造方法 Granted JPS62163376A (ja)

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