JP2000504880A - 固定値メモリセル装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 本発明は、セルフィールド内の主面の範囲にマトリックス状に列及び行に配設されているメモリセルを有し、各メモリセルがそれぞれソース領域、ドレイン領域、チャネル領域、ゲート誘電体及びゲート電極を有する少なくとも１つのＭＯＳトランジスタを有し、また１つの列のＭＯＳトランジスタが順次直列に接続されており、各列がビット線と、また１つの行のＭＯＳトランジスタのゲート電極がワード線と接続されている半導体材料から成る基板を有する固定値メモリセル装置に関する。１つの列のＭＯＳトランジスタのソース及びドレイン領域（１７）は、互いにほぼ並列に予め規定された間隔で延び電気的に互いに絶縁され基板（２）の半導体材料から製造されているソース／ドレイン−ウェブ（８）内に形成されており、ウェブ（８）は基板（２）の主面（１）から出発して予め規定されたウェブ深さ（ｔ）を有し、ＭＯＳトランジスタのゲート電極の接続端子用のワード線（１８）がソースドレイン−ウェブ（８）の長手方向に直角に延びるように配置されている。

Description

【発明の詳細な説明】 固定値メモリセル装置及びその製造方法 本発明は、セルフィールド内の主面の範囲にマトリックス状に列及び行に配設 されているメモリセルを有し、各メモリセルがそれぞれソース領域、ドレイン領 域、チャネル領域、ゲート誘電体及びゲート電極を有する少なくとも１つのＭＯ Ｓトランジスタを有し、１つの列のＭＯＳトランジスタが順次直列に接続されて おり、各列がビット線と、また１つの行のＭＯＳトランジスタのゲート電極がワ ード線と接続されている半導体材料から成る基板を有する固定値メモリセル装置 及びその製造方法に関する。 この種の固定値メモリセル装置は例えばアール．カッペンス及びエル．エッチ ．エム．セバト著「シリアルＲＯＭセル構造を有する２５６ｋビットＲＯＭ」ア イ・イー・イー・イー・ジャーナル・オブ・ソリッドステート・サーキット、第 ＳＣ−１８巻、第３号、１９８３年６月、第３４０〜３４４頁並びにエス・カム ロその他著「ハンドヘルド・エレクトロニクス言語翻訳者のための高密度ＣＭＯ Ｓリード・オンリー・メモリ」アイ・イー・イー・イー・トランスアクション・ オン・コンシューマ・エレクトロニクス、第ＣＥ−２７巻、第４号、１９８１年 １１月、第６０５頁以降から公知である。これらの読出し専用メモリでは単位面 積当たりのメモリ密度を高めるために直列に順次接続されているＮＡＮＤ回路形 態のメモリセル装置を使用し、メモリセルフィールド内に接触孔の形成を回避で きるようにし、それにより極めて小さいＲＯＭメモリセル装置を製造することが できるようにする。ＮＯＲ回路形態を有するメモリセルを並列に接続された装置 の読出し専用メモリに対してもちろんアクセス速度の減退を甘受しなければなら ない。しかし今日多くのエレクトロニクス系で極めて著しいデータ量を格納する ために及び相応するコストの利点を実現するために十分に低いプロセス費用で単 位面積当たりできるだけ大量のメモリセルを収容することができるように、でき るだけメモリ密度を大きくすることが重要である。公知のＲＯＭ又はＯＴＰメモ リセルの場合ＮＡＮＤセル形態のメモリセルの直列回路装置の使用下に通常のＣ Ｍ ＯＳ技術で５Ｆ²のセル寸法（その際Ｆとはその時の技術で最小に形成可能のも しくは解像可能の構造寸法を意味する）を達成することができる。 更に例えば同一出願人によるドイツ特許出願Ｐ４４３４７２５号及びＰ４４３ ７５８１号明細書には、メモリセルトランジスタがシリコン基板の主面に対して 垂直配列で形成されている更に改良された固定値メモリセル装置及びその製造方 法が開示されている。当然このような労力をかけて製造される進んだ固定値メモ リセル装置は２Ｆ²セルのメモリ密度を有する。 本発明の課題は、高い実装密度及び高収量でより簡単かつ価格的に有利に製造 することのできる固定値メモリセル装置及びその製造方法を提供することにある 。 この課題は請求項１に記載の固定値メモリセル装置及び請求項８に記載の製造 方法により解決される。 本発明によれば１つの列のＭＯＳトランジスタのソース及びドレイン領域が、 ほぼ並列に互いに予め規定された間隔で延びており電気的に互いに絶縁され、基 板の半導体材料から形成されるソース／ドレイン−ウェブ内に形成されており、 このウェブが基板の主面から出発して予め規定されたウェブ深さを有し、ＭＯＳ トランジスタのゲート電極の接続端子用のワード線がソース／ドレイン−ウェブ の長手方向に直角に延びるように配置されている。従って本発明の主な特徴は、 ソース／ドレイン軌道とゲート軌道とが直交するメモリセル装置に従来可能の最 大限度で２Ｆ²のメモリ密度の代わりにＩＦ²のメモリ寸法を可能にし、その結果 基面Ｆ²当たり厳密に１つのメモリセルを実現できることにある。 本発明の原理によれば、ソース／ドレイン−ウェブの主面に形成されている１ つの列のＭＯＳトランジスタのドレイン領域が同時に同じ列のソース／ドレイン −ウェブ上で直接隣接するＭＯＳトランジスタのソース領域となるように形成す ることができる。このようにしてメモリセルはいわゆるＮＡＮＤ回路形態に形成 することができ、これにより技術的に簡単に製造できるメモリ構造において特に 大きなメモリ密度が可能になる。 本発明の特に有利な実施態様では、ウェブの長手方向に直交する主面で測定さ れるウェブ幅ｂとソース／ドレイン−ウェブの間隔ａとの比が約２０％〜４０％ であり、特に解像可能の構造寸法Ｆのほぼ１／３になるようにされている。主と して使用されたフォト技術での解像により規定される約１μmの最大限度の構造 寸法Ｆでは、ソース／ドレイン−ウェブのウェブ幅ｂは解像可能の構造寸法Ｆに 相応して、即ち同様に約１μmのソース／ドレイン−ウェブの間隔ａの場合約０ ．３μmとなると有利である。この寸法の場合メモリセルが平面的に形成されて いる場合基本面積Ｆ²当たり厳密に１つのメモリセルの従来のリソグラフィ法の 最大限度のメモリセル密度が生じる。 本発明による直列に接続されているＮＡＮＤセル形のメモリトランジスタを有 する固定値メモリセル装置の形成に相応して、ソース／ドレイン−ウェブの主面 に形成されるメモリセルのＭＯＳトランジスタはそれぞれデプレッション型又は エンハンスメント型のトランジスタとしてプログラミングされるように形成され ている。 本発明はゲート誘電体が特にＯＮＯ形成材を有する（いわゆるＯＴＰメモリ＝ ワン・タイム・プログラマブルメモリ）一回で電気的にプログラミング可能の固 定値メモリの製造にも又はこれとは別にゲート誘電体が特にゲート酸化物を含ん でいるマスクプログラミング可能の固定値メモリセル（いわゆるマスクプログラ マブルＲＯＭ＝Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の製造にも適している。 本発明の更に有利な実施形態では、ソース／ドレイン−ウェブ間の空間範囲が 電気絶縁材、特にＳｉＯ₂を含む材料で満たされるようにされている。 本発明による固定値メモリセル装置の製造では、予め規定されたウェブ幅ｂを 有するソース／ドレイン−ウェブの製造も、主面内にソース／ドレイン−ウェブ の長手方向に沿って延びるソース及びドレイン範囲の製造もしくは調整もそれぞ れ間隔保持部、いわゆるスペーサを使用する自己整合的な処理工程により行われ 、これらのスペーサは引続きその下にある層を構造化するための“ハード”マス クとして使用される。基板の主面に並列に互いに直交する方向にスペーサ技術を 連続して２回使用することにより、基本面積Ｆ²当たり厳密に１つのメモリセル を有する最小限度に解像可能の構造寸法Ｆを有するメモリセルの周期的配列を形 成することに成功する。 この場合各自己整合的処理工程は以下のサブ工程、即ち 半導体材料から成る基板の主面上にマスキング層を析出し、 マスキング層上に補助層を析出及び構造化し、 構造化された補助層上に間隔保持層を全面的に析出し、構造化された補助層の 側方に配設された間隔保持部の形成下に間隔保持層をエッチバックし、 構造化された補助層を間隔保持部はそのままにして除去し、 間隔保持部をエッチングマスクとして使用してマスキング層をエッチングする 工程を有する。 まずソース／ドレイン−ウェブを製造するために実施される自己整合的な処理 工程では、構造化されたマスキング層はエッチングマスクとして使用され、一方 その後のソース及びドレイン領域を製造するために実施される自己整合的な処理 工程では構造化されたマスキング層は注入カバーマスクとして使用される。 メモリセル装置のセルフィールドの製造時に同時にメモリセル装置を駆動する ためのＭＯＳトランジスタを基板上の周辺に形成することは本発明の枠内にある 。この周辺のＭＯＳトランジスタのゲート酸化物及びゲート電極はこの場合セル フィールド内のゲート酸化物及びゲート電極と同じ処理工程で形成することがで きる。 本発明の特徴、利点及び実施態様を図面に基づく以下の実施例の記載により明 らかにする。その際 図１はｐシリコンウェハ上に形成されている本発明の一実施例による固定値メ モリセル装置のマスキング層として用いられるＳｉＯ₂及びＳｉ₃Ｎ₄層を析出し た後の概略断面図、 図２は補助層に用いられるＣＶＤ−ＳｉＯ₂層の析出及び構造化後のウェハの 概略断面図、 図３は間隔保持部が形成されるポリシリコン層を析出後のウェハの概略断面図 、 図４はポリシリコン層を異方性にエッチングした後のウェハの概略断面図、 図５は残留するＳｉＯ₂補助層を除去した後のウェハの概略断面図、 図６はその下にあるＳｉＯ₂及びＳｉ₃Ｎ₄層を構造化し、その後ポリシリコン スペーサを除去した後のウェハの概略断面図、 図７はソース／ドレイン−ウェブを製造するためシリコン基板を構造化した後 のウェハの概略断面図、 図８はＴＥＯＳ−ＳｉＯ₂層の同形析出及び充填後のウェハの概略断面図、 図９はＴＥＯＳ−ＳｉＯ₂層をエッチバックした後のウェハの概略断面図、 図１０はレジストマスクによるイオン注入を使用しての個々のメモリセルのプ ラグラミングを説明するために図９のウェハをＸ−Ｘ線に沿って切断した概略断 面図、 図１１はＴＥＯＳ層を析出及び構造化した後のウェハの概略断面図、 図１２はＳｉＯ₂／ゲート酸化物を析出した後のウェハの概略断面図、 図１３はポリシリコン層を析出し、ドーピングし、回復した後のウェハの概略 断面図、 図１４はポリシリコン層を異方性にエッチバックした後のウェハの概略断面図 、 図１５は酸化物層を除去した後のウェハの概略断面図、 図１６はソース／ドレイン範囲を形成するためのイオン注入後のウェハの概略 断面図、 図１７は本発明の一実施例による固定値メモリセル装置の概略的斜視図、 図１８は本発明による固定値メモリセル装置の概略平面図 を示す。 図１に示すように例えばｐドープされた単結晶シリコンから成る基板２の主面 １上に全面的にそれぞれ約１００ｎｍ〜２００ｎｍまでの厚さを有する薄いＳｉ Ｏ₂層３及びその上にＳｉ₃Ｎ₄層４を析出する。それに引続いて補助層の作用を する厚さ約３００ｎｍ〜４００ｎｍのＣＶＤ−ＳｉＯ₂層５を全面的に析出し、 図２に示すように通常のフォトリソグラフィ法を使用して構造化する。図３に示 すように更に厚さ約３００ｎｍのポリ−Ｓｉ層６を全面的に析出し、引続き異方 性にエッチバックし、その結果図４に見られる配列が形成される。それに引続い て有利には特にフッ化水素酸のような化学的エッチング剤を使用して図５に示す ように構造化されたＣＶＤ−ＳｉＯ₂層５を等方性に除去し、その際ポリシリコ ンから成る間隔保持部７はそのままにしておき、これは図５に示す後の処理工程 でその下にあるＳｉ₃Ｎ₄層４を構造化するための“ハード”マスクとして使用さ れる。Ｓｉ₃Ｎ₄層４を構造化した後ポリ−Ｓｉ間隔保持部７を除去し、Ｓｉ₃Ｎ₄ 構造を有利には異方性エッチング剤を使用してＳｉＯ₂層３上に転写する（図６ 参照）。構造化されたＳｉＯ₂及びＳｉ₃Ｎ₄層３、４から成る結合部は引続き図 ７に示すようにシリコン基板２を更に構造化するための“ハード”マスクとして 用いられる。その際予め規定された間隔ａでほぼ並列して延びる電気的に互いに 絶縁されているソース／ドレイン−ウェブ８が形成され、このウェブは基板２の 主面１から出発して約４００ｎｍの深さｔを有する。ソース／ドレイン−ウェブ ８のウェブ幅ｂと間隔ａの比は約１対３である。それに引続いて図８に示すよう に装置全体を同形に析出させた約６００ｎｍ〜８００ｎｍの厚さを有するＴＥＯ Ｓ−ＳｉＯ₂層９で満たし、それに続いて図９に示すようにエッチバック又は“ 化学機械的研磨”処理工程により再研磨する。 以下の切断図は図９のＸ−Ｘ線で切断した直方形の切断面である。 図１０に示すようにこれに引続いてメモリセルトランジスタＴ並びに場合によ ってはセルフィールドの外側の周辺範囲にある詳細には示されていないプレーナ トランジスタのカットオフ電圧を注入工程を介して限定する。このために主面１ 上にそれぞれ適当な注入マスク１０を例えばフォトレジストの形で施し、構造化 し、トランジスタを適当な線量を選択して矢印１１により示されている注入によ り調整する。レジストマスク１０の開口１２は後のフォトリソグラフィ工程時の 調整許容差を受け止めることができるように最小寸法Ｆ・Ｆとする。注入は例え ばホウ素で行ってもよく、その際注入エネルギーは例えば約２５ｋｅＶ、線量は 例えば１・１０¹²ｃｍ^-3としてもよい。 ゲート電極の形成は別の自己整合による処理工程を使用してソース／ドレイン −ウェブの製造と類似する方法で行われる。図１１に示すように同様に補助層の 作用をするＴＥＯＳ−ＳｉＯ₂層１３を析出し、構造化する。それに引続いてマ スクプログラミングされた読出し専用メモリの場合ゲート酸化物の析出、又は一 回の電気的にプログラミング可能の読出し専用メモリの場合のようにＯＮＯ形成 を行う。ゲート酸化物を形成する場合には注入マスクを除去した後例えば熱酸化 を例えば７５０℃で行う。その際露出するシリコン面に薄いゲート酸化物１４が 約５ｎｍ〜１０ｎｍの段階付け可能の厚さで生じ、その結果図１２に示されてい る配列が形成される。それに引続いてポリ−Ｓｉ層１５を図１３に示すように析 出し、場合によってはイオン注入又は被覆によりドープし、回復させ、引続き図 １４に示すように異方性にエッチバックする。図１５に示すように酸化物層１３ 及び１４を乾式に除去し、間隔保持部１６はそのままにして、これはソース／ド レイン範囲１７を形成するためのイオン注入のための“ハード”マスクとして使 用する（図１６参照）。ソース／ドレイン範囲１７は例えば砒素を５０ｋｅＶの エネルギー、５・１０¹⁵ｃｍ^-3の線量での注入により形成する。同時に詳細には 示されていない周辺のＭＯＳトランジスタのソース／ドレイン領域も更なる付加 的マスクを用いずに形成可能である。更に横型ＭＯＳトランジスタの全体を形成 するためにセルフィールド内及び周辺範囲内にＭＯＳ技術からそれ自体公知のＬ ＤＤプロファイル、サリシド法その他のような別の処理工程を行ってもよい。間 隔保持部１６を除去した後引続き通常の金属化工程によりＭＯＳトランジスタの ゲート電極の接続端子用ワード線１８をソース／ドレイン−ウェブ８の長手方向 に直角に延びるように配設する。図１７はこうして実現された装置の実施例の概 略的立体図を示すものである。 このように標準的金属化法により形成された導体路の配線のためには２つの付 加的処理工程が必要であり、これを図１８に関連して詳述する。図１８は図３に よる状態に相応する配置の概略的平面図を示しており、その際符号Ｙ及びＹ’で ビット線接続用の接触孔１９及び２０の位置が、また一点鎖線２１によりセルフ ィールドの形状が示されいる。接触孔も寸法Ｆ・Ｆを有する。

Claims (1)

1. 【特許請求の範囲】 １． セルフィールド内の主面（１）の範囲にマトリックス状に列及び行に配設 されているメモリセルを有し、その際各メモリセルがそれぞれソース領域、ドレ イン領域、チャネル領域、ゲート誘電体及びゲート電極を有する少なくとも１つ のＭＯＳトランジスタを有し、また１つの列のＭＯＳトランジスタが順次直列に 接続されており、各列がビット線と、また１つの行のＭＯＳトランジスタのゲー ト電極がワード線（１８）と接続されている半導体材料から成る基板（２）を有 する固定値メモリセル装置において、 １つの列のＭＯＳトランジスタのソース／ドレイン領域（１７）が互いにほぼ 並列に予め規定されている間隔で延びており電気的に互いに絶縁され、基板 （ ２）の半導体材料から製造されているソース／ドレイン−ウェブ（８）内に形成 されており、このフェブ（８）が基板（２）の主面（１）から出発して予め規定 されたウェブ深さｔを有し、ＭＯＳトランジスタのゲート電極の接続端子用のワ ード線（１８）がソースドレイン−ウェブ（８）の長手方向に直角に延びるよう に配置されていることを特徴とする固定値メモリセル装置。 ２． ソース／ドレイン−ウェブ（８）の主面（１）内に形成されている１つの 列のＭＯＳトランジスタのドレイン領域が同時に同じ列のソース／ドレイン−ウ ェブ（８）上で直接隣接するＭＯＳトランジスタのソース領域であることを特徴 とする請求項１記載の固定値メモリセル装置。 ３． ウェブの長手方向に直交する主面（１）で測定されたウェブ幅ｂとソース ／ドレイン−ウェブ（８）の間隔ａとの比が約２０％〜４０％、特に解像可能の 構造寸法Ｆの約１／３であることを特徴とする請求項１又は２記載の固定値メモ リセル装置。 ４． 基板（２）の主面上のメモリセルの配置が周期的に解像可能の構造寸法Ｆ に形成されており、それぞれＦ²の底面積が厳密に１つのメモリセルに割り当て られていることを特徴とする請求項１乃至３のいずれか１つに記載のメモリセル 装置。 ５． ソース／ドレイン−ウェブ（８）の主面（１）上に形成されている１つの メモリセルのＭＯＳトランジスタのそれぞれがディプレッション型又はエンハン スメント型トランジスタとしてプログラミングされていることを特徴とする請求 項１乃至４のいずれか１つに記載のメモリセル装置。 ６． ゲート誘電体がゲート酸化物を含んでおり、固定値メモリセル装置がマス クプログラミングされた読出し専用メモリであり、又はゲート誘電体がＯＮＯ形 成材を含んでおり、固定値メモリセル装置が１回で電気的にプログラミング可能 の読出し専用メモリであることを特徴とする請求項１乃至５のいずれか１つに記 載のメモリセル装置。 ７． ソース／ドレイン−ウェブ（８）間の空間範囲が絶縁材、特にＳｉＯ₂を 含む材料で満たされていることを特徴とする請求項１乃至５のいずれか１つに記 載のメモリセル装置。 ８． セルフィールド内の主面（１）の範囲にマトリックス状に列及び行に配設 されているメモリセルを有し、その際各メモリセルがそれぞれソース領域、ドレ イン領域、チャネル領域、ゲート誘電体及びゲート電極を有する少なくとも１つ のＭＯＳトランジスタを有し、また１つの列のＭＯＳトランジスタが順次直列に 接続されており、各列がビット線と、また１つの行のＭＯＳトランジスタのゲー ト電極がワード線（１８）と接続されている半導体材料から成る基板（２）を有 する固定値メモリセル装置の製造方法において、 １つの列のＭＯＳトランジスタのソース／ドレイン領域が互いにほぼ並列に予 め規定された間隔で延びており電気的に互いに絶縁され基板（２）の半導体材料 から製造されているソース／ドレイン−ウェブ（８）内に形成され、このウェブ （８）が基板（２）の主面（１）から出発して予め規定されたウェブ深さ （ｔ）を有し、ＭＯＳトランジスタのゲート電極の接続端子用のワード線（１８ ）がソースドレイン−ウェブ（８）の長手方向に直角に延びるように配置されて いることを特徴とする固定値メモリセル装置の製造方法。 ９． 予め規定されたウェブ幅ｂを有するソース／ドレイン−ウェブ（８）の製 造も、主面（１）にソース／ドレイン−ウェブ（８）の長手方向に沿って延びる ソース及びドレイン範囲（１７）の製造又は調整も間隔保持部（１６）を用いて 自己整合的な処理工程により行われることを特徴とする請求項８記載の方法。 １０． 自己整合的処理工程が以下のサブ工程、即ち 半導体材料から成る基板（２）の主面（１）上にマスキング層を析出し、 マスキング層上に補助層を析出し、構造化し、 構造化された補助層上に全面的に間隔保持層を析出し、構造化された補助層の 側方に配設された間隔保持部（１６）の形成下に間隔保持層をエッチバックし、 構造化された補助層を、間隔保持部（１６）はそのままにして除去し、 マスキング層を間隔保持部（１６）をエッチングマスクとして使用してエッチ ングする 工程を有していることを特徴とする請求項９記載の方法。 １１． 構造化されたマスキング層をソース／ドレイン−ウェブ（８）を形成す るためのエッチングマスクとして使用することを特徴とする請求項１０記載の方 法。 １２． 構造化されたマスキング層をソース及びドレイン領域（１７）を注入す るためのエッチングマスクとして使用することを特徴とする請求項１０記載の方 法。 １３． マスキング層及び／又は補助層をポリシリコンを含む材料から形成する ことを特徴とする請求項１０乃至１２のいずれか１つに記載の方法。