WO1997029516A1 - Festwert-speicherzellenvorrichtung mit isolationsgräben und deren herstellungsverfahren - Google Patents

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WO1997029516A1
WO1997029516A1 PCT/DE1997/000239 DE9700239W WO9729516A1 WO 1997029516 A1 WO1997029516 A1 WO 1997029516A1 DE 9700239 W DE9700239 W DE 9700239W WO 9729516 A1 WO9729516 A1 WO 9729516A1
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memory cell
drain
mos transistors
cell device
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PCT/DE1997/000239
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Inventor
Helmut Klose
Emmerich Bertagnolli
Original Assignee
Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed

Definitions

  • the invention relates to a fixed value memory cell device and a method for producing a fixed value memory cell device with a substrate consisting of semiconductor material which has memory cells arranged in the form of columns and rows in the area of a main area in a cell field, each memory cell each ⁇ Weil has at least one MOS transistor with a source region, a drain region, a channel region, a gate dielectric and a gate electrode, the MOS transistors of one column being connected in series, each
  • Generic fixed value memory cell devices are, for example, from R. Cuppens and LHM Sevat, "A 256 kbit ROM with Serial ROM Cell Structure", IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL. SC-18, No. 3, June 1983, pages 340-344, and from S. Kamuro, et.al., "High Density CMOS Read-Only Memories for a Handheld Electronics Language Translator", IEEE Transactions on Consumer Electronics, Vol. CE-27, No. 4, No ⁇ vember 1981, pages 605 ff.
  • a memory cell arrangement with a NAND circuit configuration is used in series to increase the memory density per unit area, in which the formation of contact holes in the memory cell array can be avoided, whereby a very small ROM memory cell can be produced.
  • NOR circuit configuration Compared to the read-only memories in a parallel arrangement of the memory cells with NOR circuit configuration, however, a reduced access speed must be accepted.
  • the greatest possible storage density is in the foreground in order to be able to accommodate the largest possible number of storage cells per unit area with sufficiently low process costs to achieve a corresponding cost advantage.
  • a cell size of 5F 2 can be achieved with conventional CMOS technologies using a serial circuit arrangement of the memory cells in a NAND cell configuration, where F is the smallest that can be produced or used in the respective technology .resolvable structure size means.
  • patent applications P 44 34 725 and P 44 37 581 by the same applicant have developed further developed fixed value memory cell devices and methods for their manufacture, in which the memory cell transistors are arranged in a vertical arrangement relative to the main surface of the silicon substrate .
  • Such more advanced, but more complex to manufacture, fixed value memory cell devices have a memory density of 2F 2 cells.
  • the invention is based on the object of providing a fixed value memory cell device and a method for producing a fixed value memory cell device which, with a high packing density of the memory cells and a high yield, simpler and more cost-effective production offers.
  • the source and drain regions of the MOS transistors in a column run substantially parallel to one another at a predetermined distance, are electrically insulated from one another and are made from the semiconductor material of the substrate and are made from the semiconductor material of the substrate are formed which, starting from the main surface of the substrate, have a predetermined web depth, and the word lines for connecting the gate electrodes of the MOS transistors are arranged to run transversely to the longitudinal direction of the source / drain webs.
  • An essential feature of the invention therefore consists in providing a memory cell arrangement with crossing source / drain and gate paths with the possibility of a cell size of IF 2 instead of the previously possible maximum memory density of 2F 2 , so that it is precise one memory cell per base area F 2 can be realized.
  • the drain region of a MOS transistor of a column formed in the main surface of a source / drain web simultaneously represents the source region of the MOS transistor of the same column immediately adjacent on the source / drain web.
  • the memory cells can be configured in a so-called NAND circuit configuration, which enables a particularly large memory density with a cell structure that is technologically simple to produce.
  • the ratio of the web width b measured on the main surface transversely to the longitudinal direction of the web to the spacing a of the source / drain webs is approximately 20% to 40%, in particular approximately one third, of the structure size F which can be resolved.
  • the web width b of the source / drain web is preferably approximately 0.3 ⁇ m with a spacing a of the source / drain webs corresponding to dissolvable structure size F, so also approximately 1 ⁇ m.
  • Memory cell density of exactly one memory cell per base area F 2 According to the design of the fixed value memory cell device according to the invention with series-connected memory transistors in a NAND cell configuration, it is provided that each of the MOS transistors of a memory cell formed on the main surface of the source / drain webs is programmed as a transistor of the depletion type or enhancement type is.
  • OTP memory one-time programmable memory
  • mask-programmable ROM read-only memory
  • the space between the source / drain bars is filled with an electrically insulating material, in particular a material containing SiO 2 .
  • both the manufacture of the source / drain lands having a predetermined land width b and the manufacture or adjustment of the source running in the main surface along the longitudinal direction of the source / drain lands are carried out and drain regions each by means of a self-adjusting method step by means of spacers, so-called spacers, which are then used as a “hard” mask for structuring the layers underneath.
  • spacers so-called spacers
  • spacers By using two successive spacer techniques in parallel directions orthogonally to one another for the main surface of the substrate, it is possible to form a periodic arrangement of the memory cells with the smallest resolvable structure size F with exactly one memory cell per base area F 2 .
  • Each self-adjusting process step can have the following sub-steps:
  • the structured masking layer can be used as an etching mask in the self-adjusting method step for producing the source / drain webs to be carried out initially, while the structured masking layer can be used as an implant in the self-adjusting method step for manufacturing the source and drain regions which is subsequently to be carried out ⁇ on mask can be used.
  • Cell array of the memory cell device simultaneously form MOS transistors for driving the memory cell device on the periphery on the substrate.
  • the gate oxide and the gate electrodes of the MOS transistors in the periphery can be formed in the same process steps as the gate oxide and the gate electrodes in the cell field.
  • Figure 1 is a schematic sectional view of a p-
  • Solid-state memory cell device designed according to an embodiment of the invention after depositing a SiO 2 and Si 3 N 4 layer serving as a masking layer,
  • FIG. 2 shows a schematic sectional view of the wafer after deposition and structuring of a CVD-SiO 2 layer serving as an auxiliary layer
  • FIG. 3 shows a schematic sectional view of the wafer after depositing a poly-Si layer, from which the spacers are formed
  • FIG. 4 shows a schematic sectional view of the wafer after anisotropic etching of the poly-Si layer
  • FIG. 5 shows a schematic sectional view of the wafer after removal of the remaining auxiliary SiO 2 layer
  • Figure 6 is a schematic sectional view of the wafer according to
  • Figure 7 is a schematic sectional view of the wafer according to
  • FIG. 8 shows a schematic sectional view of the wafer after conformal deposition and filling of a TE0S-Si0 2 layer
  • FIG. 9 shows a schematic sectional view of the wafer after etching back the TEOS-Si0 2 layer
  • FIG. 10 shows a schematic sectional view of the wafer taken along line XX in FIG. 9, to explain the programming of the individual memory cells by means of lacquer-masked ion implantation
  • FIG. 11 shows a schematic sectional view of the wafer after deposition and structuring of a TEOS layer
  • FIG. 12 shows a schematic sectional view of the wafer after depositing an SiO 2 / gate oxide
  • FIG. 13 shows a schematic sectional view of the wafer after deposition of a poly-Si layer, doping, and healing;
  • FIG. 14 shows a schematic sectional view of the wafer after anisotropic etching back of the poly-Si layer
  • FIG. 15 shows a schematic sectional view of the wafer after removal of the oxide layers
  • FIG. 16 shows a schematic sectional view of the wafer after an ion implantation has been carried out to form the source / drain regions
  • FIG. 17 shows a schematic view of a read-only memory cell device according to an exemplary embodiment of the invention.
  • Figure 18 is a schematic plan view of the fixed value memory cell device.
  • a thin SiO 2 layer 3 and then an Si 3 N 4 layer 4 with a respective thickness of approximately 100 nm to 200 nm are grown or coated over the entire area deposited.
  • a CVD-SiO 2 layer 5 serving as an auxiliary layer is deposited over the entire surface with a thickness of approximately 300 nm to 400 nm and structured according to FIG. 2 by means of conventional photolithographic methods.
  • a poly-Si layer 6 with a thickness of about 300 nm is then deposited over the entire area and then anisotropically etched back, so that the arrangement shown in FIG. 4 results.
  • the structured CVD-SiO 2 layer 5 is then removed isotropically, preferably by means of a chemical etchant such as, in particular, hydrofluoric acid, the polysilicon spacers 7 being left as they are in a subsequent process step according to FIG. 5 as "hard” Mask for structuring the underlying Si 3 N 4 layer 4.
  • a chemical etchant such as, in particular, hydrofluoric acid
  • the polysilicon spacers 7 being left as they are in a subsequent process step according to FIG. 5 as "hard” Mask for structuring the underlying Si 3 N 4 layer 4.
  • the poly-Si spacers 7 are removed and the Si 3 N 4 structure preferably by means of an anisotropic etchant transfer the Si0 2 layer 3 (see FIG. 6)
  • the composite consisting of the structured Si0 2 and Si 3 N 4 layers 3, 4 then serves as a “hard” mask for further structuring of the silicon substrate 2 in accordance with FIG. 6
  • Source / drain webs 8 which are electrically insulated from one another and run parallel to one another at a predetermined distance a and have a depth t of approximately 400 nm starting from the main surface 1 of the substrate 2.
  • the ratio of web width b to the distance a between the source / drain webs 8 is approximately one third.
  • the entire arrangement according to FIG. 8 is filled with a conformally deposited TEOS-SiO 2 layer 9, which has a thickness of about 600 nm to 800 nm, and then etched back according to FIG. 9 or by a “Chemical Mechanical Polishing "Process step ground back.
  • the threshold voltage of the memory cell transistors T and, if appropriate, of the planar transistors (not shown in the peripheral area) which are outside the cell field are then defined via an implantation step.
  • a suitable implantation mask 10 for example in the form of a photoresist, is applied and structured on the main surface 1, and the transistors are set by means of a suitable dose selection according to the implantation indicated by arrows 11.
  • the opening 12 of the resist mask 10 should be F • F in order to be able to intercept the adjustment tolerances in the subsequent photolithography steps.
  • the implantation can be carried out, for example, with boron, the implantation energy being, for example, about 25 keV and the dose being, for example, 1 * 10 cm " .
  • the gate electrodes are manufactured in a manner similar to the manufacture of the source / drain webs by means of a further self-adjusting method step. According to FIG. 11, TE0S-Si0 2 -
  • Layer 13 deposited and structured. This is followed by gate oxide deposition in the case of a mask-programmed read-only memory or, as in the case of a once electrically programmable read-only memory, ONO formation.
  • a thermal oxidation at, for example, 750 ° is carried out after removing the implantation mask.
  • a thin gate oxide 14 with a scalable thickness of approximately 5 nm to 10 nm is formed on exposed silicon surfaces, so that the arrangement shown in FIG. 12 results.
  • a poly-Si layer 15 is deposited according to FIG. 13, optionally doped and healed by ion implantation or coating, and then anisotropically etched back according to FIG. According to FIG.
  • the oxide layers 13 and 14 are removed dry so that spacers 16 remain which are used as a “hard” mask for ion implantation for the formation of the source / drain regions 17.
  • the source / dram regions 17 are formed by implantation with, for example, arsenic at an energy of 50 keV with a dose of 5 ⁇ 10 15 cm "3 Peripherals can be produced without any additional mask, and further process steps known from MOS technology, such as setting an LDD profile, salicide technology and the like, can be carried out for the production of all lateral MOS transistors in the cell field and in the periphery area
  • word lines 18 for the connection of the gate electrodes of the MOS transistors T are arranged to run transversely to the longitudinal direction of the source / drain bars 8 by means of a conventional metallization step Representation of an embodiment of the arrangement realized in this way.
  • FIG. 18 shows a schematic top view of the arrangement corresponding to the state according to FIG. 3, with the reference numerals Y and Y 'the position of the contact holes 19 and 20 for the connection of bit lines, and the course of a using the dash-dotted line 21 Cell field is indicated.
  • the contact holes again have dimensions of F • F.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die Erfindung bezieht sich auf eine Festwert-Speicherzellenvorrichtung mit einem aus Halbleitermaterial bestehenden Substrat (2), welches im Bereich einer Hauptfläche (1) in einem Zellenfeld ma trixförmig in Spalten und Zeilen angeordnete Speicherzellen aufweist, wobei jede Speicherzelle jeweils wenigstens einen MOS-Transistor mit einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, einem Gatedielektrikum und einer Gateelektrode aufweist, wobei die MOS-Transistoren einer Spalte nacheinander in Serie geschaltet sind, jede Spalte mit einer Bitleitung und die Gateelektroden der MOS-Transistoren einer Zeile mit einer Wortleitung (18) verbunden sind. Die Source- und Draingebiete (17) der MOS-Transistoren einer Spalte sind in im wesentlichen parallel zueinander mit einem vorbestimmten Abstand verlaufenden, elektrisch voneinander isolierten, und aus dem Halbleitermaterial des Substrates (2) gefertigten Source/Drain-Stegen (8) ausgebildet, die ausgehend von der Hauptfläche (1) des Substrates (2) eine vorbestimmte Stegtiefe (t) besitzen. Des weiteren sind die Wortleitungen (18) für den Anschluß der Gateelektroden der MOS-Transistoren quer zur Längsrichtung der Source/Drain-Stege (8) verlaufend angeordnet.

Description

Beschreibung
Festwertspeicherzellenvorrichtung mit Isolationsgräben und deren Herstel1ungsverfahren
Die Erfindung bezieht sich auf eine Festwert-Speicherzellen¬ vorrichtung und ein Verfahren zur Herstellung einer Festwert- Speicherzellenvorrichtung mit einem aus Halbleitermaterial bestehenden Substrat, welches im Bereich einer Hauptfläche in einem Zellenfeld matrixförmig in Spalten und Zeilen angeord¬ nete Speicherzellen aufweist, wobei jede Speicherzelle je¬ weils wenigstens einen MOS-Transistor mit einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, einem Gatedielektrikum und einer Gateelektrode aufweist, wobei die MOS-Transistoren einer Spalte nacheinander in Serie geschaltet sind, jede
Spalte mit einer Bitleitung und die Gateelektroden der MOS- Transistoren einer Zeile mit einer Wortleitung verbunden sind.
Gattungsgemäße Festwert-Speicherzellenvorrichtungen sind bei¬ spielsweise aus R. Cuppens und L. H. M. Sevat, „A 256 kbit ROM with Serial ROM Cell Strueture", IEEE JOURNAL OF SOLID¬ STATE CIRCUITS, VOL. SC-18, Nr. 3, Juni 1983, Seiten 340-344, sowie aus S. Kamuro, et.al., „High Density CMOS Read-Only Me- mories for a Handheld Electronics Language Translator", IEEE Transactions on Consumer Electronics, Vol. CE-27, Nr. 4, No¬ vember 1981, Seiten 605 ff. Bei diesen Nur-Lese-Speichern wird zur Erhöhung der Speicherdichte pro Flächeneinheit eine seriell hintereinander geschaltete Speicherzellenanordnung mit einer NAND-Schaltungs-Konfiguration verwendet, bei der die Ausbildung von Kontaktlöchern im Speicherzellenfeld ver¬ mieden werden kann, wodurch eine sehr kleine ROM-Speicherzel¬ le hergestellt werden kann. Gegenüber den Nur-Lese-Speichern in parallel geschalteter Anordnung der Speicherzellen mit NOR-Schaltungs-Konfiguration muß allerdings eine verringerte Zugriffsgeschwindigkeit in Kauf genommen werden. Zur Speiche¬ rung erheblicher Datenmengen in vielen heutigen elektroni- sehen Systemen steht jedoch die möglichst große Speicherdich¬ te im Vordergrund, um bei hinreichend niedrigen Prozeßkosten zur Realisierung eines entsprechenden Kostenvorteils eine möglichst große Anzahl von Speicherzellen pro Flächeneinheit unterbringen zu können. Bei den bekannten ROM- oder OTP-Spei¬ cherzellen kann mit üblichen CMOS-Technologien unter Verwen¬ dung einer seriellen Schaltungsanordnung der Speicherzellen in NAND-Zellen-Konfiguration eine Zellengröße von 5F2 erzielt werden, wobei F die in der jeweiligen Technologie kleinste herstellbare bzw. auflösbare Strukturgröße bedeutet.
Weiterhin sind beispielsweise in den Patentanmeldungen P 44 34 725 und P 44 37 581 der gleichen Anmelderin weiterentwik- kelte Festwert-Speicherzellenvorrichtungen und Verfahren zu ihrer Herstellung bekanntgeworden, bei denen die Speicherzel¬ lentransistoren in einer gegenüber der Hauptfläche des Sili¬ ziumsubstrats vertikalen Anordnung ausgebildet sind. Solche fortschrittlichere, allerdings aufwendiger herzustellende Festwert-Speicherzellenvorrichtungen besitzen eine Speicher- dichte von 2F2-Zellen.
Der Erfindung liegt die Aufgabe zugrunde, eine Festwert-Spei¬ cherzellenvorrichtung und ein Verfahren zur Herstellung einer Festwert-Speicherzellenvorrichtung zur Verfügung zu stellen, welche bzw. welches bei einer hohen Packungsdichte der Spei¬ cherzellen und einer hohen Ausbeute eine einfachere und ko¬ stengünstigere Fertigung bietet.
Diese Aufgabe wird durch eine Festwert-Speicherzellenvorrich- tung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 8 ge¬ löst.
Erfindungsgemäß ist vorgesehen, daß die Source- und Drainge¬ biete der MOS-Transistoren einer Spalte in im wesentlichen parallel zueinander mit einem vorbestimmten Abstand verlau¬ fenden, elektrisch voneinander isolierten, und aus dem Halb¬ leitermaterial des Substrates gefertigten Source/Drain-Stegen ausgebildet sind, die ausgehend von der Hauptfläche deε Substrates eine vorbestimmte Stegtiefe besitzen, und die Wσrtleitungen für den Anschluß der Gateelektroden der MOS- Transistoren quer zur Längsrichtung der Source/Drain-Stege verlaufend angeordnet sind. Ein wesentliches Merkmal der Er¬ findung besteht sonach darin, eine Speicherzellenanordnung mit sich kreuzenden Source/Drain- und Gate-Bahnen mit der Möglichkeit einer Zellengröße von IF2 anstelle der bisher ma¬ ximal möglichen Speicherdichte von 2F2 vorzusehen, so daß ge- nau eine Speicherzelle pro Grundfläche F2 realisiert werden kann.
Dem Prinzip der Erfindung folgend kann vorgesehen sein, daß das in der Hauptfläche eines Source/Drain-Steges ausgebildete Draingebiet eines MOS-Transistors einer Spalte gleichzeitig das Sourcegebiet des auf dem Source/Drain-Steg unmittelbar benachbarten MOS-Transistors derselben Spalte darstellt. Auf diese Weise können die Speicherzellen in sogenannter NAND- Schaltungs-Konfiguration ausgebildet sein, was eine besonders große Speicherdichte bei einer technologisch einfach herzu¬ stellenden Zellenstruktur ermöglicht.
Bei einer besonders bevorzugten Ausführung der Erfindung ist vorgesehen, daß das Verhältnis der an der Hauptfläche quer zur Längsrichtung des Steges gemessenen Stegbreite b zum Ab¬ stand a der Source/Drain-Stege etwa 20 % bis 40 %, insbeson¬ dere etwa ein Drittel der auflösbaren Strukturgröße F be¬ trägt. Bei einer im wesentlichen durch die Auflösung der ver¬ wendeten Phototechnik vorgegebenen maximalen Strukturgröße F von etwa 1 μm beträgt die Stegbreite b des Source/Drain-Ste¬ ges vorzugsweise etwa 0,3 μm bei einem Abstand a der Source/ Drain-Stege entsprechend der auflösbaren Strukturgrδße F, al¬ so etwa ebenfalls 1 μm. Bei diesen Abmessungen ergibt sich bei einer planaren Ausbildung der Speicherzellen die mit her- kömmlichen lithographischen Technologien maximal mögliche
Speicherzellendichte von genau einer Speicherzelle pro Grund¬ fläche F2. Entsprechend der Ausbildung der erfindungsgemäßen Festwert- Speicherzellenvorrichtung mit seriell geschalteten Speicher¬ transistoren in NAND-Zellen-Konfiguration ist vorgesehen, daß jeder der auf der Hauptfläche der Source/Drain-Stege ausge¬ bildeten MOS-Transistoren einer Speicherzelle als Transistor vom Verarmungstyp oder Anreicherungstyp programmiert ist.
Die Erfindung eignet sich sowohl zur Herstellung von einmalig elektrisch programmierbaren Festwert-Speichern, bei denen das Gatedielektrikum insbesondere ein ONO-Formierungsmaterial aufweist (sogenannte OTP-Speicher = One-Time-Programmable- Memory) , oder, alternativ, zur Fertigung von maskenprogram¬ mierbaren Festwert-Speichern (sogenannte maskenprogrammierba- re ROM = Read-Only-Memory) , bei denen das Gatedielektrikum insbesondere ein Gateoxid aufweist.
Bei einer weiterhin bevorzugten Ausbildung der Erfindung ist vorgesehen, daß der Raumbereich zwischen den Source/Drain- Stegen mit einem elektrisch isolierenden Material, insbeson¬ dere einem Si02 enthaltenden Material aufgefüllt ist.
Bei der Herstellung der erfindungsgemäßen Festwert-Speicher- Zellenvorrichtung erfolgt sowohl die Fertigung der eine vor- bestimmte Stegbreite b aufweisenden Source/Drain-Stege, als auch die Fertigung bzw. Einstellung der in der Hauptfläche entlang der Längsrichtung der Source/Drain-Stege verlaufenden Source- und Drainbereiche jeweils durch einen selbstjustie¬ renden Verfahrensschritt vermittels Abstandhalter, sogenann- ten Spacern, die anschließend als „harte" Maske zur Struktu¬ rierung der darunterliegenden Schichten verwendet werden. Durch die zweimalige Anwendung aufeinanderfolgender Spacer- Techniken in orthogonal zueinanderliegenden Richtungen paral¬ lel zur Hauptfläche des Substrates gelingt es, eine periodi- sehe Anordnung der Speicherzellen mit der kleinsten auflösba¬ ren Strukturgröße F mit genau einer Speicherzelle pro Grund¬ fläche F2 auszubilden. Jeder selbstjustierende Verfahrensschritt kann hierbei fol¬ gende Unterschritte aufweisen:
- Abscheiden einer Maskierungsschicht auf der Hauptfläche des aus Halbleitermaterial bestehenden Substrates,
- Abscheiden und Strukturieren einer Hilfsschicht auf die Maskierungsschicht,
- ganzflächiges Abscheiden einer Abstandhalterschicht auf die strukturierte Hilfsschicht und Rückätzen der Abstandhalter- schicht unter Bildung von seitlich an der strukturierten Hilfsschicht angeordneten Abstandhaltern,
- Entfernen der strukturierten Hilfsschicht, dabei Stehenlas¬ sen der Abstandhalter, und
- Ätzen der Maskierungsschicht unter Verwendung der Abstand- halter als Ätzmaske.
Bei dem zunächst auszuführenden selbstjustierenden Verfah¬ rensschritt zur Herstellung der Source/Drain-Stege kann die strukturierte Maskierungsschicht als Ätzmaske verwendet wer- den, während bei dem nachfolgend auszuführenden selbstjustie¬ renden Verfahrensschritt zur Fertigung der Source- und Drain¬ gebiete die strukturierte Maskierungsschicht als Implantati¬ onsabdeckmaske verwendet werden kann.
Es liegt im Rahmen der Erfindung, bei der Herstellung des
Zellenfeldes der Speicherzellenvorrichtung gleichzeitig MOS- Transistoren zur Ansteuerung der Speicherzellenvorrichtung an der Peripherie auf dem Substrat zu bilden. Das Gateoxid und die Gateelektroden der MOS-Transistoren in der Peripherie können hierbei mit den gleichen Prozeßschritten wie das Gate¬ oxid und die Gateelektroden im Zellenfeld gebildet werden.
Weitere Merkmale, Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausfüh- rungsbeispielen anhand der Zeichnung.
Es zeigt: Figur 1 eine schematische Schnittansicht einer auf einem p-
Silizium-Wafer auszubildeten Festwert-Speicherzellen¬ vorrichtung gemäß einem Ausführungsbeispiel der Er- findung nach Abscheiden einer als Maskierungsschicht dienenden Si02- und Si3N4-Schicht,*
Figur 2 eine schematische Schnittansicht des Wafers nach Ab¬ scheidung und Strukturierung einer als Hilfsschicht dienenden CVD-Si02-Schicht,*
Figur 3 eine schematische Schnittansicht des Wafers nach Ab¬ scheiden einer Poly-Si-Schicht, aus der die Abstand¬ halter gebildet werden,*
Figur 4 eine schematische Schnittansicht des Wafers nach an¬ isotroper Ätzung der Poly-Si-Schicht;
Figur 5 eine schematische Schnittansicht des Wafers nach Ent- fernen der verbleibenden Si02-Hilfsschicht;
Figur 6 eine schematische Schnittansicht des Wafers nach
Strukturierung der darunterliegenden Si02- und Si3N4- Schichten und nachfolgender Entfernung der Poly-Si- Spacer;
Figur 7 eine schematische Schnittansicht des Wafers nach
Strukturierung des Silizium-Substrates zur Herstel¬ lung der Source/Drain-Stege;
Figur 8 eine schematische Schnittansicht des Wafers nach kon¬ former Abscheidung und Auffüllung einer TE0S-Si02- Schicht;
Figur 9 eine schematische Schnittansicht des Wafers nach Rückätzen der TEOS-Si02-Schicht; Figur 10 eine entlang der Linie X-X nach Figur 9 genommene schematische Schnittansicht des Wafers, zur Erläute¬ rung der Programmierung der einzelnen Speicherzellen vermittels lackmaskierter Ionenimplantation,
Figur 11 eine schematische Schnittansicht des Wafers nach Ab¬ scheidung und Strukturierung einer TEOS-Schicht;
Figur 12 eine schematische Schnittansicht des Wafers nach Ab- scheiden eines Si02/Gate-Oxids ;
Figur 13 eine schematische Schnittansieht des Wafers nach Ab¬ scheidung einer Poly-Si-Schicht, Dotierung, und Aus¬ heilung;
Figur 14 eine schematische Schnittansicht des Wafers nach anisotroper Zurückätzung der Poly-Si-Schicht;
Figur 15 eine schematische Schnittansicht des Wafers nach Entfernung der Oxidschichten;
Figur 16 eine schematische Schnittansicht des Wafers nach Ausführung einer Ionenimplantation zur Formierung der Source/Drain-Bereiche;
Figur 17 eine schematische Ansicht einer Festwert-Speicher¬ zellenvorrichtung gemäß einem Ausführungsbeispiel der Erfindung; und
Figur 18 eine schematische Draufsicht auf die Festwert-Spei¬ cherzellenvorrichtung.
Auf der Hauptoberfläche 1 eines Substrates 2 aus zum Beispiel p-dotiertem monokristallinem Silizium wird gemäß Figur 1 ganzflächig eine dünne Si02-Schicht 3 und hierauf eine Si3N4- Schicht 4 mit einer jeweiligen Dicke von etwa 100 nm bis 200 nm aufgewachsen bzw. abgeschieden. Daran anschließend wird vollflächig eine als Hilfsschicht dienende CVD-Si02-Schicht 5 mit einer Dicke von etwa 300 nm bis 400 nm abgeschieden und gemäß Figur 2 vermittels üblicher photolithographischer Ver¬ fahren strukturiert. Gemäß Figur 3 wird daran anschließend eine Poly-Si-Schicht 6 mit einer Dicke von etwa 300 nm ganz¬ flächig abgeschieden und anschließend anisotrop zurückgeätzt, so daß sich die aus Figur 4 ersichtliche Anordnung ergibt. Vorzugsweise vermittels einem chemischen Ätzmittel wie insbe¬ sondere Flußsäure wird daran anschließend gemäß Figur 5 die strukturierte CVD-Si02-Schicht 5 isotrop entfernt, wobei die aus Polysilizium bestehenden Abstandhalter 7 stehengelassen werden, die in einem nachfolgenden Prozeßschritt gemäß Figur 5 als „harte" Maske zur Strukturierung der darunterliegenden Si3N4-Schicht 4 verwendet werden. Nach Strukturierung der Si3N4-Schicht 4 werden die Poly-Si-Abstandhalter 7 entfernt und die Si3N4-Struktur vorzugsweise vermittels einem ani¬ sotropen Ätzmittel auf die Si02-Schicht 3 übertragen (siehe Figur 6) . Der Verbund bestehend aus den strukturierten Si02- und Si3N4-Schichten 3, 4 dient anschließend als „harte" Maske zur weiteren Strukturierung des Siliziumsubstrates 2 gemäß
Figur 7. Hierbei werden im wesentlichen parallel zueinander mit einem vorbestimmten Abstand a verlaufende, elektrisch voneinander isolierte Source/Drain-Stege 8 ausgebildet, die ausgehend von der Hauptfläche 1 des Substrates 2 eine Tiefe t von etwa 400 nm besitzen. Das Verhältnis von Stegbreite b zum Abstand a der Source/Drain-Stege 8 beträgt etwa ein Drittel. Daran anschließend wird die gesamte Anordnung gemäß Figur 8 mit einer konform abgeschiedenen TEOS-Si02-Schicht 9 aufge¬ füllt, welche eine Dicke von etwa 600 nm bis 800 nm besitzt, und daran anschließend gemäß Figur 9 zurückgeätzt oder durch einen „Chemical Mechanical Polishing"-Prozeßschritt zurückge¬ schliffen.
Die nachfolgenden Schnittansichten zeigen jeweils einen or- thogonalen Schnitt zur Ebene X-X nach Figur 9. Gemäß Figur 10 wird daran anschließend die EinsatzSpannung der Speicherzellentransistoren T, sowie gegebenenfalls der außerhalb des Zellenfeldes im Peripheriebereich liegenden, nicht näher dargestellten planaren Transistoren über einen Implantationsschritt definiert. Hierzu wird auf die Hauptflä¬ che 1 jeweils eine geeignete Implantationsmaske 10 beispiels¬ weise in der Form eines Photolackes aufgetragen und struktu¬ riert, und eine Einstellung der Transistoren durch geeignete Dosiswahl gemäß Pfeile 11 angedeuteten Implantation vorgenom- men. Die Öffnung 12 der Lackmaske 10 sollte im Minimalfall F • F betragen, um die Verjustier-Toleranzen bei den nachfol¬ genden Photolithographieschritten abfangen zu können. Die Im¬ plantation kann beispielsweise mit Bor durchgeführt werden, wobei die Implantationsenergie beispielsweise etwa 25 keV und die Dosis beispielsweise 1 • 10 cm" betragen kann.
Die Fertigung der Gateelektroden erfolgt in ähnlicher Weise wie die Herstellung der Source/Drain-Stege vermittels einem weiteren selbstjustierenden Verfahrensschritt. Gemäß Figur 11 wird wiederum eine als Hilfsschicht dienende TE0S-Si02-
Schicht 13 abgeschieden und strukturiert. Daran anschließend erfolgt im Falle eines maskenprogrammierten Nur-Lese-Spei- chers eine Gateoxidabscheidung, oder, wie im Falle eines ein¬ mal elektrisch programmierbaren Nur-Lese-Speichers, eine ONO- Formierung. Im Falle der Herstellung eines Gateoxids wird nach Entfernen der Implantationsmaske beispielsweise eine thermische Oxidation bei zum Beispiel 750° durchgeführt. Da¬ bei entsteht an freiliegenden Siliziumflächen ein dünnes Ga¬ teoxid 14 mit einer skalierbaren Dicke von etwa 5 nm bis 10 nm, so daß sich die in Figur 12 dargestellte Anordnung er¬ gibt. Daran anschließend wird eine Poly-Si-Schicht 15 gemäß Figur 13 abgeschieden, gegebenenfalls durch Ionenimplantation oder Belegung dotiert und ausgeheilt, und anschließend gemäß Figur 14 anisotrop zurückgeätzt. Gemäß Figur 15 werden die Oxidschichten 13 und 14 trocken entfernt, so daß Abstandhal¬ ter 16 stehen bleiben, die als „harte" Maske zur Ionenimplan¬ tation für die Formierung der Source/Drain-Bereiche 17 ver- wendet werden (siehe Figur 16) . Die Source/Dram-Bereiche 17 werden durch Implantation mit zum Beispiel Arsen bei einer Energie von 50 keV mit einer Dosis von 5 • 1015cm"3 gebildet Gleichzeitig können auch die Source/Dram-Gebiete der nicht näher dargestellten MOS-Transistoren m der Peripherie ohne weitere zusätzliche Maske hergestellt werden. Ferner können zur Herstellung sämtlicher lateralen MOS-Transistoren m dem Zellenfeld und im Peripheriebereich weitere, aus der MOS- Technik an sich bekannte Verfahrensschritte wie Einstellung eines LDD-Profils, Salizide-Technik und ähnliches durchge¬ führt werden. Anschließend werden - nach Entfernung der Ab¬ standhalter 16 - durch einen üblichen Metallisierungsschπtt Wortleitungen 18 für den Anschluß der Gateelektroden der MOS- Transistoren T quer zur Längsrichtung der Source/Drain-Stege 8 verlaufend angeordnet. Figur 17 zeigt m einer schemati¬ schen räumlichen Darstellung ein Ausführungsbeispiel der auf diese Weise realisierten Anordnung.
Für die Verdrahtung der so hergestellten Leiterbahnen mit ei- ner Standardmetallisierung sind zwei zusätzliche Proze߬ schritte erforderlich, die unter Bezugnahme auf die Figur 18 näher erläutert werden. Die Figur 18 zeigt eine schematische Draufsicht der Anordnung entsprechend dem Zustand nach Figur 3, wobei mit den Bezugsziffern Y und Y' die Lage der Kontakt- löcher 19 und 20 für den Anschluß von Bitleitungen, und an¬ hand der strichpunktierten Linie 21 der Verlauf eines Zellen¬ feldes angedeutet ist. Die Kontaktlöcher besitzen wiederum Abmessungen von F • F.

Claims

Patentansprüche
1. Festwert-Speicherzellenvorrichtung mit einem aus Halblei¬ termaterial bestehenden Substrat (2) , welches im Bereich ei- ner Hauptfläche (1) in einem Zellenfeld matrixförmig in Spal¬ ten und Zeilen angeordnete Speicherzellen aufweist, wobei je¬ de Speicherzelle jeweils wenigstens einen MOS-Transistor mit einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, ei¬ nem Gatedielektrikum und einer Gateelektrode aufweist, wobei die MOS-Transistoren einer Spalte nacheinander in Serie ge¬ schaltet sind, jede Spalte mit einer Bitleitung und die Gate- elektroden der MOS-Transistoren einer Zeile mit einer Wort- leitung (18) verbunden sind, dadurch gekennzeichnet, daß die Source- und Draingebiete (17) der MOS-Transistoren einer Spalte in im wesentlichen parallel zueinander mit einem vor¬ bestimmten Abstand verlaufenden, elektrisch voneinander iso¬ lierten, und aus dem Halbleitermaterial des Substrates (2) gefertigten Source/Drain-Stegen (8) ausgebildet sind, die ausgehend von der Hauptfläche (1) des Substrates (2) eine vorbestimmte Stegtiefe (t) besitzen, und die Wortleitungen (18) für den Anschluß der Gateelektroden der MOS-Transistoren quer zur Längsrichtung der Source/Drain-Stege (8) verlaufend angeordnet sind.
2. Festwert-Speicherzellenvorrichtung nach Anspruch 1, da¬ durch gekennzeichnet, daß das in der Hauptfläche (1) eines Source/Drain-Steges (8) ausgebildete Draingebiet eines MOS- Transistors einer Spalte gleichzeitig das Sourcegebiet des auf dem Source/Drain-Steg (8) unmittelbar benachbarten MOS- Transistors derselben Spalte darstellt.
3. Festwert-Speicherzellenvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Verhältnis der an der Haupt- fläche (1) quer zur Längsrichtung des Steges gemessenen Steg- breite b zum Abstand a der Source/Drain-Stege (8) etwa 20 % bis 40 %, insbesondere etwa ein Drittel der auflösbaren Strukturgröße F beträgt.
4. Festwert-Speicherzellenvorrichtung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die Anordnung der Speicherzellen auf der Hauptfläche (1) des Substrates (2) periodisch mit der auflösbaren Strukturgröße F ausgebildet ist, und jeder Grund¬ fläche von F2 genau eine Speicherzelle zugeordnet ist .
5. Festwert-Speicherzellenvorrichtung nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß jeder der auf der Hauptfläche (1) der Source/Drain-Stege (8) ausgebildeten MOS-Transistoren ei¬ ner Speicherzelle als Transistor vom Verarmungstyp oder An¬ reicherungstyp programmiert ist .
6. Festwert-Speicherzellenvorrichtung nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß das Gatedielektrikum ein Gateoxid aufweist und die Festwert-Speicherzellenvorrichtung einen maskenprogrammierter Nur-Lesespeicher darstellt, oder das Gatedielektrikum ein ONO-Formierungsmaterial aufweist und die Festwert-Speicherzellenvorrichtung einen einmal elektrisch programmierbarer Nur-Lesespeicher darstellt.
7. Festwert-Speicherzellenvorrichtung nach Anspruch 1 bis 6, dadurch gekennzeichnet, daß der Raumbereich zwischen den
Source/Drain-Stegen (8) mit einem elektrisch isolierenden Ma¬ terial, insbesondere einem Si02 enthaltenden Material aufge¬ füllt ist.
8. Verfahren zur Herstellung einer Festwert-Speicherzellen¬ vorrichtung mit einem aus Halbleitermaterial bestehenden Substrat (2) , welches im Bereich einer Hauptfläche (1) in ei¬ nem Zellenfeld matrixförmig in Spalten und Zeilen angeordnete Speicherzellen aufweist, wobei jede Speicherzelle jeweils we- nigstens einen MOS-Transistor mit einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, einem Gatedielektrikum und einer Gateelektrode aufweist, wobei die MOS-Transistoren ei- ner Spalte nacheinander in Serie geschaltet sind, jede Spalte mit einer Bitleitung und die Gateelektroden der MOS-Transi¬ storen einer Zeile mit einer Wortleitung (18) verbunden sind, dadurch gekennzeichnet, daß die Source- und Draingebiete der MOS-Transistoren einer Spal¬ te in im wesentlichen parallel zueinander mit einem vorbe- stimmten Abstand verlaufenden, elektrisch voneinander iso¬ lierten, und aus dem Halbleitermaterial des Substrates (2) gefertigten Source/Drain-Stegen (8) ausgebildet werden, die ausgehend von der Hauptfläche (1) des Substrates (2) eine vorbestimmte Stegtiefe (t) besitzen, und die Wortleitungen (18) für den Anschluß der Gateelektroden der MOS-Transistoren quer zur Längsrichtung der Source/Drain-Stege (8) verlaufend angeordnet werden.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß so¬ wohl die Herstellung der eine vorbestimmte Stegbreite b auf¬ weisenden Source/Drain-Stege (8) , als auch die Herstellung bzw. Einstellung der in der Hauptfläche (1) entlang der Längsrichtung der Source/Drain-Stege (8) verlaufenden Source- und Drainbereiche (17) durch einen selbstjustierenden Verfah¬ rensschritt vermittels Abstandhalter (16) erfolgt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der selbstjustierende Verfahrensschritt folgende Unterschrit¬ te aufweist:
- Abscheiden einer Maskierungsschicht auf der Hauptfläche (1) des aus Halbleitermaterial bestehenden Substrates (2) ,
- Abscheiden und Strukturieren einer Hilfsschicht auf die Maskierungsschicht,
- ganzflächiges Abscheiden einer Abstandhalterschicht auf die strukturierte Hilfsschicht und Rückätzen der Abstandhalter- Schicht unter Bildung von seitlich an der strukturierten Hilfsschicht angeordneten Abstandhaltern (16) , - Entfernen der strukturierten Hilfsschicht, dabei Stehenlas¬ sen der Abstandhalter (16) , und - Ätzen der Maskierungsschicht unter Verwendung der Abstand- halter (16) als Ätzmaske.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die strukturierte Maskierungsschicht als Ätzmaske zur Bildung der Source/Drain-Stege (8) verwendet wird.
12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die strukturierte Maskierungsschicht als Abdeckmaske zur Im- plantation der Source- und Draingebiete (17) verwendet wird.
13. Verfahren nach Anspruch 10 oder 12, dadurch gekennzeich¬ net, daß die Maskierungsschicht und/oder die Hilfsschicht aus einem Material hergestellt wird, welches Polysilizium auf- weist.
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