DE2909197A1

DE2909197A1 - Verfahren zur herstellung eines festspeichers und festspeichermatrix

Info

Publication number: DE2909197A1
Application number: DE19792909197
Authority: DE
Inventors: Chang-Kiang Kuo; Shyh-Chang Tsaur
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1978-03-20
Filing date: 1979-03-08
Publication date: 1979-10-04
Also published as: JPS54130887A; GB2017406A; FR2420824B1; GB2017406B; FR2420824A1

Description

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway
Dallas, Texas, 75222, V,St.A.

Verfahren zur Herstellung eines Festspeichers und Festspeichermatrix

Die Erfindung bezieht sich allgemein auf Halbleiterspeichervorrichtungen und insbesondere auf einen N-Kanal-MOS-Fest~ speicher mit Silizium- oder Metall-Gate-Elektroden sowie ein Verfahren zur Herstellung eines solchen FestSpeichers,

Halbleiterspeichervorrichtungen werden bei der Herstellung digitaler Anlagen, beispielsweise in Minicomputern und in Mikroprozessorsystemen, in großem Umfang eingesetzt. Die Speicherung fester Programme erfolgt ±i.solchen Systemen gewöhnlich in MOS-Festspeichern, die auch "ROM" genannt werden. Diese Festspeicher werden von den Herstellern speziell im Auftrag gefertigt, wobei der Programmiercode vom Kunden angegeben wird. Der Herstellungsprozeß ist umfangreich; er erfordert zahlreiche Herstellungsschritte die

GRIGHNAL IrISPECTED

jeweils Zeit in Anspruch nehmen und bei denen Faktoren wie die Behandlung von Materialien und der Lagerbestand berücksichtigt werden müssen. Kunden verlangen zwischen dem Empfang des Festspeichercodes für einen Kundenauftrag und der Auslieferung der fertiggestellten Bauteile eine möglichst kurze Laufzeit. Aus diesem Grund sollte die Programmierung an einem spaten Zeitpunkt im Verlauf des Fertigungsprozesses durchgeführt werden, doch erforderten die bisher dazu angewendeten Möglichkeiten große Abmessungen der Speicherzellen. Bei der Fertigung von Festspeichern und ihrer Anbringung auf Schaltungsplatten im System ist wirtschaftlich, wenn die Anzahl der Speicherbits pro Halbleiter-Chip so hoch wie möglich ist. Derzeit werden typischerweise Festspeicher mit bis zu 32 KBits (32 768) benutzt. Innerhalb weniger Jahre werden sich die Standardgrößen über 64 KBit, 128KBit, 256 KBit und 1 MBit erhöhen. Dies bedingt, daß die Abmessungen der Speicherzellen im Festspeicher ziemlich klein sind. P-Kanal-Festspeicher mit kleinen Abmessungen können relativ einfach in der in der US-PS 3 541 543 beschriebenen Weise hergestellt werden, doch werden diese Festspeicher durch eine Maske in der Ebene der Gate-Elektrode in einem ziemlich frühen Stadium des Fertigungsprozesses programmiert. Die meisten Mikroprozessor-Computer-Bauelemente werden derzeit durch den N-Kanal-Silizium-Gate-Prozeß hergestellt, da damit eine kürzere Zugriffszeit erhalten werden kann. Bisher war der N-Kanal-Prozeß für den Aufbau von Festspeicherzellen mit kleinen Abmessungen nicht günstig und/oder das Programmieren erfolgte mittels der Vertiefungsmaske, also in einem frühen Fertigungsstadium. N-Kanal-Festspeicher sind in den USA-Patent-

009840/0568
ORIGINAL iMSPECTED

2303197

anraeldungen SN 762 612 vom 29.Januar 1977 und SN 701 932 vom 1.JuIi 1976 beschrieben.

Ein Verfahren zum Programmieren eines Festspeichers mit Hilfe der Ionenimplantation vor der Bildung der aus polykristallinem Silizium bestehenden Gate-Elektrode ist in der US-PS 4 059 826 beschrieben. Bisher verwendete Speicherzellen wurden auch auf der Höhe der Metallmaske durch Kontaktbereiche zwischen Metalleitungen und Gate-Elektroden aus polykristallinem Silizium programmiert, was viel Platz auf dem Halbleiter-Chip in Anspruch nahm.

In der US-PS 4 061 506 ist ein P-Kanal-Festspeicher beschrieben, bei dem die Ionenimplantation dazu angewendet wird, die Auswirkungen des freigelegten Gate-Oxids auf Grund einer Fehlausrichtung der Metallisierungsmaske zu korrigieren.

Ein bei der Reduzierung der Zellengröße auftretendes Problem besteht darin, daß wegen des Abstandes zwischen parallelen benachbarten Leitern, beispielsweise den aus Metall oder polykristallinem Silizium bestehenden Reihenleitern^piatz verschwendet wird. Dieser Abstand dient lediglich dem Ausgleich von Fertigungstoleranzen.

Mit Hilfe der Erfindung soll eine Halbleitervorrichtung, beispielsweise eine Festspeicherzelle mit kleinen Abmessungen, geschaffen werden.

Die mit Hilfe der Erfindung zu schaffende Festspeicherzelle soll so ausgebildet sein, daß sie in einem spaten Stadium des Fertigungsprozesses programmiert werden kann, Außerdem soll eine MOS-Festspeicherzelle mit kleinen

9098 4 0/Π^ΓR3"
ORIGINAL INSPECTED

Abmessungen geschaffen, werden, die mittels eines Prozesses hergestellt werden kann, der mit den üblichen N-Kanal-Silizium-Gate- oder Metall-Gate-Fertigungsverfahren verträglich ist und die Speicherzelle soll im Anschluß an das Aufbringen der Metallverbindungen programmierbar sein.

In einer Ausführungsform der Erfindung wird ein MOS-Festspeicher in einer integrierten Schaltung zusammen mit weiteren Transistoren mit Silizium-Gate-Elektrode für die periphere Schaltung gebildet. Der Festspeicher besteht aus einer Matrix potentieller MOS-Transistoren, wobei Streifen aus polykristallinem Silizium auf einem Siliziumplättchen die Adressenleitungen und die Gate-Elektroden bilden, während Ausgangs- und Masseleitungen von länglichen N⁺-Zonen gebildet sind. In der Matrix ist jeder potentielle MOS-Transistor eine Speicherzelle, und jede Zelle wird zur Speicherung des Digitalwerts "1" oder des Digitalwerts "0" programmiert, indem Ionen durch das dünne Gate-Oxid und die die Gate-Elektrode bildende Adressenleitung aus polykristallinem Silizium implantiert werden. Dieser Ionenimplantierungsschritt wird nach dem Aufbringen der Metallkontakte und der Verbindungen für die periphere Schaltung durchgeführt. Als Implantierungsmaske kann ein Schutzoxid oder ein Photoresist benutzt werden.

In einer weiteren Ausführungsform der Erfindung wird ein MOS-Festspeicher mit Vertikalorientierung (VMOS ROM) benutzt. Der Festspeicher besteht aus einer Matrix potentieller VMOS-Transistoren, die in anisotrop geätzten V-Nuten gebildet sind. Im übrigen gleicht die Matrix

909840/0BB8

QRJGINAL INSPECTED

■- 11 -

der Matrix des zuerst erwähnten Ausführungsbeispiels.

In einer weiteren Ausführungsform der Erfindung wird ein MOS-Festspeicher in einer integrierten Schaltung zusammen mit weiteren Transistoren mit Silizium-Gate für die periphere Schaltung allgemein gemäß dem zuerst erwähnten Ausführungsbeispiel geschaffen, wobei jedoch die Ausgangsleitungen Metallstreifen sind, die sich über den Gate-Elektroden aus polykristallinem Silizium senkrecht zu den X-Adressenleitungen erstrecken. Der zur Programmierung durchgeführte lonenimplantierungsschritt erfolgt vor dem Aufbringen der Metallkontakte der Verbindungsleiter unter Verwendung eines Photoresists als Implantierungsmaske, .

2909

In einer weiteren AusfUhrungsform der Erfindung wird ein MOS-Festspeicher in einer Matrix potentieller MOS-Transistoren geschaffen, die Streifen aus polykristallinem Silizium enthalten, die Adressenleitungen und Gate-Elektroden bilden, wobei Ausgangs- und Masseleitungen durch längliche dotierte Zonen gebildet werden. Über den Streifen aus polykristallinem Silizium liegt mit Ausnahme der Bereiche über den Gate-Elektroden Metall-An allen Gate-Positionen befindet sich ein dünnes Gate-Oxid, also nicht nur an ausgewählten Gate-Elektroden, wie es bei den bisher üblichen Metall-Gate-Programmierverfahren der Fall war. Jeder potentielle MOS-Transistor ist eine Speicherzelle, die so programmiert ist, daß sie den Digitalwert "1" oder "O" speichert, indem durch das dünne Gate-Oxid und die aus polykristallinem Silizium bestehende Adressenleitung, die die Gate-Elektrode bildet, Ionen implantiert werden. Dieser Ionenimplantierungsschritt wird nach der Aufbringung der Metallkontakte und der Verbindungsleiter für die periphere Schaltung durchgeführt. Als Implantierungsmaske wird Photoresist benutzt.

In einer weiteren Ausführungsform der Erfindung enthält eine Halbleitervorrichtung, beispielsweise ein MOS-Festspeicher, benachbarte parallele Streifen aus polykristallinem Silizium auf einem Siliziumplättchen, die Adressenleitungen und Gate-Elektroden bilden. Die Streifen werden in einem Prozeß in zwei Ebenen aufgebracht, bei dem abwechselnde Leitungen jeweils aus polykristallinem Silizium in der ersten Ebene oder in der zweite Ebene bestehen, so daß sich angrenzende Leitungen berühren oder überlappen können.

0O984Q/O5-S8

- ₁₃ - . 23Q9197

Gemäß einer weiteren Ausführungsform der Erfindung wird ein MOS-Festspeicher als Matrix potentieller MOS-Transistoren hergestellt, bei dem Metallstreifen auf einem SiLiziumplättchen die Adressenleitungen und die Gate-Elektroden bilden; die Ausgangs- und Masseleitungen werden von länglichen N⁺-Zonen gebildet. In der Matrix ist jeder potentielle MOS-Transistor eine Speicherzelle, die zur Speicherung des Digitalwerts "1" oder "0" programmiert wird, indem die Metallstreifen zu einem solchen Muster geformt werden, daß sie entweder die Gate-Zonen bedecken oder nicht bedecken, worauf dann durch das freigelegte dünne Gateoxid Ionen implantiert werden. Dieser Ionenimplantierungsschritt wird nach dem Aufbringen der Metallkontakte und der Schaltungsverbindungen für die Matrix und die periphere Schaltung durchgeführt_? und er verhindert, daß die Ladungsausbreitungswirkung die Leitfähigkeit der Transistoren mit freigelegtem Gate-Oxid verändert.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 eine stark vergrößerte .Draufsicht auf einen kleinen Ausschnitt eines Halbleiterplättchens mit der geometrischen Anordnung eines Teils einer nach der Erfindung hergestellten Festspeichermatrix,

Fig.2 ein elektrisches Schaltbild des Festspeichers von Fig.1,

Fig.3a bis 3d Schnittansichten der in Fig.1 dargestellten Speicherzelle längs der Linien a-a, b-b, c-c bzw. d-d,

9098 40/0 5 6»

2309197

Fig. 4a bis 4f Setmittansichten der Festspeicliermatrix und eines Transistors im peripheren Bereich des in den Figuren 1a bis 3d dargestellten HaIbleiterplättehens bei aufeinanderfolgenden Stufen des Fertigungsprozesses, wobei die Schnittansichten im wesentlichen längs der Linie a-a von Fig.1 verlaufen,

Fig.5 eine stark vergrößerte Draufsicht auf einen kleinen Ausschnitt eines Halbleiterplättchens mit der geometrischen Anordnung eines Teils einer Festspeichermatrix gemäß einer weiteren Ausführungsform der Erfindung,

Fig.6 ein elektrisches Schaltbild des Festspeichers von Fig.5,

Fig.7a bis 7d Schnittansichten der in Fig.5 dargestellten Speicherzelle längs den Linien a-a, b-b, c-c bzw. d-d,

Fig.8a bis 8e Schnittansichten der Festspeichermatrix und eines Transistors im peripherer Bereich des Halbleiterplättchens der Figuren 5, und 7a bis 7d bei aufeinanderfolgenden Stufen des Fertigvngsprozesses, wobei die Schnittansichten im wesentlichen längs der Linie a-a in Fig.5 verlaufen,

Fig.9 eine stark vergrößerte Draufsicht auf einen kleinen Ausschnitt eines Halbleiterplättchens mit der geometrischen Anordnung eines Teils der Festspeichermatrix gemäß einer weiteren AusfUhrungsform der Erfindung,

909840/OBS«?

23QS197

Fig.10 ein elektrisches Schaltbild des Festspeichers von Fig.9,

Fig. 11a "bis 11d Schnittansichten der in Fig.9 dargestellten Festspeicherzelle längs der Linien a-a, b-b, c-c bzw. d-d,

Fig.12a bis 12d Schnittansichten der FestSpeichermatrix eines Transistors im peripheren Bereich des HaIbleiterplättchens der Figuren 9 und 11a bis 11d bei aufeinanderfolgenden Stufen des Fertigungsprozesses, "wobei die Schnittansichten im wesentlichen längs der Linie a-a in Fig.9 verlaufen,

Fig.13 eine stark vergrößerte Draufsicht auf einen kleinen Ausschnitt eines Halbleiterplättchens mit der geometrischen Anordnung eines Teils einer Festspeichermatrix gemäß einer weiteren Ausführungsform der Erfindung,

Fig.14 ein elektrisches Schaltbild des Festspeichers von Fig.13,

Fig.15ä" bis 15d Schnittansichten der in Fig.13 dargestellten Zelle längs der Linien a-a, b-b, c-c bzw. d-d,

Fig.16a bis 16c Schnittansichten des Halbleiterplättchehs der Figuren 13 und 15a bis 15d bei aufeinanderfolgenden Stufen des Fertigungsprozesses, wobei die Schnittansichten im wesentlichen längs der Linie a-a in Fig.13 verlaufen,

Fig.17 eine stark vergrößerte Draufsicht auf einen kleinen Ausschnitt eines Halbleiterplättchens mit der geo-

909840/0BBS

metrischen Anordnung eines Teils einer Festspeichermatrix gemäß einem Merkmal der Erfindung, das bei den oben angegebenen Ausführungsformen angewendet werden kann,

Fig.18 ein elektrisches Schaltbild des Festspeichers von Fig.17,

Fig.19a bis 19e Schnittansichten der Zelle von Fig.17 längs der Linien a-a, b-b, c-c bzw. d-d,

Fig.20a .bis 2Oe Schnittansichten der Festspeichermatrix und eines Transistors im peripheren Bereich des Halbleiterplättchens der Figuren 17 und 19a bis 19d in aufeinanderfolgenden Stufen des Fertigungsprozesses, wobei die Schnittansichten im wesentlichen längs der Linie a-a von Fig.17 verlaufen,

Fig.21 eine stark vergrößerte Draufsicht auf einen kleinen Ausschnitt eines Halbleiterplättchens mit der geometrischen Anordnung eines Teils einer Festspeichermatrix gemäß einer weiteren Ausführungsform der Erfindung,

Fig.22 ein elektrisches Schaltbild des Festspeichers von Fig.21,

Fig.23a bis 23d Schnittansichten der Zelle von Fig.21 längs der Linien a-a, b-b, c-c bzw. d-d und

840/05

Fig.24a bis 24e Schnittansichten der Festspeichermatrix und eines Transistors im peripheren Bereich des Halbleiterplättchens der Figuren 21 und 23a bis 2jM bei aufeinanderfolgenden Stufen des Fertigungsprozesses, wobei die Schnittansichten im wesentlichen längs der Linie a-a in Fig.24 verlaufen.

Beschreibung des in den Figuren 1 bis 4 dargestellten Ausführungsbeispiels.

In den Figuren 1, 2 und 3a bis 3d ist ein Festspeicher dargestellt, der gemäß einer Ausführungsform der Erfindung programmiert ist. Die Matrix besteht aus einer großen Anzahl von Zellen 10, von denen nur vier dargestellt sind. Jede Zelle besteht aus einem MOS-Transistor mit einer Gate-Elektrode 11, einer Source-Elektrode 12 und einer Drain-Elektrode 13. Die Gate-Elektroden 11 sind Teile von Streifen 14 und 15 aus polykristallinem Silizium (auch Polysilizium genannt) , die die X-Adressenleitungen der Matrix bilden. Die Source-Elektroden sind ein Teil einer N⁺-DIffusionszone 16, die an Masse (V_gg) gelegt ist, während die Drain-Elektroden ein Teil der N⁺TÜiffusionszonen 17 und 18 sind, die die Y-Ausgangsleltungen bilden. Die auf einem Siliziumplättchen 20 gebildete Matrix enthält typischerweise 64 K, 128 K oder 256 K Zellen, so daß das Plättchen eine Kantenlänge von etwa 5mm (200 mils)

ρ ρ

oder eine Fläche von 25 mm (40 000 mil ) aufweist, was von der Bit-Dichte abhängt. Die vier dargestellten Zellen 10 befinden sich auf einem winzigen Abschnitt des Plättchens mit einer Breite von etwa 25 bis 50 wrn. Ein 64 K-B'estspeicher ( 64 K ROM) würde 256 X-Adressenleitungen ,

9 0 3 8 '* 0 / 0 ^c: R fl

-ie- 2309137

wie die Leitungen 14 und 15 und 256 Y-Leitungen wie die Leitungen 17 und 18 erfordern, was 65 536 Bits ergibt* Für 2 Y-Leitungen ist zwar nur eine Masseleitung 16 dargestellt, doch könnte die Matrix ein Matrixtyp mit virtueller Masse sein, der in den USA-Patent Schriften 3 934 233 und 4 021 781 beschrieben ist; in diesem Fall wird für jeweils 8 oder 16 Y-Leitungen insgesamt nur eine Masseleitung benötigt. Die Matrix könnte auch eine Matrix mit virtueller Masse sein, bei der keine speziell zugewiesenen Masseleitungen benutzt werden, sondern eine Y-Leitung abhängig von der Y-Adresse als Masseleitung ausgewählt wird.

Die Zellenmatrix wird durch Implantieren von Bor durch die Streifen 14 und 15 und durch das Gate-Oxid 19 programmiert, wodurch die Schwellenspannung ausgewählter Zellen 10 auf einen Wert angehoben wird, der über dem Wert liegt, der von der Spannung an den ausgewählten Adressenleitungen 14, 15, usw. eingeschaltet wird. In dem dargestellten Beispiel mit vier Zellen sind die rechts oben liegende Zelle und die links unten liegende Zelle in dieser Weise implantiert, während die anderen Zellen nichtimplantiert sind. Als Implantierungsmaske wird eine dicke Schutzoxidschicht 21 benutzt, in die über den zu implantierenden Zellen 10 Öffnungen 22 geätzt sind. Die Oxidschicht 21 ist ein nichtthermisches Oxid, das unter Anwendung der üblichen MOS-Fertigungsverfahren bei niedriger Temperatur aufgebracht wird. Üblicherweise bedeckt dieses Oxid bis auf die Kontaktflächen das gesamte Plättchen. Das Ionenimplantat erzeugt implantierte Zonen 23 in den Kanalbereichen der ausgewählten Zellentransistoren 10. Die Zonen 23 sind stärker P-dotiert als das ursprüngliche Siliziumsubstrat 20.

909840/0568

2309197

Ein dicker Feldoxidüberzug 24 bedeckt Teile des nicht von den Transistoren oder von diffundierten Schaltungs,-verbindungen besetzten Plättchens. Unterhalb des gesamten dicken Feldoxids sind P⁺-Kanalbegrenzungszonen 25 gebildet. Ein dünnerer Feldoxidüberzug 26 bedeckt die N -Diffusionszonen 16, 17, 16. In der Zellenmatrix werden keine Metallleitungen benutzt; solche Metalleitungen werden nur in den peripheren Bereichen angewendet.

In den Figuren 4a bis 4g ist ein Verfahren zur Herstellung der beschriebenen Festspeichermatrix dargestellt. Der rechts liegende Teil dieser Figuren entspricht der Sehnittansicht von Fig.3a, während der linke Teil die Bildung eines N-Kanal-Transistors mit Silizium-Gate in herkömmlicher Ausführung am Rand des Plättchens, d.h. nicht in der Zellenmatrix zeigt. Das Ausgangsmaterial ist eine Scheibe aus P-leitendem monokristallinen Silizium mit einem Durchmesser von typischerweise 7,5 cm und einer Dicke von 0,5 mni (20 mils), das in der 100-Ebene geschnitten ist und einen spezifischen Widerstand von etwa 6 bis 8 Ohm·cm bat. Wie zuvor ist der in den Figuren dargestellte Abschnitt des Plättchens 20 nur ein sehr kleiner Teil der Scheibe mit einer Breite von beispielsweise 25 oder 50 M pro Teil. Nach einer geeigneten Reinigung wird die Scheibe oxidiert, indem sie in einem Ofen Sauerstoff bei einer hohen Temperatur von beispielsweise 1100°C ausgesetzt wird, damit über der gesamten Scheibe eine Oxidschicht mit einer Dicke von etwa 0,1 um (1000 S) erzeugt wird. Teile dieser Schicht 31 können an ihrer Stelle verbleiben, damit sie zu Gate-Isolatorbereichen 19 werden, doch üblicherweise wird die Schicht später entfernt, und eine neue Gate-

909840/0568

-20- 29US197

Oxidschicht wird durch Aufwachsen erzeugt. Im Anschluß daran wird eine Schicht 32 aus Siliziumnitrid mit einer Dicke von etwa 0,1 um über der gesamten Scheibe gebildet, indem diese einer Siliziumwasserstoff- und Ammoniak-Atmosphärf in einem HF-Plasmareaktor ausgesetzt wird. Die ganze Scheibenoberfläche wird dann mit einem Photoresist beschichtet, der durch eine Maske mit ultraviolettem Licht belichtet wird, die das gewünschte Muster des dicken Feldoxids 24 und der P⁺-Kanal-Begrenzungen 25 festlegt. Der Photoresist wird dann entwickelt, so daß Bereiche zurückbleiben, in denen das Nitrid mit Hilfe eines Nitridätzmittels abgeätzt wird, wobei die freigelegten Teile der Nitridschicht 32 entfernt werden, während die Oxidschicht 31 zurückbleibt; das Nitridätzmittel reagiert nicht mit dem Photoresist.

Unter Anwendung des Photoresists und des Nitrids als Maske wird die Scheibe nun zur Erzeugung der Kanalbegrenzungen 25 einem Ionenimplantierungsschritt unterzogen, bei dem Boratome in die unmaskierten Bereiche 33 des Siliziums eingebracht werden. Die Oxidschicht 31 bleibt während der Implantierung an ihrer Stelle, da sie die implantierten Boratome daran hindert, während der nachfolgenden Wärmebehandlung von der Oberfläche auszudiffundieren. Die

1"5 Implantierung wird mit einer Dosierung von etwa 10

ρ
pro cm bei 150 keV durchgeführt. Die Bereiche 33 sind in der fertigen Baueinheit nicht in der gleichen Form vorhanden, da ein Teil dieses Abschnitts.der Scheibe im Verlauf des Feldoxidationsprozesses verbraucht wird. Gewöhnlich wird die Scheibe nach der Implantierung, Jedoch vor dem Aufwachsen des Feldoxids, einer Wärmebehandlung

909840/056S

2909137

unterzogen, wie in der US-PS 4 055 444 ausgeführt ist.

Der nächste Prozeßschritt ist die Bildung des Feldoxids 24, die dadurch erfolgt, daß die Scheibe Dampf oder einer oxidierenden Atmosphäre bei einer Temperatur von 900°C für die Dauer von etwa 5 Stunden ausgesetzt wird. Dies führt dazu, daß eine dicke Feldoxidschicht aufwächst, wie in Fig.4b dargestellt ist. Diese Schicht erstreckt sich in die Siliziumoberfläche, da das Silizium bei seiner Oxidation aufgebraucht wird. Die zurückgebliebenen Abschnitte der Nitridschicht 32 maskieren die Oxidation. Die Dicke dieser Oxidschicht 24 beträgt etwa 0,6 um (6000 S.); etwa die Hälfte der Schicht liegt über der ursprünglichen Oberfläche, während die andere Hälfte darunterliegt.- Die mit Bor dotierten P⁺-Bereiehe 33, die durch die Implantierung gebildet worden sind, werden teilweise aufgebraucht, doch diffundieren sie auch weiter vor der Oxidationsfront in das Silizium. Auf diese Weise ergeben sich P⁺-Kanalbegrenzungen 25, die wesentlich tiefer als die ursprünglichen Bereiche 33 liegen. An diesem Zeitpunkt ist die Feldoxidschicht 24 bei weitem noch nicht so dick, wie sie im fertigen Bauelement sein wird. Eine zusätzliche Verdickung ergibt sich aus nachfolgenden Wärmebehandlungsschritten.

Die 'Scheibe wird dann mit einer weiteren Photo resistschicht überzogen und durch eine Maske mit ultraviolettem Licht belichtet, die die Source-Bereiche 12 und die Drain-Bereiche 13 sowie die Leitungen 16, 17 und 18 festlegt, die einer N -Diffusion unterzogen werden sollen. Nach dem Entwicklungsvorgang wird die Scheibe erneut einem Nitridätzmittel ausgesetzt, das die Teile der nun durch

-22- 2S09I97

die Löcher in der Photoresistschicht freigelegten Nitridschicht 32 entfernt. Die beim Entfernen der Nitridschicht freigelegten Teile der Oxidschicht 31 werden dann geätzt, damit das blanke Silizium freigelegt wird. Eine Phsophor- " diffusion erzeugt die H⁺-Zonen 34, die anschließend die Source-Zonen, die Drain-Zonen usw. bilden. Anstelle der Anwendung einer Diffusion können diese N⁺-Zonen 34 auch durch Implantieren von Ionen gebildet werden, wobei in diesem Fall die Oxidschicht 31 an ihrer Stelle gelassen würde und vor der anschließenden Oxidation ein Wärmebehandlungsschritt durchgeführt würde.

Nach Fig.4c wird ein zweiter Verfahrensschritt zur Erzeugung eines Feldoxids durchgeführt, indem die Scheibe Dampf oder trockenen Sauerstoff bei etwa 1000⁰C für die Dauer mehrerer Stunden ausgesetzt wird. Dadurch wird die gesamte Oberfläche der Scheibe oxidiert, die nicht von den übrigbleibenden Teilen der Nitridschicht 32 bedeckt ist, so daß das Feldoxid 26 entsteht, das eine Dicke von etwa 0,5 um (5000 Ä) hat. Während dieses Oxidationsvorgangs werden die Bereiche des Feldoxids 24 dicker, so daß sie eine Dicke von. etwa 1 um (10 000 S) erreichen. Die N⁺-Zonen 34 werden teilweise aufgebraucht, jedoch diffundieren sie auch weiter vor der Oxidationsfront in das Silizium, so daß die stark dotierten Zonen 12, 13» 16, 17 und 18 entstehen.

Die übriggebliebene Nitridschicht 32 wird mit Hilfe eines Ätzmittels entfernt, das das Nitrid, nicht jedoch das Siliziumoxid angreift, worauf das Oxid 31 durch Ätzen entfernt wird; das freigelegte Silizium wird dann gereinigt,

Das Gate-Oxid 19 wird durch thermische Oxidation auf eine Dicke von etwa 0,05 bis 0,08 um ( 500 bis 800 £) gebracht. In Bereichen der Scheibe, in denen Verarmungslastelemente benötigt werden, wird in diesem Stadium ein unter Verwendung einer Maske durchgeführter Ionenimplantierungsschritt durchgeführt, obwohl dies für die Erfindung nicht von Bedeutung ist. Ebenso kann die Schwellenspannung der Anreicherungs-Transistoren in der Festspeichermatrix oder in der peripheren Schaltung durch Implantieren von Ionen eingestellt werden» Falls erforderlich, werden auch Fenster für Kontakte vom polykristallinen Silizium zum Silizium gebildet und in diesem Stadium unter Verwendung eines Photoresists geätzt; solche Kontakte werden jedoch in der Festspeichermatrix oder dem dargestellten peripheren Transistor nicht benötigt.

Wie in Fig.4d dargestellt ist, wird auf der gesamten Scheibe in einem Reaktor unter Anwendung herkömmlicher Verfahren eine Schicht 35 aus polykristallinem Silizium aufgebracht. Da das Implantat zur Programmierung diese Photoresistschicht durchdringt, beträgt die Dicke nur etwa 0,3 vm im Vergleich zu etwa 0,5 fcun beim herkömmlichen Silizium-Gate-Prozeß. Diese Schicht wird durch die spätere N⁺-Diffusion mit Phosphor dotiert, damit sie stark leitend wird. Die Polysiliziumschicht 35 wird durch Anwendung einer Photoresistschicht in ein gewünschtes Muster gebracht und durch eine für diesen Zweck vorbereitete Maske mit ultraviolettem Licht belichtet, dann entwickelt und schließlich einem Ätzvorgang zur Entfernung des Photoresists und des freigelegten Oxids unterzogen. Der übriggebliebene Photoresist maskiert gewisse Bereiche des polykristallinen

9 0 9 8 U 0 / r- ^r 6 a

23QS137

Siliziums zur Festlegung der Leitungen 14 und. 15, der Gate-Elektroden peripherer Transistoren, der Verbindungen zu Kantakten und weiteren solchen Teilen der auf dem Plättchen befindlichen Schaltung. Das unmaskierte polykristalline Silizium wird abgeätzt, so daß die in Fig.4d zu erkennende resultierende Struktur einen Teil der verbleibenden Polysiliziumschicht 35 enthält , die eine Gate-Elektrode 36 eines N-Kanal-MOS-Transistors, die Gate-Elektroden 11 in der Festspeichermatrix und die Leitung 14 bilden. Das dünne Oxid 19 unterhalb der Gate-Elektrode 36 ist das Gate-Oxid des Transistors. Diese Polysilizium- und Oxidschichten bilden auch die Gate-Elektroden und das Gate-Oxid für alle anderen Transistoren in der Festspeichermatrix sowie die Gate-Elektroden und das Gate-Oxid für die weiteren peripheren Transistoren auf der Siliziumscheibe.

Wie Fig.4e zeigt, besteht der nächste Prozeßschritt darin, daß ein dünner Siliziumnitridüberzug 37 aufgebracht wird. Dieser Überzug wird bei der Weiterverarbeitung benötigt, um ein unerwünschtes Abätzen zu verhindern. Durch Zersetzung von Siliziumwasserstoff bei einer niedrigen Temperatur von etwa 400⁰C wird eine dicke Schicht aus Siliziumoxid aufgebracht. Diese Schicht 38 isoliert die Metallebene von der Ebene, in der die Schaltungsverbindungen aus Polysilizium gebildet sind; sie wird als Mehrlagenoxid bezeichnet.

Nach Fig.4f werden die Mehrlagenoxidschicht 38 und der darunterliegende Nitridüberzug 37 mittels eines Photoresistverfahrenssehritts gemustert, wobei die gesamte

009840/05 6R

-25- 29ÜS13?

Fläche der Festspeichermatrix und ein Kontaktbereich 39 für einen Metall-Polysilizium-Kontakt sowie ein Kontaktbereich 40 für einen Metall-Silizium-Kontakt belichtet werden. Dies sind natürlich nur Beispiele; Metallkontakte und Verbindungsieiter werden im Peripheriebereich des Plättchens in den Eingabepuffern, den Decodierern, den Leseverstärkern, der Substratpumpe und dergleichen und auch für Kontaktflächen benutzt, die Anschlüsse an externe Elektroden ergeben. Die Metallkontakte und die Verbindungsleiter werden in der üblichen Weise durch Aufbringen eines dünnen Films aus Aluminium über der gesamten Oberfläche der Scheibe gebildet, der dann mittels einer Photoresistmaskierungs-und Ätzfolge gemustert wird. Dadurch bleibt ein Metallstreifen 41 zurück, der die Source-Elektrode 42 des N-Kanal-Silizium-Gate-Transistors 43 mit der Kontaktfläche 39 an einem Ende der aus Polysilizium bestehenden X-Adressenleitung 14 verbindet, wie Fig.4f zeigt. Bis zu diesem StacEium des Prozesses sind alle Scheiben exakt gleich, da noch keine Programmierung in der Festspeichermatrix erfolgt ist. Die Scheiben werden routinemässig bis zu diesem Stadium gefertigt, ohne daß getrennte Kontrollen des Lagerbestandes und eine getrennte Kennzeichnung jedes Fertigungsloses erforderlich sind. Für eine schnelle Erfüllung von Kundenaufträgen nach FestSpeichercodes kann ein Bestand an Scheiben bereitgehalten werden, die bis zu der Metallmusterung fertiggestellt sind.

Gemäß dem Hauptmerkmal der Erfindung wird nach Fig.4f die Festspeichermatrix dadurch programmiert, daß zunächst nach der Metallisierung die Schutzoxidschicht 21 über der

9840/0568

ORIGINAL INSPECTED

-26- 2909I97

gesamten Scheibe angebracht wird, die dann unter Anwendung einer Photoresist-Maskierungs-und Ätzfolge mit einer einzigen Maske, die den Festspeichercode festlegt, gemustert wird. Über Jeder Zelle 10, die als "0" programmiert werden soll, wird eine Öffnung 22 gebildet, während jede Zelle 10, die eine "1" darstellen soll, bedeckt bleibt. In die Scheibe werden dann Borionen mit etwa 180 keV bei

13 2

einer Dosierung von etwa 10 Ionen pro cm implantiert.

Der Energiepegel und die Dosierung hängen von der Dicke der Oxidschicht 19 und der Polysilizium-Gate-Elektroden 11 sowie von der gewünschten Änderung des Schwellenwerts ab. Bei diesem Pegel durchdringen die implantierten Ionen die Gate-Elektrode 11 und das Gate-Oxid 19, so daß ein implantierter Bereich 23 in der Kanalzone entsteht. Dieses Implantat hebt die Schwellenspannung auf einen Wert etwa über 5V an. Da das Bauelement mit einer Versorgungsspannung V_DD von 5V arbeitet, bewirkt der volle Spannungswert, der dem Digitalwert "1" entspricht, kein Einschalten des Transistors. Die von der Oxidschicht 21 bedeckten Transistoren werden nicht implantiert, so daß sie die übliche Schwellenspannung von etwa 0,8V beibehalten. Es ist wichtig, daß die Ausrichtung bei der Erzeugung der Öffnungen 22 für die Programmiermaske, nicht kritisch ist. Die zu implantierende aktive Kanalzone ist bereits beim vorhergehenden Prozeßschritt mit dem dünnen Gate-Oxid 19 festgelegt worden.

Im Betriebszustand wählt die X-Adresse eine der Leitungen oder 15 oder eine der anderen 256 Leitungen in einem 64K-Festspeicher aus; diese ausgewählte Leitung wird auf dem Digitalwert "1" oder auf etwa +5V gehalten. Die übrigen Leitungen werden auf dem Massewert ν_σσ gehalten, der

0O984Q/O56S

2909137

dem Digitalwert "O" entspricht. Die Y-Adresse wählt eine der 256 Leitungen wie die Leitungen 17 und 18 aus, und diese Leitung wird über den Y-Codierer mit dem Ausgang verbunden. Die Y-Leitungen werden gewöhnlich vor einem Zugriffszyklus vorgeladen, so daß die ausgewählte'Leitung abhängig davon, ob das ausgewählte Bit am Überkreuzungspunkt der adressierten X- und Y-Leitungen auf den Digitalwert "1" oder "0" programmiert ist, bedingt entladen wird.

Der beschriebene Nitridüberzug 37 hat den Zweck-, das Ätzmittel, das zum Öffnen von Löchern im Mehrlagenoxid gemäß der Beschreibung von Fig.4f verwendet wird, daran zu hindern, Teile der Oxidschicht 26 in der freigelegten Fläche der Zellenmatrix abzuätzen. Als Alternative zu dem oben beschriebenen Prozeß, bei dem der Nitridüberzug 37 unter Verwendung der gleichen Maske, wie der für das Mehrlagenoxid 38 verwendeten Maske geätzt wird, kann eine eigene Maske benutzt werden, damit der Nitridüberzug 37 mit Ausnahme der Bereiche über der Zellenmatrix vor dem Aufbringen des Mehrlagenoxids entfernt wird. Es ist auch möglich, den Nitridüberzug 37 vor der Aufbringung des Mehrlagenoxids 38 so zu mustern, daß nur die Kontaktflächen 40 freigelegt werden, so daß das Nitrid auf dem Rest der peripheren Schaltung und auf der Zellenmatrix zurückbleibt. Es ist auch möglich, den Nitridüberzug 37 in seiner Gesamtheit zu beseitigen und von der unterschiedlichen Itzgeschwindigkeit zwischen abgeschiedenem und thermisch aufgewachsenem Oxid Gebrauch zu machenj das abgeschiedene Oxid wird wesentlich schneller als thermisch aufgewachsenes Oxid abgeätzt, so daß das thermisch aufgewachsene Oxid in der Zellenmatrix nicht stark beeinflußt wird.

909840/0568

Gemäß der obigen Beschreibung wurde das Schutzoxid 21 als Implantierungsmaske für die Programmierung benutzt.· Dies führt dazu, daß die in der Matrix auf den Digitalwert ¹¹O" programmierten Zellen onne einen Überzug aus dem Dickenschutzoxidüberzug 21 gelassen werden. Dies kann in gewissen Umgebungen über längere Zeitperioden schädlich sein. Anstelle dieser Maßnahmen kann der Photoresist als Implantierungsmaske benutzt werden, was vor der Aufbringung des Schutzoxids 21 erfolgt. Nach der Programmierung und der Verwendung des Photoresists wird das Schutzoxid 21 in herkömmlicher Weise aufgebracht und so gemustert, daß nur die Kontaktflächen freigelegt werden.

Anstelle der Beseitigung des Mehrlagenoxids 38 von der gesamten Zellenmatrixflache gemäß Fig.4f , ist es auch möglich, dieses Mehrlagenoxid nur über den Gate-Bereichen des Transistors 10 zu entfernen. Dies würde ©inen zusätzlichen Schutz ergeben.

Der Zweck der Implantierung von Ionen zur Programmierung der Zellenmatrix besteht darin, die Schwellenspannung einiger Transistoren 10 in Bezug auf andere Transistoren abhängig davon zu ändern, ob der Digitalwert "1" oder der Digitalwert "0" gespeichert werden soll. Eine Festspeicherzelle kann bei ihrer Auswahl entweder normalerweise eingeschaltet oder normalerweise ausgeschaltet sein. Die Erfindung kann bei P-Kanal-Festspeichern oder bei N-Kanal-Festspeichern angewendet werden, so daß abhängig von dem Kanaltyp und abhängig davon, ob die Zellen bei der Auswahl normalerweise eingeschaltet oder ausgeschaltet sein sollen, der richtige Typ des Dotierungsstoffs für die Ionenimplantierung bestimmt wird. In der

«09840/0563

- 29 -■ 2309197

oben beschriebenen Ausführungsform wird zur Vergrö'sserung der Schwellenspannung ein Borimplantat benutzt, so daß ein Transistor 10 gesperrt ist, wenn er ausgewählt ist. Das normalerweise eingeschaltete Bauelement kann entweder ein Bauelement des Anreicherungstyps oder ein Bauelement desVerarmungstyps sein. In einem anderen Ausführungsbeispiel, beispielsweise dem Serienfestspeicher gemäß der oben erwähnten US-PS 4 049 826 bewirkt das Ionenimplantat eine Absenkung der Schwellenspannung auf den Verarmungsmodus.

Beschreibung des in den Figuren 5 bis 8 dargestellten Ausführungsbeispiels.

In den Figuren 5, 6 und 7a bis 7d ist ein Festspeicher dargestellt, der gemäß einer weiteren Ausführungsform der Erfindung programmiert ist. Die Matrix besteht aus einer großen Anzahl von Zellen 10, von denen nur vier dargestellt sind. Jede Zelle besteht aus einem VMOS-Transistor mit einer Gate-Elektrode 11, einer Source-Elektrode 12 und einer Drain-Elektrode 1.3. Die Gate-Elektroden 11 sind Teile von Polysilizium-Streifen 14 und 15, die die X-Adressenleitungen der Matrix bilden. Die Source-Elektroden sind Teile einer vergrabenen N -Diffusionszone oder epitaktischen Zone 16, die an Masse V"_ss gelegt ist, während die Drain-Elektroden Teile von N⁺-Diffusionszonen 17 und sind,die Y-Ausgangsleitungen bilden. Die auf einem Siliziumplättchen 20 gebildete Matrix enthält typischerweise 64k oder mehr Zellen, wie auch oben bereits angegeben wurde.

909840/05'

-30- 230S197

Die Zellenmatrix wird mittels- eines Borimplantats durch die Polysiliziumstreifen 14 und 15 und das Gate-Oxid 19 programmiert, wobei die Schwellenspannung ausgewählter Zellen 10 auf einen Wert angehoben wird, der über dem Wert liegt, der von der an der ausgewählten Adressenleitung 14, 15, usw. liegenden Spannung eingeschaltet wird. In dem dargestellten Beispiel mit vier Zellen sind die rechts oben liegende Zelle und die links unten liegende Zelle auf diese Weise implantiert, während die anderennichtimplantiert sind. Als Implantierungsmaske wird eine dicke Schutzoxidschicht 21 benutzt, in die über den zu implantierenden Zellen 10 Öffnungen 22 geätzt sind. Die Schicht 21 ist ein bei niedrigen Temperaturen entsprechend herkömmlicher MOS-Fertigungsverfahren aufgebrachtes, nicht thermisches Oxid. Üblicherweise bedeckt dieses Oxid mit Ausnahme der Kontaktflächen ein gesamtes Plättchen. Das lonenimplantat erzeugt implantierte Bereiche 23 in den Kanalzonen ausgewählter Transistoren 10. Die Bereiche 23 sind stärker P-dotiert als das ursprüngliche Siliziumsubstrat 20.

Eine dicke Feldoxidschicht 24 bedeckt einen Teil des Plättchens, der nicht von den Transistoren oder von diffundierten Schaltungsverbindungen besetzt ist; unterhalb des gesamten dicken Feldoxids werden P -Kanalbegrenzungen 25 gebildet. Ein dünnerer Feldoxidüberzug 26 bedeckt die N⁺-Diffusionszonen 17 und 18. In der Zellenmatrix werden keine Metallleitungen benutzt; solche Leitungen werden nur in den Randbereichen benutzt.

Der Kanaläer Transistoren 10 wird in einem schwach dotierten epitaktischen P-Bereich 28 gebildet. Gemäß

dem bekannten VMOS-Prozeß wird eine V-förmige Nut 30 309 840/05SS

2 9 03197

anisotrop durch die N -Bereiche 17 und 18 und durch die epitaktische Schicht'28 so geätzt, daß sie in der N -Zone 16 endet. Der Kanal ^edes Transistors 10 wird auf diese Weise in den Seitenwänden einer V-Nut 30 zwischen dem als Source wirkenden N -Bereich 16 und dem als Drain-wirkenden N⁺-Diffusionsbereich 17 oder 18 gebildet. Die Transistoren sind auf diese Weise vertikal orientiert, und die Kanallänge kann ziemlich kurz sein; sie kann einen Wert in der Größenordnung von 1 um haben, während die von einer Zelle besetzte Fläche ziemlich klein ist, da die Gate-Fläche nicht auf der Oberfläche des Plättchens gebildet sein muß.

In den Figuren 8a bis 8g ist ein Prozeß zur Herstellung der Festspeichermatrix gemäß dem soeben beschriebenen Ausführungsbeispiel dargestellt. Die rechte Seite dieser Figuren entspricht dem in Fig.7a dargestellten Abschnitt, während die linke Seite die Bildung eines N-Kanal-Silizium-Gate-Transistors in herkömmlicher Form am Umfangsbereich des Plättchens, d.h. nicht in der Zellenmatrix, zeigt. Der N⁺-Bereich 16 wird auf der Siliziumscheibe 20 entweder durch Aufwachsen einer epitaktischen Schicht auf dem P-Substrat oder durch Diffundieren von Phosphor in das Substrat erzeugt. Im Anschluß daran wird der Bereich 28 durch epitaktisches Aufwachsen von P-Silizium mit geringer Störstoffkonzentration gebildet. Typischerweise haben die Bereiche 16 und 28 eine Dicke von etwa 2,5 yum. Da der N⁺-Bereieh 16 vorzugsweise so begrenzt wird, daß er nur unter der Zellenmatrix liegt, wie die Figuren 8a bis 8g zeigen, wird dieser Bereich 16 am günstigsten durch eine Diffusion und nicht durch epitaktisches Aufwachsen erzeugt, da Diskontinuitäten auf ein Minimum herabgesetzt

$09 840/D^S-8

2309197

werden. Die Scheibe wird dann oxidiert, damit auf ihrer gesamten Oberfläche eine Oxidschicht 31 entsteht. Im Anschluß daran wird eine Schicht 32 aus.Siliziumnitrid über der gesamten Scheibe gebildet. Das gewünschte Muster des dicken Feldoxids 24 und der P⁺-Kanalbegrenzungen 25 wird mit Hilfe eines Photoresists festgelegt, der Bereiche zurückläßt, in denen das Nitrid mit Hilfe eines Nitridätzmittels abgeätzt wird, worauf die freigelegten Teile der Nitridschicht 32 entfernt werden, während die Oxidschicht 31 zurückbleibt.

Unter Verwendung des Photoresists und des Nitrids als Maske werden die Kanalbegrenzungen 25 mittels eines Ionenimplantierungsschritts erzeugt, bei dem Boratome in unmaskierte Bereiche 33 des Siliziums eingebracht werden.

Die dicke Feldoxidschicht 24 wird so aufgewachsen, wie in Fig.8b zu erkennen ist. Diese Schicht erstreckt sich in die Siliziumoberfläche, da das Silizium aufgebraucht wird, wenn es oxidiert. Die zurückbleibenden Teile der Nitridschicht 32 wirken als Oxidationsmaske. Die Dicke dieser Feldoxidschicht 24 beträgt etwa 0,6 um, wobei etwa die Hälfte dieser Schicht über der ursprünglichen Oberfläche und die andere Hälfte unter dieser ursprünglichen Oberfläche liegt. Die mit Bor dotierten P -Bereiche 33» die durch Implantierung gebildet worden sind, werden teilweise aufgebraucht, doch diffundieren sie auch weiter in das Silizium vor der Oxidationsfront her. Auf diese Weise ergeben sich die P⁺-Kanalbegrenzungen 25, die wesentlich tiefer als die ursprünglichen Bereiche liegen.

SO 98 4 0/η Ef;,

Eine weitere Photoresistschicht legt die Leitungen 17 und 18 fest, die durch eine N -Diffusion geMldet werden sollen. Ein Nitridätzmittel entfernt die nun durch Löcher in dem Photoresist freiliegenden Teile der Nitridschicht 32. Die beim Entfernen dieser Teile der Nitridschicht freigelegten Teile der Oxidschicht werden dann abgeätzt, damit das blanke Silizium freigelegt wird. Durch Implantieren oder Eindiffundieren von Phosphor oder Arsen werden die N -Bereiche 34 erzeugt, die dann die Source-Bereiche, die Drain-Bereiche usw. werden.

In Fig.8c ist die Durchführung eines zweiten Feldoxidationsschritts dargestellt. Bei diesem Schritt wird die gesamte Scheibenoberfläche oxidiert, die nicht von den verbleibenden Teilen der Nitridschicht 32 bedeckt sind, so daß das Feldoxid 26 entsteht, dessen Dicke etwa 0,5 wa beträgt. Während dieses Oxidationsvorgangs wachsen die Flächen des Feldoxids 24 bis zu einer Dicke von etwa 1 /um. Die N⁺-Bereiehe 34 werden teilweise verbraucht, jedoch diffundieren sie auch vor der Oxidationsfront weiter in das Silizium, _s0 daß die stark dotierten Bereiche 17 und 18 entstehen.

Nach Fig.Sri werden dann die V-Nuten 30 unter Verwendung des Feldoxids 26, der Oxidschicht 31» der Nitridschicht 31, und des dicken FeTdoxids 24 als Ätzmaske erzeugt. Im Feldoxid 26 werden mittels eines Photoresist-Maskierungs- und Ätzvorgangs Öffnungen 35 gebildet. Die quadratischen Öffnungen 35 können eine Seitenlänge von etwa 2,5 bis 5/um haben. Die Scheibe wird einem Ätzmittel, beispielsweise einem Hydracin in Wasser, ausgesetzt, das die <^100]>-Fläche des Siliziumkörpers anisotrop abträgt und <T'111 > - Ebenen im

90984Q/G5S3

Winkel von 54,7° bezüglich der Scheibenfläche festlegt. Das Ätzen wird fortgesetzt, bis ein Scheitelpunkt erreicht ist, so daß V-förmige Nuten 30 entstehen.

Nun werden die übrigbleibende Nitridschicht 32 und die Oxidschicht 31 abgeätzt, und das freigelegte Silizium wird gereinigt. Das Gate-Oxid 19 wird durch Aufwachsen erzeugt.

Wie in Fig.8e zu erkennen ist, wird auf der gesamten Scheibe eine Schicht 36 aus polykristallinem Silizium mit einer Dicke von etwa 0,3yum abgeschieden. Diese Polysiliziumschicht 36 wird gemustert, und der verbleibende Photoresist maskiert gewisse Bereiche des PoIysiliziums, so daß .die Leitungen 14 und 15» die Gate-Elektroden peripherer Transistoren und Verbindungen zu Kontakten und weiteren solchen Teilen der Schaltung auf dem Plättchen festgelegt werden. Die sich ergebende Struktur, die in Fig.8e dargestellt ist, enthält einen Teil der verbleibenden Polysiliziumschicht 36, die eine Gate-Elektrode 37 eines N-Kanal-MOS-Transistors, die Gate-Elektroden 11 in der Festspeichermatrix und die Leitung 14 bildet. Das dünne Gate-Oxid 19 unter der Gate-Elektrode 37 ist das Gate-Oxid des Transistors.

Wie in Fig.80 zu erkennen ist, wird beim nächsten Verfahrensschritt ein dünner Siliziumnitridüberzug 28 aufgebracht, der bei der Weiterverarbeitung dazu benötigt wird, ein unerwünschtes Ätzen zu verhindern.. Eine dicke Schicht 39 aus Siliziumoxid wird dann abgeschieden, damit die Metallebene von der Polysiliziumebene der Schaltungsverbindungen isoliert wird.

- 35 - . 23US

Die mehrlagige Oxidschicht 39 und die darunterliegende Nitridschicht 38 werden nun mittels eines Photoresistverfahrens gemustert, so daß die gesamte Fläche der Festspeichermatrix, eine Kontaktfläche 40 für einen Metall-Polysilizium-Kontakt und eine Kontaktfläche 41 für einen Metall-Silizium-Kontakt freigelegt werden. Die Metallkontakte und die Schaltungsverbindungen werden in der herkömmlichen Weise durch Aufbringung eines dünnen Aluminiumfilms über der gesamten Oberfläche der Scheibe und durch Musterung dieses Films durch eine Photoresist-Maskierungs- und Ätzfolge erzeugt. Dadurch bleibt ein Metallstreifen 42 zurück, der die Souree-Elektrode 43 des N-Kanal-Silizium-Gate-Transistors 44 mit der Kontaktfläche 4o an einem Ende der aus polykristallinem Silizium bestehenden X-Adressenleitung 14 verbindet, wie in Fig.8e dargestellt ist. .

Gemäß einem wichtigen Merkmal der Erfindung wird die Festspeichermatrix gemäß Fig.7c programmiert, indem zunächst über der gesamten Scheibe eine Schutzoxidschicht 21 angebracht wird, die dann unter Anwendung einer Photoreaist-Maskierungs-und Ätzfolge mit einer speziellen Maske, die den Festspeichercode festlegt, gemustert wird, wie im Zusammenhang mit den Figuren 1 bis 4 erläutert wurde.

Beschreibung des in den Figuren 9 bis 12 dargestellten Ausführungsbeispiels.

In den Figuren 9, 10 und 11a bis 11d ist ein Festspeicher dargestellt, der gemäß einem weiteren Äusführungsbeispiel der Erfindung programmiert ist. Die Matrix besteht aus einer großen Anzahl von Zellen 10, von denen nur vier

BAD ORIGINAL

dargestellt sind. Jede Zelle ist-ein MOS-Transistor mit einer Gate-Elektrode 11, einer Source-Elektrode 12 und einer Drain-Elektrode 13. Die Gate-Elektroden 11 sind Teile von Streifen 14 und 15 aus polykristallinem Silizium, die die X-Adressenleitungen der Matrix bilden. Die Source-Elektroden sind Teile von N -Diffusionszonen 16 und 17, die an Masse V_gs gelegt sind,, während die Drain-Elektroden Teile von N⁺-DIffusionszonen sind, die an aus Metall bestehende Y-Ausgangsieitungen 18 und 19 angeschlossen sind. Wie in den Figuren 1.oder 5 ist die Matrix auf einem Siliziumplättchen 20 gebildet, und sie enthält typischerweise 64 K oder mehr Zellen.

Die Zellenmatrix wird durch Implantieren von Bor durch die Polysiliziumstreifen 14 und 18 und das Gate-Oxid 21 so programmiert, daß die Schwellenspannung ausgewählter Zellen Ϊ0 auf einen Wert angehoben wird, der über dem Wert liegt, der durch die an die ausgewählte Adressenleitung 14, 15 usw. angelegte Spannung eingeschaltet wird. Bei dem dargestellten Beispiel mit vier Zellen sind die oben rechts liegende Zelle und die unten links liegende Zelle auf diese Weise implantiert; die anderen Zellen sind nicht implantiert. Das Ionenimplantat erzeugt implantierte Bereiche 22 in den Kanalzonen der ausgewählten Transistoren 10. Die Bereiche 22 sind stärker P-dotiert als das ursprüngliche Siliziumsubstrat 20.

Eine (nicht dargestellte) dicke Schutzoxidschicht bedeckt die Metallisierung, wobei in diese Schicht über den Kontaktflächen Öffnungen geätzt sind. Diese Schicht ist ein nichtthermisches Oxid, das gemäß den herkömmlichen MOS-

909840/0568

BAD ORIGINAL

■ 29U9197

Fertigungsverfahren bei einer niedrigen Temperatur aufgebracht wird.Üblicherweise bedeckt dieses Oxid bis auf die Kontaktflächen alle Flächenbereiche auf dem Plättchen.

Eine dicke Feldoxidschicht bedeckt Teile des Plättchens, die nicht von Transistoren oder diffundierten Schaltungsverbindungen besetzt sind, und unterhalb des dicken Feldoxids werden P⁺-Kanalbegrenzungen 25 gebildet. Zwischen den Polysiliziumstreifen 14, 15 und den Metallstreifen und 19 wird eine Zwischenlagen-Oxidschicht 26 gebildet.

Unter Bezugnahme auf die Figuren 12a bis 12d wird nun ein Prozeß ZUJ? Herstellung der Festspeichermatrix gemäß diesem Ausführungsbeispiel der Erfindung beschrieben. Die rechte Seite dieser Figuren entspricht der Schnittansicht von Fig.11a, während die linke Seite die Bildung eines N-Kanal-Silizium-Gate-Transistors in herkömmlicher Ausführung am Randbereich des Plättchens, d.h. nicht in der Zellenmatrix, zeigt. Die Scheibe wird oxidiert,damit über der gesamten Oberfläche eine Oxidschicht 31 erzeugt wird. Im Anschluß daran wird eine Siliziumnitridschicht 32 mit einer Dicke von etwa 0,1 ρ erzeugt. Auf. der gesamten Oberfläche wird eine Photoresistschicht angebracht. Eine Maske legt das gewünschte Muster der dicken Feldoxidschicht 24 und der P⁺-Kanalbegrenzungen 25 fest. Das Nitrid wird dann unter Verwendung eines Nitridätzmittels abgeätzt, wobei die freigelegten Teile der Nitridschicht 32 entfernt werden, während die Oxidschicht 31 zurückbleibt.

Unter Verwendung des Photoresists und des Nitrids als Maske werden mittels eines Ionenimplantierungsschritts 25» bei dem Boratome in die unmaskierten Bereiche 33 des Siliziums eingebracht werden, die Kanalbegrenzungen 25

Θ09840/0568

-38- 2309197

erzeugt.

Der nächste Schritt des Prozesses ist die Bildung des Feldoxids 24. Diese dicke Feldoxidschicht 24 wird gemäß Fig.12b durch Aufwachsen erzeugt. Diese Schicht erstreckt sich in die Siliziumoberfläche, da das Silizium bei seiner Oxidation aufgebraucht wird. Die verbleibenden Teile der Nitridschicht 32 bilden eine Oxidationsmaske. Die Dicke der Feldoxidschicht 24 beträgt etwa 1 um. Die mit Bor dotierten P -Zonen 33 diffundieren vor der Oxidationsfront tiefer in das Silizium. Die P⁺-Kanalbegrenzungen 25 liegen daher tiefer als die ursprünglichen Bereiche 33.

Nun werden die verbleibende Nitridschicht 32 und die verbleibende Oxidschicht 31 abgeätzt. Das Gate-Oxid 21 wird durch Aufwachsen mit einer Dicke von etwa 0,05 bis 0,08 um erzeugt.

Nach Fig.12c wird über der gesamten Scheibe eine Schicht aus polykristallinem Silizium mit einer Dicke von etwa 0,3/um gebildet. Dann wird diese Polysiliziumschicht 35 gemustert, wobei der zurückbleibende Photoresist die Gate-Bereiche des Polysiliziums und die Leitungen 14 und 15 sowie die Gate-Bereiche peripherer Transistoren und Schaltungsverbindungen sowie andere Teile der Schaltung auf dem Plättchen maskiert. Das nichtmaskierte Polysilizium wird abgeätzt, so daß die in Fig.12d dargestellte resultierende Struktur einen Teil der verbleibenden Polysiliziumschicht 35 enthält, die eine Gate-Elektrode 36 eines peripheren N-Kanal-MOS-Transistors, die Gate-Elektroden 11 in der Festspeiche rmatrix und die Leitung 14 bildet. Die dünne Oxidschicht 21 unter den Gate-Bereichen 36 ist das Gate-Oxid des Transistors. Die Masseleitungen 40 werden ebenso wie

9 09 840/05 68

die Source-Elektroden 12 und die' Drain-Elektroden 13 freigelegt.Die Scheibe wird dann einer herkömmlichen N •Diffusion unterzogen, bei der unter Verwendung des Gate-Oxids 21 und des Feldoxids als Diffusionsmaske die N -. Zonen erzeugt werden.

Durch Zersetzen von Siliziumwasserstoff, bei einer niedrigen Temperatur von etwa 400°C wird eine Schicht 26 aus Siliziumoxid abge ohieden. Diese Schicht isoliert die Metallebene von der .,_u«ne der Polysiliziumschicht 35 der Schaltungsverbindungen und der Gate-Elektroden; sie wird als Mehrlagenoxid bezeichnet. Die in mehreren Ebenen verlaufende Oxidschicht 26 wird nun mittels eines Photoresist— Vorgangs gemustert, bei dem die Kontaktfläche 39 für einen Metall-Silizium-Kontakt und eine Kontaktfläche für Metallkontakte und Schaltungsverbindungen im peripheren Bereich des Plättchens in den Eihgabepuffern, Decodierern, Leseverstärkern, Substratpumpen und dergleichen freigelegt werden.

Bis zu diesem Prozeßstadium sind alle Scheiben exakt gleich, da noch keine Programmierung in der Festspeichermatrix durchgeführt worden ist. Die Scheiben werden rou-"tinemässig bis zu diesem Stadium verarbeitet, ohne daB es erforderlich ist, eigene Lagerbestandskontrollen und Kennzeichnungen für Jedes Scheibenlos vorzunehmen. Ein Bestand an Scheiben, die bis zu diesem Stadium fertiggestellt sind, kann zur schnellen Erfüllung von Kunden auftragen nach Festspeichercodes bereitgehalten werden.

In diesem Stadium oder vorzugsweise vor der Aufbringung

©09 8 40/osee

des Mehrlagenoxids erfolgt die Programmierung durch Implantieren. Gemäß dem Hauptmerkmal dieses Ausführungsbeispiels der Erfindung wird die Festspeichermatrix programmiert, indem zunächst ein Photoresist aufgebracht wird, der dann unter Verwendung einer speziellen Maske belichtet wird, die den Festspeichercode festlegt. Nach der Entwicklung entsteht eine Öffnung 22 über jeder Zelle 10, deren Inhalt als Digitalwert "0" programmiert werden soll, während jede Zelle 10, deren Inhalt als Digitalwert "1" programmiert werden soll, bedeckt bleibt» In die Scheibe- wird dann Bor bei etwa 180 keV und einer

α -χ ο

Dosierung von etwa 10 ^ pro cm implantiert. Der Energiepegel und die Dosierung hängenvon der Dicke der Oxidschicht 21 und der aus Polysilizium bestehenden Gate-Elektroden 11 sowie von der gewünschten Schwellenwertänderung ab. Bei diesem Energiepegel durchdringt das Ionenimplantat das Polysilizium-Gate 11 und das Gate-Oxid 21, so daß in der,Kanalzone ein implantierter Bereich 22 entsteht. Dieses Implantat hebt die Schwellenspannung auf etwa 5 V an. Da das Bauelement bei einer Versorgungsspannung V_DÜ von 5V arbeitet, bewirkt der volle Digitalwert "1" nicht das Einschalten des Transistors. Die von dem Photoresist bedeckten Transistoren werden nicht implantiert, so daß sie die übliche Schwellenspannung von etwa 0,8 V beibehalten. Hier ist zu beachten, daß die Maskenausrichtung zur Erzeugung der Öffnungen 22' bei der Programmiermaske nicht kritisch ist. Die zu implantierende aktive Kanalzone ist bereits bei dem vorangehenden Prozeßschritt mit dem dünnen Gate-Oxid 21 festgelegt worden. Die implantierten Ionen werden

809840/0588

durch eine übliche Sinterung bei''450° C nach der Metallisierung aktiviert. Die Metallkontakte und die Schaltungsverbindungen werden in der üblichen Weise durch Aufbringen eines dünnen Aluminiumfilms auf der gesamten Oberfläche der Scheibe gebildet, der dann unter Anwendung einer Photoresist-Maskierungs- und Ätzfolge gemustert wird. Dadurch bleiben die Y-Leitungen bildende Metallstreifen 18 und 19 sowie ein Streifen 41 zurück, der die Source-Elektrode 42 des N-Kanal-Silizium-Gate-Transistors 43 mit einer Kontaktfläche an einem Ende der aus PoIysilizium bestehenden X-Adressenleitung 14 verbindet, wie Fig.12d zeigt.

Beschreibung des in den Figuren 15 bis 16 dargestellten Ausführungsbeispiels

In den Figuren 13, 14 und 15a bis 15d ist ein Festspeicher dargestellt, der gemäß einer weiteren Ausführungsform der Erfindung programmiert ist. Die Matrix besteht aus einer großen Anzahl von Zellen 10, von denen nur vier dargestellt sind. Jede Zelle ist ein MOS-Transistor mit einer Gate-Elektrode 11, einer Source-Elektrode 12 und einerDrain-Elektrode 13. Die Gate-Elektroden 11 sind Teile von X-Adressenleitungen 14 und 15 für die Matrix. Die Source-Elektroden sind Teile einer N⁺-Diffusionszone 16, die an Masse ν_σσ gelegt ist, während die Drain-llektroden

du

Teile von N -Diffusionszonen 17 und 18 sind, die die Y-Ausgangsleitungen bilden.Unter den Gate-Elektroden 11 liegt eine dünne Oxidschicht 19. Die Matrix ist auf einem Siliziumplättchen 20 gebildet und enthält typischerweise 64 κ oder mehr Zellen, wie oben bereits angegeben wurde. Es ist zwar eine V₃₃-Leitung 16 für zwei Y-Leitungen dargestellt, doch könnte die Matrix

9QS84Q/G56g

der Matrixtyp mit virtueller Masse sein, der in den USA-Patentschriften 3 934 233 und 4 021 781 beschrieben ist, bei dem eine Vgg-Leitung für jeweils 8 oder 16 Y-Leitungen benötigt wird. Als Alternative könnte die Matrix auch eine Matrix mit virtueller Masse sein, bei der keine speziell zugeordneten Masseleitungen benutzt werden, sondern eine Y-Le itung als Masseleitung in Abhängigkeit von der Y-Adresse ausgewählt wird.

Nach der Erfindung enthalten die X-Adressenleitungen 14 und 15 eine erste Schicht 21 aus polykristallinem Silizium und eine zweite Schicht 22 aus Aluminium. Über den Gate-Elektroden 11 werden längs der Streifen 23 in die Aluminiumschicht 22 Lücken geätzt. Die Zellenmatrix wird durch Implantieren von Borionen durch das polykristalline Silizium und das Gate-Oxid 19 programmiert, wobei der Schwellenwert ausgewählter Zellen 10auf einem Wert zurückbleibt, der über dem Wert liegt, der durch die an die ausgewählte Adressenleitung 14, 15 usw. angelegte Spannung eingeschaltet wird. In dem dargestellten Beispiel mit vier Zellen sind die obere rechte Zelle und die untere linke Zelle auf diese Weise implantiert, während die anderen Zellen nicht implantiert sind. Als Implantierungsmaske wird eine Photoresxstschicht benutzt, wobei in dieser Photoresistschicht über denZellen 10, die implantiert werden sollen, Öffnungen gebildet sind. Die implantierten Ionen erzeugen Implantierungsbereiche 24 in den Kanalzonen der ausgewählten Transistoren 10. Die Bereiche 24 sind stärker P-dotiert als das ursprüngliche Siliziumsubstrat 20. Ein dicker Feldoxidüberzug 25 bedeckt Teile des Plättchens, die nicht von den Gate-Elektroden der Transistoren besetzt sind.

θ 09840/0568

Unter Bezugnahme auf die Figuren 16a Ms 16c wird nun das Verfahren zur Herstellung der Festspeichermatrix gemäß diesem Ausführungsbeispiel der Erfindung beschrieben. Die Schnittansicht dieser Figuren entspricht der Schnittansicht von Fig.15a. Als Ausgangsmaterial wird eine P-leitende Scheibe aus monokristallinem Silizium mit einem spezifischen Widerstand von etwa 10 Ohm · cm benutzt. Nach einer Reinigung wird die Schelf oxidiert, so daß eine Oxidschicht 31 von etwa 0,2 ρ entsteht. Ein Photoresistüberzug legt das gewünschte Muster der Bereiche fest, die N-Diffusionsbereiche 16, 17 und 18 bilden sollen, wobei Bereiche 32 zurückbleiben, in denen die Oxidschicht 31 abgeätzt wird. Unter Verwendung der zurückbleibenden Oxidschicht 31 als Maske wird das Silizium.nun einem Diffusionsschritt unterzogen, damit die N⁺-Zonen 16, 17 und 18 entstehen, wobei As oder P-Atome in nichtmaskierte Bereiche 32 des Siliziums unter Anwendung herkömmlicher Implantierungs- oder Diffusionsverfahren eingebracht werden.

Wie Fig.i6b zeigt, ist der nächste Prozeßschritt die Bildung einer dicken Feldöxidschicht 25 mit einer Dicke von etwa 1 um.

Unter Verwendung einer weiteren Photoresistmaske wird die Scheibe erneut einem Ätzmittel ausgesetzt, das diejenigen durch Löcher in dem Photoresist freiliegenden Teile der Feldoxidschicht 25 entfernt, so daß das blanke Silizium in den Gate-Bereichen freigelegt wird; das freigelegte Silizium wird dann gereinigt. Im Anschluß daran wird durch thermische Oxidation das Gate-Oxid 19 mit einer Dicke von etwa 0,08 ,um durch Aufwachsen erzeugt. Das dünne Oxid überlappt die N⁺-Ieitenden Source-und Drain-

809840/0F-68

Zonen 12 bzw. 13 um einen solchen* Betrag ,der sicherstellt, daß keine Lücke zwischen der Source-JSlektrode oder der Drain-Elektrode und dem Kanal im Falle einer Fehlausrichtung der Masken bei der Fertigung auftritt.

Wie Fig.i6c zeigt, wird eine polykristalline Siliziumschicht mit einer Dicke von etwa 0,4 ,um aufgebracht. Diese Schicht wird unter Anwendung einer herkömmlichen N⁺-DIffusion mit Phosphor dotiert, so daß sie stark leitend wird. Vor der Musterung des Polysiliziums wird dann auf der Oberfläche der Scheibe eine Aluminiumschicht gebildet, die dann zusammen ,Ait dem Polysilizium unter Verwendung einer Photoresistmaske gemustert wird. Zunächst wird dann ein Ätzmittel angewendet, das das Aluminium entfernt, worauf ein Ätzmittel zur Entfernung des Polysiliziums, nicht jedoch des Siliziumoxids angewendet wird. Auf diese Weise ergibt sich eine Selbstausrichtung der Ränder des Polysiliziums und des Metalls längs der Streifen 14 und 15, so daß im Fertigungsprozeß ein eigener Ausrichtschritt vermieden wird. Im Anschluß daran wird ein zweiter Metallmusterschritt durchgeführt, bei dem eine neue Photoresistmaske benutzt wird, die vertikale Streifen 23 freilegt, so daß das Metall über den Gate-Elektroden 11 abgeätzt werden kann.

Bis zu diesem Prozeßstadiun sind alle Scheiben genau gleich, da noch keine Programmierung in der Festspeichermatrix durchgeführt worden ist.

Gemäß dem Hauptmerkmal dieses Ausführungsbeispiels der Erfindung wird die F.estspeichermatrix programmiert, indem zunächst eine Photoresistschicht als spezielle Maske

909840/0568

2903137

aufgebracht wird, die den Festspeichercode festlegt. In der Photoresistschicht wird über jeder Zelle 10, deren Inhalt als Digitalwert "0" programmiert werden, soll, eine Öffnung gebildet, während über jeder Zelle 1.0, deren Inhalt als Digitalwert "1" programmiert werden soll, bedeckt bleibt. Die Scheibe wird dann mit Bor mit einem Energxepegel von 150 keV und einer Dosierung

13 2

von etwa 10 pro cm mit Bor implantiert. Der Energxepegel und die Dosierung hängen von der Dicke der Oxidschicht 19 und der aus Polysilizium bestehenden Gate-Elektroden 11 sowie von der gewünschten Schwellenwertänderung ab. Bei diesem Energxepegel durchdringt das Ionenimplantat die Gate-Elektrode 11 und das Gate-Oxid 19, so daß ein implantierter Bereich 24 in der Kanalzone entsteht. Dieses Implantat hebt die Schwellenspannung auf einen Wert an, der positiver als etwa +5V ist. Da das Bauelement bei einer Versorgungsspannung V von +5V arbeitet, wird der Transistor durch einen

DD
vollen Digitalwert "1" nicht eingeschaltet. Die von dem Photoresist bedeckten Transistoren werden nicht implantiert, so daß sie auf dem üblichen Schwellenspannungswert von etwa +0,8V verbleiben. Dabei ist wichtig, daß die Maskenausrichtung zur Erzeugung der Öffnungen im Photoresist bei der Programmiermaske nicht kritisch ist. Die zu implantierende aktive Kanalzone Ist bereits beim vorhergehenden Prozeßschritt mit dem dünnen Gateoxidschritt 19 festgelegt worden»

Im Betrieb wählt die X-Adresse eine der Leitungen 14 oder 15 oder eine andere der 256 solcher Leitungen In einem 64 K-Festspeicher aus; diese ausgewählte Leitung wird

03 840/056 8

2809197

auf dem Digitalwert "1" oder auf etwa +5V gehalten. Die übrigen Leitungen werden auf dem Massewert V₃₃ oder auf dem Digitalwert "0" gehalten. Die Y-Adresse wählt eine der 256 Leitungen, beispielsweise eine Leitung. 17 oder 18, aus; diese Leitung wird über den Y-Decodierer mit dem Ausgang verbunden. In einem dynamischen Festspeicher werden die Y-Leitungen vor einem Zugriff szyklus vorgeladen, so daß sich die ausgewählte Leitung in Abhängigkeit davon, ob das ausgewählte Bit an der Überkreuzungsstelle der adressierten X- und Y-Leitungen auf "1" oder ^ir0" programmiert ist, bedingt entlädt.

Hierbei ist wichtig, daß im Vergleich zu herkömmlichen Silizium-Gate-Prozessen eine relativ kleine Anzahl von Masken benötigt wird und daß die Zellenanordnung ähnlich, jedoch kompakter als in herkömmlichen Festspeichern ist. Aus diesem Grund werden P-Kanal-Festspeicher in großem Umfang dort angewendet, wo niedrige Kosten wichtiger als eine hohe Arbeitsgeschwindigkeit sind,also beispielsweise in Rechnern, elektronischen Spielen und anderen Konsumprodukten. Beim herkömmlichen P-Kanal-ROM-Prozeß ist die den Code festlegende Programmiermaske die zweite Maske, die die im Oxid 25 von Fig.16b zu ätzenden Löcher festlegt. Dies ergibt lange Zykluszeiten von der Festlegung des Codes bis zur Auslieferungszeit der fertigen Bauelemente. Vom Standpunkt der Kosteneffektivität aus ist die Herstellung einer geringen Anzahl von Prototypen zum Prüfen des Programms eines neuen Systems bei der Entwicklung praktisch undurchführbar.

Ein anderes Verfahren zum Mustern des Polysiliziums des Metalls besteht darin, zwei getrennte Masken zu verwenden,

909840/0 568

29Ü9197

nämlich eine zur Festlegung und Ätzung des Metalls und, nach dem Abätzen des freigelegten Folysiliziums, eine weitere Maske zum Entfernen des Metalls über den Gate-Elektroden 11 der Zellen 10« Eine weitere Alternative besteht darin, eine Metallmaske zur Festlegung des Metallmusters im Peripheriebereich (d.Ji. in den Decodierern und in den Eingabe/Ausgabe-Schaltungen um die Zellenmatrix) zu verwenden und die gesamte Metallschicht 22 in der Mat- χ der Zellen 10 zu entfernen; darauf folgt das Mustern des Polysiliziums 21 unter Verwendung einer eigenen Polysiliziummaske.

Die bei der Fertigung von MOS-Bauelementen üblicherweise zuletzt benutzte Maske ist die Schutzüberzugsmaske, mit der Öffnungen in einer Schutzglasur erzeugt werden, die Kontaktflächen freilegen. Das Programmieren kann unter Verwendung dieser Maske erfolgen, indem der geschilderte Prozeß geringfügig abgewandelt wird. Nach dem Mustern der Schicht 21 und der Metallschicht 22 wird der Schutzüberzug auf der gesamten Scheibe angebracht. Im Anschluß daran wird eine photoresistschicht aufgetragen und mit UV-Licht durch eine Maske belichtet, die über den Kontaktflächen und über den auf den Digitalwert ¹¹O" zu programmierenden Zellenöffnungen festliegt; nach der Entwicklung des Photoresists und des Abätzens des Photoresistüberzugs wird die Scheibe einer Borimplantierung unterzogen, bei der der Photoresist und der Schutzüberzug als Implantierungsmaske benutzt werden. Es können auch zwei Masken benutzt werden, nämlich eine zur Festlegung des Programmcodes im Photoresist und nach der Implantierung eine weitere zur Entfernung des Überzugs von den Kontaktflächen.

909840/0568

Bei typischen P-Kanal-Metall-GaW-Prozessen ist eine weitere Prozeßänderung erforderlich. Dies ist deshalb der Fall, weil es zweckmässig ist, daß Bor durch PoIysilizium zum Programmieren eines Festspeichers zu implantieren, wobei normalerweise optimale Bedingungen zum Implantieren von Phosphor durch.Polysilizium nicht vorhanden sind, weil auf Grund des kleineren Projektionsbereichs eine höhere Ionenenergie erforderlich ist, als in der Praxis durchführbar ist. In einem sonstigen P-Kanal-Prozeß wird Phosphor vorzugsweise über der gesamten Festspeichermatrix unmittelbar nach dem Aufwachsen des Gate-Oxids 19 implantiert (siehe Fig.i6b), damit die Schwellenspannungen aller Festspeicherzellen auf einen hohen Wert, d.h. zur Speicherung des Digitalwerts "0" verschoben werden. Das Programmieren der Festspeichermatrix durch selektives Implantieren von Bor durch das Polysilizium in den Bereichen 24 bewirkt eine Absenkung der Schwellenspannungen'ausgewählter Zellen für die Speicherung des Digitalwerts "1".

Beschreibung des in den Figuren 17 bis 20 dargestellten Ausführungsbeispiels

In den Figuren 17, 18 und 19a bis 19d ist ein Festspeicher dargestellt, bei dem die doppellagigen benachbarten Leiter gemäß diesem Merkmal der Erfindung angewendet sind. Dieses Merkmal kann auch bei den oben beschriebenen Ausführungsbeispielen oder auch bei anderen Bauelementen angewendet werden. Die Matrix besteht aus einer großen Anzahl von Zellen 10 und jede Zelle ist ein MOS-Transistor mit einer Gate-Elektrode 11, einer Source-Elektrode 12 und einer Drain-Elektrode 13. Die

$09840/0568'

2309197

Gate-Elektroden 11 sind Teile einwechselnder erster und zweiter Lagen aus Polysiliziumstreifen 14 und 15, die die X-Adressenleitungen der Matrix sind. Die Source- und Drain-Elektroden sind Teile von N -Diffusionszonen 16, 17 und 18, die die Y-Ausgangs- und Masseleitungen sind. Die auf einem Siliziumplättchen 20 gebildete Matrix enthält typischerweise 64 K oder mehr Zellen. Es sind zwar keine Masseleitungen (V_ss~Leitungen) dargestellt, doch ist die Matrix vorzugsweise eine Matrix des Typs mit virtueller Masse, wie sie in den USA-Patentschriften 3 934 233 oder 4 021 781 beschrieben ist; in diesem Fall würde eine Masseleitung für jeweils 8 oder 16 Y-Leitungen benötigt. Als Alternative kann die Matrix auch eine Matrix des Typs mit virtueller Masse sein, bei der keine speziell zugewiesenen Masseleitungen benutzt werden, sondern eine an eine ausgewählte Zelle angrenzende Y-Leitung als Masseleitung abhängig von der Y-Adresse ausgewählt wird. Die Y-Leitung auf der anderen Seite der ausgewählten Zelle ist die Y-Ausgangsleitung, was vom Y-Decodierer festgelegt wird.

Die Zellenmatrix kann mit Hilfe eines Borimplantats entweder durch die Polysiliziumstreifen 14 und 15 und das Gate-Oxid 19 oder vor der Aufbringung des PoIysiliziums, wie oben angegeben wurde, programmiert werden, damit die Schwellenspannung ausgewählter Zellen 10 auf einen Wert angehoben wird, der über dem Wert liegt, der von der an die ausgewählte Adreseenleitung 14, 15 usw. angelegten Spannung eingeschaltet wird. Als Implantierungsmaske kann eine dicke Schutzoxidschicht 21 benutzt werden, in die über den zu implantierenden Zellen 10 Öffnungen 22 geätzt sind. Das Ionenimplantat erzeugt implantierte Bereiche 23 in den Kanalzonen der ausgewählten

009840/056«

2303197

Transistoren 10. Die Bereiche 23 sind stärker P-dotiert als das ursprüngliche Siliziumsubstrat 20.

Eine dicke Feldoxidschicht 24 bedeckt Teile des Plättchens, die nicht von den Transistoren oder von diffundierten Schaltungsverbindungen bedeckt sind; unter dem gesamten dicken Feldoxid werden P -Kanalbegrenzungen 25 gebildet. Eine dünnere Feldoxidschicht 26 bedeckt die N⁺-DIffusionsbereiche 16, 17 und 18. In der Zellenmatrix werden keine Metallleitungen benutzt; solche Metalleitungen werden nur in den peripheren Bereichen angewendet.

Die Polysiliziumstreifen 14 und 15 werden in zwei getrennten Abscheidungsvorgängen aufgebracht. Der Streifen 15 und weitere Streifen 15' usw., die jeweils abwechselnde X-Adressenleitungen in der Matrix, also insgesamt 128 Leitungen in einer 256x256-oder 64K-Matrix bilden,· sind Polysiliziumstreifen in einer ersten Ebene. Mit dem Polysiliziumstreifen der ersten Ebene sind die Streifen 14, 14' und alle übrigen 128X-Leitungen verschachtelt, die aus Polysilizium in einer zweiten Ebene bestehen, das nach dem Mustern des Polysiliziums in der ersten Ebene aufgebracht und gemustert wird. Bisher wurden alle X-Leitungen gleichzeitig aufgebracht und gemustert. Auf Grund optischer und chemischer Fertigungseinschränkungen ist der minimale Abstand zwischen benachbarten Leitungen üblicherweise genau so groß wie die Breite der Leitungen. Wenn also die Entwurfsregeln eine minimale Breite der Polysiliziumstreifen von 5/um vorschreiben, dann beträgt der minimale Abstand zwischen zwei benachbarten Polysiliziumleitungen ebenfalls 5 /um; ein engerer Abstand ergäbe

909840/0 5 6«

2909137

optische Auflösungsschwierigkeiten, ausgefranste Ränder, beim photolithographischen Prozeßschritt sowie ein Hinterätzen und andere prozeßbezogene Probleme beim Entwickeln und beim Vorzugsätzen einschließlich von Kurzschlüssen zwischen Leitungen, die so nahe beieinanderliegen, daß sich beim Ätzen Brücken bilden. Im Gegensatz dazu können bei der Anwendung des hier beschriebenen Merkmals.die zwei benachbarten Leitungen 14 und so eng ν Ie nötig sogar mit Berührung oder Überlappung beieinander liegen, wie Fig.19e zeigt, ohne daß solche Probleme auftreten, weil während jedes der getrennten photolithographischen Fertigungsschritte die am engsten beieinanderliegenden Leitungen in großem Abstand voneinander liegen. Eine thermische Oxidschicht 27 isoliert die zwei Polysiliziumebenen voneinander, und sie wirkt auch als ein Ätzschutzüberzug beim Mustern des Polysiliziums der zweiten Ebene.

Unter Bezugnahme auf die Figuren 20a bis 2Oe wird nun ein Prozeß zur Herstellung dieser Ausführungsform der Festspeichermatrix beschrieben.-Die rechte Seite dieser Figuren entspricht der Schnittansicht von Fig.19a, während die linke Seite die Bildung eines N-Kanal-Silizium-Gate-Transistors in herkömmlicher Form am Umfang des Chips, d.h. nicht in der Zellenmatrix, zeigt. Nach einer Reinigung wird die Scheibe 20 oxidiert, damit eine Oxidschicht 31 entstehtj anschliessend wird eine Schicht 32 aus Siliziumnitrid mit einer Dicke von etwa 0,1 um gebildet, worai f über der gesamten Scheibenoberfläche ein Photoresistüberzug angebracht wird, damit das gewünschte Muster des dicken Feldoxids

809840/056

BAD ORSGIMAL

-52- 2909137

und der P⁺-Kanalbegrenzungen 25 festgelegt wird.

Unter Verwendung des Photoresists und des verbleibenden Nitrids als Maske wird die Scheibe einer Ionenimplantation zur Erzeugung der Kanalbegrenzungen 25 unterzogen. In die unmaskierten Bereiche 33 des Siliziums werden Boratome mit einem Energiep.egel von 150 keV und einer Dosierung

13 2
von etwa 10 pro cm eingebracht.

Der nächste Prozeßschritt ist die Bildung des dicken Feldoxids 24 durch Aufwachsen, wie in Fig.20b dargestellt ist. Die übrigen Teile der Nitridschicht 32 wirken als Oxidationsmaske. Die Dicke der Feldoxidschicht 24 beträgt etwa.0,6 um, wobei die Hälfte über der ursprünglichen Oberfläche und die andere Hälfte unter dieser ursprünglichen Oberfläche liegt. Die mit Bor dotierten P Bereiche 33 werden teilweise aufgebraucht, doch diffundieren sie vor der Oxidationsfront auch tiefer in das Silizium. Es werden dann P -Kanalbegrenzungen 25 gebildet, die wesentlich tiefer als die ursprünglichen Bereiche 33 liegen.

Die scheibe wird nun mit einem Photresist überzogen und belichtet, damit die Source-Bereiche 12 und die Drain-Bereiche 13 sowie die Leitungen 16, 17 und 18 entstehen, die einer N⁺-Diffusion unterzogen werden müssen. Ein Nitridätzmittel entfernt die Teile der Nitridschicht 32, die durch Löcher im Photoresist freigelegt sind. Die Teile der Oxidschicht 31, die nach dem Entfernen des Nitrids freiliegen, werden dann zur Freilegung der Siliziumoberfläche abgeätzt. Eine Phosphordiffusion erzeugt die N⁺-Bereiche 34, die dann die Source-Zonen, die Drain-Zonen usw.werden.

909840/0568

230819?

Anstelle einer Diffusion können diese N -Bereiche 34 auch durch Implantieren von Ionen gebildet werden, wobei in diesem Fall die Oxidschicht 31 an ihrer Stelle gelassen wird, und vor der anschließenden Oxidation ein neuer Behandlungsschritt durchgeführt wird.

Gemäß Fig.20c wird mit Hilfe eines zweiten Feldoxidationsschritts das Feldoxid 26 mit einer Dicke von etwa 0,5 jum erzeugt. Während dieser Oxidation wachsen die Flächen des Feldoxids 24 zu einer größeren Dicke von etwa 1 um an.

Die N -Bereiche 34 diffundieren vor der Oxidationsfront tiefer in das Silizium, damit die stark dotierten Bereiche 12, 13, 16, 17 und 18 entstehen.

Nun werden die übriggebliebene Nitridschicht 32 und das Oxid 31 durch Ätzen entfernt, und das freigelegte Silizium wird gereinigt,, Das Gate-Oxid 19 wird mittels einer thermischen Oxidation durch Aufwachsen mit einer Dicke von etwa 0,05 bis 0,08 um erzeugt.

Wie Fig.20c zeigt, wird über der gesamten Scheibe eine erste Schicht aus polykristallinem Silizium in einem Reaktor unter Anwendung herkömmlicher Verfahren angebracht.Bei der Programmierung durchdringt ein Ionenimplantat diese Polysiliziumschicht, so daß die Dicke nur etwa 0,3 Mm beträgt. Diese Polysiliziumschicht wird mittels einer N⁺-DIffusion mit Phosphor dotiert, damit sie stark leitend wird. Die polysiliziumschicht wird dann durch Aufbringen einer Photoresistschicht gemustert, mit ultraviolettem Licht durch eine zu diesem Zweck vorbereitete Maske belichtet und entwickelt,

909840/0 5 68

worauf der Photoresist und das freigelegte Oxid abgeätzt werden. Der zurückbleibende Photoresist maskiert gewisse Bereiche des Polysiliziums zur Bildung abwechselnder V/ortleitungen 15, 15'» usw. Das unmaskierte Polysilizium wird abgeätzt; diese resultierende Struktur ist in Fig.20c dargestellt.

Gemäß dem besonderen Merkmal dieser Ausführungsform werden die Leitungen 14, 14' usw. in einem eigenen Polysilizium-Vorgang und nicht mit dem gleichen Vorgang aufgebracht, mit dem die Leitungen 15, 15' usw. gebildet werden. Auf dem Polysilizium der ersten Ebene wird zunächst eine Oxidschicht 27 thermisch aufgebracht, wie Fig.2Od zeigt, indem die Scheibe Dampf oder einer Sauerstoffatmosphäre bei etwa 900⁰C für eine Dauer von etwa einer halben Stunde ausgesetzt wird, wobei ein Überzug 20 mit einer Dicke von etwa 0,1 ρ entsteht. Dieser Überzug wirkt als Isolator für den Fall, daß sich das Polysilizium der ersten Ebene und das Polysilizium der zweiten Ebene überlappen; ferner wirkt der Überzug als Ätzbarriere beim Mustern des Polysiliziums der zweiten Ebene. Dieses thermische Oxid wird auf dem Silizium durch Aufwachsen an den Positionen der peripheren Transistoren, beispielsweise des Transistors 37, erzeugt, wobei es als Gate-Oxid 38 wirkt. Das Polysilizium der zweiten Ebene wird unter Anwendung herkömmlicher Verfahren zur Erzeugung einer Schicht von etwa 0,3 lom aufgebracht, die die gesamte Scheibe bedeckt. Diese Schicht wird dann unter Anwendung eines Photoresists zur Bildung der Leitungen 14, 14' usw. und der Gate-Elektrode 39 des Transistors 37 sowie weiterer Transistoren und Schaltungsverbindungen in der peripheren Schaltung gemustert.

90984 0/0 563

- 55 -. 290319?

Der dünne thermische Oxidüberzug 27 wird dann über den peripheren Transistor zur Bildung der Gate-Elektroden entfernt, wobei das Polysilizium der zweiten Ebene als Ätzmaske benutzt wird, so daß sich eine Selbstausrichtung ergibt. Die Scheibe wird dann einem herkömmlichen N -Diffusionsvorgang unterzogen, damit die N⁺-Source-Zonen 40 und die N⁺-Drain-Zonen 41 des Transistors 37 sowie anderer peripherer Transistoren entstehen. Gleichzeitig -itχ d das "die Leitungen 14, 14' und die Gate-Elektrode 39 enthaltende Polysilizium der zweiten Ebene stark dotiert, damit es leitend wird.

Durch Zersetzen von Siliziumwasserstoff bei einer niedrigen Temperatur von etwa 400⁰C wird eine dicke Siliziumoxidschicht 42 erzeugt. Diese Schicht 42 isoliert die Metallebene von der Ebene des Polysiliziums der Schaltungeverbindungen; sie wird als Mehrlagen-Oxidschicht bezeichnet. Die Mehrlagen-Oxidschicht wird nun mittels eines Photoresistvorgangs gemustert, wobei die gesamte Fläche der Festspeichermatrix und eine Kontaktfläche für einen Metall-PolySiliziumkontakt sowie eine Kontaktfläche 44 für einen Metall-Silizium-Kontakt freigelegt werden. Die Metallkontakte und die Schaltungsverbindungen werden in der üblichen Weise durch Aufbringen eines dünnen Aluminiumfilms über der gesamten Oberfläche der Scheibe gebildet, worauf der Film mittels einer Photoresist-Maskierungsund Ätzfolge gemustert wird. Dadurch bleibt ein Metallstreifen 45 zurück, der die Source-Elektrode 40 des N-Kanal-Silizium-Gate-Transistors 37 mit der Kontaktfläche 43 beispielsweise an einer der aus Polysilizium bestehenden X-Adressenleitungen 14 verbindet.

909840/OHS8

2909187

Gemäß einem Ausführungsbeispiel der Erfindung wird die Festspeichermatrix programmiert, indem zunächst die Schutzoxidschicht 21 über der gesamten Scheibe angebracht wird und dann diese Schicht mittels einer Photoresist-Maskierungs- und Ätzfolge unter Anwendung einer speziellen Maske, die den Festspeichercode festlegt, gemustert wird. Über jeder Zelle 10, die zur Speicherung des Digitalwerts "0" programmiert werden soll, wird eine Öffnung 22 gebildet, während jede Zelle, die zur Speicherung des Digitalwerts "1" programmiert werden soll, bedeckt bleibt. Die Scheibe wird dann einer Borimplantierung bei etwa 18<
unterzogen.

bei etwa 180 keV mit einer Dosierung von etwa 10 pro cm

Das dieser Ausführungsform zugrundeliegende Konzept könnte auch für Metalleitungen anstelle der Polysiliziumleitungen angewendet werden, indem anstelle des thermischen Siliziumoxids 27 als Isolierüberzug Aluminiumoxid verwendet wird. Das Aluminiumoxid kann durch anodische Oxidation erzeugt werden. Außerdem kann dfeses Konzept für andere Bauelemente, beispielsweise für Schreib/ Lese-Speichermatrizen, für ladungsgekoppelte Bauelemente und dergleichen angewendet werden.

Beschreibung des in den Figuren 21 bis 24 dargestellten Ausführungsbeispiels

In den Figuren 21, 22 und 23a bis 23d ist ein Festspeicher dargestellt, der gemäß einer weiteren Ausführunsform der Erfindung programmiert ist. Jede Zelle 10 ist ein potentieller MOS-Transistor mit einer Gate-Elektrode 11, (oder ohne Gate-Elektrode), einer Source-Elektrode 12 und einer Drain-

909840/0568

23Ü919?

Elektrode 13. Die Gate-Elektroden 11 sind Teile von Metallstreifen 14 und 15, die die X-Adressenleitungen der Matrix sind. Die Source-Elektroden sind Teile von N -Diffusionszonen 16, die an Masse V_ss gelegt sind, während die Drain-Elektroden Teile von N⁺-Diffusionszonen 17 und 18 sind, die Y-Ausgangsleitungen sind. Die-auf einem Siliziumplättchen 20 gebildete Matrix enthält typischervreise 64 K oder mehr Zellen. Es ist zwar eine Masseleitung 16 für zwei Y-Leitungen dargestellt, doch könnte die Matrix auch eine Matrix des Typs mit virtueller Masse sein.

Die Zellenmatrix wird dadurch programmiert, daß die Metallstreifen 14 und 15 zur Festlegung von Gate-Elektroden 11 gemustert werden, die das Gate-Oxid 19 ausgewählter Zellen 10 bedecken, so daß diese Zellen von der Spannung an den ausgewählten Adressenleitungen 14, 15 usw. eingeschaltet werden. In dem dargestellten Beispiel mit vier Zellen sind die oben links liegendeZelle und die unten rechts liegende Zelle mit Gate-Elektroden 11 versehen, während die anderen Zellen keine Gate-Elektroden aufweisen. Die Bereiche 22, in denen das Gate-Oxid freiliegt, d.h. an nichtausgewählten Zellen, könnten auf Grund einer Ladungsausbreitung Probleme auftreten, die zum Einschalten dieser Transistoren führen könnten. Durch Implantieren von Ionen werden implantierte Bereiche 23 In den Kanalzonen der nicht ausgewählten Transistoren 10 erzeugt. Die Bereiche 23 sind stärker P-dotiert als das ursprüngliche Siliziumsubstrat 20, so daß derSchwellenwert wesentlich höher liegt und eine Verschlechterung auf Grund einer Ladungsausbreitung vermieden wird.

809840/0568

Eine dicke Feldoxidschicht 24 bedeckt die Teile des Plättchens, die nicht von den Transistoren oder von diffundierten Schaltungsverbindungen besetzt sind; unter dem gesamten dicken Feldoxid sind P⁺-Kanalbegrenzungen 25 gebildet. Eine dünne Feldoxidsdiicht 26 bedeckt die N⁺-Diffusionszonen 16, 17, 18. In der Zellenmatrix werden keine Polysiliziumleitungen benutzt; solche Leitungen werden nur in den peripheren Bereichen angewendet.

In den Figuren 24a bis 24g ist ein Prozeß zur Herstellung der Festspeichermatrix dargestellt. Die linke Seite dieser Figuren zeigt die Bildung eines N⁺- Kanal-Silizium-Gate-Transistors in herkömmlicher Form im Umfangsbereich des Plättchens, d.h. nicht in der Zellenmatrix. Die Scheibe 20 wird zur Erzeugung einer Oxidschicht 31 oxidiert, und über der gesamten Scheibe wird eine Schicht 32 aus Siliziumnitrid gebildet. Auf die Scheibe wird dann ein Photoresist aufgebracht und durch eine Maske belichtet, die das gewünschte Muster der dicken Feldoxidschicht 24 und der P⁺-Kanalbegrenzungen 25 festlegt. Der Photoresist wird entwickelt, und das Nitrid wird abgeätzt, so daß die ,freigelegten Teile der Nitridschicht 32 entfernt werden, während die Oxidschicht 31 zurückble ibt.

Unter Verwendung des Photoresists und des Nitrids als Maske werden nun in die Scheibe zur Erzeugung der Bereiche 33 Borionen bei 150 keV mit einer Dosierung

13 2
von etwa 10 pro cm implantiert. Diese Bereiche 33 sind in der gleichen Form im fertigen Bauelement nicht vorhanden, da ein Teil dieses Bereichs der Scheibe beim FeldoxidationsVorgang aufgebraucht worden ist.

809840/0 5

23ÜS197

Durch Aufwachsen wird gemäß Fig»24b eine dicke Feldoxidschicht 24 erzeugt. Diese Schicht erstreckt sich in die Siliziumoberfläche, da das Silizium bei seiner Oxidation verbraucht wird. Die zurückbleibenden Teile der Nitridschicht 32 wirken als Oxidationsmaske. Die Dicke dieser Feldoxidschicht 24 beträgt etwa 0,6 um. Die durch Implantieren gebildeten, mit Bor dotieren P -Bereiche 33 diffundieren vor der Oxidationsfront t .efer in das Silizium. Die P -Kanalbegrenzungen 25 werden daher tiefer als die ursprünglichen Bereiche gebildet.

Eine weitere Photoresistschicht legt die Source-" Bereiche 12, die Drain-Bereiche 13 und die Leitungen 16, 17 und 18 fest, die einer N⁺-Diffusion unterzogen werden sollen. Ein Nitridätzmittel entfernt die Teile der nun durch die Löcher im Photoresist freiliegenden Nitridschicht 32. Die Teile der Oxidschicht/31 werden zur Freilegung des blanken Siliziums abgeätzt. Eine Implantierung oder Diffusion von Phosphor oder Arsen erzeugt die N -Bereiche 34, die dann die Source-Elektroden, die Drain-Elektroden usw. werden.

Nach Fig.24c wird in einem zweiten Feldoxidationsschritt die gesamte Scheibenoberfläche oxidiert, die nicht von den zurückbleibenden Teilen der Nitridschicht 32 bedeckt ist,- so daß das Feldoxid 26 mit einer Dicke von etwa 0,5 wm entsteht. Während dieser Oxidation wachsen die Feldoxidflächen 24 zu einer größeren Dicke von etwa 1 /um. Die N⁺-Bereiche 34 werden teilweise aufgebraucht, doch diffundieren sie vor der Oxidationsfront auch tiefer in das Silizium, so daß die stark dotierten Bereiche 12, 13, 16, 17 und 18 entstehen.

903.8407056*

Nun wird die verbliebene Nitridschicht 32 entfernt, und das Oxid 31 wird abgeätzt; das freigelegte Silizium wird gereinigt. Das Gate-Oxid 19 wird durch thermische Oxidation mit einer Dicke von etwa 0,08 um aufgebracht.

Über der gesamten Scheibe wird eine Schicht aus polykristallinem Silizium mit einer Dicke von etwa 0,5yum erzeugt. Die Polysiliziumschicht wird unter Verwendung eines Photoresists gemustert, damit die Gate-Elektroden·'per ipherer Silizium-Gate-Transistoren, Verbindungsleitungen zu Kontakten und zu anderen solchen Teilen der Schaltung auf dem Plättchen festgelegt werden. Die sich ergebende Struktur, die in Fig.24d dargestellt ist, enthält einen Teil der verbliebenen Polysiliziumschicht, die eine Gate-Elektrode 36 eines N-Kanal-MOS-Transistors sowie weitere Schaltungsverbindungen und Gate-Elektroden ergibt, die nicht dargestellt sind. Das dünne Oxid 19 unterhalb der Gate-Elektrode 36 ist das Gate-Oxid des Transistors.

Wie in Fig.24e zu erkennen ist, wird beim nächsten Prozeßschritt ein dünner Siliziumnitridüberzug 37 aufgebracht. Dieser Überzug wird bei der anschliessenden Fertigung benötigt, um ein unerwünschtes Ätzen zu verhindern. Eine dicke Schicht 38 aus Siliziumoxid wird aufgebracht, damit die Metallebene von der Polysiliziumebene der Schaltungsverbindungen isoliert wird.

909840/0 5

- ei - 29Ö9197

Die Mehrlagen-Oxidschicht 38 und die darunterliegende Nitridschicht 37 werden unter Anwendung eines Photoresists gemustert, wobei die gesamte Fläche der Festspeichermatrix und eine Kontaktfläche 39 für einen Metall-Silizium-Kontakt freigelegt werden.

Die Metallkontakte und die Schaltungsverbindungen sov/ie die Metall-Gate-Elektroden und die Adressenleitungen der Festspeichermatrix werden nun in herkömmlicher Weise durch Aufbringen eines dünnen Aluminium-Films 40 auf der gesamten Scheibenoberfläche gebildet. Bis zu diesemProzeβstadium sind alle Scheiben genau gleich, da keine Programmierung in der Festspeichermatrix durchgeführt worden ist.

Gemäß dem Hauptmerkmal dieser ÄusfUhrungsform der Erfindung wird die Festspeichermatrix programmiert, indem der Metallfilm 4o mittels einer Photoresistmaskierungs-und Ätzfolge unter Anwendung einer speziellen Maske, die den Festspeichercode festlegt, gemustert wird. Über jeder Zelle 10, deren Inhalt auf den Digitalwert "0" programmiert werden soll, wird eine Öffnung zur Freilegung des Gate-Oxids erzeugt, während jede Zelle 10, deren Inhalt auf den Digitalwert "1" programmiert werden soll, von dem Metallfilm bedeckt gelassen wird, damit eine Gate-Elektrode 11 für den Transistor entsteht. In die Scheibe wird dann Bor bei etwa 50 keV mit einer Do-

13 2

sierung von etwa 10 pro cm implantiert. Der Energiepegel und die Dosierung hängen von der Dicke der Oxidschicht 19 und von der gewünschten Schwellenwertänderung ab. Bei diesem Energiepegel durchdringt das Ionenimplantat das Gate-Oxid 19 an den freigelegten Flächen 22,

S 0 9 8 £ 0/O¹B ~

2903197

so daß in der Kanalzone ein implantierter Bereich 23 entsteht. Dieses Implantat hebt die Schwellenspannung soweit an^daß eine Ladungsausbreitung in diesem Bereich nicht zum Einschalten des gate-freien "Transistors" führt. Die Gate-Elektroden 11 aus Metall aufweisenden Transistoren werden nicht implantiert, so daß sie den üblichen Schwellenspannungswert von etwa 0,8 V beibehalten. Es ist wichtig, daß die Maskenausrichtung zur Erzeugung der Gate-Elektroden 11 und der öffnungen 22 für den Programmiervorgang durch Entfernen des Metallfilms nicht' kritisch ist. Die aktive Kanalzone der Transistoren ist bereits beim vorherigen Fertigungsschritt mit dem dünnen Gate-Oxid 19 festgelegt worden.

Nach dem Implantieren wird die Scheibe einer Wärmebehandlung bei einer niedrigen Temperatur von etwa 450°C unterzogen,damit die Störstoffe aktiviert werden und durch die lonenimplantierung hervorgerufene Oberflächenbeschädigungen geheilt werden. Die Herstellung des Festspeichers wird durch Aufbringung einer dicken Schicht eines Schutzüberzugs, gewöhnlich Siliziumoxid oder eine bei einer niedrigen Temperatur von etwa 400 C durch Zerse1>-zeri von Siliziumwasserstoff gebildete Glasur,abgeschlossen. Die Schicht 42 wird zur Freilegung von Kontaktflächen aus Metall gemustert,worauf die Scheibe geritzt und in mehrer hundert Plättchen gebrochen wird, von denen jedes beispielsweise eine 64 K-Festspeichermatrix enthält; anschließend werden die Plättchen in Gehäuse eingebaut.

Wenn die auf die Ladungsausbreitung zurückzuführende Verschlechterung keine schwerwiegenden Auswirkungen auf den Schaltungsbetrieb hat, kann in manchen Fällen

909840/Q58f>

- 63 - "■■■-..; 2908197

das Implantieren nicht erforderlich sein. Die schützende Überzugsschicht 42 reduziert die Auswirkungen der Ladungsausbreitung, und wenn diese Schicht dick genug ist, ist diese Ladungsausbreitung nicht von so großer Bedeutung.

Anstelle der dargestellten Festspeicher-Zellenstruktur kann auch eine YMOS-ZeHe benutzt werden, wie sie in den Fieren 5 bis 8 dargestellt ist, doch kann anstelle der Programmierung durch Implantieren nach den Mustern des Metallfilms das Programmieren durch Mustern des Metallfilms gemäß der obigen Beschreibung ausgeführt werden.

Die Erfindung ist hier im Zusammenhang mit mehreren Ausführungsbeispielen beschrieben worden, doch ist für den Fachmann offensichtlich, daß im.Rahmen der Erfindung ohne weiteres Abwandlungen und änderungen möglich sind.

909840/0 5

Claims

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway-Dallas, Texas, 75222, V.St.A.

Patentansprüche

/ Verfahren zur Herstellung eines Fe.stspeichers, bei dem in einer Fläche eines Halbleiterkörpers mehrere Feldeffekttransistören mit Jeweils einer Source-Elektrode, einer Drain-Elektrode und einer isolierten Gate-Elektrode in einem regelmässigen Muster zur Erzielung einer

, Matrix aus Speicherzellen gebildet werden, dadurch gekennzeichnet, daß die Matrix aus Speicherzellen durch maskiertes lonenimplantieren unter Durchdringung der Gate-Elektroden ausgewählter Feldeffekttransistoren programmiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem Programmiervorgang eine Maske benutzt wird, die aus einem Photoresistüberzug besteht.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Feldeffekttransistoren und andere Transistoren N-Kanal-Transistoren mit Silizium-Gate sind und daß am Rand der Matrix durch Aufbringen eines Metalls

ORfGfNAL INSPECTED

idü9197

in einer dünnen Schicht und durch Bildung eines Musters Kontakte und Verbindungen hergestellt werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Programmiervorgang nach dem Aufbringen und der Musterbildung des Metalls durchgeführt wird, und daß als Halbleiterkörper ein P-leitendes Silizium verwendet wird, wobei die Source- und Drain-Elektroden N-leitend sind, während das Ioneηimplantat P-leitend ist.
5. Verfahren zur Herstellung eines Festspeichers, bei dem in einer Fläche eines Halbleiterkörpers mehrere Feldeffekttransistoren mit jeweils einer Source-Elektrode, einer Drain-Elektrode und einer isolierten Gate-Elektrode zur Erzielung einer Matrix aus Speicherzellen in einem regelmässigen Muster gebildet werden und mehrere andere Transistoren sowie mehrere Kontakte und Verbindungen auf der Fläche am Rand der Matrix gebildet werden, dadurch gekennzeichnet, daß die Matrix aus Speicherzellen durch Implantieren von Ionen durch die Gate-Elektroden ausgewählter Feldeffekttransistoren unter Verwendung einer nach der Bildung der Kontakte und der Verbindungen aufgebrachten Maske programmiert wird.
6. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem in einer Fläche eines Halbleiterkörpers mehrere Schaltungselemente mit jeweils in der Fläche liegenden Elektroden und einer über der Fläche liegenden Steuerelektrode gebildet werden, dadurch gekennzeichnet, daß

909840/0 5 68 ORIGINAL INSPECTED

die Eigenschaften der Schaltungselemente durch Implantieren von Ionen durch die Steuerelektroden ausgewählter Schaltungselemente unter Verwendung einer Maske verändert werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Schaltungselemente Feldeffekttransistoren sind und Kanäle enthalten, die in anisotrop geätzten V-Nuten gebildet sind.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das implantieren der? Ionen vor dem Aufbringen von metallischen Schaltungsverbindungen erfolgt.
9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Steuerelektroden aus mehreren Schichten bestehen, von denen die oberste Schicht aus Metall besteht, daß diese oberste Schicht über einem Teil jedes der Schaltungselemente entfernt wird, und daß die Eigenschaften der Schaltungselemente durch Implantieren von Ionen durch die Steuerelektroden an dem Teil der ausgewählten Schaltungselemente unter Verwendung einer Maske implantiert werden.
10. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß auf der Fläche ein leitender Überzug gebildet wird, daß das Bauelement speziell programmiert wird, indem der Überzug mit einem Muster versehen wird, das einige der Steuerbereiche freilegt und einige der Steuerbereiche bedeckt läßt, und daß die Eigenschaften der Steuerbereiche der freigelegten Schaltungselemente durch Implantieren von Ionen unter Verwendung des Überzugs

8 o 8 8 u ο /^: ■ ^r:

ORIGINAL INSPECTED

als Maske verändert werden.
11. Verfahren zur Herstellung eines Halbleiterbauelements, dadurch gekennzeichnet, daß in einer Fläche des Halbleite rkörpers mehrere Schaltungselemente in einem Muster aus zwei benachbarten Reihen gebildet werden, wobei Jedes der Schaltungselemente eine über der Fläche liegende Elektrode aufweist, . und daß zwei getrennte Muster ineinander verschachtelter Leiterstreifen zur Bildung der Elektroden aufgebracht werden, wobei benachbarte Reihen Elektroden enthalten, die jeweils einem anderen der zwei Muster angehören.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß das Halbleiterbauelement ein Festspeicher ist, daß die Schaltungselemente N-Kanal-Transistoren mit Silizium-Gate sind und daß die Elektroden aus einer ersten

polykristallinen Siliziumschicht bestehen, die in Form eines Dünnfilms aufgebracht wird.und zu einem Muster geformt wird, bevor eine zweite polykristalline Siliziumschicht in Form eines Dünnfilms unter Bildung eines Musters aufgebracht wird.
13. Verfahren zur Herstellung eines Festspeichers, bei dem in einer Fläche eines Halbleiterkörpers mehrere Feldeffekttransistoren mit Jeweils einer Source-Elektrode, einer Drain-Elektrode und einer isolierten Gate-Elektrode in einem regelmässigen Muster aus benachbarten Reihen zur Erzielung einer Matrix aus Speicherzellen gebildet werden, wobei auf der Fläche Streifen aus polykristallinen! Silizium zur Bildung der Gate-Elektroden und der Reihen-Adressenleitungen aufgebracht werden, dadurch

90SB40/GS68
ORIGINAL INSPECTED

2yO9i97

gekennzeichnet, daß die Streifen aus polykristallinem Silizium in zwei getrennten Schritten aufgebracht werden, daß bei dem ersten Schritt ein Film aufgebracht wird und zur Bildung abwechselnder Reihen gemustert wird und daß bei dem zweiten Schritt ein weiterer Film aufgebracht und zur Bildung der übrigen Reihen gemustert wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Abstand zwischen den Streifen aus polykristallinem Silizium wesentlich geringer als die Breite der Streifen ist.
15. Festspeichermatrix, dadurch gekennzeichnet, daß

in einer Fläche eines Halbleiterkörpers mehrere Speicherzellen in einer Matrix aus Reihen und Spalten angeordnet sind, daß Jede Speicherzelle eineiFeldeffekttransistor mit einer Source-llektrode, eher Drain-Elektrode und einer isolierten Gate-Elektrode enthält, daß die Gate-Elektrode von dem Silizium mittels eines Gate-Isolators isoliert ist, daß in der Fläche des Halbleiterkörpers in einem Umfangsbereich der Matrix mehrere andere Feldeffekttransistoren mit isolierter Gate-Elektrode gebildet sind, daß auf . den Umfangsbereichen der Matrix ein erster dicker Siliziumoxidüberzug gebildet ist, der die anderen Feldeffekttransistoren mit Ausnahme an Kontaktflächen bedeckt, daß in den Umfangsbereichen Schaltungsverbindungen durch Metallstreifen auf dem ersten Siliziumoxidüberzug gebildet sind, die an die anderen FeldeffekttransL stören an den Kontaktflächen angeschlossen sind, daß auf der Fläche ein die Matrix

909840/0588 ORIGINAL INSPECTED

2903137

-D-

und die Empfangsbereiche bedeckender zweiter dicker isolierender Überzug über den Metallstreifen gebildet ist, in dem nur über ausgewählten Speicherzellen Öffnungen gebildet sind, und daß unter der Gate-Elektrode und dem Gate-Isolator der ausgewählten Speicherzellen implantierte Störstoffzonen liegen, die den Schwellenwert der Transistoren aller Zellen im Vergleich zu den Transistoren nichtausgewählter Speicherzellen verändern.
16. Festspeichermatrix, dadurch gekennzeichnet, daß in einer Fläche eines Siliziumkörpers mehrere Speicherzellen in einer Matrix aus Reihen und Spalten gebildet sind, daß jede Speicherzelle einen Feldeffekttransistor mit einer Source-Elektrode, einer Drain-Elektrode und einer Gate-Elektrode aus polykristallinem Silizium, die von dem Siliziumkörper durch einen Gate-Isolator isoliert ist, enthält, daß Schaltungsverbindungen zu den Drain-Elektroden von Metallstreifen gebildet sind, die über den Gate-Elektrodsn aus polykristallinem Silizium liegen, von diesen jedoch isoliert sind, und daß unter der Gate-Elektrode und dem Gate-Isolator ausgewählier Speicherzellen implantierte Störstoffzonen liegen, damit der Schwellenwert der Transistoren dieser Zellen im Vergleich zu den Transistoren nichtausgewählter Speicherzellen geändert wird.

ORiGiNALINSPECTED