JPS6396953A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6396953A JPS6396953A JP61243498A JP24349886A JPS6396953A JP S6396953 A JPS6396953 A JP S6396953A JP 61243498 A JP61243498 A JP 61243498A JP 24349886 A JP24349886 A JP 24349886A JP S6396953 A JPS6396953 A JP S6396953A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＭＯＳトランジスタで構成する半導体装置に関
し、特にはマスクＲＯＭを含んでなる半導体装置に関す
る。
し、特にはマスクＲＯＭを含んでなる半導体装置に関す
る。
〈従来の技術〉
従来から用いられているＭＯＳ）ランジスタで構成した
ＲＯＭとしては、信号読み出し線に対してＭＯＳ）ラン
ジスタを並列に接続してなる横積みタイプと、信号読み
出し方向にＭＯＳ）ランジスタを直列に接続した縦積み
タイプとがある。
ＲＯＭとしては、信号読み出し線に対してＭＯＳ）ラン
ジスタを並列に接続してなる横積みタイプと、信号読み
出し方向にＭＯＳ）ランジスタを直列に接続した縦積み
タイプとがある。
後者の縦積みタイプＲＯＭでは、メモリセルを構成する
ＭＯＳ）ランジスタのソース及びドレイン領域をゲート
電極と直交して構成することができる念め、セルフアラ
イメント技術を利用して作成することができ、従ってゲ
ート電極材料としても、その後の熱処理に耐えるポリシ
リコン、シリサイド、レアメタル等の耐熱性電極材料が
用いられる。
ＭＯＳ）ランジスタのソース及びドレイン領域をゲート
電極と直交して構成することができる念め、セルフアラ
イメント技術を利用して作成することができ、従ってゲ
ート電極材料としても、その後の熱処理に耐えるポリシ
リコン、シリサイド、レアメタル等の耐熱性電極材料が
用いられる。
〈発明が解決しようとする問題点〉
縦積みタイプＲＯＭは上述のようなゲート電極材料を用
いて構成しているためセルフアライメントを行なうこと
ができ、半導体基板に高密度にメモリセルを充填するこ
とができる。し力）シ縦積みタイプＲＯＭｆｌ信号読み
出し方向にＭＯＳトランジスタを直列に接続して構成す
るため、読み出し動作時には選択されたＭＯＳ）ランジ
スタの内容が、直列接続された他のＭＯＳ）ランジスタ
を通して読み出されることになり読み出し速度としては
遅い。
いて構成しているためセルフアライメントを行なうこと
ができ、半導体基板に高密度にメモリセルを充填するこ
とができる。し力）シ縦積みタイプＲＯＭｆｌ信号読み
出し方向にＭＯＳトランジスタを直列に接続して構成す
るため、読み出し動作時には選択されたＭＯＳ）ランジ
スタの内容が、直列接続された他のＭＯＳ）ランジスタ
を通して読み出されることになり読み出し速度としては
遅い。
一方、横積みタイプＲＯＭは、信号読み出し線に対して
ＭＯＳ）ランジスタを並列に接続して構成するため、信
号読み出し時には選択されたＭＯＳトランジスタの内容
だけが出力されて信号読み出し線上に出力され、従って
上記縦積みタイプＲＯＭに比べて読み出し速度は速い。
ＭＯＳ）ランジスタを並列に接続して構成するため、信
号読み出し時には選択されたＭＯＳトランジスタの内容
だけが出力されて信号読み出し線上に出力され、従って
上記縦積みタイプＲＯＭに比べて読み出し速度は速い。
しかし横積みタイプＲＯＭのメモリ宇ルを構成するＭＯ
Ｓ）ランジスタのゲート電極材料はＡｔが用いられてお
り、上記耐熱性材料に比べ融点が低くセルフアライメン
トが行なえない。そのため横積みタイプではホトエツチ
ング等の位置合わせマージンを見て構成する必要があり
、縦積みタイプに比べ密度の高さの点では劣る。
Ｓ）ランジスタのゲート電極材料はＡｔが用いられてお
り、上記耐熱性材料に比べ融点が低くセルフアライメン
トが行なえない。そのため横積みタイプではホトエツチ
ング等の位置合わせマージンを見て構成する必要があり
、縦積みタイプに比べ密度の高さの点では劣る。
処でＲＯＭ半導体装置は同一半導体チップ基板にメモリ
領域と、該メモリ領域に書込まれた信号を読み出すため
の入出力回路領域とが設けられており、これら両領域に
含まれたＭＯＳ）ランジスタに要求される特性は必ずし
も同じではなく、上述のように耐熱性ゲート電極にてセ
ルフアライメントしたＭＯＳ）ランジスタやセルフアラ
イメントの行なえないＡｌゲート電極をもつＭＯＳトラ
ンジスタのいずれか一方のＭＯＳ）ランジスタだけで構
成した場合には、集積度及び動作速度の両面を満すＲＯ
Ｍ半導体装置を得ることができない。
領域と、該メモリ領域に書込まれた信号を読み出すため
の入出力回路領域とが設けられており、これら両領域に
含まれたＭＯＳ）ランジスタに要求される特性は必ずし
も同じではなく、上述のように耐熱性ゲート電極にてセ
ルフアライメントしたＭＯＳ）ランジスタやセルフアラ
イメントの行なえないＡｌゲート電極をもつＭＯＳトラ
ンジスタのいずれか一方のＭＯＳ）ランジスタだけで構
成した場合には、集積度及び動作速度の両面を満すＲＯ
Ｍ半導体装置を得ることができない。
く問題点を解決するための手段〉
本発明は上述する問題を解決するためになされたもので
、同一半導体チップ内に、セルフアライメントの可能な
耐熱性材料であるポリシリコン。
、同一半導体チップ内に、セルフアライメントの可能な
耐熱性材料であるポリシリコン。
シリサイド、レアメタルのいずれかをゲート電極材料と
して、セルフアライメントによるＭＯＳトランジスタ領
域とセルフアライメントによらないＭＯＳ）ランジスタ
領域とを設けた半導体装置を提供するものである。
して、セルフアライメントによるＭＯＳトランジスタ領
域とセルフアライメントによらないＭＯＳ）ランジスタ
領域とを設けた半導体装置を提供するものである。
く作 用〉
１チツプ上にセルフアライメントによる半導体装置とセ
ルフアライメントによらない半導体装置とを同時に形成
することが可能になるため、半導体装置の動作特性を損
うことなく高密度にＭＯＳトランジスタを形成すること
ができ、より容量の大きいＲＯＭ半導体装置を作成する
ことができる。
ルフアライメントによらない半導体装置とを同時に形成
することが可能になるため、半導体装置の動作特性を損
うことなく高密度にＭＯＳトランジスタを形成すること
ができ、より容量の大きいＲＯＭ半導体装置を作成する
ことができる。
〈実施例〉
第１図（ａ）〜（ｆ）は本実施例の工程を示す断面図で
ある。第１図（ａ）〜（ｆ）に示す基板断面図のうち左
半分はセルフアライメントプロセスを経て作成するＭＯ
Ｓ）ランジスタ構造の断面図、右半分はセルフアライメ
ントによらない拡散プロセスによって作成するＭＯＳ）
ランジスタ構造の断面図である。
ある。第１図（ａ）〜（ｆ）に示す基板断面図のうち左
半分はセルフアライメントプロセスを経て作成するＭＯ
Ｓ）ランジスタ構造の断面図、右半分はセルフアライメ
ントによらない拡散プロセスによって作成するＭＯＳ）
ランジスタ構造の断面図である。
基板１０としてｐ形シリコンを用い、この基板１０上に
酸化膜１１、更にシリコン窒化膜１２を形成した後ホト
レジスト１３を全面に塗布する。
酸化膜１１、更にシリコン窒化膜１２を形成した後ホト
レジスト１３を全面に塗布する。
次に拡散マスクを使用し、該ホトレジスト１３のフィー
ルド部に対応する領域をホトリソグラフィにて剥離して
ホトレジスト１３をバターニングする。このレジストパ
ターンをマスクとして酸化膜１１とシリコン窒化膜１２
をエツチングする（第１図（ａ））。この時前記エツチ
ングマスクを利用し、フィールドドープとしてｐ形不純
物をイオン注入してもよい。ここで拡散マスクを用いて
ホトリソグラフィし、ホトレジスト１３をバターニング
したが、電子ビームによる直接露光であっても、また他
の手段であってもよい。ホトレジストをバターニングす
る際、以下同様である。
ルド部に対応する領域をホトリソグラフィにて剥離して
ホトレジスト１３をバターニングする。このレジストパ
ターンをマスクとして酸化膜１１とシリコン窒化膜１２
をエツチングする（第１図（ａ））。この時前記エツチ
ングマスクを利用し、フィールドドープとしてｐ形不純
物をイオン注入してもよい。ここで拡散マスクを用いて
ホトリソグラフィし、ホトレジスト１３をバターニング
したが、電子ビームによる直接露光であっても、また他
の手段であってもよい。ホトレジストをバターニングす
る際、以下同様である。
上記シリコン窒化膜１２をマスクとしてフィールド部領
域となるシリコン基板１０を酸化し、フィールド酸化膜
１４を形成する（第１図（ｂ））。
域となるシリコン基板１０を酸化し、フィールド酸化膜
１４を形成する（第１図（ｂ））。
次に上記フィールド酸化膜１４を形成した基板１０に対
して、まず図中右半分の基板領域に拡散プロセスによる
ＭＯＳ）ランジスタを形成する。
して、まず図中右半分の基板領域に拡散プロセスによる
ＭＯＳ）ランジスタを形成する。
即ち第１図（ｃ）に示す如くシリコン窒化膜１２を剥離
し、基板１０全面に新たにホトレジストを塗布する。第
１拡散マスクを用いたりソグラフィによって、基板右半
分の領域はレジストパターン１５によってゲート電極領
域が被われ、基板左半分の領域はレジストパターン１６
によってセルフアライメントＭＯ８）ランジスタを形成
するシリコン基板１０が被われる。このレジストパター
ン１５゜１６をマスクとして、ゲート電極形成前に例え
ば砒素といったｎ形不純物をイオン注入してソース又は
ドレインとなる拡散領域１７を形成する。
し、基板１０全面に新たにホトレジストを塗布する。第
１拡散マスクを用いたりソグラフィによって、基板右半
分の領域はレジストパターン１５によってゲート電極領
域が被われ、基板左半分の領域はレジストパターン１６
によってセルフアライメントＭＯ８）ランジスタを形成
するシリコン基板１０が被われる。このレジストパター
ン１５゜１６をマスクとして、ゲート電極形成前に例え
ば砒素といったｎ形不純物をイオン注入してソース又は
ドレインとなる拡散領域１７を形成する。
次にレジスト１５を利用するか又は別のマスクを使用し
て拡散領域１７上にある酸化膜１１の膜厚をゲート領域
に比べて厚くする（第１ ｍ（ｄ） ）。
て拡散領域１７上にある酸化膜１１の膜厚をゲート領域
に比べて厚くする（第１ ｍ（ｄ） ）。
次にゲートマスクを使用してポリシリコンからなるゲー
ト電極１８．１９を形成する。この時点で基板右半分の
領域に非セルファライメン）ＭＯＳトランジスタ２０が
形成される。次に基板左半分の領域にポリシリコンゲー
ト電極１８をマスクにしてｎ形不純物のイオン注入を行
ない、セルフアライメントされたＭＯＳトランジスタの
ソースとドレイン拡散領域２１を形成する（第１図（ｅ
））。
ト電極１８．１９を形成する。この時点で基板右半分の
領域に非セルファライメン）ＭＯＳトランジスタ２０が
形成される。次に基板左半分の領域にポリシリコンゲー
ト電極１８をマスクにしてｎ形不純物のイオン注入を行
ない、セルフアライメントされたＭＯＳトランジスタの
ソースとドレイン拡散領域２１を形成する（第１図（ｅ
））。
この後、基板１０全面に絶縁膜２６を形成し、必要に応
じてコンタクト穴を設けてメタルマスクにより金属配線
２２，２３．２５を形成する。また、適当な間隔をあけ
てコンタクト穴を拡散領域２１まで穿孔し、金属配線２
４を施して拡散領域２１の抵抗を下げてもよい。
じてコンタクト穴を設けてメタルマスクにより金属配線
２２，２３．２５を形成する。また、適当な間隔をあけ
てコンタクト穴を拡散領域２１まで穿孔し、金属配線２
４を施して拡散領域２１の抵抗を下げてもよい。
最後に保護膜２７を形成しく第字図（ｆ））、パッド部
分を構成して工程は完了する。
分を構成して工程は完了する。
上記プロセスを経た半導体装置は図から明らかなように
、半導体基板１０の右半分領域ではゲート電極用導体１
９の下に位置した基板領域にも不純物領域１７が形成さ
れている。
、半導体基板１０の右半分領域ではゲート電極用導体１
９の下に位置した基板領域にも不純物領域１７が形成さ
れている。
第２図は上記工程を経て作成した半導体装置の基板右半
分領域における非セルフアライメント方式によるマスク
ＲＯＭのレイアウト図である。半導体基板上に平行な拡
散領域１７を拡散マスクを用いて形成し、次に前記拡散
領域と交差する方向にポリシリコンにてゲート電極１９
を形成する。
分領域における非セルフアライメント方式によるマスク
ＲＯＭのレイアウト図である。半導体基板上に平行な拡
散領域１７を拡散マスクを用いて形成し、次に前記拡散
領域と交差する方向にポリシリコンにてゲート電極１９
を形成する。
次に半導体基板全面に絶縁膜を形成し必要に応じて該絶
縁膜にコンタクト穴を設け、メタルマスクにより金属配
線２２を形成する。こうして横積みタイプのＭＯＳ）ラ
ンジスタ２０が完成する。
縁膜にコンタクト穴を設け、メタルマスクにより金属配
線２２を形成する。こうして横積みタイプのＭＯＳ）ラ
ンジスタ２０が完成する。
この様にプレイ状に構成したＭＯＳ）ランジスタのチャ
ネル領域に選択的にイオン注入を行ない、設定データに
応じてＭＯＳ）ランジスタの閾値を各々変化させてマス
クＲＯＭとして動作させることができる。
ネル領域に選択的にイオン注入を行ない、設定データに
応じてＭＯＳ）ランジスタの閾値を各々変化させてマス
クＲＯＭとして動作させることができる。
また、上述の工程に含まれていないが、実際には拡散領
域とゲート電極との間に酸化膜が形成されており、チャ
ネル領域上の酸化膜（ゲート酸化膜）は、チャネル領域
上以外の酸化膜より膜厚を小さくしてＭＯＳトランジス
タとして作動できる様に形成されている。そこで、ゲー
ト酸化膜を形成する際設定データに応じて選択的に厚く
して、ＭＯＳ）ランジスタとしての動作を行なわせなく
することが可能である。
域とゲート電極との間に酸化膜が形成されており、チャ
ネル領域上の酸化膜（ゲート酸化膜）は、チャネル領域
上以外の酸化膜より膜厚を小さくしてＭＯＳトランジス
タとして作動できる様に形成されている。そこで、ゲー
ト酸化膜を形成する際設定データに応じて選択的に厚く
して、ＭＯＳ）ランジスタとしての動作を行なわせなく
することが可能である。
第３図は第２図の等価回路で、センス回路例を付加しで
ある。ゲート信号５ａにより作動するＭＯＳ）ランジス
タ５は、拡散領域１７ａと金属配線２２ａを接地レベル
にする。また、ゲート信号６ａにより作動するＭＯＳ）
ランジスタロは拡散領域１７ｂと金属配線２２ｂとを接
地レベルにする。
ある。ゲート信号５ａにより作動するＭＯＳ）ランジス
タ５は、拡散領域１７ａと金属配線２２ａを接地レベル
にする。また、ゲート信号６ａにより作動するＭＯＳ）
ランジスタロは拡散領域１７ｂと金属配線２２ｂとを接
地レベルにする。
ここでゲート信号５ａでＭＯＳトランジスタ５をオン状
態にし、ゲート信号６ａでＭＯＳ）ランジスタロをオフ
状態にして、ゲート電極１９ａのゲート信号が選択され
ると、ＭＯＳトランジスタ２０ａの状態をセンスアンプ
７で検出できる。逆にＭＯＳ）ランジスタ５がオフ状態
でＭＯＳ）ランジスタロがオン状態であれば、ＭＯＳト
ランジスタ２０ｂの状態がセンスアンプ７から読み出さ
れる。
態にし、ゲート信号６ａでＭＯＳ）ランジスタロをオフ
状態にして、ゲート電極１９ａのゲート信号が選択され
ると、ＭＯＳトランジスタ２０ａの状態をセンスアンプ
７で検出できる。逆にＭＯＳ）ランジスタ５がオフ状態
でＭＯＳ）ランジスタロがオン状態であれば、ＭＯＳト
ランジスタ２０ｂの状態がセンスアンプ７から読み出さ
れる。
上記実施例ではｌｌＶチ、ヤネルＭＯ８）ランジスタを
例にあげて説明したが、ｐチャネルＭＯ３）ランジスタ
であってもｎチャネルＭＯＳ）ランジスタとｐチャネル
ＭＯＳトランジスタとが存在する０ＭＯ８であっても本
発明を容易に実施できるのは明らかである。
例にあげて説明したが、ｐチャネルＭＯ３）ランジスタ
であってもｎチャネルＭＯＳ）ランジスタとｐチャネル
ＭＯＳトランジスタとが存在する０ＭＯ８であっても本
発明を容易に実施できるのは明らかである。
く効 果〉
本発明により、セルフアライメントによる半導体装置と
非セルフアライメントによる半導体装置とを一チップ上
に同時に形成することが可能になる。したがって、特性
の異なるＭＯＳ）ランジスタを同一チップ上に同時に形
成することができて半導体装置の集積度が向上するため
、より寝食の大きいＲＯＭ半導体装置を作成することが
可能になる。
非セルフアライメントによる半導体装置とを一チップ上
に同時に形成することが可能になる。したがって、特性
の異なるＭＯＳ）ランジスタを同一チップ上に同時に形
成することができて半導体装置の集積度が向上するため
、より寝食の大きいＲＯＭ半導体装置を作成することが
可能になる。
第１図（ａ）〜（ｆ）は本発明の一実施例の工程を示す
断面図、第２図は同実施例のマスクＲＯＭ部分のレイア
ウト図、第３図は第２図に示すマスクＲＯＭの等価回路
図である。
断面図、第２図は同実施例のマスクＲＯＭ部分のレイア
ウト図、第３図は第２図に示すマスクＲＯＭの等価回路
図である。
Claims (1)
- 【特許請求の範囲】 １）第１導電型半導体基板に、第２導電型のソース又は
ドレインとなる不純物領域と、上記不純物領域上に厚い
絶縁層を介して延在すると共に薄いゲート絶縁膜を介し
てゲート領域上に位置する耐熱性導電体とを備えてなる
第１ＭＯＳトランジスタと、 上記半導体基板に、上記耐熱性導電体と同材質の導電体
をゲート電極としてセルフアライメントにより形成した
第２ＭＯＳトランジスタとからなることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243498A JPS6396953A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243498A JPS6396953A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6396953A true JPS6396953A (ja) | 1988-04-27 |
Family
ID=17104783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243498A Pending JPS6396953A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6396953A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316182A (ja) * | 1989-03-08 | 1991-01-24 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| DE4024318A1 (de) * | 1989-08-11 | 1991-02-14 | Ricoh Kk | Halbleiter-speichereinrichtung und verfahren zu deren herstellung |
| US5308781A (en) * | 1990-05-21 | 1994-05-03 | Ricoh Company, Ltd. | Semiconductor memory device |
| US5311463A (en) * | 1992-02-24 | 1994-05-10 | Ricoh Company, Ltd. | Semiconductor memory device and manufacturing method thereof |
| US5362662A (en) * | 1989-08-11 | 1994-11-08 | Ricoh Company, Ltd. | Method for producing semiconductor memory device having a planar cell structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130887A (en) * | 1978-03-20 | 1979-10-11 | Texas Instruments Inc | Method of fabricating rom and rom array |
-
1986
- 1986-10-13 JP JP61243498A patent/JPS6396953A/ja active Pending
Patent Citations (1)
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