JPH0855852A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0855852A
JPH0855852A JP6211710A JP21171094A JPH0855852A JP H0855852 A JPH0855852 A JP H0855852A JP 6211710 A JP6211710 A JP 6211710A JP 21171094 A JP21171094 A JP 21171094A JP H0855852 A JPH0855852 A JP H0855852A
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oxide film
region
conductive layer
source
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JP6211710A
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English (en)
Inventor
Toshiyuki Kondo
敏行 近藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H01—ELECTRIC ELEMENTS
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Abstract

(57)【要約】 （修正有） 【目的】 ゲート電極に多結晶シリコンを用いても半導
体基板を掘らないようにゲート電極をパターニングする
方法で形成したダイレクトコンタクト領域を有する半導
体装置及びその製造方法を提供する。 【構成】 半導体基板１上にゲート酸化膜４を形成しこ
れを被覆するようにゲート電極５、７、１６を形成す
る。半導体基板１のコンタクト形成領域の上に形成され
ているゲート酸化膜上に配線層１６を形成する。次で半
導体基板に不純物を選択的に導入してゲート電極の両側
にソース／ドレイン領域８を形成すると同時に、前記コ
ンタクト形成領域にコンタクト領域となる不純物拡散領
域６をこのソース／ドレイン領域の一方と連続的に一体
形成する。次に半導体基板を熱処理してゲート酸化膜の
コンタクト領域６を被覆している部分を還元することに
より、この還元された部分を前記配線層１６の一部にす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板に形成され
た１つのＭＯＳトランジスタのゲート電極と他のＭＯＳ
トランジスタのソース／ドレイン領域などの不純物拡散
領域とを電気的に接続する接点（以下、ＤＣ（ダイレク
トコンタクト）という）を有する半導体装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路などの半導体装置は複数
の素子を半導体基板に形成して構成されている。そして
その素子間は通常何等かの形で電気的に接続されてい
る。例えば、第１のＭＯＳトランジスタのゲートと第２
のＭＯＳトランジスタのソース／ドレイン領域の一方と
を集積度を高めるように電気的に接続する場合には、ゲ
ートを構成する多結晶シリコン膜を配線に用い、一方の
トランジスタのゲートを他方のソース／ドレイン領域の
一方と電気的に接続するコンタクト領域（接点）に接続
して行われる。従来の接点（以下、ＤＣ（ダイレクトコ
ンタクト）という）を有する半導体集積回路の製造方法
には次の２通りの方法が知られている。
【０００３】１） 第１の方法 シリコンなどの半導体基板１上に素子分離領域３を形成
する。素子領域には酸化膜２が形成されている。素子分
離方法としてはＬＯＣＯＳ素子分離法、埋込み素子分離
法などがあるがいずれでもかまわない。ここでは素子分
離法として一般的に用いられているＬＯＣＯＳ素子分離
法を用いる（図１１（ａ））。また、従来技術と同様に
素子分離と前後してウェルの形成工程、トランジスタの
しきい値を決定するためのチャネル部へイオン注入法に
よる不純物の導入工程（チャネルインプラ）を行う。こ
れらの工程は製造する半導体装置にとって最適な順序で
行う。次に、半導体基板１の表面の酸化膜２を除去して
からゲート酸化膜４を形成する。そして、ＤＣを形成す
る領域のゲート酸化膜４を選択的に等方性もしくは異方
性エッチングによりエッチングしてＤＣ形成領域を露出
させる。次に、ゲート電極となる導電膜５を半導体基板
１上に堆積させる。この導電膜５には一般的には多結晶
シリコンを用いる。次に、ゲート電極の電気的特性を決
定するためと共に半導体基板１のＤＣ部に不純物拡散領
域６を形成するために、イオン注入法や気相拡散法を用
いて不純物を導入する（図１１（ｂ））。
【０００４】ここではイオン注入法を用いる。ゲート電
極の特性を向上させる場合は多結晶シリコンの上にタン
グステンシリサイドやモリブデンシリサイドなどの金属
シリサイド７を形成する。次に、酸化膜とは選択性のあ
るエッチングによりゲート電極をパターニングする。次
にトランジスタの不純物拡散層８を形成するために、例
えば、イオン注入法などにより選択的に不純物を導入す
る（図１１（ｃ））。次に、半導体基板１の表面全体
に、ＳｉＯ2 膜などの第１の層間絶縁膜９を堆積する。
次に、コンタクトをとる領域を選択的にエッチングす
る。その上に導電性の材料を用いてＡｌなどの第２の配
線１０を形成する。必要に応じて第２の層間絶縁膜１１
やＡｌなどの第３の配線１２、さらに必要に応じてその
上の層間絶縁膜や配線等を形成する。すべての配線が終
了した後、例えば、Ｓｉ3 Ｎ4 膜などの保護膜１３で表
面を覆って半導体装置を完成する（図１２）。
【０００５】２） 第２の方法 図１１（ａ）に示す素子分離領域３を形成するまでは第
１の方法と同じであるので省略する。次に、多結晶シリ
コンのゲート電極５を形成してからＤＣを形成する領域
のゲート電極５とゲート酸化膜４を選択的にエッチング
して不純物拡散領域６の表面を露出させる。その上にゲ
ート電極と同じ多結晶シリコン膜などの導電膜１４を堆
積させる。そしてゲート電極の特性を向上させる場合
は、多結晶シリコン１４の上にタングステンシリサイド
やモリブデンシリサイドなどの金属シリサイド７を形成
する（図１３（ａ））。次に、酸化膜とは選択性のある
エッチングによりゲート電極をパターニングする。次に
トランジスタの不純物拡散層８を形成するためにイオン
注入法などにより選択的に不純物を導入する。次に、半
導体基板１の表面全体に、ＳｉＯ2 膜などの第１の層間
絶縁膜９を堆積する。次に、コンタクトをとる領域を選
択的にエッチングする。その上に導電性の材料を用いて
Ａｌなどの第２の配線１０を形成する。必要に応じて第
２の層間絶縁膜１１やＡｌなどの第３の配線１２などを
形成する。すべての配線が終了した後、例えば、Ｓｉ3
Ｎ4 膜などの保護膜１３で表面を覆って半導体装置を完
成する（図１３（ｂ））。
【０００６】
【発明が解決しようとする課題】従来の方法では、図１
１（ｃ）で示したように、ゲート電極５の端部をＤＣ領
域の中になるようにパターニングを行っている。その後
ＤＣ領域の一部に重なるようにトランジスタの不純物拡
散領域８を形成し、ＤＣ部の不純物拡散領域６と電気的
に接続するようにしている。これはＤＣ部の不純物拡散
領域６とトランジスタのソース／ドレイン領域などの不
純物拡散領域８との間に電気的に接続されないような、
いわゆるオフセット領域１５を形成しないためである。
現在、一般的にゲート電極の材料としては半導体基板
（一般的にはシリコン）と同じような材料である多結晶
シリコンを用いているため、その二者に対して選択性の
あるエッチングを行うことは非常に困難である。その結
果、ゲート酸化膜の存在していないＤＣ領域中のゲート
電極端部をパターニングする際にはどうしても半導体基
板１が掘れてしまう。半導体基板が掘れてしまうと、そ
こから結晶欠陥などが発生し半導体素子の電気的特性な
どを劣化させてしまう可能性がある。この問題を回避す
るためにゲート酸化膜４を延在させ、ゲート電極５の端
部をＤＣ領域の外にゲート酸化膜４がある領域でパター
ニングを行えば、半導体基板を掘らずにパターニングを
行うことが可能となる（図１４）。
【０００７】しかし、前述したように、いわゆるオフセ
ット領域１５が形成されてしまう可能性があるためにあ
まり用いられない。また従来技術の第１の方法ではＤＣ
部のゲート酸化膜４を選択的にエッチングする際にゲー
ト酸化膜上に直接レジストのような物質をのせることに
なるため、トランジスタの信頼性の観点から現実にはあ
まり行われない。さらに、ＤＣ部の不純物拡散領域６の
一部に重なるようにトランジスタの不純物拡散領域８を
形成して両者を電気的に接続するようにしている。その
ため、重なった部分の不純物濃度が濃くなり、トランジ
スタの不純物拡散領域８の濃度分布が不均一になるとい
う問題がある。本発明は、このような事情によりなされ
たものであり、前述したＤＣを有する半導体装置におい
て、安定した特性を有する半導体装置を提供することを
目的にしている。また、ゲート電極に多結晶シリコンを
用いても半導体基板を掘らないようにゲート電極をパタ
ーニングする半導体装置の製造方法を提供することを目
的にしている。
【０００８】
【課題を解決するための手段】本発明は、このような目
的を達成するために、トランジスタのソース／ドレイン
領域とＤＣ領域の不純物拡散領域とを均一に一体成形す
ること、及びＤＣ形成領域をゲート酸化膜を残して開孔
することにより、ゲート電極のパターニングを基板を掘
らずに、そしてオフセット領域を形成せずに可能とする
ことに特徴を有している。即ち、本発明の半導体装置
は、半導体基板と、前記半導体基板に形成された第１導
電型ソース／ドレイン領域と、前記ソース／ドレイン領
域を被覆し前記ソース／ドレイン領域間の上に形成され
たゲート酸化膜と、前記ソース／ドレイン領域間の上に
前記ゲート酸化膜を介して形成されたゲート電極と、前
記ソース／ドレイン領域のいづれか一方と接し、前記半
導体基板上に形成された配線層が直接接続された第１導
電型コンタクト領域とを備え、前記コンタクト領域と前
記ソース／ドレイン領域の一方とは連続的に一体形成さ
れていることを特徴とする。
【０００９】本発明の半導体装置の製造方法は、半導体
基板上にゲート酸化膜を形成する工程と、前記半導体基
板上に前記ゲート酸化膜を被覆するようにゲート電極を
形成する工程と、前記半導体基板のコンタクト形成領域
の上に形成されているゲート酸化膜上に配線層を形成す
る工程と、前記半導体基板に不純物を選択的に導入して
前記ゲート電極の両側にソース／ドレイン領域を形成す
ると同時に、前記コンタクト形成領域にコンタクト領域
となる不純物拡散領域を前記ソース／ドレイン領域の一
方と連続的に一体形成する工程と、前記半導体基板を熱
処理して前記ゲート酸化膜の前記コンタクト領域を被覆
している部分を還元することにより、この還元された部
分を前記配線層の一部にする工程とを備えていることを
第１の特徴とする。前記配線層は、前記コンタクト領域
上の酸化膜を還元する能力の高い材料から構成されるよ
うにしても良い。前記酸化膜を還元する能力の高い材料
として非晶質シリコンを用いても良い。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート酸化膜を形成する工程と、前記半
導体基板上に前記ゲート酸化膜を被覆するように、第１
の導電層又は第１の導電層とその上の第２の導電層を形
成する工程と、前記第１の導電層又は第１の導電層とそ
の上の第２の導電層とを選択的にエッチングして前記半
導体基板のコンタクト形成領域を露出させる工程と、前
記半導体基板上に前記第１の導電層又は第１の導電層と
その上の第２の導電層及びコンタクト形成領域の上に最
上層の導電層を形成する工程と、前記最上層の導電層を
等方性エッチングによりパターニングして前記半導体基
板のコンタクト形成領域の上に形成されているゲート酸
化膜上に配線層を形成し同時に前記最上層の導電層のゲ
ート電極パターンを形成する工程と、前記第１の導電層
又は第１の導電層とその上の第２の導電層を酸化膜に対
するエッチング速度がこれら導電層に対するエッチング
速度より小さいエッチング方法によりエッチングを行う
ことによりゲート電極を形成する工程と、前記半導体基
板に不純物を選択的に導入して前記ゲート電極の両側に
ソース／ドレイン領域を形成するとともに、前記コンタ
クト形成領域にコンタクト領域となる不純物拡散領域を
前記ソース／ドレイン領域の一方と連続的に一体形成す
る工程と、前記ゲート酸化膜の前記コンタクト領域を被
覆している部分にイオンを注入する工程と、前記半導体
基板を熱処理して前記ゲート酸化膜の前記コンタクト領
域を被覆している部分を還元することにより、この還元
された部分を前記配線層の一部にする工程とを備えてい
ることを第２の特徴とする。前記第１の導電層には多結
晶シリコンを用い、前記最上層の導電層には非晶質シリ
コンを用いるようにしても良い。
【００１１】
【作用】トランジスタのソース／ドレイン領域のいづれ
か一方とＤＣ領域とは一体的に形成されているので不純
物濃度分布が均一になる。また、ＤＣ領域をゲート酸化
膜を残して開孔することにより、ゲート電極のパターニ
ングを半導体基板を掘らずに、しかもオフセット領域を
形成せずに実施できる。また、酸化膜を還元する能力の
高い材料を用いミキシングイオン注入法と再結晶化アニ
ールなどの熱処理工程を組み合わせて、このＤＣ部に接
する配線層とＤＣ部との間に存在する酸化膜を還元する
ことにより配線層とＤＣ部の不純物拡散領域が直接接続
される。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を参照して本発明の第１の実施例を説
明する。図は、ＤＣ部（コンタクト領域）を有する半導
体装置の断面図である。この半導体装置に半導体基板に
は、例えば、Ｐ型シリコン半導体基板１を用いる。この
半導体基板１の主面上にＬＯＣＯＳ法などによる素子分
離領域３が形成されている。この半導体基板１には、素
子領域にＮＭＯＳトランジスタが形成されている。半導
体基板１の表面領域には１対のソース／ドレイン領域８
が形成されている。ソース／ドレイン領域８とその間の
半導体基板上には膜厚１０ｎｍ程度のゲート酸化膜とな
るシリコン酸化膜４が形成されている。このソース／ド
レイン領域８の間の上にゲート酸化膜４を介してゲート
電極が形成されている。ゲート電極は多層の導電膜から
構成され、第１層の導電膜は、膜厚５０ｎｍ程度の多結
晶シリコン膜５からなっている。第２層の導電層は、膜
厚５０ｎｍ程度のタングステンシリサイドやモリブデン
シリサイドなどの金属シリサイド膜７から構成されてお
り、最上層の第３層は、膜厚２００ｎｍ程度の非晶質シ
リコン膜１６からなっている。
【００１３】この多層のゲート電極は、酸化膜からなる
保護膜１８によって保護被覆されている。このトランジ
スタのソース／ドレイン領域８の一方は、他のトランジ
スタのゲート電極と電気的に接続されている。この接続
のために、ソース／ドレイン領域８の一方に連続的に一
体形成されたＮ型不純物拡散領域６であるＤＣ部（コン
タクト領域）が半導体基板１に形成されている。このＤ
Ｃ部の不純物拡散領域６の接続される配線層はゲート電
極の第３層と同じ非晶質シリコン膜１６を用いる。この
非晶質シリコン膜からなる配線層１６は半導体基板１に
形成された第１の配線であり、このＤＣ部から前記他の
トランジスタのゲート（図示せず）に接続される。この
配線層１６も酸化シリコンなどの保護膜に被覆されてい
る。配線層１６及びＮＭＯＳトランジスタが形成された
半導体基板１表面には、例えば、ＣＶＤＳｉＯ2 などを
用いた第１の層間絶縁膜９が形成されている。この第１
の層間絶縁膜９の表面には、所定のパターンを有するＡ
ｌなどの金属からなる第２の配線１０が形成されてい
る。
【００１４】トランジスタのソース／ドレイン領域８の
他方と第２の配線１０とは、第１の層間絶縁膜９に形成
されたコンタクト孔を介して電気的に接続されている。
第１の層間絶縁膜９及び第２の配線１０は、例えば、Ｃ
ＶＤＳｉＯ2 などの第２の層間絶縁膜１１により被覆さ
れている。そして、第２の層間絶縁膜１１の表面には所
定のパターンを有するＡｌなどの金属からなる第３の配
線１２が形成されている。第３の配線１２は、第２の層
間絶縁膜１１に形成されたコンタクト孔を介して第２の
配線１０に接続することができる。半導体基板１の最上
層には、Ｓｉ3Ｎ4 などの保護膜１３を形成する。この
実施例に示すように、本発明の半導体装置は、ソース／
ドレイン領域８の一方とＤＣ部の不純物拡散領域６とは
連続的に一体形成されているので、両不純物拡散領域
６、８の不純物濃度は均一になる。
【００１５】次に、第２の実施例として図２乃至図９の
製造工程断面図を参照して図１に示す半導体装置の製造
方法を説明する。まず、Ｐ型シリコン半導体のような半
導体基板１上にＬＯＣＯＳ素子分離法により素子分離領
域３を形成する。素子分離法としては、埋込み素子分離
法などを用いても良い。素子領域には薄い酸化膜２が被
覆されている（図２（ａ））。また、従来技術と同様に
素子分離と前後してウェルの形成、トランジスタのしき
い値を決定するためチャネル部へイオン注入法により不
純物を導入する。ＮＭＯＳトランジスタをＰウエルに形
成する場合は、半導体基板はＮ型シリコン半導体基板を
用いても良い。上記した諸工程は、可能ならどのような
順序で行ってもかまわない。次に、ＮＨ4 Ｆなどを用い
たウェットエッチングにより表面の酸化膜２を除去し、
その後ゲート酸化膜４を１０ｎｍほど熱酸化などにより
堆積させる。更に、その上にゲート電極の第１層目とし
て多結晶シリコン膜５を５０ｎｍ程度堆積させる。次に
イオン注入法などによりゲート電極の電気的特性を決定
させるため、例えばリンなどの不純物を導入する（図２
（ｂ））。リンや砒素などＮ型不純物を導入した方が良
いか、硼素などのＰ型不純物を導入したほうが良いかは
トランジスタの特性を考慮してそれぞれの不純物を選択
的に導入する。
【００１６】次に、多結晶シリコン膜５の上にゲート電
極の電気的特性を向上させるために第２層目のタングス
テンシリサイドやモリブデンシリサイドなどの金属シリ
サイド膜７を５０ｎｍ程形成する（図３（ａ））。次に
ＤＣ部を形成する領域の金属シリサイド膜７と多結晶シ
リコン膜５をフォトレジスト（図示しない）を使用して
選択的に異方性エッチングにより開孔する（図３
（ｂ））。次に半導体基板１のＤＣ部を形成する領域に
開孔部を形成した多結晶シリコン膜５と金属シリサイド
膜７の上にＤＣ部を形成する領域にゲート酸化膜４を残
したままＤＣ部と他のトランジスタ（図示しない）のゲ
ート電極とをつなぐ配線層となる非晶質シリコン膜１６
を２００ｎｍほど堆積させる（図４）。この配線層１６
の材料としては酸化膜を還元する能力の高いものを選択
する。酸化膜を還元する能力の高いものとしては、例え
ば、非晶質シリコンがある。その後半導体基板１の上に
フォトレジスト１７を形成し、コンタクト領域とトラン
ジスタのソース／ドレイン領域の一方との間が分離す
る、いわゆるオフセット領域が形成されないように、ま
たフォトレジスト１７が配線層１６の肩の部分から落ち
ないように、このフォトレジスト１７をパターニングす
る。その後フォトレジスト１７をマスクにして酸化膜と
選択比のない条件で非晶質シリコン膜１６をＣＤＥなど
の等方性エッチングによりパターニングして金属シリサ
イド膜７を部分的に露出させる（図５）。
【００１７】その後、やはりフォトレジスト１７をマス
クにして引き続き金属シリサイド膜７をＲＩＥなどの異
方性エッチングでパターニングする。配線層１６の肩の
部分には非晶質シリコン膜が半導体基板１に対してその
法線方向から見たときに厚く付着しているため、この時
点でもまだＤＣ部を形成する領域上には十分非晶質シリ
コンが残っている状態である。最後に酸化膜と選択比の
ある条件で多結晶シリコンをエッチングする。このよう
な方法でゲート電極５、７、１６をパターニングするこ
とにより、ＤＣ部を形成する領域中にゲート電極部分が
存在してもＤＣ部を形成する領域にゲート酸化膜４が存
在しているため、この層がゲート電極エッチングのスト
ッパーとなり基板の掘れをなくすことが可能となる（図
６）。その後、ゲート電極及び配線層の電気抵抗を下げ
るために熱処理によって後酸化を数ｎｍ程度行って酸化
膜からなる保護膜１８を形成する（図７）。
【００１８】しかし、このままの状態では配線層１６と
ＤＣ部を形成する領域が酸化膜４によって電気的に絶縁
されている。そこで両者を電気的に接続するため、ま
ず、ＤＣ部を形成する領域のゲート酸化膜４を破壊する
ような条件でミキシングイオン注入を行う。例えば、シ
リコンイオンを用いて、その飛程がちょうどＤＣ部のゲ
ート酸化膜４になるような条件でイオン注入を行う。即
ち、ＤＣ部のゲート酸化膜４にＳｉイオンを存在させ
る。このイオン注入によって酸化膜におけるシリコンと
酸素の結合が解かれるものと考えられる。続いてＤＣ部
を形成する領域の不純物拡散領域６とトランジスタの不
純物拡散領域８に選択的にリンもしくは砒素などの不純
物をイオン注入法を用いて導入し、ＤＣ部とトランジス
タのソース／ドレイン領域８を一体に形成する。なお、
ミキシングイオン注入の条件と不純物拡散領域へのイオ
ン注入の条件が同時に満たされるなら、これらのイオン
注入を兼用することができる。
【００１９】例えば、Ｎ型不純物拡散領域に対してリン
や砒素、Ｐ型不純物拡散領域に対して硼素やＢＦ2 を用
いたときにＤＣ部の酸化膜を破壊させ、かつ不純物拡散
領域を形成することができる条件を選んでイオン注入を
行うことが必要である。この不純物拡散領域６、８を形
成する際に、ＤＣ部の配線層の非晶質シリコン膜１６を
通してイオン注入を行うことになるため、その条件にお
いてはゲート電極下にトランジスタのしきい値変動を生
じさせるようなイオン注入がなされるおそれがあるが、
本発明の場合は、配線層の非晶質シリコン膜１６とゲー
ト電極の多結晶シリコン膜５の間に金属シリサイド膜７
が存在するため、ゲート電極の多結晶シリコン膜５の下
には砒素などの不純物は導入されない。なぜなら一般的
に多結晶シリコンや非晶質シリコンに比較して金属シリ
サイドは入射イオンに対する阻止能力が十分高いからで
ある。ここで、ＮＭＯＳトランジスタに対してはＮ型Ｄ
Ｃ部、ＰＭＯＳトランジスタに対してはＰ型ＤＣ部を一
度に形成することが可能となる（図８）。
【００２０】次に、非晶質シリコン膜１６を、例えば、
窒素雰囲気中で温度５００℃、８時間程度のような低温
長時間の再結晶化アニールすることにより、配線層の非
晶質シリコン膜１６とＤＣ部の不純物拡散領域６間に存
在するゲート酸化膜４を還元し（酸素をなくし）、非晶
質シリコン膜１６と不純物拡散領域６を電気的に接続す
る（図９）。この熱処理により、非晶質シリコン膜１６
は結晶化される。非晶質シリコン膜１６は、ＬＰＣＶＤ
（低圧ＣＶＤ）で形成されるが、膜厚２００ｎｍ程度以
下が適当である。例えば、膜厚１００ｎｍの非晶質シリ
コン膜の場合、４８０℃で６時間程度で酸化膜を還元す
る。ゲート電極の第１層の多結晶シリコン膜及び第２層
の金属シリサイド膜の膜厚は、それぞれ５０〜１００ｎ
ｍが適当である。第１層〜第３層から構成されるゲート
電極は、全膜厚が３００ｎｍ程度が適当であるが、膜厚
はこの値に限定されない。ゲート電極は、所定のトラン
ジスタ特性を得るために任意の厚さを持つことが可能で
ある。また、第１層の多結晶シリコン膜を入射イオンを
阻止できるほど厚くすれば第２層の金属シリサイド膜は
用いないで済ますことができる。非晶質シリコン膜を再
結晶化する温度（即ち、酸化膜を還元する温度）は、４
８０〜６００℃が適当である。
【００２１】次に、ゲート電極５、７、１６や配線層の
再結晶化した非晶質シリコン膜１６をＳｉＯ2 などの保
護膜１８で保護被覆してから、半導体基板１表面には、
例えば、ＣＶＤ法などを用いてＳｉＯ2 などの第１の層
間絶縁膜９を形成する。第１の層間絶縁膜９の表面を平
坦化し、所定の位置にコンタクト孔を形成してから、こ
の表面にＡｌなどの金属膜を形成し、これをフォトレジ
スト（図示しない）を用いてパターニングして第２の配
線１０を形成する。トランジスタのソース／ドレイン領
域８の他方と第２の配線１０とは、前記第１の層間絶縁
膜９に形成されたコンタクト孔を介して電気的に接続さ
れている。次に第１の層間絶縁膜９及び第２の配線１０
の上にＣＶＤＳｉＯ2 などの第２の層間絶縁膜１１を形
成する。第２の層間絶縁膜１１の表面を平坦化し、さら
に所定の位置にコンタクト孔を形成してから、この表面
にＡｌなどの金属膜を形成し、これをフォトレジスト
（図示しない）を用いてパターニングして第３の配線１
２を形成する。第３の配線１２は、第２の層間絶縁膜１
１に形成されたコンタクト孔を介して第２の配線１０に
接続されている。最後に半導体基板１の表面をＳｉ3 Ｎ
4 などの保護膜１３で被覆する（図１参照）。
【００２２】この実施例によれば、ゲート電極のパター
ニングの際、とくに第１層目の多結晶シリコン膜をエッ
チングするときには、酸化膜に対してエッチング速度の
小さいエッチング方法を使用するので、半導体基板が掘
れず、その結果ＤＣ部での結晶欠陥の発生、電気的特性
の劣化（接合リーク、ＤＣ部とトランジスタの拡散領域
の接合抵抗増大等）などの問題が生じなくなり、より高
性能な半導体装置を提供することが可能になる。本発明
は、ＭＯＳトランジスタのソース／ドレイン領域のいづ
れか一方が他のトランジスタのゲート電極に電気的に接
続された構造の半導体装置に適用されるものであるが、
この様な構造の半導体装置としては、例えば、図１０に
示すＳＲＡＭメモリがある。例えば、６トランジスタセ
ルは、１対のＣＭＯＳインバータ回路をフリップフロッ
プ構成に接続し、各記憶ノードにワード線をゲート入力
とする１対のアクセストランジスタＡ、Ｂを接続したも
ので、アクセストランジスタＡ、Ｂを通してビット線と
の間で読み出し／書き込みのデータ転送を行う。
【００２３】このＳＲＡＭは、４個のＮＭＯＳトランジ
スタＡ、Ｂ、Ｃ、Ｄと２個のＰＭＯＳトランジスタＥ、
Ｆから構成されている。そして、図１に示されるＤＣ部
は、このＳＲＡＭでは、ＤＣ１及びＤＣ２に用いられて
いる。また、ＰＭＯＳトランジスタＥ、Ｆを、例えば、
多結晶シリコン抵抗などの負荷素子に置換えたＳＲＡＭ
も同じ用に前記ＤＣ部を備えている。
【００２４】
【発明の効果】本発明は、トランジスタのソース／ドレ
イン領域の一方と他のトランジスタのゲート電極とを電
気的に接続する構造の半導体装置において、ソース／ド
レイン領域の一方とＤＣ部の不純物拡散領域とは連続的
に一体形成されているので不純物濃度分布が一様にな
る。また本発明は、以上のようにＤＣ部にゲート酸化膜
を存在させたままでゲート電極をパターニングするの
で、このパターニングの際半導体基板が掘られず、ＤＣ
部での結晶欠陥の発生、電気的特性の劣化などの問題が
生じなくなり、その結果高性能な半導体装置を得ること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置。
【図２】第２の実施例の半導体装置の製造工程断面図。
【図３】第２の実施例の半導体装置の製造工程断面図。
【図４】第２の実施例の半導体装置の製造工程断面図。
【図５】第２の実施例の半導体装置の製造工程断面図。
【図６】第２の実施例の半導体装置の製造工程断面図。
【図７】第２の実施例の半導体装置の製造工程断面図。
【図８】第２の実施例の半導体装置の製造工程断面図。
【図９】第２の実施例の半導体装置の製造工程断面図。
【図１０】本発明に適用されたＳＲＡＭメモリの回路
図。
【図１１】従来の半導体装置の製造工程断面図。
【図１２】従来の半導体装置の製造工程断面図。
【図１３】従来の半導体装置の製造工程断面図。
【図１４】従来の半導体装置の製造工程断面図。
【符号の説明】
１ 半導体基板 ２、３、４ 絶縁膜（酸化膜） ５ 多結晶シリコン膜 ６ Ｎ型不純物拡散領域（コンタクト領
域） ７ 金属シリサイド膜 ８ Ｎ型不純物拡散領域（ソース／ドレイ
ン領域） ９、１１ 層間絶縁膜 １０、１２ 配線層 １３ 保護膜 １４ 多結晶シリコン膜 １５ オフセット領域 １６ 非晶質シリコン膜 １７ フォトレジスト
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 21/8238 27/092 21/8244 27/11 29/78 21/336 Ｈ０１Ｌ 27/08 ３２１ Ｆ 27/10 ３８１ 29/78 ３０１ Ｐ ３０１ Ｙ ３０１ Ｍ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に形成された第１導電型ソース／ドレイ
    ン領域と、 前記ソース／ドレイン領域を被覆し、前記ソース／ドレ
    イン領域間の上に形成されたゲート酸化膜と、 前記ソース／ドレイン領域間の上に前記ゲート酸化膜を
    介して形成されたゲート電極と、 前記ソース／ドレイン領域のいづれか一方と接し、前記
    半導体基板上に形成された配線層が直接接続された第１
    導電型コンタクト領域とを備え、 前記コンタクト領域と前記ソース／ドレイン領域の一方
    とは連続的に一体形成されていることを特徴とする半導
    体装置。
  2. 【請求項２】 半導体基板上にゲート酸化膜を形成する
    工程と、 前記半導体基板上に前記ゲート酸化膜を被覆するように
    ゲート電極を形成する工程と、 前記半導体基板のコンタクト形成領域の上に形成されて
    いるゲート酸化膜上に配線層を形成する工程と、 前記半導体基板に不純物を選択的に導入して前記ゲート
    電極の両側にソース／ドレイン領域を形成すると同時
    に、前記コンタクト形成領域にコンタクト領域となる不
    純物拡散領域を前記ソース／ドレイン領域の一方と連続
    的に一体形成する工程と、 前記半導体基板を熱処理して前記ゲート酸化膜の前記コ
    ンタクト領域を被覆している部分を還元することによ
    り、この還元された部分を前記配線層の一部にする工程
    とを備えていることを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 前記配線層は、前記コンタクト領域上の
    酸化膜を還元する能力の高い材料から構成されているこ
    とを特徴とする請求項２に記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記酸化膜を還元する能力の高い材料
    は、非晶質シリコンからなることを特徴とする請求項３
    に記載の半導体装置の製造方法。
  5. 【請求項５】 半導体基板上にゲート酸化膜を形成する
    工程と、 前記半導体基板上に前記ゲート酸化膜を被覆するよう
    に、第１の導電層又は第１の導電層とその上の第２の導
    電層を形成する工程と、 前記第１の導電層又は第１の導電層とその上の第２の導
    電層とを選択的にエッチングして前記半導体基板のコン
    タクト形成領域を露出させる工程と、 前記半導体基板上に前記第１の導電層又は第１の導電層
    とその上の第２の導電層及びコンタクト形成領域の上に
    最上層の導電層を形成する工程と、 前記最上層の導電層を等方性エッチングによりパターニ
    ングして、前記半導体基板のコンタクト形成領域の上に
    形成されているゲート酸化膜上に配線層を形成し、同時
    に前記最上層の導電層のゲート電極パターンを形成する
    工程と、 前記第１の導電層又は第１の導電層とその上の第２の導
    電層を酸化膜に対するエッチング速度がこれら導電層に
    対するエッチング速度より小さいエッチング方法により
    エッチングを行うことによりゲート電極を形成する工程
    と、 前記半導体基板に不純物を選択的に導入して前記ゲート
    電極の両側にソース／ドレイン領域を形成するととも
    に、前記コンタクト形成領域にコンタクト領域となる不
    純物拡散領域を前記ソース／ドレイン領域の一方と連続
    的に一体形成する工程と、 前記ゲート酸化膜の前記コンタクト領域を被覆している
    部分にイオンを注入する工程と、 前記半導体基板を熱処理して前記ゲート酸化膜の前記コ
    ンタクト領域を被覆している部分を還元することによ
    り、この還元された部分を前記配線層の一部にする工程
    とを備えていることを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】 前記第１の導電層には多結晶シリコンを
    用い、前記最上層の導電層には非晶質シリコンを用いた
    ことを特徴とする請求項５に記載の半導体装置の製造方
    法。
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