JPS616855A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
- Publication number
- JPS616855A JPS616855A JP59126786A JP12678684A JPS616855A JP S616855 A JPS616855 A JP S616855A JP 59126786 A JP59126786 A JP 59126786A JP 12678684 A JP12678684 A JP 12678684A JP S616855 A JPS616855 A JP S616855A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- layer
- silicon layer
- type
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は相補型ＭＯＳ牛導体装置（以下ＣＭＯＳ半導体
装置と記す）に関し、特に０ＭＯＳ記憶装置において集
積度を大幅に向上させることができる構造に関する。
装置と記す）に関し、特に０ＭＯＳ記憶装置において集
積度を大幅に向上させることができる構造に関する。
（従来の技術）
ＣＭＯＳメモリのメモリセルは一般的に第２図に示すよ
うに、２組のＣＭＯＳインバータ回路および２つのデー
タ転送用トランジスタＱｉＱ４よ多構成されており、１
つのインバータ回路の出力はもう１つのインバータ回路
の入力となシ、これによりデータ転送用トランジスタを
通してビット線１０２よシ転送されるデータを保持する
ことができる。
うに、２組のＣＭＯＳインバータ回路および２つのデー
タ転送用トランジスタＱｉＱ４よ多構成されており、１
つのインバータ回路の出力はもう１つのインバータ回路
の入力となシ、これによりデータ転送用トランジスタを
通してビット線１０２よシ転送されるデータを保持する
ことができる。
ここでＮ型の駆動用トランジスタＱＮ１とＰ型の負荷用
トランジスタＱＰ１のドレイン同志の接続および駆動用
トランジスタＱＮ２と負荷用トランジスタＱＰ２のドレ
イン同志の接続はドレインを形成する不純物拡散層の導
電型が異なっているため、従来は金属配線層（通常はＡ
ｌ）を介して行なわなければならなかった。
トランジスタＱＰ１のドレイン同志の接続および駆動用
トランジスタＱＮ２と負荷用トランジスタＱＰ２のドレ
イン同志の接続はドレインを形成する不純物拡散層の導
電型が異なっているため、従来は金属配線層（通常はＡ
ｌ）を介して行なわなければならなかった。
第３図は従来の製造法で設計されたＣＭＯＳメモリのメ
モリセルの一例の構成を示す模式図である。通常ビット
線２０４と前記ドレイン同志を接続する金属配線２０６
とは同一層で形成されているため、メモリセルの面積を
縮少する際の障害となっていた。また、集積度の向上に
従う素子寸法の微細化により多結晶シリコン配ＩｗＮＩ
Ｉの抵抗の増加は非常に大きなものとなシメモリ回路全
体の電気的特性を悪化させる原因となっている。特に第
３図中に示したワード選択線２０３は通常多結晶シリコ
ン層で形成されているため、微細化に伴う抵抗増加の影
響が大きく、ワード選択−での遅延時間により、メモリ
回路全体のアクセス時間が制限される様になっている。
モリセルの一例の構成を示す模式図である。通常ビット
線２０４と前記ドレイン同志を接続する金属配線２０６
とは同一層で形成されているため、メモリセルの面積を
縮少する際の障害となっていた。また、集積度の向上に
従う素子寸法の微細化により多結晶シリコン配ＩｗＮＩ
Ｉの抵抗の増加は非常に大きなものとなシメモリ回路全
体の電気的特性を悪化させる原因となっている。特に第
３図中に示したワード選択線２０３は通常多結晶シリコ
ン層で形成されているため、微細化に伴う抵抗増加の影
響が大きく、ワード選択−での遅延時間により、メモリ
回路全体のアクセス時間が制限される様になっている。
（発明が解決しようとする問題点）
本発明の目的は、上記従来のＣＭＯＳ＃−導体装置の問
題点であったＣＭＯＳインバータ回路のドレイン同志の
接続のように異なる４電型の配線層の接続にあたシ従来
行っていた金属配線を不要とし、また、素子寸法の微細
化による多結晶シリコン配線層の抵抗増加を防ぎ、特に
、０ＭＯＳ記憶装置でのチップサイズの減少と特性の向
上を可能とする相補型ＭＯＳ半導体装置を提供すること
にある。
題点であったＣＭＯＳインバータ回路のドレイン同志の
接続のように異なる４電型の配線層の接続にあたシ従来
行っていた金属配線を不要とし、また、素子寸法の微細
化による多結晶シリコン配線層の抵抗増加を防ぎ、特に
、０ＭＯＳ記憶装置でのチップサイズの減少と特性の向
上を可能とする相補型ＭＯＳ半導体装置を提供すること
にある。
（問題点を解決するための手段）
本発明の第１の発明の相補型ＭＯＳ半導体装置は、少な
くとも２層以上の多結晶シリコン配線層を有し、第一層
目の多結晶シリコンｌ−と第二層目の多結晶シリコン層
は互いに異なった導電型を有し、該第一層目の多結晶シ
リコン層はその表面がシリサイド化されており、第一層
目の多結晶シリコン層と第二層目の多結晶シリコン層は
該シリサイド層によ多接続されており、また同一導電型
の多結晶シリコン層と不純物拡散層とは埋め込みコンタ
クトによ多接続されることによ多構成される。
くとも２層以上の多結晶シリコン配線層を有し、第一層
目の多結晶シリコンｌ−と第二層目の多結晶シリコン層
は互いに異なった導電型を有し、該第一層目の多結晶シ
リコン層はその表面がシリサイド化されており、第一層
目の多結晶シリコン層と第二層目の多結晶シリコン層は
該シリサイド層によ多接続されており、また同一導電型
の多結晶シリコン層と不純物拡散層とは埋め込みコンタ
クトによ多接続されることによ多構成される。
また、本発明の第２の発明の相補型ＭＯＳ半導体装置は
、少なくとも２層以上の多結晶シリコン配線層を有し、
第一層目の多結晶シリコン層と第２層目の多結晶シリコ
ン層は互いに異なった２４電型を有し、該第一層目の多
結晶シリコンｊｆＩｉはその表面がシリティド化されて
おり、第一層目の多結晶シリコン層と第二ｊ−目の多結
晶シリコン層は該シリサイド層によ多接続されており、
また同一導電型の多結晶シリコン層と不純物拡散層とは
埋め込みコンタクトによ多接続されている配線構造を有
するセルをマトリクス状に配置し、表面がシリサイド化
さ扛たワード選択線と金属配線よりなるビット線、接地
電位線を配置し、相補型ＭＯＳメモリセルマトリックス
を形成することによ多構成される。
、少なくとも２層以上の多結晶シリコン配線層を有し、
第一層目の多結晶シリコン層と第２層目の多結晶シリコ
ン層は互いに異なった２４電型を有し、該第一層目の多
結晶シリコンｊｆＩｉはその表面がシリティド化されて
おり、第一層目の多結晶シリコン層と第二ｊ−目の多結
晶シリコン層は該シリサイド層によ多接続されており、
また同一導電型の多結晶シリコン層と不純物拡散層とは
埋め込みコンタクトによ多接続されている配線構造を有
するセルをマトリクス状に配置し、表面がシリサイド化
さ扛たワード選択線と金属配線よりなるビット線、接地
電位線を配置し、相補型ＭＯＳメモリセルマトリックス
を形成することによ多構成される。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（５）〜割は本発明の一実施例及びその製造方法
を説明するために工程順に示した模式図である。本実施
例ではＮ型半導体基板上にＰ型のウェルを持つ０ＭＯＳ
構造のメモリセルを例にして説明する。
を説明するために工程順に示した模式図である。本実施
例ではＮ型半導体基板上にＰ型のウェルを持つ０ＭＯＳ
構造のメモリセルを例にして説明する。
が形成される領域にボロン等のＰ型不純物をイオン打込
み法あるいは拡散等の方法を用いて約５μｍの深さに導
入しＰウェルを形成する。続いてＰ型およびＮ型の不純
物拡散層となる領域３０２，３０２’を形成するため、
選択酸化法等を用いて不純物拡散層形成領域３ｏ２，３
ｏ２パ以外の領域に約１μｍの厚さの酸化膜を成長させ
る。
み法あるいは拡散等の方法を用いて約５μｍの深さに導
入しＰウェルを形成する。続いてＰ型およびＮ型の不純
物拡散層となる領域３０２，３０２’を形成するため、
選択酸化法等を用いて不純物拡散層形成領域３ｏ２，３
ｏ２パ以外の領域に約１μｍの厚さの酸化膜を成長させ
る。
次に、第１図（Ｂ）に示すように、５００Ａ程度のゲー
ト酸化膜を厚い酸化膜が形成されていない領域に形成す
る。次いで、第１層目の多結晶シリコ、ン層を不純物拡
散層と接続するための埋込みコンタクトを形成する。本
実施例では一層目の多結晶シリコン層はＮ型とするため
Ｎ＋拡散層が形成される領域に埋め込みコンタクト３０
３を開孔する。
ト酸化膜を厚い酸化膜が形成されていない領域に形成す
る。次いで、第１層目の多結晶シリコ、ン層を不純物拡
散層と接続するための埋込みコンタクトを形成する。本
実施例では一層目の多結晶シリコン層はＮ型とするため
Ｎ＋拡散層が形成される領域に埋め込みコンタクト３０
３を開孔する。
次いで一層目の多結晶シリコン層をＣＶＤ法等により約
０５μｍ厚さに成長した後表面からリンを拡散しＮ型と
する。このとき同時に埋め込みコンタクト開孔部にも不
純物が拡散されるようにしておけばＮ型拡散層と第二層
目の多結晶シリコンはオーミックに接続きれることにな
る。次に、第−ｌ曽目の多結晶シリコン層にＭｏ等の金
属を０２μｍ程度の厚さに蒸着し熱処理する。しかると
きは多結晶シリコン上のＭｏはシリサイド化され、酸化
膜上はシリサイド化されないので容易にエツチングによ
りバターニングすることができ、これによｆｉＮチャネ
ルトランジスタのゲート及び配線部分３０４等を形成す
る、その後厚い酸化膜、ゲートをマスクとしてＮチャン
ネルソース・ドレイン領域にＮ型不純物（例えばＡｓ）
ｉイオン打ち込み法により約０．５μｍの深さに導入す
る。
０５μｍ厚さに成長した後表面からリンを拡散しＮ型と
する。このとき同時に埋め込みコンタクト開孔部にも不
純物が拡散されるようにしておけばＮ型拡散層と第二層
目の多結晶シリコンはオーミックに接続きれることにな
る。次に、第−ｌ曽目の多結晶シリコン層にＭｏ等の金
属を０２μｍ程度の厚さに蒸着し熱処理する。しかると
きは多結晶シリコン上のＭｏはシリサイド化され、酸化
膜上はシリサイド化されないので容易にエツチングによ
りバターニングすることができ、これによｆｉＮチャネ
ルトランジスタのゲート及び配線部分３０４等を形成す
る、その後厚い酸化膜、ゲートをマスクとしてＮチャン
ネルソース・ドレイン領域にＮ型不純物（例えばＡｓ）
ｉイオン打ち込み法により約０．５μｍの深さに導入す
る。
次に、第１図（ｑに示すように、第１図（Ｂ）の場合と
同様な方法によｊ５Ｐ型拡散層上にも埋め込みコンタク
）３０５を開孔し、Ｐ型多結晶シリコン層３０６の形成
及びパターニング、Ｐ型不純物（例えばホウ素）の導入
を行う。ここで、Ｎ型の第一１目多結晶シリコン表面に
形成されたシリサイド上に絶縁層が存在しないようにし
ておけば、第一層目の多結晶シリコン層と第二層目の多
結晶シリコンは互いにオーミック接続がとれる。
同様な方法によｊ５Ｐ型拡散層上にも埋め込みコンタク
）３０５を開孔し、Ｐ型多結晶シリコン層３０６の形成
及びパターニング、Ｐ型不純物（例えばホウ素）の導入
を行う。ここで、Ｎ型の第一１目多結晶シリコン表面に
形成されたシリサイド上に絶縁層が存在しないようにし
ておけば、第一層目の多結晶シリコン層と第二層目の多
結晶シリコンは互いにオーミック接続がとれる。
次に、第１図（０に示すように、１−聞納縁膜として例
えばＳｉｎ、をＣＶＤ法等で１μｍ厚さに成長し、その
彼ピット線と接地電位線との接続部にコンタクトホール
３０７を開孔後アルミニウム配線層を１μｍの厚さに真
空蒸着法等を用いて成長し、その後パターニングを行な
いピット線３０９と接地電位線３０８を形成する。
えばＳｉｎ、をＣＶＤ法等で１μｍ厚さに成長し、その
彼ピット線と接地電位線との接続部にコンタクトホール
３０７を開孔後アルミニウム配線層を１μｍの厚さに真
空蒸着法等を用いて成長し、その後パターニングを行な
いピット線３０９と接地電位線３０８を形成する。
以上説明したように、本実施例によれば従来０ＭＯＳ構
造で必要でらっｆｃＰチャンネルトランジスタとＮチャ
ンネルトランジスタのドレイン同志を接続するだめの金
属配線はシリサイド１−を介して多結晶シリコン１−を
接続することにょシネ要□なものとすることができ、こ
れにょシメモリセルのサイズを大幅に縮小することがで
き、また、同時にワード選択線の表面がシリサイド化さ
れているためワード選択線の抵抗値はシリサイド化され
ていない場合に比べ約１桁減少するためワード選択線で
の遅延時間を小さなものとすることができる。
造で必要でらっｆｃＰチャンネルトランジスタとＮチャ
ンネルトランジスタのドレイン同志を接続するだめの金
属配線はシリサイド１−を介して多結晶シリコン１−を
接続することにょシネ要□なものとすることができ、こ
れにょシメモリセルのサイズを大幅に縮小することがで
き、また、同時にワード選択線の表面がシリサイド化さ
れているためワード選択線の抵抗値はシリサイド化され
ていない場合に比べ約１桁減少するためワード選択線で
の遅延時間を小さなものとすることができる。
なお、本実施例ではＮ型半導体基板上にＰウェルを形成
し、また第一層目の多結晶シリコン層をＮ型に第二層目
の多結晶シリコン層をＰ型としたが、Ｐ型基板上にＮウ
ェルを形成した場合、あるいは第−ｌ−目の多結晶シリ
コン層をＰ型に、第二層目の多結晶シリコン層をＮ型と
した場合匹おいても本発明を適用することにょ夛同様な
効果が得られる。
し、また第一層目の多結晶シリコン層をＮ型に第二層目
の多結晶シリコン層をＰ型としたが、Ｐ型基板上にＮウ
ェルを形成した場合、あるいは第−ｌ−目の多結晶シリ
コン層をＰ型に、第二層目の多結晶シリコン層をＮ型と
した場合匹おいても本発明を適用することにょ夛同様な
効果が得られる。
（発明の効果）
以上説明したとおシ、本発明によれば２＃以上の多結晶
シリコン配線ｊ＠を有し、しかも異なる導電型の配線層
であっても金属配線にょシ特別式接続する必要をなくし
、素子寸法の微細化による多結晶シリコン配線層の抵抗
増加を防ぐことができ相補型ＭＯＳ半導体装置のチップ
サイズの減／ｊ％と特性の向上を可能にすることができ
る。特にＣＭＯＳ記憶装置に適用すると効果が太きい。
シリコン配線ｊ＠を有し、しかも異なる導電型の配線層
であっても金属配線にょシ特別式接続する必要をなくし
、素子寸法の微細化による多結晶シリコン配線層の抵抗
増加を防ぐことができ相補型ＭＯＳ半導体装置のチップ
サイズの減／ｊ％と特性の向上を可能にすることができ
る。特にＣＭＯＳ記憶装置に適用すると効果が太きい。
第４図（５）〜（Ｉｌｌは本発明ので実施例を説明する
ために製造工程順に示した模式図、第２図は従来のＣＭ
ＯＳメモリセルの一例の回路図、第３図はＣＭＯＳメモ
リセルの構成を示す模式図である。 ＱＮＩ ＋ ＱＮ２・・・・・・Ｎ型部動用トランジス
タ％ＱＰ１＋ＱＰ２・・・・・・Ｐ型負荷用トランジス
タ、Ｑｓ＋Ｑ４・・団・データ転送用トランジスタ、Ｉ
Ｄ１・・・山ワード選択線、１０２・・・・・・ピット
線、１０３・・・・・・電源供給線、２０１・・・・・
・Ｎ型不純物拡散層、２０２・・団・Ｐ型不純物拡散層
、２ｏ３・・・・・・多結晶シリコン層、２０４・・・
・・・ビット線、２０５・・・・・・接地電位線、２０
６・・・・・・ドレイン同志を接続する配線、２０７・
・・・・・コンタクトホール、３０１・・・−Ｐ ウェ
ル−３０２，３０２’・・・・・・不純物拡散層、３０
３・・・・・・埋め込みコンタク）（Ｎ型）、３０４・
・・・・・Ｎ型多結晶シリコン層、３０５・・・・・・
埋め込みコンタク）（Ｐ型）、３０６・・・・・・Ｐ型
多結晶シリコン層、３０７代理人 弁理士 内 原
音 （△） 第１図 （Ｃ，） （Ｄ） 第１図 第２図 夢３図
ために製造工程順に示した模式図、第２図は従来のＣＭ
ＯＳメモリセルの一例の回路図、第３図はＣＭＯＳメモ
リセルの構成を示す模式図である。 ＱＮＩ ＋ ＱＮ２・・・・・・Ｎ型部動用トランジス
タ％ＱＰ１＋ＱＰ２・・・・・・Ｐ型負荷用トランジス
タ、Ｑｓ＋Ｑ４・・団・データ転送用トランジスタ、Ｉ
Ｄ１・・・山ワード選択線、１０２・・・・・・ピット
線、１０３・・・・・・電源供給線、２０１・・・・・
・Ｎ型不純物拡散層、２０２・・団・Ｐ型不純物拡散層
、２ｏ３・・・・・・多結晶シリコン層、２０４・・・
・・・ビット線、２０５・・・・・・接地電位線、２０
６・・・・・・ドレイン同志を接続する配線、２０７・
・・・・・コンタクトホール、３０１・・・−Ｐ ウェ
ル−３０２，３０２’・・・・・・不純物拡散層、３０
３・・・・・・埋め込みコンタク）（Ｎ型）、３０４・
・・・・・Ｎ型多結晶シリコン層、３０５・・・・・・
埋め込みコンタク）（Ｐ型）、３０６・・・・・・Ｐ型
多結晶シリコン層、３０７代理人 弁理士 内 原
音 （△） 第１図 （Ｃ，） （Ｄ） 第１図 第２図 夢３図
Claims (2)
- （１）少なくとも２層以上の多結晶シリコン配線層を有
し、第一層目の多結晶シリコン層と第二層目の多結晶シ
リコン層は互いに異なった導電型を有し、該第一層目の
多結晶シリコン層はその表面がシリサイド化されており
、第一層目の多結晶シリコン層と第二層目の多結晶シリ
コン層は該シリサイド層により接続されており、また同
一導電型の多結晶シリコン層と不純物拡散層とは埋め込
みコンタクトにより接続されていることを特徴とする相
補型ＭＯＳ半導体装置。 - （２）少なくとも２層以上の多結晶シリコン配線層を有
し、第一層目の多結晶シリコン層と第二層目の多結晶シ
リコン層は互いに異なった導電型を有し、該第一層目の
多結晶シリコン層はその表面がシリサイド化されており
、第一層目の多結晶シリコン層と第二層目の多結晶シリ
コン層は該シリサイド層により接続されており、また同
一導電型の多結晶シリコン層と不純物拡散層とは埋め込
みコンタクトにより接続されている配線構造を有するセ
ルをマトリクス状に配置し、表面がシリサイド化された
ワード選択線と金属配線よりなるビット線、接地電位線
を配置し、相補型ＭＯＳメモリセルマトリックスを構成
したことを特徴とする相補型ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126786A JPS616855A (ja) | 1984-06-20 | 1984-06-20 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126786A JPS616855A (ja) | 1984-06-20 | 1984-06-20 | 相補型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616855A true JPS616855A (ja) | 1986-01-13 |
Family
ID=14943897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126786A Pending JPS616855A (ja) | 1984-06-20 | 1984-06-20 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226060A (ja) * | 1986-10-27 | 1988-09-20 | Seiko Epson Corp | 半導体記憶装置 |
| US5475240A (en) * | 1991-03-15 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
-
1984
- 1984-06-20 JP JP59126786A patent/JPS616855A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226060A (ja) * | 1986-10-27 | 1988-09-20 | Seiko Epson Corp | 半導体記憶装置 |
| JP2563803B2 (ja) * | 1986-10-27 | 1996-12-18 | セイコーエプソン株式会社 | 半導体記憶装置 |
| US5475240A (en) * | 1991-03-15 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
| US5581093A (en) * | 1991-03-15 | 1996-12-03 | Mitsubishi Denki Kabushiki Kaisha | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
| US5654239A (en) * | 1991-03-15 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6908837B2 (en) | Method of manufacturing a semiconductor integrated circuit device including a gate electrode having a salicide layer thereon | |
| US4581623A (en) | Interlayer contact for use in a static RAM cell | |
| US4984200A (en) | Semiconductor circuit device having a plurality of SRAM type memory cell arrangement | |
| US6504186B2 (en) | Semiconductor device having a library of standard cells and method of designing the same | |
| JPH03154377A (ja) | 多結晶シリコン・ダイオード負荷を持つ小型スタティックｒａｍ | |
| US5583363A (en) | Inverter gate circuit of a bi-CMOS structure having common layers between fets and bipolar transistors | |
| JPH02130872A (ja) | ポリシリコントランジスタの製造方法 | |
| JPH02246264A (ja) | 半導体装置およびその製造方法 | |
| JPH0855852A (ja) | 半導体装置及びその製造方法 | |
| JPS616855A (ja) | 相補型ｍｏｓ半導体装置 | |
| JP3363750B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| JP2960444B2 (ja) | 半導体集積回路装置及びマイクロプロセッサ | |
| JPH1154509A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3104322B2 (ja) | 半導体装置 | |
| JP3258095B2 (ja) | 相補型ｎ−チャンネル及びｐ−チャンネル・デバイスを備えた集積回路の製造方法及び形成方法 | |
| JP2544419B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2780896B2 (ja) | 半導体集積回路の製造方法 | |
| JPH08167655A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH03114267A (ja) | 半導体装置およびその製造方法 | |
| JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR0147776B1 (ko) | 씨모드 인버터의 결선방법 | |
| JP2586806B2 (ja) | 半導体記憶装置 | |
| JPH06232372A (ja) | 半導体記憶装置 | |
| JPS592363A (ja) | 相補型絶縁ゲート電界効果型装置 |