JP2544419B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、SRAM
（Ｓtatic Ｒandom Ａccess Ｍemory）を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
（Ｓtatic Ｒandom Ａccess Ｍemory）を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
SRAMは相補性データ線とワード線との交差部にメモリ
セルを配置している。メモリセルは、フリップフロップ
回路及びその一対の入出力端子に夫々一方の半導体領域
が接続された２個の転送用MISFETで構成されている。
セルを配置している。メモリセルは、フリップフロップ
回路及びその一対の入出力端子に夫々一方の半導体領域
が接続された２個の転送用MISFETで構成されている。
前記フロップフロップ回路は、情報蓄積部として使用
され、入出力端子部分が情報蓄積ノード部となる。フリ
ップフロップ回路は２個の駆動用MISFET及び２個の高抵
抗負荷素子で構成されている。高抵抗負荷素子は、抵抗
値を低減する不純物が導入されていないか或は若干導入
されている多結晶珪素膜で構成されている。高抵抗負荷
素子は、前記駆動用MISFETのゲート電極の上部に配置さ
れている。この高抵抗負荷素子は、駆動用MISFETの上部
に配置されているので、メモリセル面積を縮小し、SRAM
の高集積化を図ることができる特徴がある。
され、入出力端子部分が情報蓄積ノード部となる。フリ
ップフロップ回路は２個の駆動用MISFET及び２個の高抵
抗負荷素子で構成されている。高抵抗負荷素子は、抵抗
値を低減する不純物が導入されていないか或は若干導入
されている多結晶珪素膜で構成されている。高抵抗負荷
素子は、前記駆動用MISFETのゲート電極の上部に配置さ
れている。この高抵抗負荷素子は、駆動用MISFETの上部
に配置されているので、メモリセル面積を縮小し、SRAM
の高集積化を図ることができる特徴がある。
前記メモリセルの転送用MISFETのゲート電極はワード
線に接続されている。転送用MISFETの他方の半導体領域
は相補性データ線に接続されている。相補性データ線
は、前記高抵抗負荷素子の上部を延在するように構成さ
れている。前記メモリセルのフリップフロップ回路の情
報蓄積ノード部には、高抵抗負荷素子を介在させて電源
電圧配線が、駆動用MISFETを介在させて基準電圧配線が
夫々接続されている。
線に接続されている。転送用MISFETの他方の半導体領域
は相補性データ線に接続されている。相補性データ線
は、前記高抵抗負荷素子の上部を延在するように構成さ
れている。前記メモリセルのフリップフロップ回路の情
報蓄積ノード部には、高抵抗負荷素子を介在させて電源
電圧配線が、駆動用MISFETを介在させて基準電圧配線が
夫々接続されている。
この種のメモリセルは高集積化が進むにつれてサイズ
が縮小され、情報蓄積ノード部の電荷蓄積量が低下する
傾向にある。電荷蓄積量の低下はα線の入射によるソフ
トエラーを生じ易い。
が縮小され、情報蓄積ノード部の電荷蓄積量が低下する
傾向にある。電荷蓄積量の低下はα線の入射によるソフ
トエラーを生じ易い。
このような問題点を解決する技術としては、米国特許
第4590508号に記載される技術が最適である。この技術
は、SRAMのメモリセルの情報蓄積ノード部に容量素子を
接続し、情報蓄積ノード部の電荷蓄積量を増加してい
る。
第4590508号に記載される技術が最適である。この技術
は、SRAMのメモリセルの情報蓄積ノード部に容量素子を
接続し、情報蓄積ノード部の電荷蓄積量を増加してい
る。
本発明者は、開発中である前述のSRAMのメモリセルに
前記技術に基づき容量素子を構成した。この容量素子
は、フリップフロップ回路の情報蓄積ノード部と高抵抗
負荷素子とを接続する導電層を一方の電極として設け、
誘電体膜を介在させて一方の電極上に他方に電極である
プレート電極層を設けて構成されている。一方の電極と
しての導電層は、高抵抗負荷素子及び電源電圧配線と同
一導電層である多結晶珪素膜で構成されている。他方の
電極としてのプレート電極層は多結晶珪素膜で構成され
ている。
前記技術に基づき容量素子を構成した。この容量素子
は、フリップフロップ回路の情報蓄積ノード部と高抵抗
負荷素子とを接続する導電層を一方の電極として設け、
誘電体膜を介在させて一方の電極上に他方に電極である
プレート電極層を設けて構成されている。一方の電極と
しての導電層は、高抵抗負荷素子及び電源電圧配線と同
一導電層である多結晶珪素膜で構成されている。他方の
電極としてのプレート電極層は多結晶珪素膜で構成され
ている。
本発明者は、前述の開発中のSRAMにおいて、次のよう
な問題点が生じることを見出した。
な問題点が生じることを見出した。
前記容量素子の誘電体膜は、メモリセル内の限定され
た微小面積内において充分な電荷蓄積量を確保するた
め、数百［Å］程度の薄膜で形成されている。誘電体膜
としては、酸化珪素膜又はさらに電荷蓄積量を増加する
ために窒化珪素膜の単層或はそれを主体とする複合膜で
形成されている。一方、容量素子の他方の電極としての
プレート電極層はメモリセルの全面に設けることができ
ない。つまり、まず、プレート電極層は、寄生容量が付
加され動作速度が低下することを防止するため、電源電
圧配線を除いた領域に設けられている。また、プレート
電極層は、データ線との短絡を防止するため、転送用MI
SFETの他方の半導体領域とデータ線との接続部分を除い
た領域に設けられている。このため、容量素子のプレー
ト電極層の端部が導電層、高抵抗負荷素子又は電源電圧
配線上に設けられる部分が生じる。すなわち、プレート
電極層は、導電層、高抵抗負荷素子又は電源電圧配線上
においてパターンニングされる。このプレート電極層の
パターンニング後は、プレート電極層下以下の誘電体膜
を除去し或は前洗浄によって後退させる。このため、容
量素子のプレート電極層の端部において絶縁耐圧が非常
に低くなるので、プレート電極層と一方の電極である導
電層、高抵抗負荷素子又は電源電圧配線との短絡が多発
した。この短絡は、SRAMの電気的信頼性を低下させる。
た微小面積内において充分な電荷蓄積量を確保するた
め、数百［Å］程度の薄膜で形成されている。誘電体膜
としては、酸化珪素膜又はさらに電荷蓄積量を増加する
ために窒化珪素膜の単層或はそれを主体とする複合膜で
形成されている。一方、容量素子の他方の電極としての
プレート電極層はメモリセルの全面に設けることができ
ない。つまり、まず、プレート電極層は、寄生容量が付
加され動作速度が低下することを防止するため、電源電
圧配線を除いた領域に設けられている。また、プレート
電極層は、データ線との短絡を防止するため、転送用MI
SFETの他方の半導体領域とデータ線との接続部分を除い
た領域に設けられている。このため、容量素子のプレー
ト電極層の端部が導電層、高抵抗負荷素子又は電源電圧
配線上に設けられる部分が生じる。すなわち、プレート
電極層は、導電層、高抵抗負荷素子又は電源電圧配線上
においてパターンニングされる。このプレート電極層の
パターンニング後は、プレート電極層下以下の誘電体膜
を除去し或は前洗浄によって後退させる。このため、容
量素子のプレート電極層の端部において絶縁耐圧が非常
に低くなるので、プレート電極層と一方の電極である導
電層、高抵抗負荷素子又は電源電圧配線との短絡が多発
した。この短絡は、SRAMの電気的信頼性を低下させる。
本発明の目的は、SRAMにおいて、α線で生じるソフト
エラーを低減することができる共に、電気的信頼性を向
上することが可能な技術を提供することにある。
エラーを低減することができる共に、電気的信頼性を向
上することが可能な技術を提供することにある。
本発明の他の目的は、SRAMのメモリセルに電荷蓄積量
を増加するための容量素子を設けると共に、この容量素
子の電極間或は電極とその他の導電層との絶縁耐圧を向
上することによって、前記目的を達成することが可能な
技術を提供することにある。
を増加するための容量素子を設けると共に、この容量素
子の電極間或は電極とその他の導電層との絶縁耐圧を向
上することによって、前記目的を達成することが可能な
技術を提供することにある。
本発明の他の目的は、前記目的を達成するための製造
工程を低減することが可能な技術を提供することにあ
る。
工程を低減することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
フリップフロップ回路の情報蓄積ノード部に導電層、
高抵抗負荷素子の夫々を順次介在させて電源電圧配線が
接続されるメモリセルで構成されたSRAMを有する半導体
集積回路装置であって、前記導電層の上部に誘電体膜を
介在させてプレート電極層を設け、このプレート電極層
の端部と前記導電層、高抵抗負荷素子又は電源電圧配線
との間に短絡防止用絶縁膜を設ける。
高抵抗負荷素子の夫々を順次介在させて電源電圧配線が
接続されるメモリセルで構成されたSRAMを有する半導体
集積回路装置であって、前記導電層の上部に誘電体膜を
介在させてプレート電極層を設け、このプレート電極層
の端部と前記導電層、高抵抗負荷素子又は電源電圧配線
との間に短絡防止用絶縁膜を設ける。
また、前記短絡防止用絶縁膜は、高抵抗負荷素子の上
部に形成し、高抵抗負荷素子を形成する不純物導入用マ
スクとして用いる。
部に形成し、高抵抗負荷素子を形成する不純物導入用マ
スクとして用いる。
［作 用］ 上述した手段によれば、前記導電層、誘電体膜及びプ
レート電極層で構成される容量素子で情報蓄積ノード部
の電荷蓄積量を増加することができるので、ソフトエラ
ーを防止することができると共に、前記容量素子のプレ
ート電極層の端部と導電層、高抵抗負荷素子又は電源電
圧配線との絶縁耐圧を短絡防止用絶縁膜で向上すること
ができるので、電位的信頼性を向上すことができる。
レート電極層で構成される容量素子で情報蓄積ノード部
の電荷蓄積量を増加することができるので、ソフトエラ
ーを防止することができると共に、前記容量素子のプレ
ート電極層の端部と導電層、高抵抗負荷素子又は電源電
圧配線との絶縁耐圧を短絡防止用絶縁膜で向上すること
ができるので、電位的信頼性を向上すことができる。
また、前記短絡防止用絶縁膜は、高抵抗負荷素子を形
成する不純物導入用マスクと兼用することができるの
で、短絡防止用絶縁膜を形成する工程に相当する分、製
造工程を低減することができる。
成する不純物導入用マスクと兼用することができるの
で、短絡防止用絶縁膜を形成する工程に相当する分、製
造工程を低減することができる。
以下、本発明の構成について、SRAMとバイポーラトラ
ンジスタとを有する混在型の半導体集積回路装置（所謂
SRAM内蔵型Bi−CMOS）に本発明を適用した一実施例とと
もに説明する。
ンジスタとを有する混在型の半導体集積回路装置（所謂
SRAM内蔵型Bi−CMOS）に本発明を適用した一実施例とと
もに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
本発明の一実施例であるSRAMのメモリセル及びバイポ
ーラトランジスタを有する半導体集積回路装置を第１図
（要部断面図）で示す。
ーラトランジスタを有する半導体集積回路装置を第１図
（要部断面図）で示す。
第１図の右側にはSRAMのメモリセルＭを示し、同第１
図の左側にはパイポーラトランジスタTrを示す。
図の左側にはパイポーラトランジスタTrを示す。
前記SRAMのメモリセルＭは、第３図（等価回路図）に
示すように、相補性データ線DL,▲▼のワード線WL
との交差部に配置されている。相補性データ線DLは行方
向に延在している。ワード線WLは列方向に延在してい
る。
示すように、相補性データ線DL,▲▼のワード線WL
との交差部に配置されている。相補性データ線DLは行方
向に延在している。ワード線WLは列方向に延在してい
る。
前記メモリセルは、フリップフロップ回路とその一対
の入出力端子に一方の半導体領域が夫々接続された２個
の転送用MISFETQt1及びQt2とで構成されている。
の入出力端子に一方の半導体領域が夫々接続された２個
の転送用MISFETQt1及びQt2とで構成されている。
前記転送用MISFETQt1,Qt2の夫々はｎチャネル型で構
成されている。転送用MISFETQt1,Qt2の夫々の他方の半
導体領域は相補性データ線DLに接続されている。転送用
MISFETLQt1,Qt2の夫々のゲート電極はワード線WLに接続
されている。
成されている。転送用MISFETQt1,Qt2の夫々の他方の半
導体領域は相補性データ線DLに接続されている。転送用
MISFETLQt1,Qt2の夫々のゲート電極はワード線WLに接続
されている。
フリップフロップ回路は、情報蓄積部として使用さ
れ、入出力端子部分を情報蓄積ノード部としている。フ
リップフロップ回路は、２個の駆動用MISFETQd1及びQd2
と２個の高抵抗負荷素子R1及びR2とで構成されている。
駆動用MISFETQd1及びQd2はｎチャネル型で構成されてい
る。
れ、入出力端子部分を情報蓄積ノード部としている。フ
リップフロップ回路は、２個の駆動用MISFETQd1及びQd2
と２個の高抵抗負荷素子R1及びR2とで構成されている。
駆動用MISFETQd1及びQd2はｎチャネル型で構成されてい
る。
駆動用MISFETQd1、Qd2の夫々のソース領域は基準電圧
VSSに接続されている。基準電圧VSSは例えば回路の接地
電位０［Ｖ］である。駆動用MISFETQd1のドレイン領域
は、高抵抗負荷素子R2の一端側、転送用MISFETQt2の一
方の半導体領域及び駆動用MISFETQd2のゲート電極に接
続されている。駆動用MISFETQd2のドレイン領域は、高
抵抗負荷素子R1の一端側、転送用MISFETQt1の一方の半
導体領域及び駆動用MISFETQd2のゲート電極に接続され
ている。高抵抗負荷素子R1、R2の夫々の他端側は電源電
圧VCCに接続されている。電源電圧VCCは例えば回路の動
作電圧５［Ｖ］である。
VSSに接続されている。基準電圧VSSは例えば回路の接地
電位０［Ｖ］である。駆動用MISFETQd1のドレイン領域
は、高抵抗負荷素子R2の一端側、転送用MISFETQt2の一
方の半導体領域及び駆動用MISFETQd2のゲート電極に接
続されている。駆動用MISFETQd2のドレイン領域は、高
抵抗負荷素子R1の一端側、転送用MISFETQt1の一方の半
導体領域及び駆動用MISFETQd2のゲート電極に接続され
ている。高抵抗負荷素子R1、R2の夫々の他端側は電源電
圧VCCに接続されている。電源電圧VCCは例えば回路の動
作電圧５［Ｖ］である。
前記フリップフロップ回路の入出力端子（情報蓄積ノ
ード部）の夫々には、容量素子C1、C2の夫々が接続され
ている。容量素子C1の一方の電極は駆動用MISFETQd2の
ドレイン領域に接続されている。容量素子C2の一方の電
極は駆動用MISFETQd1のドレイン領域に接続されてい
る。容量素子C1、C2の夫々の他方の電極はこれに限定さ
れないが電源電圧1/2VCCに接続されている。電源電圧1/
2VCCは、電源電圧VCC基準電圧VSSとの中間の電位（約2.
5［Ｖ］）である。容量素子C1、C2の夫々は、情報蓄積
ノード部の電荷蓄積を増加するように構成されている。
ード部）の夫々には、容量素子C1、C2の夫々が接続され
ている。容量素子C1の一方の電極は駆動用MISFETQd2の
ドレイン領域に接続されている。容量素子C2の一方の電
極は駆動用MISFETQd1のドレイン領域に接続されてい
る。容量素子C1、C2の夫々の他方の電極はこれに限定さ
れないが電源電圧1/2VCCに接続されている。電源電圧1/
2VCCは、電源電圧VCC基準電圧VSSとの中間の電位（約2.
5［Ｖ］）である。容量素子C1、C2の夫々は、情報蓄積
ノード部の電荷蓄積を増加するように構成されている。
次に、このように構成されるSRAMのメモリセルＭの具
体的な構造について、第１図及び第２図（メモリセルの
平面図）を用いて簡単に説明する。なお、第１図に示す
SRAMのメモリセルＭは、第２図のＩ−Ｉ切断線で切った
断面図である。
体的な構造について、第１図及び第２図（メモリセルの
平面図）を用いて簡単に説明する。なお、第１図に示す
SRAMのメモリセルＭは、第２図のＩ−Ｉ切断線で切った
断面図である。
前記SRAMのメモリセルＭは、第１図及び第２図に示す
ように、ｐ型のウエル領域4Bの主面に構成されている。
ウエル領域4Bは、単結晶珪素からなるp-型半導体基板１
の主面上に成長させたn-型エピタキシャル層４の主面部
に構成されている。半導体基板１とウエル領域4Bとの間
にはp+型半導体領域（所謂埋込型半導体領域層）３が構
成されている。
ように、ｐ型のウエル領域4Bの主面に構成されている。
ウエル領域4Bは、単結晶珪素からなるp-型半導体基板１
の主面上に成長させたn-型エピタキシャル層４の主面部
に構成されている。半導体基板１とウエル領域4Bとの間
にはp+型半導体領域（所謂埋込型半導体領域層）３が構
成されている。
メモリセルＭ間、それを構成する各素子間の夫々にお
いて、ウエル領域4Bの主面には、フィールド絶縁膜６
（素子間分離絶縁膜）及び図示しないｐ型チャネルスト
ッパ領域が設けられている。フィールド絶縁膜６及びチ
ャネルストッパ領域は、メモリセルＭ間、各素子間の夫
々を電気的に分離するように構成されている。また、メ
モリセルＭとその他の素子例えばバイポーラトランジス
タTrとは、フィールド絶縁膜６及びその下部のエピタキ
シャル層４の設けられたp+型半導体領域５で電気的に分
離されている。
いて、ウエル領域4Bの主面には、フィールド絶縁膜６
（素子間分離絶縁膜）及び図示しないｐ型チャネルスト
ッパ領域が設けられている。フィールド絶縁膜６及びチ
ャネルストッパ領域は、メモリセルＭ間、各素子間の夫
々を電気的に分離するように構成されている。また、メ
モリセルＭとその他の素子例えばバイポーラトランジス
タTrとは、フィールド絶縁膜６及びその下部のエピタキ
シャル層４の設けられたp+型半導体領域５で電気的に分
離されている。
メモリセルＭの転送用MISFETQt1,Qt2の夫々は、第１
図、第２図及び第４図（所定の製造工程における平面
図）で示すように、フィールド絶縁膜６及び図示しない
チャネルストッパ領域で囲まれた領域内において、ウエ
ル領域4Bの主面に構成されている。すなわち、転送用MI
SFETQt1,Qt2の夫々は、主に、ウエル領域4B、ゲート絶
縁膜８、ゲート電極10A、ソース領域及びドレイン領域
である一対のｎ型半導体領域14及び一対のn+型半導体領
域16で構成されている。
図、第２図及び第４図（所定の製造工程における平面
図）で示すように、フィールド絶縁膜６及び図示しない
チャネルストッパ領域で囲まれた領域内において、ウエ
ル領域4Bの主面に構成されている。すなわち、転送用MI
SFETQt1,Qt2の夫々は、主に、ウエル領域4B、ゲート絶
縁膜８、ゲート電極10A、ソース領域及びドレイン領域
である一対のｎ型半導体領域14及び一対のn+型半導体領
域16で構成されている。
ウエル領域4Bはチャネル形成領域として使用される。
ゲート絶縁膜８はウエル領域4Bの主面を酸化して形成
した酸化珪素膜で構成されている。
した酸化珪素膜で構成されている。
ゲート電極10Aはゲート絶縁膜８の所定の上部に構成
されている。ゲート電極10Aは、抵抗値を低減するｎ型
不純物（Ｐ又はAs）が導入されたCVDで堆積する多結晶
珪素膜で構成されている。また、ゲート電極10Aは、多
結晶珪素膜の上部に高融点金属シリサイド（MoSi2,TaSi
2,TiSi2,WSi2）膜或は高融点金属（Mo,Ta,Ti,W）膜を積
層した複合膜で構成してもよい。
されている。ゲート電極10Aは、抵抗値を低減するｎ型
不純物（Ｐ又はAs）が導入されたCVDで堆積する多結晶
珪素膜で構成されている。また、ゲート電極10Aは、多
結晶珪素膜の上部に高融点金属シリサイド（MoSi2,TaSi
2,TiSi2,WSi2）膜或は高融点金属（Mo,Ta,Ti,W）膜を積
層した複合膜で構成してもよい。
転送用MISFETQt1,Qt2の夫々のゲート電極10Aは、列方
向に延在するワード線（WL）10Aと一体に構成されてい
る。ワード線10Aはフィールド絶縁膜６上に延在するよ
うに構成されている。
向に延在するワード線（WL）10Aと一体に構成されてい
る。ワード線10Aはフィールド絶縁膜６上に延在するよ
うに構成されている。
低不純物濃度の半導体領域14は、高不純物濃度の半導
体領域16と一体に構成され、ウエル領域4Bの主面部にお
いてチャネル形成領域側に設けられている。低不純物濃
度の半導体領域14は転送用MISFETQt1,Qt1の夫々を所謂L
DD（Ｌightly Ｄoped Ｄrain）構造に構成するようにな
っている。低不純物濃度の半導体領域14はゲート電極10
Aに対自己整合で構成されている。
体領域16と一体に構成され、ウエル領域4Bの主面部にお
いてチャネル形成領域側に設けられている。低不純物濃
度の半導体領域14は転送用MISFETQt1,Qt1の夫々を所謂L
DD（Ｌightly Ｄoped Ｄrain）構造に構成するようにな
っている。低不純物濃度の半導体領域14はゲート電極10
Aに対自己整合で構成されている。
高不純物濃度の半導体領域16は、ゲート電極10Aの側
壁に形成されたサイドウォールスペーサ15に対して自己
整合で構成されている。
壁に形成されたサイドウォールスペーサ15に対して自己
整合で構成されている。
メモリセルＭの駆動用MIFETQd1,Qd2の夫々は、前記転
送用MIFETQt1,Qt2の夫々と実質的に同様の構造で構成さ
れている。すなわち、駆動用MISFETQd1,Qd2の夫々は、
ウエル領域4B、ゲート絶縁膜８、ゲート電極10A、ソー
ス領域及びドレイン領域である一対のｎ型半導体領域14
及び一対のn+型半導体領域16で構成されている。駆動用
MISFETQd1,Qd2の夫々はLDDT構造で構成されている。
送用MIFETQt1,Qt2の夫々と実質的に同様の構造で構成さ
れている。すなわち、駆動用MISFETQd1,Qd2の夫々は、
ウエル領域4B、ゲート絶縁膜８、ゲート電極10A、ソー
ス領域及びドレイン領域である一対のｎ型半導体領域14
及び一対のn+型半導体領域16で構成されている。駆動用
MISFETQd1,Qd2の夫々はLDDT構造で構成されている。
駆動用MISFETQd1のゲート電極10Aの延在する一端は、
特に、第１図及び第５図（所定の製造工程における平面
図）で示すように、上層の導電層20Aを介在させ、転送
用MISFETQt1の一方の半導体領域16に接続されている。
同様に、駆動用MISFETQd2のゲート電極10Aの延在する一
端は、上層の導電層20Aを介在させ、転送用MISFELQt2の
一方の半導体領域16に接続されている。これらの接続部
分は、メモリセルＭのフリップフロップ回路の情報蓄積
ノード部に相当する。
特に、第１図及び第５図（所定の製造工程における平面
図）で示すように、上層の導電層20Aを介在させ、転送
用MISFETQt1の一方の半導体領域16に接続されている。
同様に、駆動用MISFETQd2のゲート電極10Aの延在する一
端は、上層の導電層20Aを介在させ、転送用MISFELQt2の
一方の半導体領域16に接続されている。これらの接続部
分は、メモリセルＭのフリップフロップ回路の情報蓄積
ノード部に相当する。
前記導電層20Aの一端側は接続孔18Aを通して半導体領
域16に接続され、その他端側は接続孔19を通して駆動用
MISFETQdのゲート電極10Aに接続されている。接続孔18A
は、層間絶縁膜17に開口された領域内において、転送用
MISFETQtのゲート電極10A、駆動用MISFETQdのゲート電
極10Aの一端の夫々の側壁に形成されたサイドウォール
スペーサ15に規定された領域内に構成されている。転送
用MISFETQtのゲート電極10Aと導電層20Aとは、ゲート電
極10Aの上部に設けられた層間絶縁膜11で電気的に分離
されている。ゲート電極10Aの側壁のサイドウォールス
ペーサ15は数千［Å］程度の薄い膜厚で形成できるの
で、導電層20Aの一端側は転送用MISFETQtのゲート電極1
0Aと駆動用MISFETQdのゲート電極10Aの一端との間の加
工寸法で規定された領域内の接続面積で半導体領域16と
接続することができる。しかも、導電層20Aの一端側と
半導体領域16との接続部分は、転送用MISFETQtのゲート
電極10A,駆動用MISFETQdのゲート電極10Aの一端の夫々
に対して自己整合で構成することができる。
域16に接続され、その他端側は接続孔19を通して駆動用
MISFETQdのゲート電極10Aに接続されている。接続孔18A
は、層間絶縁膜17に開口された領域内において、転送用
MISFETQtのゲート電極10A、駆動用MISFETQdのゲート電
極10Aの一端の夫々の側壁に形成されたサイドウォール
スペーサ15に規定された領域内に構成されている。転送
用MISFETQtのゲート電極10Aと導電層20Aとは、ゲート電
極10Aの上部に設けられた層間絶縁膜11で電気的に分離
されている。ゲート電極10Aの側壁のサイドウォールス
ペーサ15は数千［Å］程度の薄い膜厚で形成できるの
で、導電層20Aの一端側は転送用MISFETQtのゲート電極1
0Aと駆動用MISFETQdのゲート電極10Aの一端との間の加
工寸法で規定された領域内の接続面積で半導体領域16と
接続することができる。しかも、導電層20Aの一端側と
半導体領域16との接続部分は、転送用MISFETQtのゲート
電極10A,駆動用MISFETQdのゲート電極10Aの一端の夫々
に対して自己整合で構成することができる。
接続孔19は、接続孔18Aを形成するために前記層間絶
縁膜17に開口された領域内において、駆動用MISFETQdの
ゲート電極10Aの一端部分の層間絶縁膜11に構成されて
いる。すなわち、接続孔19は、駆動用MISFETQdのゲート
電極10Aの上部に設けられている。また、接続孔19は、
前記導電層20Aの一端側とは異なる領域であって、転送
用MISFETQtと駆動用MISFETQdとを分離するフィールド絶
縁膜６上に設けられている。つまり、接続孔19を形成す
るための面積は、ゲート電極10A又はフィールド絶縁膜
６を形成する面積で兼用することができるので、接続孔
19はメモリセルＭの面積の増加には寄与しない。
縁膜17に開口された領域内において、駆動用MISFETQdの
ゲート電極10Aの一端部分の層間絶縁膜11に構成されて
いる。すなわち、接続孔19は、駆動用MISFETQdのゲート
電極10Aの上部に設けられている。また、接続孔19は、
前記導電層20Aの一端側とは異なる領域であって、転送
用MISFETQtと駆動用MISFETQdとを分離するフィールド絶
縁膜６上に設けられている。つまり、接続孔19を形成す
るための面積は、ゲート電極10A又はフィールド絶縁膜
６を形成する面積で兼用することができるので、接続孔
19はメモリセルＭの面積の増加には寄与しない。
前記導電層20Aは、抵抗値を低減するｎ型不純物（Ｐ
又はAs）が導入されたCVDで堆積される多結晶珪素膜で
構成されている。
又はAs）が導入されたCVDで堆積される多結晶珪素膜で
構成されている。
駆動用MISFETQd1のゲート電極10Aの他端側は、ゲート
絶縁膜８に形成された接続孔９を通過しn+型半導体領域
13を介在させて駆動用MISFETQd2のドレイン領域である
半導体領域16に接続されている。半導体領域13は、ゲー
ト電極（多結晶珪素膜）10Aに導入されたｎ型不純物を
ウエル領域4Bの主面部に拡散することによって形成され
ている。この接続は、後述する電源電圧配線（VCC）20C
と接続するため導電層20Aと同一導電層を利用し接続す
ることができないので、導電層数が増加するため、ゲー
ト電極10Aの延在する他端部を直接半導体領域16に接続
することで行われている。結果的に、駆動用MISFETQd1
のゲート電極10Aは、転送用MISFETQt1の一方の半導体領
域16と駆動用MISFETQd2のドレイン領域である半導体領
域16とを接続する、フリップフロップ回路の交差配線の
一方を構成する。転送用MISFETQt2の一方の半導体領域1
6は駆動用MISFETQd1のドレイン領域である半導体領域16
と一体に構成されている。この一体化はフリップフロッ
プ回路の交差配線の他方を構成する。
絶縁膜８に形成された接続孔９を通過しn+型半導体領域
13を介在させて駆動用MISFETQd2のドレイン領域である
半導体領域16に接続されている。半導体領域13は、ゲー
ト電極（多結晶珪素膜）10Aに導入されたｎ型不純物を
ウエル領域4Bの主面部に拡散することによって形成され
ている。この接続は、後述する電源電圧配線（VCC）20C
と接続するため導電層20Aと同一導電層を利用し接続す
ることができないので、導電層数が増加するため、ゲー
ト電極10Aの延在する他端部を直接半導体領域16に接続
することで行われている。結果的に、駆動用MISFETQd1
のゲート電極10Aは、転送用MISFETQt1の一方の半導体領
域16と駆動用MISFETQd2のドレイン領域である半導体領
域16とを接続する、フリップフロップ回路の交差配線の
一方を構成する。転送用MISFETQt2の一方の半導体領域1
6は駆動用MISFETQd1のドレイン領域である半導体領域16
と一体に構成されている。この一体化はフリップフロッ
プ回路の交差配線の他方を構成する。
前記転送用MISFETQt1,Qt2の夫々の他方の半導体領域1
6には、層間絶縁膜25に形成された接続孔26を通して、
相補性データ線（DL）27が接続されている。相補性デー
タ線27は層間絶縁膜25の上部を行方向に延在するように
構成されている。相補性データ線27は、例えばアルミニ
ウム膜か、マイグレーションを防止するCu又は及びSiが
添加されたアルミニウム合金膜で構成する。
6には、層間絶縁膜25に形成された接続孔26を通して、
相補性データ線（DL）27が接続されている。相補性デー
タ線27は層間絶縁膜25の上部を行方向に延在するように
構成されている。相補性データ線27は、例えばアルミニ
ウム膜か、マイグレーションを防止するCu又は及びSiが
添加されたアルミニウム合金膜で構成する。
駆動用MISFETQd1,Qd2の夫々のソース領域である半導
体領域16は基準電圧VSSが印加されている。この基準電
圧VSSの供給は、図示しないが、ゲート電極10A及びワー
ド線10Aと同一導電層で形成されかつ同一列方向に延在
する基準電圧配線によって行われている。この基準電圧
配線は、ゲート絶縁膜８に形成された接続孔９を通して
駆動用MISFETQd1,Qd2の夫々のソース領域である半導体
領域16に接続されている。
体領域16は基準電圧VSSが印加されている。この基準電
圧VSSの供給は、図示しないが、ゲート電極10A及びワー
ド線10Aと同一導電層で形成されかつ同一列方向に延在
する基準電圧配線によって行われている。この基準電圧
配線は、ゲート絶縁膜８に形成された接続孔９を通して
駆動用MISFETQd1,Qd2の夫々のソース領域である半導体
領域16に接続されている。
メモリセルＭの高抵抗負荷素子（R1）20Bは、第１
図，第２図及び第５図に示すように、駆動用MISFETQd1
の上部に層間絶縁膜17を介在させて設けられている。高
抵抗負荷素子（R2）20Bは駆動用MISFETQd2の上部に構成
されている。具体的には、高抵抗負荷素子（R1,R2の夫
々）20Bはゲート電極10Aの上部に配置されている。高抵
抗負荷素子20Bは、抵抗値を低減するための不純物が導
入されていないか（ｉ型）、或は若干ｎ型又はｐ型不純
物が導入された、CVDで堆積させた多結晶珪素膜で構成
されている。高抵抗負荷素子20Bは、駆動用MISFETQd1,Q
d2の夫々の領域を兼用して配置しているので、メモリセ
ルＭの面積を縮小することができる特徴がある。
図，第２図及び第５図に示すように、駆動用MISFETQd1
の上部に層間絶縁膜17を介在させて設けられている。高
抵抗負荷素子（R2）20Bは駆動用MISFETQd2の上部に構成
されている。具体的には、高抵抗負荷素子（R1,R2の夫
々）20Bはゲート電極10Aの上部に配置されている。高抵
抗負荷素子20Bは、抵抗値を低減するための不純物が導
入されていないか（ｉ型）、或は若干ｎ型又はｐ型不純
物が導入された、CVDで堆積させた多結晶珪素膜で構成
されている。高抵抗負荷素子20Bは、駆動用MISFETQd1,Q
d2の夫々の領域を兼用して配置しているので、メモリセ
ルＭの面積を縮小することができる特徴がある。
高抵抗負荷素子（R1）20Bの一端は、転送用MISFETQt1
の一方の半導体領域16と駆動用MISFETQd1のゲート電極1
0Aとの接続部に導電層20Aを介在させて接続されてい
る。同様に、高抵抗負荷素子（R2）20Bの一端は、転送
用MISFETQt2の一方の半導体領域16と駆動用MISFETQd2の
ゲート電極10Aとの接続部に導電層20Aを介在させて接続
されている。高抵抗負荷素子20Bの一端は導電層20Aと一
体に構成されている。高抵抗負荷素子20Bの他端は電源
電圧配線（VCC）20Cと一体に構成されている。電源電圧
配線20Cは前記ワード線10Aの延在する方向と同一の列方
向に延在するように構成されている。電源電圧配線20C
はｎ型（又はｐ型）不純物が導入された多結晶珪素膜で
構成されている。
の一方の半導体領域16と駆動用MISFETQd1のゲート電極1
0Aとの接続部に導電層20Aを介在させて接続されてい
る。同様に、高抵抗負荷素子（R2）20Bの一端は、転送
用MISFETQt2の一方の半導体領域16と駆動用MISFETQd2の
ゲート電極10Aとの接続部に導電層20Aを介在させて接続
されている。高抵抗負荷素子20Bの一端は導電層20Aと一
体に構成されている。高抵抗負荷素子20Bの他端は電源
電圧配線（VCC）20Cと一体に構成されている。電源電圧
配線20Cは前記ワード線10Aの延在する方向と同一の列方
向に延在するように構成されている。電源電圧配線20C
はｎ型（又はｐ型）不純物が導入された多結晶珪素膜で
構成されている。
このように、転送用MISFETQtの一方の半導体領域16と
駆動用MISFETQdのゲート電極10Aとが接続され、この接
続部分に導電層20Aを介在させ接続された高抵抗負荷素
子Ｒを駆動用MISFETQdの上部に配置すメモリセルＭで構
成されるSRAMを有する半導体集積回路装置であって、前
記転送用MISFETQtのゲート電極10Aと駆動用MISFETQdの
ゲート電極10Aとで規定される領域内に、夫々のゲート
電極10Aに対して自己整合でかつ転送用MISFETQtのゲー
ト電極10Aと電気的に分離させて、前記導電層20Aの一端
側を転送用MISFETQtの一方の半導体領域16に接続し、こ
の導電層20Aの他端側を前記駆動用MISFETQdのゲート電
極10Aの上部表面に接続したことにより、転送用MISFETQ
tのゲート電極10Aと駆動用MISFETQdのゲート電極10Aと
の間の加工寸法に相当する接続面積で転送用MISFETQtの
一方の半導体領域16と駆動用MISFETQdのゲート電極10A
とを接続することができるので、転送用MISFETQtの一方
の半導体領域16に駆動用MISFETQdのゲート電極10Aを直
接々続する場合における両者間の製造工程におけるマス
ク合せずれ量に相当する分、接続面積を縮小し、集積度
を向上することができる。
駆動用MISFETQdのゲート電極10Aとが接続され、この接
続部分に導電層20Aを介在させ接続された高抵抗負荷素
子Ｒを駆動用MISFETQdの上部に配置すメモリセルＭで構
成されるSRAMを有する半導体集積回路装置であって、前
記転送用MISFETQtのゲート電極10Aと駆動用MISFETQdの
ゲート電極10Aとで規定される領域内に、夫々のゲート
電極10Aに対して自己整合でかつ転送用MISFETQtのゲー
ト電極10Aと電気的に分離させて、前記導電層20Aの一端
側を転送用MISFETQtの一方の半導体領域16に接続し、こ
の導電層20Aの他端側を前記駆動用MISFETQdのゲート電
極10Aの上部表面に接続したことにより、転送用MISFETQ
tのゲート電極10Aと駆動用MISFETQdのゲート電極10Aと
の間の加工寸法に相当する接続面積で転送用MISFETQtの
一方の半導体領域16と駆動用MISFETQdのゲート電極10A
とを接続することができるので、転送用MISFETQtの一方
の半導体領域16に駆動用MISFETQdのゲート電極10Aを直
接々続する場合における両者間の製造工程におけるマス
ク合せずれ量に相当する分、接続面積を縮小し、集積度
を向上することができる。
また、転送用MISFETQtの一方の半導体領域16と駆動用
MISFETQdのゲート電極10Aとの接続は、高抵抗負荷素子
Ｒを接続する導電層20Aを兼用するので、前記接続のた
めの導電層数が増加しない。
MISFETQdのゲート電極10Aとの接続は、高抵抗負荷素子
Ｒを接続する導電層20Aを兼用するので、前記接続のた
めの導電層数が増加しない。
前記メモリセルＭのフリップフロップ回路の情報蓄積
ノード部となる導電層20Aの上部には、第１図及び第２
図に示すように、誘電体膜23を介在させてプレート電極
層24が設けられている。すなわち、転送用MISFETQt1の
一方の半導体領域16と駆動用MISFETQd1のゲート電極10A
との接続部分に一端が接続された導電層20A,誘電体膜23
及びプレート電極層24は容量素子C1を構成する。転送用
MISFETQt2の一方の半導体領域16と駆動用MISFETQd2のゲ
ート電極10Aとの接続部分に一端が接続された導電層20
A、誘電体膜23及びプレート電極層24は容量素子C2を構
成する。
ノード部となる導電層20Aの上部には、第１図及び第２
図に示すように、誘電体膜23を介在させてプレート電極
層24が設けられている。すなわち、転送用MISFETQt1の
一方の半導体領域16と駆動用MISFETQd1のゲート電極10A
との接続部分に一端が接続された導電層20A,誘電体膜23
及びプレート電極層24は容量素子C1を構成する。転送用
MISFETQt2の一方の半導体領域16と駆動用MISFETQd2のゲ
ート電極10Aとの接続部分に一端が接続された導電層20
A、誘電体膜23及びプレート電極層24は容量素子C2を構
成する。
前記誘電体膜23は、導電層20A及び高抵抗負荷素子20B
の上部に設けられ、プレート電極層24の下部にそれと同
一形状で構成されている。誘電体膜23は、容量素子C1、
C2の夫々の電荷蓄積量をより増加するため、100〜200
［Å］程度の膜厚の窒化珪素膜の単層で構成する。ま
た、誘電体膜23は、窒化珪素膜と酸化珪素膜とを重ね合
せた複合膜で構成してもよい。この複合膜は、例えば60
〜150［Å］程度の膜厚の窒化珪素膜の表面を酸化する
ことによって形成する。つまり、誘電体膜23は窒化珪素
膜を主体とする絶縁膜で構成されている。また、誘電体
膜23は、酸化タンタル（Ta2O5）膜や、酸化タンタル
膜、酸化珪素膜、窒化珪素膜の夫々を重ね合せた複合膜
で形成してもよい。
の上部に設けられ、プレート電極層24の下部にそれと同
一形状で構成されている。誘電体膜23は、容量素子C1、
C2の夫々の電荷蓄積量をより増加するため、100〜200
［Å］程度の膜厚の窒化珪素膜の単層で構成する。ま
た、誘電体膜23は、窒化珪素膜と酸化珪素膜とを重ね合
せた複合膜で構成してもよい。この複合膜は、例えば60
〜150［Å］程度の膜厚の窒化珪素膜の表面を酸化する
ことによって形成する。つまり、誘電体膜23は窒化珪素
膜を主体とする絶縁膜で構成されている。また、誘電体
膜23は、酸化タンタル（Ta2O5）膜や、酸化タンタル
膜、酸化珪素膜、窒化珪素膜の夫々を重ね合せた複合膜
で形成してもよい。
プレート電極層24は、前記誘電体膜23の上部に設けら
れている。プレート電極層24は、ワード線10Aの延在す
る方向と同一の列方向に配置された、他のメモリセルＭ
のプレート電極24と一体に構成されている。プレート電
極層24は前述のように電源電1/2VCCが印加されている。
プレート電極層24は例えばCVDで堆積した多結晶珪素膜
で構成されている。
れている。プレート電極層24は、ワード線10Aの延在す
る方向と同一の列方向に配置された、他のメモリセルＭ
のプレート電極24と一体に構成されている。プレート電
極層24は前述のように電源電1/2VCCが印加されている。
プレート電極層24は例えばCVDで堆積した多結晶珪素膜
で構成されている。
前記プレート電極層24は、行方向において、転送用MI
SFETQt1,Qt2の夫々の他方の半導体領域16と相補性デー
タ線27との接続部（接続孔26）と、電源電圧配線20Cと
重ならない位置との間の範囲内で構成されている。つま
り、プレート電極層24は、相補性データ線27との短絡を
防止すると共に、電源電圧配線20Cに寄生容量が付加さ
れることを防止するように構成されている。具体的に、
プレート電極層24は、行方向における一端部をワード線
10Aの上部に位置するように構成されている。また、プ
レート電極層24は行方向における他端部を電源電圧配線
20Cの高抵抗負荷素子20Bに接続する分岐部分上に位置す
るように構成されている。
SFETQt1,Qt2の夫々の他方の半導体領域16と相補性デー
タ線27との接続部（接続孔26）と、電源電圧配線20Cと
重ならない位置との間の範囲内で構成されている。つま
り、プレート電極層24は、相補性データ線27との短絡を
防止すると共に、電源電圧配線20Cに寄生容量が付加さ
れることを防止するように構成されている。具体的に、
プレート電極層24は、行方向における一端部をワード線
10Aの上部に位置するように構成されている。また、プ
レート電極層24は行方向における他端部を電源電圧配線
20Cの高抵抗負荷素子20Bに接続する分岐部分上に位置す
るように構成されている。
高抵抗負荷素子（R1,R2の夫々）20Bの上部には、誘電
体膜23を層間絶縁膜23として介在させ、電界遮蔽層24を
設けている。この電界遮蔽層24は高抵抗負荷素子20Bと
相補性データ線27との間に設けられている。この電界遮
蔽層24は、相補性データ線27からの電界効果によって、
高抵抗負荷素子20Bに寄生チャネルが形成されることを
防止するように構成されている。つまり、電界遮蔽層24
は、寄生MOS効果を防止するように構成されている。寄
生MOSは、補正性データ線27をゲート電極、層間絶縁膜2
5をゲート絶縁膜、高抵抗負荷素子20Bをチャネル形成領
域として構成されている。
体膜23を層間絶縁膜23として介在させ、電界遮蔽層24を
設けている。この電界遮蔽層24は高抵抗負荷素子20Bと
相補性データ線27との間に設けられている。この電界遮
蔽層24は、相補性データ線27からの電界効果によって、
高抵抗負荷素子20Bに寄生チャネルが形成されることを
防止するように構成されている。つまり、電界遮蔽層24
は、寄生MOS効果を防止するように構成されている。寄
生MOSは、補正性データ線27をゲート電極、層間絶縁膜2
5をゲート絶縁膜、高抵抗負荷素子20Bをチャネル形成領
域として構成されている。
この電界遮蔽層24は、前記プレート電極層24と同一導
電層で構成されており、一体に構成されている。すなわ
ち、電界遮蔽層24は、導電層20Aの上部に設けられたプ
レート電極層24を高抵抗負荷素子20Bの上部まで延在さ
せることによって構成されている。結果的に、電界遮蔽
層24は、多結晶珪素膜で構成され、電源電圧1/2VCCが印
加される。
電層で構成されており、一体に構成されている。すなわ
ち、電界遮蔽層24は、導電層20Aの上部に設けられたプ
レート電極層24を高抵抗負荷素子20Bの上部まで延在さ
せることによって構成されている。結果的に、電界遮蔽
層24は、多結晶珪素膜で構成され、電源電圧1/2VCCが印
加される。
このように、フリップフロップ回路の情報蓄積ノード
部に導電層20Aを介在させて高抵抗負荷素子（R1,R2の夫
々）20Bを接続するメモリセルＭを構成し、このメモリ
セルＭの高抵抗負荷素子20Bの上部に相補性データ線27
が延在するSRAMを有する半導体集積回路装置であって、
前記情報蓄積ノード部に接続される導電層20Aの上部
に、誘電体膜23を介在させて所定の電位が印加されるプ
レート電極層24を設けて容量素子Ｃを構成し、前記高抵
抗負荷素子20Bと相補性データ線27との間に、前記相補
性データ線27からの電界効果を遮蔽する電界遮蔽層24を
設けたことにより、情報蓄積ノード部の電荷蓄積量を増
加することができるので、ソフトエラーを防止すること
ができると共に、相補性データ線27からの電界効果を遮
蔽し、高抵抗負荷素子20Bに寄生チャネルが形成される
ことを防止することができるので、待機時電流量（スタ
ンバイ電流量）を低減し、消費電力を低減することがで
きる。
部に導電層20Aを介在させて高抵抗負荷素子（R1,R2の夫
々）20Bを接続するメモリセルＭを構成し、このメモリ
セルＭの高抵抗負荷素子20Bの上部に相補性データ線27
が延在するSRAMを有する半導体集積回路装置であって、
前記情報蓄積ノード部に接続される導電層20Aの上部
に、誘電体膜23を介在させて所定の電位が印加されるプ
レート電極層24を設けて容量素子Ｃを構成し、前記高抵
抗負荷素子20Bと相補性データ線27との間に、前記相補
性データ線27からの電界効果を遮蔽する電界遮蔽層24を
設けたことにより、情報蓄積ノード部の電荷蓄積量を増
加することができるので、ソフトエラーを防止すること
ができると共に、相補性データ線27からの電界効果を遮
蔽し、高抵抗負荷素子20Bに寄生チャネルが形成される
ことを防止することができるので、待機時電流量（スタ
ンバイ電流量）を低減し、消費電力を低減することがで
きる。
また、前記高抵抗負荷素子20Bと電界遮蔽層24との間
に、窒化珪素膜を主体とする層間絶縁膜23を設けること
により、前記効果の他に、前記層間絶縁膜23で外部から
の水素が高抵抗負荷素子20Bに侵入することを防止し、
高抵抗負荷素子（多結晶珪素膜）20Bの結晶性が良くな
ることを防止し、高抵抗負荷素子20Bをチャネル形成領
域とする寄生MOSのしきい値電圧が低下することを防止
することができるので、待機時電流量を低減し、消費電
力を低減することができる。
に、窒化珪素膜を主体とする層間絶縁膜23を設けること
により、前記効果の他に、前記層間絶縁膜23で外部から
の水素が高抵抗負荷素子20Bに侵入することを防止し、
高抵抗負荷素子（多結晶珪素膜）20Bの結晶性が良くな
ることを防止し、高抵抗負荷素子20Bをチャネル形成領
域とする寄生MOSのしきい値電圧が低下することを防止
することができるので、待機時電流量を低減し、消費電
力を低減することができる。
なお、第１図には図示しないが、相補性データ線27の
上部を含む基板全面には、パッシベーション膜が設けら
れている。パッシベーション膜は、例えばプラズマCVD
で堆積させた窒化珪素膜で形成する。このパッシベーシ
ョン膜は、前記水素の発生源となる。
上部を含む基板全面には、パッシベーション膜が設けら
れている。パッシベーション膜は、例えばプラズマCVD
で堆積させた窒化珪素膜で形成する。このパッシベーシ
ョン膜は、前記水素の発生源となる。
前記第１図及び第２図に示すように、前記容量素子Ｃ
のプレート電極層24の他端部（実際には電界遮蔽層24の
他端部）とその下層の電源電圧配線20Cの分岐された部
分との間には短絡防止用絶縁膜28が設けられている。こ
の短絡防止用絶縁膜28は電源電圧配線20Cと誘電体膜23
との間に設けられている。短絡防止用絶縁膜28は、行方
向において、駆動用MISFETQdのゲート電極10Aと導電層2
0Aとの接続部（接続孔19）と、列方向に延在する電源電
圧配線20Cと重ならない位置との範囲内に設けられてい
る。具体的に短絡防止用絶縁膜28は、高抵抗負荷素子20
Bの上部にそれよりも大きな形状で構成されておい、行
方向において高抵抗負荷素子20Bに対して自己整合に位
置するように構成されている。各高抵抗負荷素子20Bの
上部に配置された短絡防止用絶縁膜28は列方向において
一体に構成され、見かけ上、短絡防止用絶縁膜28は列方
向に延在するように構成されている。短絡防止用絶縁膜
28は、後述する製造方法で詳細に説明するが、高抵抗負
荷素子20B、導電層20A及び電源電圧配線20Cを形成する
不純物導入用マスクとしても使用されている。
のプレート電極層24の他端部（実際には電界遮蔽層24の
他端部）とその下層の電源電圧配線20Cの分岐された部
分との間には短絡防止用絶縁膜28が設けられている。こ
の短絡防止用絶縁膜28は電源電圧配線20Cと誘電体膜23
との間に設けられている。短絡防止用絶縁膜28は、行方
向において、駆動用MISFETQdのゲート電極10Aと導電層2
0Aとの接続部（接続孔19）と、列方向に延在する電源電
圧配線20Cと重ならない位置との範囲内に設けられてい
る。具体的に短絡防止用絶縁膜28は、高抵抗負荷素子20
Bの上部にそれよりも大きな形状で構成されておい、行
方向において高抵抗負荷素子20Bに対して自己整合に位
置するように構成されている。各高抵抗負荷素子20Bの
上部に配置された短絡防止用絶縁膜28は列方向において
一体に構成され、見かけ上、短絡防止用絶縁膜28は列方
向に延在するように構成されている。短絡防止用絶縁膜
28は、後述する製造方法で詳細に説明するが、高抵抗負
荷素子20B、導電層20A及び電源電圧配線20Cを形成する
不純物導入用マスクとしても使用されている。
第１図に示すように、電源電圧配線20Cの分岐された
部分とプレート電極層24（電界遮蔽層24）の端部とが重
なる部分Ｓにおいて、プレート電極層24の端部は短絡防
止用絶縁膜28の上部内に設けられている。すなわち、プ
レート電極層24の端部と電源電圧配線20Cとの間に誘電
体膜23に加えて短絡防止用絶縁膜28を設け、両者間の絶
縁耐圧を向上するように構成されている。
部分とプレート電極層24（電界遮蔽層24）の端部とが重
なる部分Ｓにおいて、プレート電極層24の端部は短絡防
止用絶縁膜28の上部内に設けられている。すなわち、プ
レート電極層24の端部と電源電圧配線20Cとの間に誘電
体膜23に加えて短絡防止用絶縁膜28を設け、両者間の絶
縁耐圧を向上するように構成されている。
短絡防止用絶縁膜28としては例えばCVDで堆積させた
酸化珪素膜で形成する。短絡防止用絶縁膜28は、窒化珪
素膜でもよいが、寄生容量が増加する点、酸化珪素膜を
主体とする層間絶縁膜（例えば17,25）に接続孔を形成
する際のエッチング処理が難しくなる点、窒化珪素膜と
酸化珪素膜との界面には電荷トラップ準位が発生し易い
点などから、酸化珪素膜が好ましい。短絡防止用絶縁膜
28は、絶縁耐圧を確保しかつ不純物導入用マスクとして
使用するために、例えば2000〜3000［Å］程度の膜厚で
形成する。
酸化珪素膜で形成する。短絡防止用絶縁膜28は、窒化珪
素膜でもよいが、寄生容量が増加する点、酸化珪素膜を
主体とする層間絶縁膜（例えば17,25）に接続孔を形成
する際のエッチング処理が難しくなる点、窒化珪素膜と
酸化珪素膜との界面には電荷トラップ準位が発生し易い
点などから、酸化珪素膜が好ましい。短絡防止用絶縁膜
28は、絶縁耐圧を確保しかつ不純物導入用マスクとして
使用するために、例えば2000〜3000［Å］程度の膜厚で
形成する。
前記短絡防止用絶縁膜28は、プレート電極層24（電界
遮蔽層24）の端部が電源電圧配線20Cの分岐された部分
と重なる位置に存在するように構成したのでその部分に
設けたが、プレート電極層24の端部が導電層20A又は高
抵抗負荷素子20Bと重なる位置に存在する場合も同様に
その位置に設ける。
遮蔽層24）の端部が電源電圧配線20Cの分岐された部分
と重なる位置に存在するように構成したのでその部分に
設けたが、プレート電極層24の端部が導電層20A又は高
抵抗負荷素子20Bと重なる位置に存在する場合も同様に
その位置に設ける。
このように、プリップフロップ回路の情報蓄積ノード
部に導電層20A、高抵抗負荷素子20Bの夫々を順次介在さ
せて電源電圧配線20Cが接続されるメモリセルＭで構成
されたSRAMを有する半導体集積回路装置であって、前記
導電層20Aの上部に誘電体膜23を介在させてプレート電
極層24を設け、このプレート電極層24の端部と前記導電
層20A、高抵抗負荷素子20B又は電源電圧配線20Cとの間
に短絡防止用絶縁膜28を設けることにより、前記導電層
20A、誘電体膜23及びプレート電極層24で構成される容
量素子Ｃで情報蓄積ノード部の電荷蓄積量を増加するこ
とができるので、ソフトエラーを防止することができる
と共に、前記容量素子Ｃのプレート電極層24の端部と導
電層20A、高抵抗負荷素子20B又は電源電圧配線20Cとの
絶縁耐圧を短絡防止用絶縁膜28で向上することができる
ので、電気的信頼性を向上することができる。
部に導電層20A、高抵抗負荷素子20Bの夫々を順次介在さ
せて電源電圧配線20Cが接続されるメモリセルＭで構成
されたSRAMを有する半導体集積回路装置であって、前記
導電層20Aの上部に誘電体膜23を介在させてプレート電
極層24を設け、このプレート電極層24の端部と前記導電
層20A、高抵抗負荷素子20B又は電源電圧配線20Cとの間
に短絡防止用絶縁膜28を設けることにより、前記導電層
20A、誘電体膜23及びプレート電極層24で構成される容
量素子Ｃで情報蓄積ノード部の電荷蓄積量を増加するこ
とができるので、ソフトエラーを防止することができる
と共に、前記容量素子Ｃのプレート電極層24の端部と導
電層20A、高抵抗負荷素子20B又は電源電圧配線20Cとの
絶縁耐圧を短絡防止用絶縁膜28で向上することができる
ので、電気的信頼性を向上することができる。
バイポーラトランジスタTrは、第１図の左側に示すよ
うに、ｎ型ウエル領域4Aの主面に構成されている。ウエ
ル領域4Aはエピタキシャル層４の主面部に（又はエピタ
キシャル層４そのもので）構成されている。半導体基板
１とウエル領域4Aとの間にはn+型半導体領域（埋込型半
導体領域層）２が設けられている。半導体領域２はバイ
ポーラトランジスタTrのコレクタ抵抗を低減するために
構成されている。
うに、ｎ型ウエル領域4Aの主面に構成されている。ウエ
ル領域4Aはエピタキシャル層４の主面部に（又はエピタ
キシャル層４そのもので）構成されている。半導体基板
１とウエル領域4Aとの間にはn+型半導体領域（埋込型半
導体領域層）２が設けられている。半導体領域２はバイ
ポーラトランジスタTrのコレクタ抵抗を低減するために
構成されている。
バイポーラトランジスタTr間にはフィールド絶縁膜６
及び半導体領域５が設けられ、バイポーラトランジスタ
Tr間を電気的に分離するように構成されている。バイポ
ーラトランジスタTrは、コレクタ領域、ベース領域及び
エミッタ領域からなるnpn型で構成されている。
及び半導体領域５が設けられ、バイポーラトランジスタ
Tr間を電気的に分離するように構成されている。バイポ
ーラトランジスタTrは、コレクタ領域、ベース領域及び
エミッタ領域からなるnpn型で構成されている。
コレクタ領域は、ウエル領域4A、電位引上用のn+型半
導体領域７、埋込型の半導体領域２で構成されている。
電位引上用の半導体領域７は、ウエル領域4Aの主面部に
構成され、ウエル領域4Aの主面から埋込型の半導体領域
２に達するように構成されている。半導体領域７には、
層間絶縁膜25に形成された接続孔26を通してコレクタ用
配線27が接続されている。
導体領域７、埋込型の半導体領域２で構成されている。
電位引上用の半導体領域７は、ウエル領域4Aの主面部に
構成され、ウエル領域4Aの主面から埋込型の半導体領域
２に達するように構成されている。半導体領域７には、
層間絶縁膜25に形成された接続孔26を通してコレクタ用
配線27が接続されている。
ベース領域は、外部ベース領域としてのp+型半導体領
域12及び活性ベース領域としてのｐ型半導体領域21で構
成されている。外部ベース領域としての半導体領域12
は、フィールド絶縁膜６に規定された方形のリング形状
で構成されている。活性ベース領域としての半導体領域
21は、外部ベース領域である半導体領域12の中央部分に
設けられている。
域12及び活性ベース領域としてのｐ型半導体領域21で構
成されている。外部ベース領域としての半導体領域12
は、フィールド絶縁膜６に規定された方形のリング形状
で構成されている。活性ベース領域としての半導体領域
21は、外部ベース領域である半導体領域12の中央部分に
設けられている。
ベース領域には、接続孔９を通してベース電極10Bが
接続されている。ベース電極10Bは、前記ゲート電極10A
と同一導電層で構成された多結晶珪素膜にｐ型不純物
（Ｂ又はBF2）を導入することで構成されている。外部
ベース領域としての半導体領域12は、ベース電極10Bに
導入されたｐ型不純物をウエル領域4Aの主面部に拡散す
ることによって形成されている。つまり、外部ベース領
域としての半導体領域12は、ベース電極10Bに対して自
己整合で構成されている。図示しないが、ベース電極10
Bには、コレクタ用配線27と同一導電層で形成されたベ
ース用配線が接続されている。
接続されている。ベース電極10Bは、前記ゲート電極10A
と同一導電層で構成された多結晶珪素膜にｐ型不純物
（Ｂ又はBF2）を導入することで構成されている。外部
ベース領域としての半導体領域12は、ベース電極10Bに
導入されたｐ型不純物をウエル領域4Aの主面部に拡散す
ることによって形成されている。つまり、外部ベース領
域としての半導体領域12は、ベース電極10Bに対して自
己整合で構成されている。図示しないが、ベース電極10
Bには、コレクタ用配線27と同一導電層で形成されたベ
ース用配線が接続されている。
エミッタ領域はn+型半導体領域22で構成されている。
この半導体領域22は前記活性ベース領域としての半導体
領域21の主面部に設けられている。エミッタ領域には、
接続孔18Bを通してエミッタ電極20Dが接続されている。
接続孔18Bは、層間絶縁膜17に形成された開口内におい
て、ベース電極10Bの側壁に形成されたサイドウォール
スペーサ15に規定された領域内に構成されている。つま
り、前記SRAMのメモリセルＭに構成された接続孔18Aと
実質的に同一構造で構成されている。エミッタ電極20D
は、前記SRAMのメモリセルＭの導電層20A、高抵抗負荷
素子20B、電源電圧配線20Cの夫々と同一導電層で形成さ
た、ｎ型及び前記ｎ型より濃度の低いｐ型不純物が導入
された多結晶珪素膜で構成されている。エミッタ領域
（半導体領域22）は、エミッタ電極20Dの多結晶珪素膜
に導入されたｎ型不純物（As又はＰ）を熱処理を施すこ
とによって半導体領域21の主面部に拡散することで形成
される。また、前記活性ベース領域としての半導体領域
21は同様な方法で形成することができる。エミッタ電極
20Dには、層間絶縁膜25に形成された接続孔26を通し
て、エミッタ用配線27が接続されている。
この半導体領域22は前記活性ベース領域としての半導体
領域21の主面部に設けられている。エミッタ領域には、
接続孔18Bを通してエミッタ電極20Dが接続されている。
接続孔18Bは、層間絶縁膜17に形成された開口内におい
て、ベース電極10Bの側壁に形成されたサイドウォール
スペーサ15に規定された領域内に構成されている。つま
り、前記SRAMのメモリセルＭに構成された接続孔18Aと
実質的に同一構造で構成されている。エミッタ電極20D
は、前記SRAMのメモリセルＭの導電層20A、高抵抗負荷
素子20B、電源電圧配線20Cの夫々と同一導電層で形成さ
た、ｎ型及び前記ｎ型より濃度の低いｐ型不純物が導入
された多結晶珪素膜で構成されている。エミッタ領域
（半導体領域22）は、エミッタ電極20Dの多結晶珪素膜
に導入されたｎ型不純物（As又はＰ）を熱処理を施すこ
とによって半導体領域21の主面部に拡散することで形成
される。また、前記活性ベース領域としての半導体領域
21は同様な方法で形成することができる。エミッタ電極
20Dには、層間絶縁膜25に形成された接続孔26を通し
て、エミッタ用配線27が接続されている。
次に、前述の半導体集積回路装置の具体的な製法方法
について、第６図乃至第14図（各製造工程毎に示す要部
端面図）を用いて簡単に説明する。
について、第６図乃至第14図（各製造工程毎に示す要部
端面図）を用いて簡単に説明する。
まず、単結晶珪素からなるp-型半導体基板１を用意す
る。
る。
次に、バイポーラトランジスタTr形成領域において、
半導体基板１の主面部にｎ型不純物を導入する。また、
SRAMのメモリセルＭ形成領域及び素子間分離領域におい
て、半導体基板１の主面部にｐ型不純物を導入する。こ
れらの不純物は、埋込型半導体領域層を形成するように
なっている。
半導体基板１の主面部にｎ型不純物を導入する。また、
SRAMのメモリセルＭ形成領域及び素子間分離領域におい
て、半導体基板１の主面部にｐ型不純物を導入する。こ
れらの不純物は、埋込型半導体領域層を形成するように
なっている。
次に、前記半導体基板１の主面上に、n-型エピタキシ
ャル層４を成長させる。このエピタキシャル層４を形成
する工程と同一製造工程によって、前記導入さたｎ型不
純物、ｐ型不純物の夫々が引き伸し拡散され、半導体基
板１のエピタキシャル層４との界面部分にn+型半導体領
域２、p+型半導体領域３の夫々が形成される。
ャル層４を成長させる。このエピタキシャル層４を形成
する工程と同一製造工程によって、前記導入さたｎ型不
純物、ｐ型不純物の夫々が引き伸し拡散され、半導体基
板１のエピタキシャル層４との界面部分にn+型半導体領
域２、p+型半導体領域３の夫々が形成される。
次に、第６図に示すように、エピタキシャル層４の主
面に、ｎ型ウエル領域4A、ｐ型ウエル領域4B、p+型半導
体領域５及びフィールド絶縁膜６を順次形成する。ウエ
ル領域4AはバイポーラトランジスタTr及び図示しないｐ
チャネルMISFETの形成領域に形成される。ウエル領域4B
はメモリセルＭ及び図示しないｎチャネルMISFETの形成
領域に形成される。半導体領域５は主バイポーラトラン
ジスタTrの形成領域間に形成される。フィールド絶縁膜
６は各素子間に形成される。
面に、ｎ型ウエル領域4A、ｐ型ウエル領域4B、p+型半導
体領域５及びフィールド絶縁膜６を順次形成する。ウエ
ル領域4AはバイポーラトランジスタTr及び図示しないｐ
チャネルMISFETの形成領域に形成される。ウエル領域4B
はメモリセルＭ及び図示しないｎチャネルMISFETの形成
領域に形成される。半導体領域５は主バイポーラトラン
ジスタTrの形成領域間に形成される。フィールド絶縁膜
６は各素子間に形成される。
また、ウエル領域4Bの主面部において、フィールド絶
縁膜６の下部にはｐ型チャネルストッパ領域が形成され
る。なお、前記素子間分離領域は、p+型半導体領域５に
代えて、ｐ型ウエル領域4Bとｐ型チャネルストッパ領域
とで構成してもよい。
縁膜６の下部にはｐ型チャネルストッパ領域が形成され
る。なお、前記素子間分離領域は、p+型半導体領域５に
代えて、ｐ型ウエル領域4Bとｐ型チャネルストッパ領域
とで構成してもよい。
次に、バイポーラトランジスタTr形成領域において、
電位引上用のn+型半導体領域７を形成する。
電位引上用のn+型半導体領域７を形成する。
次に、第７図に示すように、ウエル領域4Bの主面上に
ゲート絶縁膜８を形成する。このゲート絶縁膜８はウエ
ル領域4Aの主面上に同様に形成される。ゲート絶縁膜８
は、例えばウエル領域4B（4A）の主面を酸化した酸化珪
素膜で形成し、100〜300［Å］程度の膜厚で形成する。
ゲート絶縁膜８を形成する。このゲート絶縁膜８はウエ
ル領域4Aの主面上に同様に形成される。ゲート絶縁膜８
は、例えばウエル領域4B（4A）の主面を酸化した酸化珪
素膜で形成し、100〜300［Å］程度の膜厚で形成する。
次に、第８図に示すように、メモリセルＭ形成領域に
おいてゲート電極10A及び層間絶縁膜11を形成すると共
に、バイポーラトランジスタTr形成領域においてベース
電極10B及び層間絶縁膜11を形成する。
おいてゲート電極10A及び層間絶縁膜11を形成すると共
に、バイポーラトランジスタTr形成領域においてベース
電極10B及び層間絶縁膜11を形成する。
ゲート電極10Aは、ゲート絶縁膜８の所定の上部にCVD
で堆積させた多結晶珪素膜で形成されている。多結晶珪
素膜にはｎ型不純物例えばＰが導入されている。ゲート
電極10Aは例えば3000〜4000［Å］程度の膜厚で形成す
る。
で堆積させた多結晶珪素膜で形成されている。多結晶珪
素膜にはｎ型不純物例えばＰが導入されている。ゲート
電極10Aは例えば3000〜4000［Å］程度の膜厚で形成す
る。
駆動用MISFETQd1のゲート電極10Aの他端側は、ゲート
絶縁膜８に形成された接続孔９を通してウエル領域4Bの
主面に直接々続されている。
絶縁膜８に形成された接続孔９を通してウエル領域4Bの
主面に直接々続されている。
層間絶縁膜11は、ゲート電極10Aとその上層の導電層
とを電気的に分離するために例えばCVDで堆積させた酸
化珪素膜で形成し、3000〜4000［Å］程度の膜厚で形成
する。層間絶縁膜11は、ゲート電極10Aと共に、RIE等の
異方性エッチングでパターンニングされる。
とを電気的に分離するために例えばCVDで堆積させた酸
化珪素膜で形成し、3000〜4000［Å］程度の膜厚で形成
する。層間絶縁膜11は、ゲート電極10Aと共に、RIE等の
異方性エッチングでパターンニングされる。
ベース電極10Bは、ゲート電極10Aと同一製造工程で堆
積させ多結晶珪素膜にｐ型不純物例えばBF2を導入する
ことによって形成される。ベース電極10Bは、ゲート絶
縁膜８を除去して形成された接続孔９を通してウエル領
域4Aの主面に直接々続されている。ベース電極10Bの上
部の層間絶縁膜11は、前記ゲート電極10Aの上部の層間
絶縁膜11と同一製造工程で形成されている。
積させ多結晶珪素膜にｐ型不純物例えばBF2を導入する
ことによって形成される。ベース電極10Bは、ゲート絶
縁膜８を除去して形成された接続孔９を通してウエル領
域4Aの主面に直接々続されている。ベース電極10Bの上
部の層間絶縁膜11は、前記ゲート電極10Aの上部の層間
絶縁膜11と同一製造工程で形成されている。
次に、第９図に示すように、メモリセルＭ形成領域に
おいて、ウエル領域4Bの主面部にｎ型半導体領域14を形
成する。ｎ型半導体領域14は、ｎ型不純物例えばＰをイ
オン打込みによってウエル領域4Bの主面部に導入するこ
とによって形成される。ｎ型不純物の導入に際しては、
主に、ゲート電極10A及び層間絶縁膜11を不純物導入用
マスクとして用いる。したがって、半導体領域14はゲー
ト電極10Aに対して自己整合で形成される。
おいて、ウエル領域4Bの主面部にｎ型半導体領域14を形
成する。ｎ型半導体領域14は、ｎ型不純物例えばＰをイ
オン打込みによってウエル領域4Bの主面部に導入するこ
とによって形成される。ｎ型不純物の導入に際しては、
主に、ゲート電極10A及び層間絶縁膜11を不純物導入用
マスクとして用いる。したがって、半導体領域14はゲー
ト電極10Aに対して自己整合で形成される。
この半導体領域14を形成する工程の一部の熱処理工程
と同一製造工程によって、メモリセルＭ形成領域におい
てウエル領域4Bの主面部のn+型半導体領域13が形成さ
れ、バイポーラトランジスタTr形成領域において外部ベ
ース領域となるp+型半導体領域12が形成される。半導体
領域13はゲート電極10Aに導入されたｎ型不純物が拡散
されることによって形成される。半導体領域12はベース
電極10Bに導入されたｐ型不純物が拡散されることによ
って形成される。
と同一製造工程によって、メモリセルＭ形成領域におい
てウエル領域4Bの主面部のn+型半導体領域13が形成さ
れ、バイポーラトランジスタTr形成領域において外部ベ
ース領域となるp+型半導体領域12が形成される。半導体
領域13はゲート電極10Aに導入されたｎ型不純物が拡散
されることによって形成される。半導体領域12はベース
電極10Bに導入されたｐ型不純物が拡散されることによ
って形成される。
次に、ゲート電極10Aの側壁、ベース電極10Bの側壁の
夫々にサイドウォールスペーサ15を形成する。サイドウ
オールスペーサ15は、層間絶縁膜11の上部を含む基板全
面にCVDで堆積した酸化珪素膜を形成し、この酸化珪素
膜にRIE等の異方性エッチングを施すことによって形成
することができる。このサイドウォールスペーサ15は、
ゲート電極10Aの側壁、ベース電極10Bの側壁の夫々から
の膜厚が数千［Å］程度の薄い膜厚で形成することがで
きる。サイドウォールスペーサ15は、ゲート電極10A又
はベース電極10Bに対して自己整合で形成される。
夫々にサイドウォールスペーサ15を形成する。サイドウ
オールスペーサ15は、層間絶縁膜11の上部を含む基板全
面にCVDで堆積した酸化珪素膜を形成し、この酸化珪素
膜にRIE等の異方性エッチングを施すことによって形成
することができる。このサイドウォールスペーサ15は、
ゲート電極10Aの側壁、ベース電極10Bの側壁の夫々から
の膜厚が数千［Å］程度の薄い膜厚で形成することがで
きる。サイドウォールスペーサ15は、ゲート電極10A又
はベース電極10Bに対して自己整合で形成される。
次に、第10図に示すように、メモリセルＭ形成領域に
おいて、ウエル領域4Bの主面部がn+型半導体領域16を形
成する。半導体領域16は、ｎ型不純物例えばAsをイオン
打込みによってウエル領域4Bの主面部に導入することに
よって形成される。ｎ型不純物の導入に際しては、主
に、ゲート電極10A、層間絶縁膜11及びサイドウォール
スペーサ15を不純物導入用マスクとして用いる。したが
って、半導体領域16はゲート電極10Aに対して自己整合
で形成される。
おいて、ウエル領域4Bの主面部がn+型半導体領域16を形
成する。半導体領域16は、ｎ型不純物例えばAsをイオン
打込みによってウエル領域4Bの主面部に導入することに
よって形成される。ｎ型不純物の導入に際しては、主
に、ゲート電極10A、層間絶縁膜11及びサイドウォール
スペーサ15を不純物導入用マスクとして用いる。したが
って、半導体領域16はゲート電極10Aに対して自己整合
で形成される。
この半導体領域16を形成する工程によって、メモリセ
ルＭの転送用MISFETQt1,Qt2の夫々及び駆動用のMISFETQ
d1,Qd2の夫々が完成する。
ルＭの転送用MISFETQt1,Qt2の夫々及び駆動用のMISFETQ
d1,Qd2の夫々が完成する。
次に、前記層間絶縁膜11の上部を含む基板全面に、層
間絶縁膜17を形成する。層間絶縁膜17は、例えばCVDで
堆積させた酸化珪素膜で形成し、2000〜3000［Å］程度
の膜厚で形成する。
間絶縁膜17を形成する。層間絶縁膜17は、例えばCVDで
堆積させた酸化珪素膜で形成し、2000〜3000［Å］程度
の膜厚で形成する。
次に、第11図に示すように、接続孔18A及び18Bを形成
する。接続孔18Aは、転送用MISFETQtのゲート電極10Aと
駆動用MISFETQdのゲート電極10Aとで規定される領域内
及び駆動用MISFETQdのゲート電極10Aの所定の上部の層
間絶縁膜17を除去して形成される。接続孔18Aは、層間
絶縁膜17に形成された開口及びサイドウォールスペーサ
15とで規定された領域内において、転送用MISFETQt1,Qt
2の夫々の一方の半導体領域16の主面を露出するように
形成される。接続孔18Aは、同第11図に点線で示すエッ
チングマスクを用いて形成されている。接続孔18Aを形
成するために層間絶縁膜17に形成された開口の寸法は、
前記ゲート電極10A（実際にはサイドウォールスペーサ1
5）で規定される領域内の寸法及びゲート電極10Aの所定
の寸法（接続孔19の寸法）よりも、少なくとも製造工程
におけるマスク合せずれ量に相当する分、大きく形成さ
れている。また、この接続孔18Aの形成に際しては、ゲ
ート電極10Aの上部の層間絶縁膜11は実質的に除去され
ないようになっている。
する。接続孔18Aは、転送用MISFETQtのゲート電極10Aと
駆動用MISFETQdのゲート電極10Aとで規定される領域内
及び駆動用MISFETQdのゲート電極10Aの所定の上部の層
間絶縁膜17を除去して形成される。接続孔18Aは、層間
絶縁膜17に形成された開口及びサイドウォールスペーサ
15とで規定された領域内において、転送用MISFETQt1,Qt
2の夫々の一方の半導体領域16の主面を露出するように
形成される。接続孔18Aは、同第11図に点線で示すエッ
チングマスクを用いて形成されている。接続孔18Aを形
成するために層間絶縁膜17に形成された開口の寸法は、
前記ゲート電極10A（実際にはサイドウォールスペーサ1
5）で規定される領域内の寸法及びゲート電極10Aの所定
の寸法（接続孔19の寸法）よりも、少なくとも製造工程
におけるマスク合せずれ量に相当する分、大きく形成さ
れている。また、この接続孔18Aの形成に際しては、ゲ
ート電極10Aの上部の層間絶縁膜11は実質的に除去され
ないようになっている。
前記接続孔18Bは、ベース電極10Bで規定される領域内
の層間絶縁膜17を除去して形成されている。接続孔18B
は、層間絶縁膜17に形成された開口及びサイドウォール
スペーサ15で規定される領域内において、ウエル領域4A
の主面が露出するように形成されている。接続孔18Bの
寸法は、サイドウォールスペーサ15で規定された領域の
寸法よりも、少なくとも製造工程におけるマスク合せず
れ量に相当する分、大きく形成されている。この接続孔
18Bは、前記接続孔18Aと同一製造工程で形成されてい
る。
の層間絶縁膜17を除去して形成されている。接続孔18B
は、層間絶縁膜17に形成された開口及びサイドウォール
スペーサ15で規定される領域内において、ウエル領域4A
の主面が露出するように形成されている。接続孔18Bの
寸法は、サイドウォールスペーサ15で規定された領域の
寸法よりも、少なくとも製造工程におけるマスク合せず
れ量に相当する分、大きく形成されている。この接続孔
18Bは、前記接続孔18Aと同一製造工程で形成されてい
る。
次に、第12図示すように、前記接続孔18Aを形成する
ために層間絶縁膜17に開口された領域内において、駆動
用MISFETQd1,Qd2の夫々のゲート電極10Aの上部の層間絶
縁膜11を除去し、接続孔19を形成する。この接続孔19
は、同第12図に点線で示すエッチングマスクを用いて形
成されている。
ために層間絶縁膜17に開口された領域内において、駆動
用MISFETQd1,Qd2の夫々のゲート電極10Aの上部の層間絶
縁膜11を除去し、接続孔19を形成する。この接続孔19
は、同第12図に点線で示すエッチングマスクを用いて形
成されている。
次に、第13図に示すように、メモリセルＭ形成領域に
おいて導電層20A、高抵抗負荷素子（R1,R2の夫々）20B
及び電源電圧配線20Cを形成すると共に、バイポーラト
ランジスタTr形成領域においてエミッタ電極20Dを形成
する。
おいて導電層20A、高抵抗負荷素子（R1,R2の夫々）20B
及び電源電圧配線20Cを形成すると共に、バイポーラト
ランジスタTr形成領域においてエミッタ電極20Dを形成
する。
前記導電20Aは、一端側を接続孔18Aを通して転送用MI
SFETQt1,Qt2の夫々の一方の半導体領域16に接続し、他
端側を接続孔19を通して駆動用MISFETQd1,Qd2の夫々の
ゲート電極10Aの表面に接続するように、層間絶縁膜17
の上部に形成される。導電層20Aは、例えばｎ型不純物
（Ｐ）が導入された多結晶珪素膜で形成され、2000〜30
00［Å］程度の膜厚で形成される。
SFETQt1,Qt2の夫々の一方の半導体領域16に接続し、他
端側を接続孔19を通して駆動用MISFETQd1,Qd2の夫々の
ゲート電極10Aの表面に接続するように、層間絶縁膜17
の上部に形成される。導電層20Aは、例えばｎ型不純物
（Ｐ）が導入された多結晶珪素膜で形成され、2000〜30
00［Å］程度の膜厚で形成される。
高抵抗負荷素子20Bには、一端側が前記導電層20Aの他
端側と一体に構成され、他端側が電源電圧配線20Cと一
体に構成されている。つまり、高抵抗負荷素子20Bは導
電層20Aと同一製造工程で形成されている。高抵抗負荷
素子20Bは、不純物が導入されていないか、又は若干ｎ
型或はｐ型不純物が導入されたｉ型の多結晶珪素膜で形
成されている。
端側と一体に構成され、他端側が電源電圧配線20Cと一
体に構成されている。つまり、高抵抗負荷素子20Bは導
電層20Aと同一製造工程で形成されている。高抵抗負荷
素子20Bは、不純物が導入されていないか、又は若干ｎ
型或はｐ型不純物が導入されたｉ型の多結晶珪素膜で形
成されている。
電源電圧配線20Cは前記導電層20Aと同一製造工程でｎ
型不純物が導入された多結晶珪素膜で形成されている。
型不純物が導入された多結晶珪素膜で形成されている。
この導電層20A、高抵抗負荷素子20B及び電源電圧配線
20Cの具体的な形成方法について、第15図乃至第18図
（各製造工程毎に示す要部模写断面図）を用いて簡単に
説明する。
20Cの具体的な形成方法について、第15図乃至第18図
（各製造工程毎に示す要部模写断面図）を用いて簡単に
説明する。
まず、一部が接続孔18Aを介し転送用MISFETQt1,Qt2の
一方の半導体領域16に接続し、他部が接続孔19を通して
駆動用MISFETQd1,Qd2のゲート電極10Aに接続するよう
に、層間絶縁膜17上の基板全面にCVDで多結晶珪素膜20E
を堆積させる。この多結晶珪素膜20Eは不純物が導入さ
れていないか、或は若干導入されている。
一方の半導体領域16に接続し、他部が接続孔19を通して
駆動用MISFETQd1,Qd2のゲート電極10Aに接続するよう
に、層間絶縁膜17上の基板全面にCVDで多結晶珪素膜20E
を堆積させる。この多結晶珪素膜20Eは不純物が導入さ
れていないか、或は若干導入されている。
次に、第15図に示すように、導電層20A、高抵抗負荷
素子20B、電源電圧配線20Cの夫々の領域が残存するよう
に、前記多結晶珪素膜20Eにパターンニングを施す。こ
のパターニングは例えばRIE等の異方性エッチングで行
う。
素子20B、電源電圧配線20Cの夫々の領域が残存するよう
に、前記多結晶珪素膜20Eにパターンニングを施す。こ
のパターニングは例えばRIE等の異方性エッチングで行
う。
次に、第16図に示すように、多結晶珪素膜20Eの高抵
抗負荷素子20Bの形成領域の上部に、短絡防止用絶縁膜2
8を形成する。この短絡防止用絶縁膜28は、CVDで堆積さ
れた酸化珪素膜で形成し、フォトレジスタ膜で形成した
エッチング用マスク29でパターンニングする。
抗負荷素子20Bの形成領域の上部に、短絡防止用絶縁膜2
8を形成する。この短絡防止用絶縁膜28は、CVDで堆積さ
れた酸化珪素膜で形成し、フォトレジスタ膜で形成した
エッチング用マスク29でパターンニングする。
次に、第17図に示すように、エッチング用マスク29を
除去し、短絡防止用絶縁膜28を不純物導入用マスクとし
て用い、短絡防止用絶縁膜28が存在する部分以外の多結
晶珪素膜20Eにｎ型不純物（As又はＰ）30を導入する。
ｎ型不純物30は、例えば1014〜1017［atoms/cm2］程度
の不純物濃度のAsを用い、40〜100［KeV］程度のイオン
打込みで導入する。なお、不純物30の導入に際しては、
多結晶珪素膜20Eの表面にバッファ層としての薄い膜圧
の酸化珪素膜を形成してもよい。
除去し、短絡防止用絶縁膜28を不純物導入用マスクとし
て用い、短絡防止用絶縁膜28が存在する部分以外の多結
晶珪素膜20Eにｎ型不純物（As又はＰ）30を導入する。
ｎ型不純物30は、例えば1014〜1017［atoms/cm2］程度
の不純物濃度のAsを用い、40〜100［KeV］程度のイオン
打込みで導入する。なお、不純物30の導入に際しては、
多結晶珪素膜20Eの表面にバッファ層としての薄い膜圧
の酸化珪素膜を形成してもよい。
次に、第18図に示すように、導入されたｎ型不純物30
に後工程で熱処理が施され、ｎ型不純物30が導入された
多結晶珪素膜20Eで導電層20A及び電源電圧配線20Cを形
成すると共に、短絡防止用絶縁膜28の下部のｎ型不純物
30が導入されていない多結晶珪素20Eで高抵抗負荷素子2
0Bを形成する。短絡防止用絶縁膜28は、高抵抗負荷素子
20Bの上部にそのままに残存される。
に後工程で熱処理が施され、ｎ型不純物30が導入された
多結晶珪素膜20Eで導電層20A及び電源電圧配線20Cを形
成すると共に、短絡防止用絶縁膜28の下部のｎ型不純物
30が導入されていない多結晶珪素20Eで高抵抗負荷素子2
0Bを形成する。短絡防止用絶縁膜28は、高抵抗負荷素子
20Bの上部にそのままに残存される。
前記エミッタ電極20Dは、接続孔18Bを通してウエル領
域4Aの主面に直接々続するように層間絶縁膜17の上部に
設けられている。エミッタ電極20Dは前記導電層20A、電
源電圧配線20Cと同一製造工程で形成されたｎ型の多結
晶珪素膜で形成されている。このエミッタ電極20Dの下
部のウエル領域4Aの主面部には、同第13図に示すよう
に、多結晶珪素膜をCVDで堆積いた後、その多結晶珪素
膜にｎ型及びｐ型不純物を導入し、熱処理を施こすこと
によって、活性ベース領域となるｐ型半導体領域21、エ
ミッタ領域となるn+型半導体領域22の夫々が形成され
る。すなわち、半導体領域21はエミッタ電極20Dの多結
晶珪素膜に導入されたｐ型不純物例えばホウ素（Ｂ）が
拡散されることにより形成される。また、半導体領域22
はエミッタ電極20Dの多結晶珪素膜に導入されたｎ型不
純物例えばヒ素（As）が拡散されることにより形成され
る。基板中のホウ素（Ｂ）NC拡散係数はヒ素（As）の拡
散係数よりも大きいため、半導体領域21は半導体領域22
より基板の深い位置に形成される。前記ヒ素（As）の濃
度は、前記ホウ素（Ｂ）の濃度に比べて充分高いため、
半導体領域22及びエミッタ電極20Dの多結晶珪素膜はｎ
型を示す。前記エミッタ電極20D、半導体領域21及び22
を形成することによって、バイポーラトランジスタTrが
完成する。
域4Aの主面に直接々続するように層間絶縁膜17の上部に
設けられている。エミッタ電極20Dは前記導電層20A、電
源電圧配線20Cと同一製造工程で形成されたｎ型の多結
晶珪素膜で形成されている。このエミッタ電極20Dの下
部のウエル領域4Aの主面部には、同第13図に示すよう
に、多結晶珪素膜をCVDで堆積いた後、その多結晶珪素
膜にｎ型及びｐ型不純物を導入し、熱処理を施こすこと
によって、活性ベース領域となるｐ型半導体領域21、エ
ミッタ領域となるn+型半導体領域22の夫々が形成され
る。すなわち、半導体領域21はエミッタ電極20Dの多結
晶珪素膜に導入されたｐ型不純物例えばホウ素（Ｂ）が
拡散されることにより形成される。また、半導体領域22
はエミッタ電極20Dの多結晶珪素膜に導入されたｎ型不
純物例えばヒ素（As）が拡散されることにより形成され
る。基板中のホウ素（Ｂ）NC拡散係数はヒ素（As）の拡
散係数よりも大きいため、半導体領域21は半導体領域22
より基板の深い位置に形成される。前記ヒ素（As）の濃
度は、前記ホウ素（Ｂ）の濃度に比べて充分高いため、
半導体領域22及びエミッタ電極20Dの多結晶珪素膜はｎ
型を示す。前記エミッタ電極20D、半導体領域21及び22
を形成することによって、バイポーラトランジスタTrが
完成する。
このように、転送用MISFETQtの一方の半導体領域16と
駆動用MISFETQdのゲート電極10Aと接続され、この接続
部分に導電層20Aを介在させ接続された高抵抗負荷素子
（R1,R2）20Bを駆動用MISFETQdの上部に配置するメモリ
セルＭで構成されるSRAMと、ベース電極10Bで規定され
た領域内にエミッタ電極20Dを接続するバイポーラトラ
ンジスタTrとを有する半導体集積回路装置であって、前
記SRAMのメモリセルＭの転送用MISFETQtのゲート電極10
A、駆動用MISFETQdのゲート電極10A、バイポーラトラン
ジスタTrのベース電極10Bの夫々を形成すると共に、該
ゲート電極10A、ベース電極10Bの夫々の上部に層間絶縁
膜11を形成する工程と、前記ゲート電極10A、ベース電
極10Bの夫々の側壁にサイドウォールスペーサ15を形成
する工程と、前記層間絶縁膜11の上部を含む基板全面に
層間絶縁膜17を形成する工程と、前記転送用MISFETQtの
ゲート電極10Aと駆動用MISFETQdのゲート電極10Aとで規
定される領域内及び駆動用MISFETQdのゲート電極10Aの
所定上部の層間絶縁膜17を除去し、層間絶縁膜17及びサ
イドウォールスペーサ15で規定される接続孔18Aを形成
すると共に、前記ベース電極10Bで規定される領域内の
層間絶縁膜17を除去し、層間絶縁膜17及びサイドウォー
ルスペーサ15で規定される接続孔18Bを形成する工程
と、前記接続孔18A内の駆動用MISFETQdのゲート電極10A
の所定上部の層間絶縁膜11を除去して接続孔19を形成す
る工程と、前記接続孔18Aを通して一端側を転送用MISFE
TQtの一方の半導体領域16に接続し、前記接続孔19を通
して他端側を駆動用MISFETQdのゲート電極10Aに接続す
る導電層20Aとそれと一体に構成される前記高抵抗負荷
素子20Bを前記層間絶縁膜17の上部に形成すると共に、
前記接続孔18Bを通してウエル領域4A（エミッタ領域）
に接続するエミッタ電極20Dを前記層間絶縁膜17の上部
に形成する工程とを備えたことにより、前記SRAMのメモ
リセルＭの接続孔18Aを形成する工程を、バイポーラト
ランジスタTrの接続孔18Bを形成する工程で兼用するこ
とができるので、接続孔18Aを形成する工程に相当する
分、半導体集積回路装置の製造工程を低減することがで
きる。
駆動用MISFETQdのゲート電極10Aと接続され、この接続
部分に導電層20Aを介在させ接続された高抵抗負荷素子
（R1,R2）20Bを駆動用MISFETQdの上部に配置するメモリ
セルＭで構成されるSRAMと、ベース電極10Bで規定され
た領域内にエミッタ電極20Dを接続するバイポーラトラ
ンジスタTrとを有する半導体集積回路装置であって、前
記SRAMのメモリセルＭの転送用MISFETQtのゲート電極10
A、駆動用MISFETQdのゲート電極10A、バイポーラトラン
ジスタTrのベース電極10Bの夫々を形成すると共に、該
ゲート電極10A、ベース電極10Bの夫々の上部に層間絶縁
膜11を形成する工程と、前記ゲート電極10A、ベース電
極10Bの夫々の側壁にサイドウォールスペーサ15を形成
する工程と、前記層間絶縁膜11の上部を含む基板全面に
層間絶縁膜17を形成する工程と、前記転送用MISFETQtの
ゲート電極10Aと駆動用MISFETQdのゲート電極10Aとで規
定される領域内及び駆動用MISFETQdのゲート電極10Aの
所定上部の層間絶縁膜17を除去し、層間絶縁膜17及びサ
イドウォールスペーサ15で規定される接続孔18Aを形成
すると共に、前記ベース電極10Bで規定される領域内の
層間絶縁膜17を除去し、層間絶縁膜17及びサイドウォー
ルスペーサ15で規定される接続孔18Bを形成する工程
と、前記接続孔18A内の駆動用MISFETQdのゲート電極10A
の所定上部の層間絶縁膜11を除去して接続孔19を形成す
る工程と、前記接続孔18Aを通して一端側を転送用MISFE
TQtの一方の半導体領域16に接続し、前記接続孔19を通
して他端側を駆動用MISFETQdのゲート電極10Aに接続す
る導電層20Aとそれと一体に構成される前記高抵抗負荷
素子20Bを前記層間絶縁膜17の上部に形成すると共に、
前記接続孔18Bを通してウエル領域4A（エミッタ領域）
に接続するエミッタ電極20Dを前記層間絶縁膜17の上部
に形成する工程とを備えたことにより、前記SRAMのメモ
リセルＭの接続孔18Aを形成する工程を、バイポーラト
ランジスタTrの接続孔18Bを形成する工程で兼用するこ
とができるので、接続孔18Aを形成する工程に相当する
分、半導体集積回路装置の製造工程を低減することがで
きる。
また、前記SRAMのメモリセルＭの導電層20A及び高抵
抗負荷素子20Bを形成する工程を、バイポーラトランジ
スタTrのエミッタ電極20Dを形成する工程で兼用するこ
とができるので、導電層20A及び高抵抗負荷素子20Bを形
成する工程に相当する分、半導体集積回路装置の製造工
程を低減することができる。
抗負荷素子20Bを形成する工程を、バイポーラトランジ
スタTrのエミッタ電極20Dを形成する工程で兼用するこ
とができるので、導電層20A及び高抵抗負荷素子20Bを形
成する工程に相当する分、半導体集積回路装置の製造工
程を低減することができる。
次に、第14図に示すように、メモリセルＭ形成領域に
おいて、導電層20Aの上部に誘電体膜23を介在させてプ
レート電極層24を形成し、容量素子C1,C2を形成する。
この容量素子Ｃを形成する工程と同一製造工程によっ
て、高抵抗負荷素子（R1,R2の夫々）20Bの上部に短絡防
止用絶縁膜28及び誘電体膜23を層間絶縁膜23として介在
させて電界遮蔽層24を形成する。
おいて、導電層20Aの上部に誘電体膜23を介在させてプ
レート電極層24を形成し、容量素子C1,C2を形成する。
この容量素子Ｃを形成する工程と同一製造工程によっ
て、高抵抗負荷素子（R1,R2の夫々）20Bの上部に短絡防
止用絶縁膜28及び誘電体膜23を層間絶縁膜23として介在
させて電界遮蔽層24を形成する。
誘電体膜23、層間絶縁膜23の誘電体膜23の夫々は同一
製造工程によって形成される。誘電体膜23は、誘電率を
向上するため例えばCVDで堆積させた単層の窒化珪素膜
で形成し、100〜200［Å］程度の膜厚で形成する。誘電
体膜23及び層間絶縁膜23は、プレート電極層24及び電界
遮蔽層24をエッチングマスクとして用いてパターニング
される。
製造工程によって形成される。誘電体膜23は、誘電率を
向上するため例えばCVDで堆積させた単層の窒化珪素膜
で形成し、100〜200［Å］程度の膜厚で形成する。誘電
体膜23及び層間絶縁膜23は、プレート電極層24及び電界
遮蔽層24をエッチングマスクとして用いてパターニング
される。
前記プレート電極層24、電界遮蔽層24の夫々は同一製
造工程によって形成される。プレート電極層24及び電界
遮蔽層24は、例えばCVDで堆積させた多結晶珪素膜で形
成され、1500〜3000［Å］程度の膜厚で形成する。この
多結晶珪素膜にはｎ型不純物が導入されている。
造工程によって形成される。プレート電極層24及び電界
遮蔽層24は、例えばCVDで堆積させた多結晶珪素膜で形
成され、1500〜3000［Å］程度の膜厚で形成する。この
多結晶珪素膜にはｎ型不純物が導入されている。
このように、フリップフロップ回路の情報蓄積ノード
部に導電層20A、高抵抗負荷素子20Bの夫々を順次介在さ
せて電源電圧配線20Cが接続されるメモリセルＭで構成
されたSRAMを有する半導体集積回路装置の製造方であっ
て、前記導電層20A、高抵抗負荷素子20B、電源電圧配線
20Cの夫々の形成領域に珪素膜（多結晶珪素膜）20Eを形
成する工程と、該珪素膜20Eの高抵抗負荷素子20Bを形成
する領域上に短絡防止用絶縁膜28を形成する工程と、該
短絡防止用絶縁膜28を不純物導入用マスクとして用い、
珪素膜20Eの導電層20A及び電源電圧配線20Cを形成する
領域に不純物30を導入し、珪素膜20Eの不純物30が導入
された領域で導電層20A及び電源電圧配線20Cを形成する
と共に、珪素膜20Eの不純物30が導入されていない領域
で高抵抗負荷素子20Bを形成する工程と、一端部が前記
短絡防止用絶縁膜28上に存在するように、前記導電層20
Aの上部に誘電体膜23を介在させてプレート電極層24
（又は電界遮蔽層24）を形成する工程とを備えたことに
より、前記短絡防止用絶縁膜28を高抵抗負荷素子20Bを
形成する不純物導入用マスクとして用いることができる
ので、短絡防止用絶縁膜28を形成する工程に相当する
分、製造工程を低減することができる。
部に導電層20A、高抵抗負荷素子20Bの夫々を順次介在さ
せて電源電圧配線20Cが接続されるメモリセルＭで構成
されたSRAMを有する半導体集積回路装置の製造方であっ
て、前記導電層20A、高抵抗負荷素子20B、電源電圧配線
20Cの夫々の形成領域に珪素膜（多結晶珪素膜）20Eを形
成する工程と、該珪素膜20Eの高抵抗負荷素子20Bを形成
する領域上に短絡防止用絶縁膜28を形成する工程と、該
短絡防止用絶縁膜28を不純物導入用マスクとして用い、
珪素膜20Eの導電層20A及び電源電圧配線20Cを形成する
領域に不純物30を導入し、珪素膜20Eの不純物30が導入
された領域で導電層20A及び電源電圧配線20Cを形成する
と共に、珪素膜20Eの不純物30が導入されていない領域
で高抵抗負荷素子20Bを形成する工程と、一端部が前記
短絡防止用絶縁膜28上に存在するように、前記導電層20
Aの上部に誘電体膜23を介在させてプレート電極層24
（又は電界遮蔽層24）を形成する工程とを備えたことに
より、前記短絡防止用絶縁膜28を高抵抗負荷素子20Bを
形成する不純物導入用マスクとして用いることができる
ので、短絡防止用絶縁膜28を形成する工程に相当する
分、製造工程を低減することができる。
次に、プレート電極層24の上部及び電界遮蔽層24の上
部を含む基板全面に層間絶縁膜25を形成する。層間絶縁
膜25は、例えばCVDで堆積させた100〜500［Å］程度の
膜厚の酸化珪素膜の上部に、CVDで堆積させた4000〜600
0［Å］程度の膜厚のBPSG膜を重ね合せた複合膜で形成
する。BPSG膜は多層配線構造による段差形状を緩和し、
上層配線のステップカバレッジを向上するよいに構成さ
れている。酸化珪素膜はBPSG膜からのＢ又はＰ漏れを防
止するために形成されている。
部を含む基板全面に層間絶縁膜25を形成する。層間絶縁
膜25は、例えばCVDで堆積させた100〜500［Å］程度の
膜厚の酸化珪素膜の上部に、CVDで堆積させた4000〜600
0［Å］程度の膜厚のBPSG膜を重ね合せた複合膜で形成
する。BPSG膜は多層配線構造による段差形状を緩和し、
上層配線のステップカバレッジを向上するよいに構成さ
れている。酸化珪素膜はBPSG膜からのＢ又はＰ漏れを防
止するために形成されている。
次に、メモリセルＭの転送用MISFETQt1,Qt2の他方の
半導体領域16の上部、バイポーラトランジスタTrの電位
引上用の半導体領域７の上部、エミッタ電極20Dの上部
の層間絶縁膜25等を除去し、接続孔26を形成する。
半導体領域16の上部、バイポーラトランジスタTrの電位
引上用の半導体領域７の上部、エミッタ電極20Dの上部
の層間絶縁膜25等を除去し、接続孔26を形成する。
次に、前記第１図及び第２図に示すように、層間絶縁
膜25の上部に相補性データ線（DL）27、コレクタ用配線
27、エミッタ用配線27、ベース用配線の夫々を形成す
る。これらの配線27は、前記接続孔26を通して各領域に
接続される。
膜25の上部に相補性データ線（DL）27、コレクタ用配線
27、エミッタ用配線27、ベース用配線の夫々を形成す
る。これらの配線27は、前記接続孔26を通して各領域に
接続される。
次に、図示しないが、配線27の上部を含む基板全面に
パッシベーション膜を形成する。パッシベーション膜
は、プラズマCVDで堆積した窒化珪素膜で形成する。
パッシベーション膜を形成する。パッシベーション膜
は、プラズマCVDで堆積した窒化珪素膜で形成する。
これら一連の製造工程を施すことによって、本実施例
の半導体集積回路装置は完成する。
の半導体集積回路装置は完成する。
このように、フリップフロップ回路の情報蓄積ノード
部に導電層20Aを介在させて高抵抗負荷素子（R1,R2の夫
々）20Bを接続するメモリセルＭを構成し、このメモリ
セルＭの高抵抗負荷素子20Bの上部に相補性データ線27
が延在するSRAMを有する反対集積回路装置であって、前
記蓄積ノード部に接続される導電層20Aの上部に、誘電
体膜23を介在させて所定の電位が印加されるプレート電
極層24を形成して容量素子Ｃを形成する工程と同一製造
工程によって、前記高抵抗負荷素子20Bと相補性データ
線27との間に、前記相補性データ線27からの電界効果を
遮蔽する電界遮蔽層24を形成したことにより、前記電界
遮蔽層24を形成する工程を前記プレート電極層24を形成
する工程で兼ねることができるので、前記電界遮蔽層24
を形成する工程に相当する分、半導体集積回路装置の製
造工程を低減することができる。
部に導電層20Aを介在させて高抵抗負荷素子（R1,R2の夫
々）20Bを接続するメモリセルＭを構成し、このメモリ
セルＭの高抵抗負荷素子20Bの上部に相補性データ線27
が延在するSRAMを有する反対集積回路装置であって、前
記蓄積ノード部に接続される導電層20Aの上部に、誘電
体膜23を介在させて所定の電位が印加されるプレート電
極層24を形成して容量素子Ｃを形成する工程と同一製造
工程によって、前記高抵抗負荷素子20Bと相補性データ
線27との間に、前記相補性データ線27からの電界効果を
遮蔽する電界遮蔽層24を形成したことにより、前記電界
遮蔽層24を形成する工程を前記プレート電極層24を形成
する工程で兼ねることができるので、前記電界遮蔽層24
を形成する工程に相当する分、半導体集積回路装置の製
造工程を低減することができる。
また、前記導電層20Aの上部の誘電体膜23を形成する
工程と同一製造工程によって、高抵抗負荷素子（R1,R1
を夫々）20Bの上部の層間絶縁膜23を形成することによ
り、層間絶縁膜23を形成する工程を誘電体膜23を形成す
る工程で兼ねることができるので、層間絶縁膜23を形成
する工程に相当する分、半導体集積回路装置の製造工程
を低減することができる。
工程と同一製造工程によって、高抵抗負荷素子（R1,R1
を夫々）20Bの上部の層間絶縁膜23を形成することによ
り、層間絶縁膜23を形成する工程を誘電体膜23を形成す
る工程で兼ねることができるので、層間絶縁膜23を形成
する工程に相当する分、半導体集積回路装置の製造工程
を低減することができる。
また、第19図（前記第２図のII−II切断線で切った要
部断面図）に示すように、SRAMを列方向に隣接する２個
のメモリセルＭの夫々の転送用MISFETQt1とQt1との間、
及びQt2とQt2との間は、絶縁耐圧が高く構成されてい
る。つまり、転送用MISFETQt1,Qt2の夫々の一方の半導
体領域16はイオン打込みで導入されたｎ型不純物で構成
されており、駆動用MISFETQd2のドレイン領域の一部を
形成する半導体領域13のように熱拡散で形成されていな
いので、半導体領域16のpn接合深さを浅く形成すること
ができ、半導体領域16がフィールド絶縁膜６の下部へ回
り込むことを低減できるためである。したがって、列方
向に隣接するメモリセルＭ間の寸法を縮小することがで
きるので、さらにSRAMの集積度を向上することができ
る。
部断面図）に示すように、SRAMを列方向に隣接する２個
のメモリセルＭの夫々の転送用MISFETQt1とQt1との間、
及びQt2とQt2との間は、絶縁耐圧が高く構成されてい
る。つまり、転送用MISFETQt1,Qt2の夫々の一方の半導
体領域16はイオン打込みで導入されたｎ型不純物で構成
されており、駆動用MISFETQd2のドレイン領域の一部を
形成する半導体領域13のように熱拡散で形成されていな
いので、半導体領域16のpn接合深さを浅く形成すること
ができ、半導体領域16がフィールド絶縁膜６の下部へ回
り込むことを低減できるためである。したがって、列方
向に隣接するメモリセルＭ間の寸法を縮小することがで
きるので、さらにSRAMの集積度を向上することができ
る。
また、本発明は、第20図（メモリセルの要部平面図）
に示すように、メモリセルＭの高抵抗負荷素子20Bの上
部の全領域又は一部の領域に電界遮蔽層24及び誘電体膜
23を設けないように構成してもよい。誘電体膜23はドラ
イプロセスでパターニングした際などにチャージアップ
し易く、寄生MOSのしきい値電圧（高抵抗負荷素子20の
抵抗値）を低下させてしまうので、これを防止するため
に前述の構成にする。この結果、SRAMの消費電力を低減
することができる。
に示すように、メモリセルＭの高抵抗負荷素子20Bの上
部の全領域又は一部の領域に電界遮蔽層24及び誘電体膜
23を設けないように構成してもよい。誘電体膜23はドラ
イプロセスでパターニングした際などにチャージアップ
し易く、寄生MOSのしきい値電圧（高抵抗負荷素子20の
抵抗値）を低下させてしまうので、これを防止するため
に前述の構成にする。この結果、SRAMの消費電力を低減
することができる。
また、本発明は、前述の短絡防止用絶縁膜28を高抵抗
負荷素子20Bを形成する不純物導入用マスクとして用い
なくてもよい。この場合、短絡防止用絶縁膜28は、導電
層20A、高抵抗負荷素子20B、電源電圧配線20Cに対して
独立な製造プロセスで形成することができる。すなわ
ち、短絡防止用絶縁膜28は、プレート電極層24の端部と
導電層20A、高抵抗負荷素子20B又は電源電圧配線20Cと
の間だけでなく、電源電圧配線20Cと相補性データ線27
との間やバイポーラトランジスタTrの形成領域或は配線
領域に層間絶縁膜として形成することができる。このよ
うに層間絶縁膜として使用される短絡防止用絶縁膜28
は、相補性データ線27等に付加される寄生容量を低減す
ることができる。
負荷素子20Bを形成する不純物導入用マスクとして用い
なくてもよい。この場合、短絡防止用絶縁膜28は、導電
層20A、高抵抗負荷素子20B、電源電圧配線20Cに対して
独立な製造プロセスで形成することができる。すなわ
ち、短絡防止用絶縁膜28は、プレート電極層24の端部と
導電層20A、高抵抗負荷素子20B又は電源電圧配線20Cと
の間だけでなく、電源電圧配線20Cと相補性データ線27
との間やバイポーラトランジスタTrの形成領域或は配線
領域に層間絶縁膜として形成することができる。このよ
うに層間絶縁膜として使用される短絡防止用絶縁膜28
は、相補性データ線27等に付加される寄生容量を低減す
ることができる。
以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変更し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変更し得ることは勿論である。
本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。
よって得ることができる効果を簡単に説明すれば、次の
とおりである。
SRAMを有する半導体集積回路装置において、容量素子
でソフトエラーを防止することができると共に、容量素
子の電極間又は電極とその他の導電層との短絡を防止
し、電気的信頼性を向上することができる。
でソフトエラーを防止することができると共に、容量素
子の電極間又は電極とその他の導電層との短絡を防止
し、電気的信頼性を向上することができる。
また、SRAMを有する半導体集積回路装置において、前
記効果を得るための製造工程を低減することができる。
記効果を得るための製造工程を低減することができる。
【図面の簡単な説明】 第１図は、本発明の一実施例であるSRAMのメモリセル及
びバイポーラトランジスタを有する半導体集積回路装置
の要部断面図、 第２図は、前記SRAMのメモリセルの平面図、 第３図は、前記SRAMのメモリセルの等価回路図、 第４図及び第５図は、前記SRAMのメモリセルの所定の製
造工程における平面図、 第６図乃至第14図は、前記SRAMのメモリセルを各製造工
程毎に示す要部断面図、 第15図乃至第18図は、前記SRAMのメモリセルの要部を各
製造工程毎に示す要部模写断面図、 第19図は、前記第２図のII−II切断線で切った要部断面
図、 第20図は、本発明の他の実施例であるSRAMのメモリセル
を示す要部平面図である。 図中、Ｍ……メモリセル、Tr……バイポーラトランジス
タ、Qt1,Qt2……転送用MISFET、Qd1,Qd2……駆動用MISF
ET、C1,C2……容量素子、7,12,13,14,16,21,22……半導
体領域、８……ゲート絶縁膜、9,18A,18B,19……接続
孔、10A……ゲート電極、10B……ベース電極、15……サ
イドウォールスペーサ、11,17,23,25……層間絶縁膜、2
0A……導電層、20B,R1,R2……高抵抗負荷素子、20C……
電源電圧配線、20D……エミッタ電極、23……誘電体
膜、24……プレート電極層又は電界遮蔽層、27,DL……
相補性データ線、28……短絡防止用絶縁膜、29……エッ
チング用マスク、30……不純物である。
びバイポーラトランジスタを有する半導体集積回路装置
の要部断面図、 第２図は、前記SRAMのメモリセルの平面図、 第３図は、前記SRAMのメモリセルの等価回路図、 第４図及び第５図は、前記SRAMのメモリセルの所定の製
造工程における平面図、 第６図乃至第14図は、前記SRAMのメモリセルを各製造工
程毎に示す要部断面図、 第15図乃至第18図は、前記SRAMのメモリセルの要部を各
製造工程毎に示す要部模写断面図、 第19図は、前記第２図のII−II切断線で切った要部断面
図、 第20図は、本発明の他の実施例であるSRAMのメモリセル
を示す要部平面図である。 図中、Ｍ……メモリセル、Tr……バイポーラトランジス
タ、Qt1,Qt2……転送用MISFET、Qd1,Qd2……駆動用MISF
ET、C1,C2……容量素子、7,12,13,14,16,21,22……半導
体領域、８……ゲート絶縁膜、9,18A,18B,19……接続
孔、10A……ゲート電極、10B……ベース電極、15……サ
イドウォールスペーサ、11,17,23,25……層間絶縁膜、2
0A……導電層、20B,R1,R2……高抵抗負荷素子、20C……
電源電圧配線、20D……エミッタ電極、23……誘電体
膜、24……プレート電極層又は電界遮蔽層、27,DL……
相補性データ線、28……短絡防止用絶縁膜、29……エッ
チング用マスク、30……不純物である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平尾 充 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 平石 厚 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内
Claims (14)
- 【請求項１】フリップフロップ回路の情報蓄積ノード部
に導電層、高抵抗負荷素子の夫々を順次介在させて電源
電圧配線が接続されるメモリセルで構成されたSRAMを有
する半導体集積回路装置であって、前記情報蓄積ノード
部に接続される導電層の上部に、誘電体膜を介在させて
所定の電位が印加されるプレート電極層を設け、該プレ
ート電極層の端部と前記導電層、高抵抗負荷素子又は電
源電圧配線との間に、短絡防止用絶縁膜を設けたことを
特徴とする半導体集積回路装置。 - 【請求項２】前記短絡防止用絶縁膜は、酸化珪素膜又は
窒化珪素膜で構成されていることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置。 - 【請求項３】前記短絡防止用絶縁膜は、前記高抵抗負荷
素子の上部に設けられていることを特徴とする特許請求
の範囲第１項又は第２項に記載の半導体集積回路装置。 - 【請求項４】前記短絡防止用絶縁膜は、前記高抵抗負荷
素子の上部及び電源電圧配線の上部に設けられているこ
とを特徴とする特許請求の範囲第１項又は第２項に記載
の半導体集積回路装置。 - 【請求項５】前記短絡防止用絶縁膜は、導電層、高抵抗
負荷素子又は電源電圧配線と前記プレート電極層の端部
下の誘電体膜との間に設けられていることを特徴とする
特許請求の範囲第１項乃至第４項に記載の夫々の半導体
集積回路装置。 - 【請求項６】前記プレート電極層は、前記高抵抗負荷素
子とその領域上を延在するデータ線との間に設けられた
電界遮蔽層と一体に構成されていることを特徴とする特
許請求の範囲第１項乃至第５項に記載の夫々半導体集積
回路装置。 - 【請求項７】前記高抵抗負荷素子とその領域上を延在す
るデータ線との間には、窒化珪素膜を主体とする絶縁膜
が設けられていることを特徴とする特許請求の範囲第１
項乃至第６項に記載の夫々の半導体集積回路装置。 - 【請求項８】前記高抵抗負荷素子とその領域上を延在す
るデータ線との間には、窒化珪素膜を主体とする絶縁膜
が設けられていないことを特徴とする特許請求の範囲第
１項乃至第６項に記載の夫々の半導体集積回路装置。 - 【請求項９】フリップフロップ回路の情報蓄積ノード部
に導電層、高抵抗負荷素子の夫ヶを順次介在させて電源
電圧配線が接続されるメモリセルで構成されたSRAMを有
する半導体集積回路装置の製造方法であって、前記導電
層、高抵抗負荷素子、電源電圧配線の夫々の形成領域に
珪素膜を形成する工程と、該珪素膜の高抵抗負荷素子を
形成する領域上に、短絡防止用絶縁膜を形成する工程
と、該短絡防止用絶縁膜を不純物導入用マスクとして用
い、珪素膜の導電層及び電源電圧配線を形成する領域に
不純物を導入し、珪素膜の不純物が導入された領域で導
電層及び電源電圧配線を形成すると共に、珪素膜の不純
物が導入されていない領域で高抵抗負荷素子を形成する
工程と、一端部が前記短絡防止用絶縁膜上に存在するよ
うに、前記導電層の上部に誘電体膜を介在させてプレー
ト電極層を形成する工程とを備えたことを特徴とする半
導体集積回路装置の製造方法。 - 【請求項１０】前記珪素膜を形成する工程は、不純物が
導入れさていないか或は若干導入されている多結晶珪素
膜を形成する工程であることを特徴とする特許請求の範
囲第９項に記載の半導体集積回路装置の製造方法。 - 【請求項１１】前記短絡防止用絶縁膜を形成する工程
は、CVDで堆積させた酸化珪素膜を形成する工程である
ことを特徴とする特許請求の範囲第９項又は第10項に記
載の半導体集積回路装置の製造方法。 - 【請求項１２】前記珪素膜に不純物を導入する工程は、
不純物をイオン打込みで導入する工程であることを特徴
とする特許請求の範囲第９項乃至第11項に記載の夫々の
半導体集積回路装置の製造方法。 - 【請求項１３】前記プレート電極層を形成する工程は、
多結晶珪素膜を形成する工程であることを特徴とする特
許請求の範囲第９項乃至第12項に記載の夫々の半導体集
積回路装置の製造方法。 - 【請求項１４】前記プレート電極層下の誘電体膜は、プ
レート電極層と同一製造工程でパターンニングされるこ
とを特徴とする特許請求の範囲第９項乃至第13項に記載
の夫々の半導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320935A JP2544419B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体集積回路装置及びその製造方法 |
| US07/271,309 US4984200A (en) | 1987-11-30 | 1988-11-15 | Semiconductor circuit device having a plurality of SRAM type memory cell arrangement |
| KR1019880015505A KR890008992A (ko) | 1987-11-30 | 1988-11-24 | 반도체 집적회로장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320935A JP2544419B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161860A JPH01161860A (ja) | 1989-06-26 |
| JP2544419B2 true JP2544419B2 (ja) | 1996-10-16 |
Family
ID=18126922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320935A Expired - Fee Related JP2544419B2 (ja) | 1987-11-30 | 1987-12-18 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544419B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| DE69124014T2 (de) * | 1990-06-29 | 1997-06-26 | Sharp Kk | Statische RAM-Zelle |
| EP1255334A1 (en) * | 2001-04-30 | 2002-11-06 | Agilent Technologies, Inc. - a Delaware corporation - | Fault tolerant electrical circuit and method |
-
1987
- 1987-12-18 JP JP62320935A patent/JP2544419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01161860A (ja) | 1989-06-26 |
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