KR890008992A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예인 SRAM의 메모리 셀 및 바이폴라 트랜지스터를 갖는 반도체 집적회로장치의 주요부단면도.
제2도는 제1도의 SRAM의 메모리 셀의 평면도.
제3도는 제1도의 SRAM의 메모리 셀의 등가회로도.

Claims (21)

  1. 2개의 구동용 MISFET(Qd1,Qd2) 및 2개의 고저항 부하소자(R1, R2)로 구성된 플립플롭 호로와 2개의 전송용 MISFET(Qt1,Qt2)를 포함하며 데이타선( DL,)와 위드선(WL)의 교차점에 대응하여 배치된 여러개의 메모리 셀(M)을 갖는 SRAM으로 된 반도체 집적회로장치에 있어서, 상기 고저항 부하소자(R1, R2)는 도전층(20A)을 개재시켜서 상기 플립플롭 회로의 정보축적 노드부에 접속되고, 상기 도전층의 상부에는 유전체막(23)을 개재시켜서 소정의 전위가 인가되는 플레이트 전극층(24)가 마련되어 있고, 상기 고저항 부하소자와 그 상부에 연장하는 상기 데이타선(27)의 사이에 상기 플레이트 전극층과 동일층으로 되는 전계차폐층(24)가 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 전계차폐층(24)는 상기 데이터선(27)에서의 전계효과를 차폐하는 막인 것을 특징으로 하는 반도체 집적회로장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 플레이트 전극층(24)와 전계차폐층(24)는 다결정 규소막으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 전계차폐층(24)에는 상기 플레이트 전극층(24)와 동일한 전위(1/2Vcc)가 인가되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 플레이트 전극층(24) 및 전계차폐층(24)에 인가되는 전위는 전원전압(Vcc)와 기술전압(Vss)의 중간의 전위인 것을 특징으로 하는 반도체 집적회로장치.
  6. 특허청구의 범위 제1항에 있어서, 상기 고자항 두하소자(20B)는 상기 전계차폐층(24)사이에 상기 유전체막과 동일제조 공정으로 되는 층간절연막(23)이 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 층간절연막(23)은 질화규소막으로 되는 것을 특징으로 하는 반도체 집적회로장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 층간절연막(23)은 질화규소막과 산화규소막을 겹친 복합막으로 되는 것을 특징으로 하는 반도체 집적회로장치.
  9. 특허청구의 범위 제1항에 있어서, 상기 전송용 MISFET의 게이트 전극(10A)와 구동용 MISFET의 게이트 전극(10A)로서 규정되는 영역내에 각각의 게이트 전극에 대해서 자기 정합적으로, 또한 전송용 MISFET의 게이트 전극(10A)와 전기적으로 분리시켜서 상기 도전층(20A)의 한쪽끝을 상기 전송용 MISFET의 한쪽의 반도체 영역(16)에 접속하고, 상기 도전층(20A)의 다른쪽 끝을 상기 구동용 MISFET의 게이트 전극(10A)의 상부표면에 접속하는 것을 특징으로 하는 반도체 집적회로장치.
  10. 플립플롭 회로의 정보 축적 노드부에 도전층(20A), 고저항 부하소자(20B)의 각각을 순차적으로 개재시켜서 전원전압 배선(20C)가 접속되는 메모리 셀(M)으로 구성된 SRAM을 갖는 반도체 집적회로장치로서, 상기 정보축적 노드부에 접속되는 도전층(20A)의 상부에 유전체막(23)을 개재시켜서 소정의 전위간 인가되는 플레이트 전극층(24)를 마련하고, 상기 플레이트 전극층(24)의 끝부분과 상기 도전층(20A), 고저항 부하소자(20B) 또는 전원전압 배선(20C)의 사이에 단락방지용 절연막(28)이 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 단락방지용 절연막(28)은 산화규소막 또는 질화규소막으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  12. 특허청구의 범위 제10항에 있어서, 상기 단락방지용 절연막(28)은 상기 고저항 부하소자(20B)의 상부에 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  13. 특허청구의 범위 제10항에 있어서, 상기 단락방지용 절연막(28)은 상기 고저항 부하소자(20B)의 상부 및 전원전압 배선(20C)의 상부에 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  14. 특허청구의 범위 제10항에 있어서, 상기 단락방지용 절연막(28)은 도전층(20A), 고저항 부하소자(20B) 또는 전원전압 배선(20C)와 상기 플레이튼 전극층(24)의 끝부분 아래의 유전체막(23)사이에 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  15. 특허청구의 범위 제10항에 있어서, 상기 플레이트 전극층(24)는 상기 고저항 부하소자(20B)와 그 영역상을 연장하는 데이타선(27)사이에 마련된 전계차폐층(24)와 일체로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  16. 특허청구의 범위 제10항에 있어서, 상기 고저항 부하소자(20B)와 그 영역상을 연장하는 데이타선(27)사이에는 질화규소막을 주체로 하는 층간절연막(23)이 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  17. 플립플롭 회로의 정보축적 노드부에 제1의 도전층을 개재시켜서 고저항부하소자를 접속하는 메모리 셀을 구성하고, 상기 메모리 셀의 고저항 부하소자의 상부에 데이타선을 연장시키는 SRAM을 갖는 반도체 집적회로장치의 제조방법으로서, 상기 정보축적 노드부에 접속되는 도전층의 상부 및 상기 고저항 부하소자의 상부에 질화규소막을 주체로 하는 유전체막을 형성하는 공정, 상기 유전체막 상부에 소정의 전위가 인가되는 제2의 도전층을 형성하는 공정, 상기 제1의 도전층의 상부에 플레이트 전극층과, 상기 고저항 부하소자의 상부에는 전계차폐층이 동일 공정으로 형성되도록 상기 제2의 도전층을 페터닝하는 공정, 상기 제1의 도전층의 상부에는 유전체막이, 상기 고저항 부하소자의 상부에는 상기 전계차폐층과의 제1의 층간절연막이 형성되도록 상기 플레이트 전극층 및 전계차폐층을 에칭마스크로 사용해서 패터닝하는 공정, 상기 플레이트 전극층의 상부 및 전계차폐층의 상부에 제2의 층간절연막을 형성하는 공정, 상기 제2의 층간절연막 상에 상기 데이타선을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  18. 특허청구의 범위 제17항에 있어서, 또 상기 제1의 도전층, 고저항 부하소자, 전원전압 배선의 각각의 형성영역을 규소막을 형성하는 공정, 상기 규소막의 고저항 부하소자를 형성하는 영역상에 단락방지용 절연막을 형성하는 공정, 상기 단락방지용 절연막을 불순물 도입용 마스크로서 사용하여 상기 규소막의 상기 제1의 도전층 및 전원전압 배선을 형성함과 동시에 상기 규소막의 불순물이 도입되어 있지 않은 영역에서 상기 고저항 부하소자를 형성하는 공정, 상기 플레이트 전극층의 한쪽끝이 상기 단락방지용 절연막상에 존재하도록 상기 제1의 도전층 상에 상기 유전체막을 개재시켜서 상기 플레이트 전극층을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  19. 특허청구의 범위 제18항에 있어서, 상기 단락방지용 절연막을 형성하는 공정은 CVD로 퇴적시킨 산화규소막을 형성하는 공정인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. 특허청구의 범위 제18항에 있어서, 상기 규소막에 불순물을 도입하는 공정은 불순물을 이온주입으로 도입하는 공정인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  21. 전송용 MISFET의 한쪽의 반도체 영역과 구동용 MISFET의 게이트 전극이 접속되고, 이 접속부분에 도전층을 개재시켜 접속시킨 고저항 부하소자를 구동용 MISFET의 상부에 배치하는 메모리 셀로 구성되는 SRAM과 베이스 전극에 의해 규정된 영역내에 이미터 전극을 접속하는 바이폴라 트랜지스터를 갖는 반도체 집적회로장치의 제조방법으로서, 상기 SRAM의 메모리 셀의 전송용 MISFET의 게이트 전극, 구동용 MISFET의 게이트 전극, 바이폴라 트랜지스터의 베이스 전극의 각각을 형성함과 동시에 상기 게이트 전극, 베이스 전극의 각각의 상부에 제1의 절연막을 형성하는 공정, 상기 게이트 전극, 베이스 전극의 각각의 측벽에 측벽공간을 형성하는 공정, 상기 제1의 절연막의 상층을 포함하는 기판전면에 제2의 절연막을 형성하는 공정, 상기 전송용 MISFET의 게이트 전극과 구동용 MISFET의 게이트 전극에 의해 규정되는 영역내 및 구동용 MISFET의 게이트 전극의 소정상부의제2의 절연막을 제거하여 제2의 절연막 및 측벽공간으로 규정되는 제1의 접속구멍을 형성함과 동시에 상기 베이스 전극에 의해 규정되는 영역내의 제2의 절연막을 제거하여 제2의 절연막 및 측벽공간으로 규정되는 제2의 접속구멍을 형성하는 공정, 상기 제1의 접속구멍 내의 구동용 MISFET의 게이트 전극의 소정의 상부의 제1의 절연막을 제거해서 제3의 접속구멍을 형성하는 공정, 상기 제1의 접속구멍을 통해서 한쪽끝을 전송용 MISFET의 한쪽의 반도체 영역에 접속하고, 상기 제3의 접속구멍을 통해서 다른쪽 끝을 구동용 MISFET의 게이트 전극에 접속하는 도전층과 그것과 일체로 구성되는 상기 고저항 부하소자를 상기 제2의 절연막상에 형성함과 동시에 상기 제2의 접속구멍을 통해서 이미터 영역에 접속하는 이미터 전극을 상기 제2의 절연막상에 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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