JPS62224076A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、ＭＩＳＦＥＴを有する半導体集積回路装置に適用し
て有効な技術に関するものである。

〔従来の技術〕

ＬＤＤ　（Ｌｉｇｈｔ　ｌｙ　　Ｄｏｐｅｄ　　Ｄｏｒ
ａｉｎ）構造のＭ　Ｉ　Ｓ　ＦＥＴは、ホットキャリア
ーの発生を低減する上で有効である。しかし、相互コン
ダクタンス９＃が低下する。この相互コンダクタンスｒ
卯の低下を少なくするためには、ソースは高濃度層のみ
で構成し、ドレイン領域のみをＬＤＤ構造とすることが
有効である。ドレインはＬＤＤ構造とし、ソースは高濃
度層のみで構成する技術については、例えば特願昭５９
−２７０８３４号に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、ドレインをＬＤＤ構造、ソースを高濃度層
のみで構成する技術について検討し、次の問題点を見出
した。

ソースを高濃度層のみで構成するためには、例えば、ま
ずソース、ドレインともにＬＤＤ構造に形成する。この
後ソース側のサイドウオールスペーサをレジストマスク
を用いたエツチングによって選択的に除去する。次に、
ソース側は露出し、ドレイン側は覆うレジストマスクを
形成し、この後ソース側にイオン打込みによって再度不
純物を導入して、ソース側を高濃度層のみで構成する。

このように、製造工程が大幅に増加してしまう。

本発明の目的は、集積度の向上を図り、かつ相互コンダ
クタンスの増加を図ることにある。

本発明の他の目的は、専用の工程を設けずに集積度の向
上及び相互コンダクタンスの増加を図る技術を提供する
ことにある。

本発明の他の目的は、制御性良く半導体素子の電気的耐
圧の向上を図ることにある。

本発明の他の目的は、専用の工程を設けずに半導体素子
の電気的耐圧の向上を図る技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴのソース、
ドレイン領域のうちの一方の表面に導Ｍ１層を自己整合
で接続し、この導電層が接続している方又は前記導電層
が接続していない方のソース又はトレイン領域を高濃度
層のみで構成する。

〔作用〕

上記した手段によれば、導電度電層が不純物の導入源ま
たはマスクとなるので、集積度の向上を図ることができ
、また相互コンダクタンスの増加を図ることができる。

〔実施例Ｉ〕

第１図は、第２図のＡ−Ａ切断線における断面図であり
、第２図はＤＲＡＭのメモリセルの平面図である。なお
、第２図は、メモリセルの構成を見易くするため、フィ
ールド絶１ｆｔｃ膜以外の絶！ａ膜を図示していない。

第１図及び第２図において、１はｐ−型単結晶シリコン
からなる基板であり、２は基板ｌの選択酸化による酸化
シリコン膜からなり、メモリセルのパターンを規定して
いるフィールド絶縁膜、３はｐ型チャネルストッパ領域
である。

メモリセルは、メモリセル選択用Ｍ　Ｉ　Ｓ　ＦＥＴと
容量素子からなり、２つのメモリセルが１つの接続孔１
７に対して対称のパターンで設けられている。

４は選択ＭＩＳＦＥＴのゲート絶縁膜であり。

基板ｌの表面を酸化した酸化シリコン膜からなっている
。

５は読み出し時に選択ＭＩＳＦＥＴのドレイン領域とな
る半導体領域であり、１つの接続孔１７を通して同一の
データ線ＤＬに接続されている２つの選択Ｍ　Ｉ　Ｓ　
ＦＥＴのゲート電極７の間の基板１の表面に設けられて
いる。半導体領域５は、ｎ０型半導体領域５Ａとｎ−型
半導体領域５Ｂとで構成しである。に型半導体領域５Ｂ
は、半導体領域Ｓ全体のうちチャネル領域側の基板１の
表面に設けられており、ゲート電極７の下に廻り込んで
いる。

ｎ゛型半導体領域５Ａは、ｎ−型半導体領域５Ｂと一体
化されて形成され、また２つのメモリセルのｎ。

型半導体領域５Ａが一体になっている。このように、読
み出し時にドレイン領域となる半導体領域５は、高濃度
層５Ａと低濃度層５Ｂの２つの層からなり、ＬＤＤ構造
をしている。

６は読み出し時にソース領域となるｎｈ型半導体領域で
あり、ゲート電極７と容量素子の導電プレート１３の間
の基板１の表面に設けられ、ゲート電極７の下に廻り込
んでいる。このように、読み出し時におけるソース領域
は、高濃度層６のみからなっている。

ゲート電極７は、例えば多結晶シリコン膜からなり、ワ
ード線ＷＬと一体に構成されている。なお、ゲート電極
７は、ＭＯｌＷ、Ｔａ、Ｔｉ等の高融点金属膜又はその
高融点金属のシリサイド膜で構成してもよく、又は多結
晶シリコン膜の上に前記高融点金属膜又は高融点金属シ
リサイド膜を積層した２、ｌｉ！？膜としてもよい。

前記読み出し時のドレイン領域の一部を構成しているぎ
型半導体領域５Ａの表面には、グー１−絶縁膜４が設け
られておらず開口している。このｎ＋型型半導体領域Ｓ
上上ゲート絶縁膜４の開ロバターンは、チャネル長方向
においては酸化シリコン膜等の絶縁膜からなるサイドウ
オールスペーサ８によって規定され、またチャネル幅方
向においてはフィールド絶縁膜２によって規定されてい
る。

前記読み出し時のドレイン領域の一部であるｎ″型半導
体領域５Ａの露出している表面、すなわちグー１〜絶縁
ｖ４４の開口から露出している表面に、例えば多結晶シ
リコン膜からなる導電層９が接続している。導電Ｍ！Ｊ
９とｎ゛型半導体領域５Ａの接続面は、チャネル長方向
においてはサイドウオールスペーサ８によって規定され
、チャネル幅方向においてはフィールド絶縁膜２によっ
て規定されている。すなわち、導電層９は、サイドウオ
ールスペーサ８及びフィールド絶縁膜２によってセルフ
ァラインでｎ″″型半導体領域５Ａに接続されている。

また導電層９とゲート電極７の間はサイドウオールスペ
ーサ８とゲー）−ｆ！電極の上面の例えば酸化シリコン
膜からなる絶縁［１５によって絶縁されている。

なお、サイドウオールスペーサ８は、ゲート電極７のぎ
型半導体領域５Ａ（読み出し時のドレインの一部）側の
側面には被着して設けられているが、ｎ４型半導体領域
６（読み出し時のソース）側の側面には設けられていな
い。また、導電層９から露出しているゲート電ｔ！１７
　、導電プレー１−１３及びワードＭＷＬの表面は１例
えばそれらの表面を酸化してなる酸化シリコン膜からな
る絶縁膜１５によって覆われている。

前記セルファラインでｎ゛型半導体領域５Ａに接続され
ている導ｉｔ暦９の上面にアルミニウム膜からなるデー
タ線ＤＬが、接続孔１７を通して接続している。導電層
９がセルファラインで接続されていることにより、実質
的にデータ１ｉＡＤＬはセルファラインで読み出し時の
ドレイン領域の一部であるれ゛型半導体領域５Ａの表面
に接続されている。

１６は例えば酸化シリコン膜の上にリンシリケートガラ
ス（ＰＳＧ）膜を積層して構成される絶縁膜である。

容量素子は、容量素子の一方のｔｔｔｔＪｉであるｒｌ
’型半導体領域１１、該ｎ゛型半導体領域１１の下に設
けたｐ゛型半導体領域１０、例えば酸化シリコン膜から
なる誘電体膜１２、例えば多結晶シリコン膜からなる導
電プレート１３とで構成している。導電プレート１３と
その上を延在しているワード線ＷＬの間は、導電プレー
ト１３の表面を酸化して得れる酸化シリコン膜からなる
絶縁膜１４によって絶縁しである。ワード線ＷＬ及び絶
縁膜１４から露出している導電プレート１３の表面は、
導電層９及びゲート電極７の露出している表面と同様に
、酸化シリコン膜からなる絶縁膜１５が覆っている。

なお、読み出し時のドレイン領域５をＬＤＤ構造、読み
出し時のソース領域６を高濃度層のみ（ｓｉｎｇｌ）で
構成するには、導電Ｔ！Ｊ９．領域５Ａ、５Ｂまでを形
成後、導電層９から露出するサイドウオールスペーサ８
をエツチングによって除去し、この後導電層９をマスク
としたイオン打込みによってｎ型不純物例えばヒ素（Ａ
ｓ）を再度導入すればよい。なお、このエツチングによ
り。

導電層１３上の４電層７の側面にはサイドウオールスペ
ーサ８が残存しないことになる。このように、導電層９
をイオン打込みのマスクとすることによって、マスク工
程が不要になるので、ａ造工程を短縮することができる
。

以上の説明のように９本実施例によれば以下の効果を得
ることができる。

（１）一方の半導体領域１例えば読み出しにおけるドレ
イン領域５を高濃度層５Ａと低濃度層５ＢからなるＬＤ
Ｄ構造とし、他方の半導体領域、例えば読み出し時のソ
ース領域６を高濃度領域のみ（ｓｉｎｇｌｅ）で構成し
たことにより、半導体領域の抵抗値が低減されるので、
相互コンダクタンス２％の増加が図れる。

（２）読み出し時のドレイン領域５に、ゲート電ｔ４！
７より上の導電層９をセルファラインで接続させ、この
導電層９にデータ線ＤＬを接続したことにより、実質的
にデータ線ＤＬと前記ドレイン領域５のマスク合せ余裕
が不要になるので、微細化を図ることができ、集積度の
向上が図れる。

（３）導電層９をイオン打込みのマスクとして使用する
ことにより、マスク工程が不要になるので。

製造工程の短縮を図ることができる。

なお１本実施例はＤＲＡＭのメモリセルについてのみ説
明したが、周辺回路を構成するＭＩＳＦＥＴも同様にド
レイン側は高濃度層と低濃度層の２つの層でＬＤＤ構造
に構成し、ソース側は高濃度層のみで構成し、かつドレ
インには前記導電層９と同層の例えば多結晶シリコン膜
がセルファラインで接続される。

〔実施例■〕

第３図は第５図のＡ−Ａ切断線における断面図、第４図
は第５図のＢ−Ｂ切断線における断面図、第５図は入力
保護回路の平面図である。なお、第５図は入力保護回路
の構成を見易くするためフィールド絶縁膜２以外の絶、
ｉ＆ｌｌｆｆを図示していない。

実施例■は内部の回路例えばインバータを構成している
ＮチャネルＭＩＳＦＥＴのソース、ドレイン領域はＬＤ
Ｄ構造に構成し、入力保護回路を構成しているダイオー
ド形態のＭＩＳＦＥＴのドレイン領域は高濃度層５Ａの
みで構成して、前記ダイオード形態のＭ　Ｉ　Ｓ　ＦＥ
Ｔの電気的耐圧の向上を図ったものである。

第３図乃至第５図において、１はＰ−型単結晶シリコン
からなる基板、１８はＮ′″型ウ型用エル領域はフィー
ルド絶縁膜、３はＰ型チャネルストッパ領域である。

第３図及び第５図に示すように、アルミニウム膜からな
り半導体集積回路装置の外部電極であるポンディングパ
ッド２２１３の端部が、接続孔１７を通して多結晶シリ
コン膜からなる抵抗素子９Ｒに接続している。

本実施例においては、抵抗素子９Ｒは、第３層目の多結
晶シリコン膜を用いて構成している。第１層目の多結晶
シリコン膜は、ゲート１１！ｆｆ１７を構成するために
用い、第２層目の多結晶シリコン膜は、後の製造工程で
説明するように、ＤＲＡＭのメモリセルの容量素子の一
方の電極を構成するために用いている。

抵抗素子９Ｒの表面を覆っている絶縁膜２１は酸化シリ
コン膜からなる。この絶縁１１１２１は、第３層目の多
結晶シリコン膜をセルファラインで基板１の表面に接続
させた後、露出している基板１の表面の安定化のために
熱酸化を行った際に形成されたものである。基板１上を
例えばＣＶＤによる酸化シリコン膜とこの上にＰＳＧ膜
を積層して構成した絶縁膜１６が覆っている。

前記抵抗素子９Ｒのポンディングパッド２２Ｂに接続し
ている側と反対側の端部が、接続孔１７を通してアルミ
ニウム膜からなる導電層２２に接続している。この導電
１２２は、前記と異る接続孔１７を通して、ダイオード
形態に構成しであるＮチャネルＭ　Ｉ　Ｓ　ＦＥＴのド
レイン領域５Ａ　（ｎ”）の上の多結晶シリコン膜から
なる導電層９の上面に接続している。

導電層９は、本実施例では第３層目の多結晶シリコン膜
からなり、ダイオード形態のＮチャネルＭ　Ｉ　Ｓ　Ｆ
ＥＴのドレイン領域であるｒム゛型半導体領域５Ａにセ
ルファラインで接続している。すなわち、導電層９は、
ドレイン領域であるｎ″″型半導体領域５Ａとの接続面
が、ゲート［極７の側面に被着している例えば酸化シリ
コン膜からなるサイドウオールスペーサ８とフィールド
絶縁膜２とによって規定されている。また、導電層９は
、ゲート電極７の上に例えばＣＶＤによって堆積して設
けた例えば酸化シリコン膜からなる絶縁膜１９とサイド
ウオールスペーサ８によってゲート電極７から絶縁され
ている。

導電層９の下のドレイン領域すなわちｎ゛型半導体領域
５Ａは、サイドウオールスペーサ８の下にも設けられさ
らにゲート電極７の下に廻り込んでいる。すなわち、ダ
イオード形態に構成されているＮチャネルＭＩＳＦＥＴ
のドレイン領域は、ｎ４型半導体領域５Ａ、換言すれば
高濃度層のみで構成しである。ソース領域である半導体
領域５は。

ｎ゛型半導体領域５Ａすなわち高濃度層と、ｎ−型半導
体領域５Ｂすなわち低濃度層とからなっている。

入力保護回路を構成するダイオード形態のＮチャネルＭ
　Ｉ　Ｓ　ＦＥＴの静電気に対する耐圧は、それのドレ
イン領域を高濃度層と低感度層で構成した場合、すなわ
ちＬＤＤ構造に構成した場合より高濃度層のみ（ｓｉｎ
ｇｌｅ）とした場合の方が高い、そこで、入力保護回路
を構成するＮチャネルＭ　Ｉ　Ｓ　ＦＥＴのドレイン領
域は、高濃度層のみによって構成し、内部の回路例えば
インバータを構成するＮチャネルＭＩＳＦＥＴのドレイ
ン領域はＬＤＤ構造に構成している。

また、本実施例では、導ｆｆｉ層９を不純物の導入源と
して用いている。つまり、ダイオード形態のＮチャネル
ＭＩＳＦＥＴのソース、ドレイン領域の夫々を内部の回
路を構成しているＮチャネルＭＩ　５ＦＥＴのソース、
ドレイン領域と同様にＬＤＤ構造に構成した後、例えば
リン（Ｐ）を含有する例えば第３層目の多結晶シリコン
膜からなる導電層９をセルファラインでダイオードとし
てのＮチャネルＭ　Ｉ　Ｓ　ＦＥＴのドレイン領域に接
続し、アニールを行って前記ドレイン領域を高濃度層の
みに構成している。このようにして高１度層５Ａを形成
すると濃度勾配が緩やかになる。

このように、入力保護回路のダイオードとしてのＮチャ
ネルＭＩＳＦＥＴのドレイン領域を高濃度層５Ａのみに
よって構成し、またそのためにゲート電極７より上層の
例えば多結晶シリコン膜からなる導電層９をセルファラ
インで接続させていることにより、次の効果を得ること
ができる。

（１）ダイオードとしてのＭ　Ｉ　Ｓ　ＦＥＴのドレイ
ン領域の裏腹勾配が緩やかｌ；なるので、静電気に対す
る耐圧を高めることができる。

（２）セルファラインで導電層９を被着させ、これを不
純物の導入源としたことにより、前記導電層９のゲート
ｔｉｔ極７側の端部とチャネル領域の間の間隔の制御性
が良好であるので、不純物のチャネル長方向への拡散距
離が良好に制御できる。

（３）前記不純物導入源としての導電Ｍ９とゲート電極
７の間をセルファラインで絶縁することができる。

ダイオード形態に構成されているＮチャネルＭＩＳＦＥ
Ｔのソース領域の一部であるｎ１型半導体領域５Ａに、
アルミニウム膜からなり回路の接地電位Ｖｓｓ例えばＯ
ｖを印加するための導電層２２が接続孔１７を通して接
続している。また、この導電、ｌ！２２は、ダイオード
としてのＭＩＳＦ’ＥＴのグー１−電極７に接続孔１７
を通して接続している。

ダイオード形態に構成されているＮチャネルＭＩＳＦＥ
Ｔのドレインであるぎ型半導体領域５Ａの上の導［Ｊ’
１５９に接続している導電層（アルミニウム層）２２は
、ＰチャネルＭＩＳＦＥＴとＮチャネルＭ　ｒ　Ｓ　Ｆ
ＥＴとで一体に形成しであるゲート電極７に接続孔１７
を通して接続している。前記ＰチャネルＭ　Ｉ　Ｓ　Ｆ
ＥＴとＮチャネルＭＩ　５ＦＥＴは内部の回路、例えば
インバータを構成している。内部の回路のＮチャネルＭ
　Ｉ　Ｓ　ＦＥＴは。

ソース領域、ドレイン領域双方とも、イ型半導体領域５
Ａすなわち高濃度層と、ｎ−型半導体領域５Ｂすなわち
低濃度とで構成されている。またＰチャネルＭＩＳＦＥ
Ｔのソース、ドレイン領域のそれぞれは、ｐ゛型半導体
領域２０からなっている。

ＰチャネルＭ　Ｉ　Ｓ　ＦＥＴのソース、ドレイン領域
であるＰ゛型半導体領域２０及びＮチャネルＭＩＳＦＥ
Ｔのソース、ドレイン領域の一部であるｎ′″型半導体
領域５Ａのそれぞれには、接続孔１７を通して導電層２
２が接続している。また、Ｎ型ウェル領域１８の表面に
は、接続孔１７を通して電源電位Ｖｃｃ例えば５ｖを印
加するための導電層２２が接続している。なお、Ｎ型ウ
ェル領域１８の導電層２２が接続している表面には、　
ｒｌ”型半導体領域２３を設けている。

次に、製造工程をＤＲＡＭを例として説明する。

第６図乃至第１Ｏ同は、半導体集積回路装置の製造工程
における断面図であり、領域Ａは第３図と同一部分の断
面図、領域Ｂはメモリセル部の断面図である。

第４及び第５図に示したＮ型ウェル領域１８を形成した
後に、第６図に示すように、フィールド絶縁膜２．Ｐ型
チャネルストッパ領域３、ゲートＩ＠Ｍ膜４．ゲート電
極７．絶縁膜１９、ｎ−型半導体領域５Ｂ、サイドウオ
ールスペーサ８．ｎ１型半導体領域５Ａ、ｐ’型半導体
領域２０をそれぞれ形成する。このように、入力保護回
路を構成するダイオード形態のＮチャネルＭｒ　５ＦＥ
Ｔ＋ＪＬＤＤ構造に形成される。なお、領域Ｂにおける
ＷＬはワード線である。また、サイドウオールスペーサ
８形成時には、露出するゲート絶縁膜４は除去されてし
まうがその露出している表面に、ｎ′″型半導体領域５
Ａ及びｐ゛型半導体領域２０形成時の下地膜として、熱
酸化によって酸化シリコン膜４を形成している。

次に、第７図に示すように、サイドウオールスペーサ８
から露出しているゲート絶縁膜４をエツチングによって
除去する。ゲート電極７及びワーＦｆｉＷＬ上の例えば
酸化シリコン膜からなる絶縁ｌｌｌ１９の方が、ゲート
絶縁膜４より厚く形成しであるため、露出しているゲー
ト絶縁膜４の除去後も残存している。領領域に容量素子
の下層の電極２４を形成するため、例えばＣＶＤによっ
て多結晶シリコン膜を基板１上の全面に形成する。この
多結晶シリコン膜を選択的に除去して領領域に容量素子
の下層の７１１Ｖｉ２４を形成する。

次に、第８図に示すように、領域Ｂの下層電極２４の表
面を熱酸化によって酸化することにより、酸化シリコン
膜からなる誘電体［１２を形成する。

この熱酸化工程時に、基板１の露出している全表面に酸
化膜が形成されるが、多結晶シリコン膜２７と基板１の
酸化速度が異るため、全面をエツチングすることによっ
てソース、ドレイン領域であるｎ゛型半導体領域５Ａ及
びｐ゛型半導体領域２０の表面を露出させることができ
る。このように、ｎ′″型半導体領域５Ａ及びＰ°型半
導体領域２０の表面を露出させるようにして、この後形
成される第３層目の多結晶シリコン膜をセルファライン
で基板ｌの表面、すなわちｎ３型半導体領域５Ａの表面
に接続するようにする。

次に、第９図に示すように、領域Ａに導電層９及び抵抗
素子９Ｒを形成するため、また領領域に容量素子の上層
の電極２５を形成するため１例えばＣＶＤによって基板
１上の全面に多結晶シリコン膜を形成する。この多結晶
シリコン膜には、例えば熱拡散又はイオン打込みによっ
てリン（Ｐ）を導入する。次に、基板１上の全面に形成
した前記多結晶シリコン膜を選択的にパターニングして
領域Ａに導電層９及び抵抗素子９Ｒを形成し、また領領
域に容量素子の上層の電極２５を形成する。

この工程までは、入力保護回路を構成するダイオード形
態のＮチャネルＭＩＳＦＥＴ及びそれ以外のＮチャネル
Ｍ　Ｉ　Ｓ　ＦＥＴがともにＬＤＤ構造に構成されてい
る。次に、露出している基板１の表面の安定化のために
、基板ｌを酸化させてその露出している表面に酸化シリ
コン膜４を形成する。

この熱酸化時に、領域Ａの導電層９及び抵抗素子９Ｒの
表面、領域Ｂの容量素子の上層の電極２５の表面に酸化
シリコン膜からなるＭＩｌｆｆ１２１が形成される。こ
の熱酸化によって、又は次に行なわれる基板ｌをアニー
ルすることによって、領域Ａのダイオード形態に構成し
であるＮチャネルＭＩＳＦＥＴのドレイン領域上の導？
ｔＭ９内の不純物を基板１内に拡散させて、前記ドレイ
ン領域が高濃度層５Ａのみからなるように形成する。

この後、第１０図に示すように、領域Ａ、領領域に例え
ばＣＶＤによって酸化シリコン膜とＰＳＧ膜を下から順
に積層することによって絶縁膜１６を形成し、次に接続
孔１７を形成し、さらに領域Ａにアルミニウム層からな
る導電層２２．領域Ｂに同層のアルミニウム層からなる
データ線ＤＬを形成する。

以上の説明のように、領域Ａの導１１！層９は、例えば
領域Ｂの容量素子の上層の電極を構成するための第３層
目の多結晶シリコン膜を用いることができる。すなわち
、創造工程を増加させることなく、ダイオード形態のＮ
チャネルＭＩＳＦＥＴの静電耐圧を高めることができる
。

以上本発明を実施例にもとすき具体的に説明したが、本
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることはい
うまでもない。

例えば、ゲート電極７上に厚い絶縁膜を形成してもよい
。すなわち、ゲート電極７の形成の材料を基板ｌ上全面
に堆積した後、この上に例えば酸化シリコン膜を厚く堆
積する。そしてこれら２層を同一パターンにエツチング
する。これをマスクに領域５Ｂ形成後、サイドウオール
スペーサ８を形成すればよい。このような場合、ゲート
電極７を厚い酸化膜で囲むことができ、データ線（導電
層９）との間の短絡を防止し、これとの間の寄生容量を
少くできる。

また、実施例Ｉの方法によってドレイン側を高濃度領域
のみ、ソース側をＬＤＤ構成としてもよく、実施例■の
方法によってドレイン側をＬＤＤ構成、ソース側を高濃
度領域のみとしてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものの効果
をｎ承に説明すれば、下記のとおりである。

すなわち、集積度の向上を図り、かつ相互コンダクタン
スノ飢の増加を図ることができる。

また、製造工程を増加させることなく、集積度の向上を
図ることができ、かつ相互コンダクタンスの増加を図る
ことができる。

また、半導体素子の電気的耐圧（静電破壊耐圧）を制御
性良く高くすることができる。

さらに、製造工程を増加させることなく、半導体素子の
電気的耐圧（静電破壊耐圧）を高くすることができる。

【図面の簡単な説明】

第１図は第２図のＡ−Ａ切断線における断面図、第２図
は実施例■のＤＲＡＭのメモリセルの平面図である。 第３図は第５図のＡ−Ａ切断線における断面図。 第４図は第５図のＢ−Ｂ切断線における断面図、第５図
は入力保護回路の平面図である。 第６図乃至第１０図は製造工程における基板の断面図で
あり、領域Ａは入力保護回路の断面図、領域Ｂはメモリ
セルの断面図である。 １・・・基板、２・・・フィールド絶縁膜、３・・・チ
ャネルストッパ領域、４ゲート絶縁膜、５Ａ・・・ｎ″
″型半導体領域（ソース又はドレインの一部）、５Ｂ・
・・に型半導体領域（ソース又はドレインの一部）、６
・・・ｒ１°型半導体領域（実施例■のソース）、７・
・・ゲート電極、８・・・サイドウオールスペーサ、９
・・・導電層（多結晶シリコン膜）、１０．１１・・・
半導体領域、１２．１４．１５．１６．１９．２１・・
・絶縁膜、１３・・・導電プレート、１７・・・接続孔
、１８・・・ウェル領域、２０・・・Ｐ゛型半導体領域
、９Ｒ・・・抵抗素子、２２・・・導電層（アルミニウ
ム）、２２Ｂ・・・ポンディングパッド、２３・・・ぎ
型半導体領域。 ２４．２５・・・容量電極（多結晶シリコン膜）、ＤＬ
・・・データ線、ＷＬ・・・ワード線。

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳＦＥＴの一方の半導体領域を高濃度層と低濃
   度層で構成し、他方の半導体領域を高濃度層のみで構成
   し、前記２つの層からなる一方の半導体領域か又は高濃
   度層のみからなる他方の半導体領域に、ゲート電極より
   上層の導電層を自己整合で接続させたことを特徴とする
   半導体集積回路装置。 ２、前記自己整合で接続させた導電層とＭＩＳＦＥＴの
   ゲート電極の間に絶縁膜からなるサイドウォールスペー
   サが介在していることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、前記ＭＩＳＦＥＴは、半導体集積回路装置の外部電
   極としての導電層が接続されていないことを特徴とする
   特許請求の範囲第１項記載の半導体集積回路装置。 ４、前記ＭＩＳＦＥＴは、ダイオード形態に構成され半
   導体集積回路装置の保護回路を構成していることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。