JPH0321104B2 - - Google Patents
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- JPH0321104B2 JPH0321104B2 JP60093607A JP9360785A JPH0321104B2 JP H0321104 B2 JPH0321104 B2 JP H0321104B2 JP 60093607 A JP60093607 A JP 60093607A JP 9360785 A JP9360785 A JP 9360785A JP H0321104 B2 JPH0321104 B2 JP H0321104B2
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- JP
- Japan
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- insulating film
- semiconductor device
- manufacturing
- film
- conductive film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の高集積化に関するもの
で、特に情報蓄積用の容量の一部がスイツチング
トランジスタの上方に重なるように形成された半
導体記憶装置の製造方法に関するものである。
で、特に情報蓄積用の容量の一部がスイツチング
トランジスタの上方に重なるように形成された半
導体記憶装置の製造方法に関するものである。
第３図に平面図を、第４図にＹ方向断面図（メ
モリセル１ビツト分）をそれぞれ示したように、
従来知られている１トランジスタ型MOSランダ
ム・アクセス・メモリはスイツチングのための
MOSトランジスタ１と情報を記憶するための容
量２よりなるメモリセルをワード線（Al線）３
とデータ線（拡散層）４によつて選択するように
なつている。第３図、第４図において５は基板、
６は素子間分離用の絶縁膜、７はゲート酸化膜、
８，１２は第１層多結晶シリコン、９は層間絶縁
膜、４，１０は拡散層、１１は反転層、２２はコ
ンタクト孔である。
モリセル１ビツト分）をそれぞれ示したように、
従来知られている１トランジスタ型MOSランダ
ム・アクセス・メモリはスイツチングのための
MOSトランジスタ１と情報を記憶するための容
量２よりなるメモリセルをワード線（Al線）３
とデータ線（拡散層）４によつて選択するように
なつている。第３図、第４図において５は基板、
６は素子間分離用の絶縁膜、７はゲート酸化膜、
８，１２は第１層多結晶シリコン、９は層間絶縁
膜、４，１０は拡散層、１１は反転層、２２はコ
ンタクト孔である。
図からわかるように、情報を蓄積するための容
量２はスイツチングトランジスタ１と互いに重な
らないように同一平面に２次元的に配置されてい
るために、メモリ・セルのセル面積が大きくな
る。
量２はスイツチングトランジスタ１と互いに重な
らないように同一平面に２次元的に配置されてい
るために、メモリ・セルのセル面積が大きくな
る。
本発明の目的は上記従来の問題を解析し、所要
面積の極めて小さい半導体装置を提供することで
ある。
面積の極めて小さい半導体装置を提供することで
ある。
本発明は蓄積容量の少なくとも一部をスイツチ
ング・トランジスタの上方に重なるように設ける
ことによつて、メモリセル面積を少なくし、
MOSメモリの集積度を向上することを可能とす
るものである。
ング・トランジスタの上方に重なるように設ける
ことによつて、メモリセル面積を少なくし、
MOSメモリの集積度を向上することを可能とす
るものである。
すなわち本発明は、複数のワード線と、該ワー
ド線と交叉して設けられた複数のデータ線と、該
ワード線とデータ線との交点に設けられた複数の
メモリセルとを有し、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、かつ、 上記スイツチングトランジスタのゲート電極は
上記ワード線に電気的に接続される半導体装置の
製造方法において、 上記第１の導電膜は上記ソース領域及びドレイ
ン領域のうちの一方の領域に、上記ゲート電極の
側壁部に設けられた絶縁膜によつて自己整合的に
接続されることを特徴とする半導体装置の製造方
法である。
ド線と交叉して設けられた複数のデータ線と、該
ワード線とデータ線との交点に設けられた複数の
メモリセルとを有し、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、かつ、 上記スイツチングトランジスタのゲート電極は
上記ワード線に電気的に接続される半導体装置の
製造方法において、 上記第１の導電膜は上記ソース領域及びドレイ
ン領域のうちの一方の領域に、上記ゲート電極の
側壁部に設けられた絶縁膜によつて自己整合的に
接続されることを特徴とする半導体装置の製造方
法である。
以下、本発明を実施例を参照して詳細に説明す
る。
る。
第１図および第２図に本発明による半導体記憶
装置の一例を平面図および断面図で示す（メモリ
セル２―ビツト分）。図からわかるように、本発
明においては比抵抗150Ω・cm、結晶軸方向＜100
＞のＰ形シリコン基板５の一部に1.5μmの厚さの
素子分離用酸化膜６、800Åの厚さのゲートSiO2
膜７、膜厚500Å、層抵抗15Ω／口の第１多結晶
シリコン・ゲート電極１２、接合深1.5μmで層抵
抗10Ω／口のソースおよびドレイン領域１０，１
３、4000Åの厚さのSiO2膜１９を設けた後、コ
ンタクト孔１８を通して不純物添加領域（拡散領
域）１０に接するように膜厚5000Å、層抵抗30
Ω／口の第２多結晶シリコン電極１４を形成す
る。更に絶縁膜１６および膜厚5000Å、層抵抗１
５Ω／口の第３多結晶シリコン電極１５を形成
し、8000Åの厚さのりんガラス（P2O5濃度2mole
％）９を堆積した後、コンタクト孔１７を設け、
Al電極４１を形成する。なお、第１図および第
２図において、第２多結晶シリコン１４、絶縁膜
１６、第３多結晶シリコン１５は蓄積容量を構成
している。また、この場合、絶縁膜１６としては
SiO2膜以外にSi3N4膜、Ta2O5膜の如き誘電率の
大きな膜あるいはこれらを組み合せた多層絶縁膜
を使用することにより大きな蓄積容量を得ること
ができる。従つて、従来のメモリセルで用いられ
ている蓄積容量と同一の値を得る場合、その面積
は少なくてすむ。たとえば、絶縁膜として800Å
のSiO2膜、Si3N4膜、Ta2O5膜を用いた場合、コ
ンタクト孔寸法2μm、マスク合わせ余裕2μm、多
結晶シリコンゲート幅6μm、不純物添加層（拡散
層）幅6μm、蓄積容量0.22pFとすると、１ビツト
あたりのメモリセル面積は、それぞれ、725μm2、
297μm2、192μm2となる。この面積はそれぞれ同
じ設計値を用いて製作した従来型メモリセル面積
925μm2の78％、32％、21％である。
装置の一例を平面図および断面図で示す（メモリ
セル２―ビツト分）。図からわかるように、本発
明においては比抵抗150Ω・cm、結晶軸方向＜100
＞のＰ形シリコン基板５の一部に1.5μmの厚さの
素子分離用酸化膜６、800Åの厚さのゲートSiO2
膜７、膜厚500Å、層抵抗15Ω／口の第１多結晶
シリコン・ゲート電極１２、接合深1.5μmで層抵
抗10Ω／口のソースおよびドレイン領域１０，１
３、4000Åの厚さのSiO2膜１９を設けた後、コ
ンタクト孔１８を通して不純物添加領域（拡散領
域）１０に接するように膜厚5000Å、層抵抗30
Ω／口の第２多結晶シリコン電極１４を形成す
る。更に絶縁膜１６および膜厚5000Å、層抵抗１
５Ω／口の第３多結晶シリコン電極１５を形成
し、8000Åの厚さのりんガラス（P2O5濃度2mole
％）９を堆積した後、コンタクト孔１７を設け、
Al電極４１を形成する。なお、第１図および第
２図において、第２多結晶シリコン１４、絶縁膜
１６、第３多結晶シリコン１５は蓄積容量を構成
している。また、この場合、絶縁膜１６としては
SiO2膜以外にSi3N4膜、Ta2O5膜の如き誘電率の
大きな膜あるいはこれらを組み合せた多層絶縁膜
を使用することにより大きな蓄積容量を得ること
ができる。従つて、従来のメモリセルで用いられ
ている蓄積容量と同一の値を得る場合、その面積
は少なくてすむ。たとえば、絶縁膜として800Å
のSiO2膜、Si3N4膜、Ta2O5膜を用いた場合、コ
ンタクト孔寸法2μm、マスク合わせ余裕2μm、多
結晶シリコンゲート幅6μm、不純物添加層（拡散
層）幅6μm、蓄積容量0.22pFとすると、１ビツト
あたりのメモリセル面積は、それぞれ、725μm2、
297μm2、192μm2となる。この面積はそれぞれ同
じ設計値を用いて製作した従来型メモリセル面積
925μm2の78％、32％、21％である。
本実施例で示したメモリセルへの情報の書き込
み、読み出しは次のように行う。すなわち、第３
多結晶シリコン電極１５を接地電位に固定した
後、第１多結晶シリコンより成るワード線３１に
正電圧を印加することによりスイツチングトラン
ジスタ１を導通させる。その後、Alより成るデ
ータ線４１に“０”または“１”に相当する電圧
を印加することにより、蓄積容量２に情報となる
電荷を蓄積する。情報の読み出しはスイツチング
トランジスタ１を導通させた後、データ線４１の
電位変化を検出することによつて行われる。本発
明のメモリセルにおいては、蓄積容量を形成する
のに反転層を用いていないため、それに基づくリ
ーク電流が流れない。従つて、記憶情報保持時間
が著く長くなるという利点がある。
み、読み出しは次のように行う。すなわち、第３
多結晶シリコン電極１５を接地電位に固定した
後、第１多結晶シリコンより成るワード線３１に
正電圧を印加することによりスイツチングトラン
ジスタ１を導通させる。その後、Alより成るデ
ータ線４１に“０”または“１”に相当する電圧
を印加することにより、蓄積容量２に情報となる
電荷を蓄積する。情報の読み出しはスイツチング
トランジスタ１を導通させた後、データ線４１の
電位変化を検出することによつて行われる。本発
明のメモリセルにおいては、蓄積容量を形成する
のに反転層を用いていないため、それに基づくリ
ーク電流が流れない。従つて、記憶情報保持時間
が著く長くなるという利点がある。
第５図および第６図に本発明の他の実施例につ
いて平面図と断面図（メモリセル２ビツト分）を
示す。図からわかるように本実施例においては、
不純物添加領域（拡散領域）１０，１３と第２多
結晶シリコン電極１４およびAl電極４１を接触
させるためのコンタクト孔１８，１７を自己整合
で形成している。このような自己整合によるコン
タクト孔の形成は本発明等が先に出願した特願昭
50−111622号明細書に詳しく示されている。
いて平面図と断面図（メモリセル２ビツト分）を
示す。図からわかるように本実施例においては、
不純物添加領域（拡散領域）１０，１３と第２多
結晶シリコン電極１４およびAl電極４１を接触
させるためのコンタクト孔１８，１７を自己整合
で形成している。このような自己整合によるコン
タクト孔の形成は本発明等が先に出願した特願昭
50−111622号明細書に詳しく示されている。
自己整合コンタクト方式を採用することによ
り、本発明を用いる利点が更に顕著になる。たと
えば、絶縁膜１６として800ÅのSiO2膜、Si3N4
膜、Ta2O5膜を使用し、前述の設計値に基づいて
本実施例のメモリを製作するとメモリ面積はそれ
ぞれ675μm2、275μm2、176μm2となる。この面積
は、それぞれ、同じ設計値を用いて製作した従来
型メモリのメモリセル面積925μm2の73％、29％、
19％である。
り、本発明を用いる利点が更に顕著になる。たと
えば、絶縁膜１６として800ÅのSiO2膜、Si3N4
膜、Ta2O5膜を使用し、前述の設計値に基づいて
本実施例のメモリを製作するとメモリ面積はそれ
ぞれ675μm2、275μm2、176μm2となる。この面積
は、それぞれ、同じ設計値を用いて製作した従来
型メモリのメモリセル面積925μm2の73％、29％、
19％である。
第７図および第８図に本発明の他の実施例につ
いて平面図と断面図を示す（メモリセル２ビツト
分）。本実施例においては図に示すようにＸ方向
（データ線方向）の素子分離を800ÅのSiO2膜２
１上に形成した第１多結晶シリコン２０に負電圧
を印加すること（フイールド・シールドと記す）
により行つている。フイールド・シールド方法に
ついてはすでに公知の文献に詳しく述べられてい
る。自己整合コンタクトおよびフイールド・シー
ルド方法を採用することにより、本発明を用いる
利点が更に顕著になる。すなわち、局所酸化によ
つて素子分離用酸化膜を形成する場合に生じるよ
うな横方向酸化（バード・ピーク）によるコンタ
クト孔寸法の変化、および素子分離用酸化膜端部
での結晶欠陥などに基づくリーク電流が少なくな
り、自己整合コンタクト方法が容易になる。メモ
リセル面積に関しては第５図、第６図の場合とほ
ぼ同じである。なお、第３図から第８図におい
て、蓄積容量２を構成する第２多結晶シリコン１
４、絶縁膜１６、第３多結晶シリコン１５は自己
整合エツチングによりマスク合わせ余裕を必要と
せずに加工できる。
いて平面図と断面図を示す（メモリセル２ビツト
分）。本実施例においては図に示すようにＸ方向
（データ線方向）の素子分離を800ÅのSiO2膜２
１上に形成した第１多結晶シリコン２０に負電圧
を印加すること（フイールド・シールドと記す）
により行つている。フイールド・シールド方法に
ついてはすでに公知の文献に詳しく述べられてい
る。自己整合コンタクトおよびフイールド・シー
ルド方法を採用することにより、本発明を用いる
利点が更に顕著になる。すなわち、局所酸化によ
つて素子分離用酸化膜を形成する場合に生じるよ
うな横方向酸化（バード・ピーク）によるコンタ
クト孔寸法の変化、および素子分離用酸化膜端部
での結晶欠陥などに基づくリーク電流が少なくな
り、自己整合コンタクト方法が容易になる。メモ
リセル面積に関しては第５図、第６図の場合とほ
ぼ同じである。なお、第３図から第８図におい
て、蓄積容量２を構成する第２多結晶シリコン１
４、絶縁膜１６、第３多結晶シリコン１５は自己
整合エツチングによりマスク合わせ余裕を必要と
せずに加工できる。
以上説明したごとく本発明によれば、蓄積容量
の一部がスイツチング・トランジスタの上部に重
なるように設けるために、従来の半導体メモリに
くらべてメモリセル面積を著しく小さくでき、半
導体メモリの集積度を大幅に向上できる。本発明
による半導体記憶装置においては従来の１トラン
ジスタ型のMOSメモリのように、蓄積容量を形
成するために誘起した反転層に基づくリーク電流
が存在しないために、情報保持時間が著しく長く
なるという利点がある。
の一部がスイツチング・トランジスタの上部に重
なるように設けるために、従来の半導体メモリに
くらべてメモリセル面積を著しく小さくでき、半
導体メモリの集積度を大幅に向上できる。本発明
による半導体記憶装置においては従来の１トラン
ジスタ型のMOSメモリのように、蓄積容量を形
成するために誘起した反転層に基づくリーク電流
が存在しないために、情報保持時間が著しく長く
なるという利点がある。
第１図および第２図はそれぞれ本発明の一実施
例を示す平面図および断面図、第３図は従来の１
トランジスタ型MOSメモリセツト１ビツトの平
面図、第４図はその断面図、第５図、第７図は本
発明によるMOSメモリセル２ビツトの平面図、
第６図、第８図はその断面図である。 １：スイツチング・トランジスタ、２：蓄積容
量、３：ワード線（Al線）、４：データ線（拡散
層）、５：シリコン基板、６：素子間分離用酸化
膜、７：ゲート酸化膜、８：第１多結晶シリコン
電極、９：層間絶縁膜（りんガラス）、１０，１
３：拡散層、１１：反転層、１２：第１多結晶シ
リコン・ゲート電極、１４：第２多結晶シリコ
ン、１５：第３多結晶シリコン、１６：蓄積容量
形成用絶縁膜、１７，１８，２２：コンタクト
孔、１９：層間酸化膜、２０：フイールドシール
ド用第１多結晶シリコン、２１：フイールドシー
ルド用酸化膜、３１：ワード線（第１多結果シリ
コン）、４１：データ線（Al線）。
例を示す平面図および断面図、第３図は従来の１
トランジスタ型MOSメモリセツト１ビツトの平
面図、第４図はその断面図、第５図、第７図は本
発明によるMOSメモリセル２ビツトの平面図、
第６図、第８図はその断面図である。 １：スイツチング・トランジスタ、２：蓄積容
量、３：ワード線（Al線）、４：データ線（拡散
層）、５：シリコン基板、６：素子間分離用酸化
膜、７：ゲート酸化膜、８：第１多結晶シリコン
電極、９：層間絶縁膜（りんガラス）、１０，１
３：拡散層、１１：反転層、１２：第１多結晶シ
リコン・ゲート電極、１４：第２多結晶シリコ
ン、１５：第３多結晶シリコン、１６：蓄積容量
形成用絶縁膜、１７，１８，２２：コンタクト
孔、１９：層間酸化膜、２０：フイールドシール
ド用第１多結晶シリコン、２１：フイールドシー
ルド用酸化膜、３１：ワード線（第１多結果シリ
コン）、４１：データ線（Al線）。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交叉して設
けられた複数のデータ線と、該ワード線とデータ
線との交点に設けられた複数のメモリセルとを有
し、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、かつ、 上記スイツチングトランジスタのゲート電極は
上記ワード線に電気的に接続される半導体装置の
製造方法において、 上記第１の導電膜は上記ソース領域及びドレイ
ン領域のうちの一方の領域に、上記ゲート電極の
側壁部に設けられた絶縁膜によつて自己整合的に
接続されることを特徴とする半導体装置の製造方
法。 ２ 上記容量絶縁膜は、SiO2を含むことを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。 ３ 上記容量絶縁膜は、Si3N4を含むことを特徴
とする特許請求の範囲第１項又は第２項記載の半
導体装置の製造方法。 ４ 上記容量絶縁膜は、Ta2O5を含むことを特徴
とする特許請求の範囲第１項乃至第３項の何れか
に記載の半導体装置の製造方法。 ５ 上記容量絶縁膜は、多層絶縁膜であることを
特徴とする特許請求の範囲第１項乃至第４項の何
れかに記載の半導体装置の製造方法。 ６ 上記第１の導電膜は多結晶シリコンを含む膜
であることを特徴とする特許請求の範囲第１項乃
至第５項の何れかに記載の半導体装置の製造方
法。 ７ 上記第２の導電膜は多結晶シリコンを含む膜
であることを特徴とする特許請求の範囲第１項乃
至第６項の何れかに記載の半導体装置の製造方
法。 ８ 上記複数のメモリセルのうち、隣接する２つ
のメモリセルは、上記データ線に電気的に接続さ
れた上記ソース領域及びドレイン領域のうちの他
方の領域を共用することを特徴とする特許請求の
範囲第１項乃至第７項の何れかに記載の半導体装
置の製造方法。 ９ 上記半導体装置は、ランダム・アクセス・メ
モリであることを特徴とする特許請求の範囲第１
項乃至第８項の何れかに記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093607A JPS6110272A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093607A JPS6110272A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268577A Division JPS53108392A (en) | 1976-07-05 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110272A JPS6110272A (ja) | 1986-01-17 |
| JPH0321104B2 true JPH0321104B2 (ja) | 1991-03-20 |
Family
ID=14087015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093607A Granted JPS6110272A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10943280B2 (en) * | 2018-04-04 | 2021-03-09 | Shawn Anthony King | Custom orthotic pillow system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2563858B2 (ja) * | 1991-07-24 | 1996-12-18 | 株式会社菊川鉄工所 | ベルトサンダ |
-
1985
- 1985-05-02 JP JP60093607A patent/JPS6110272A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10943280B2 (en) * | 2018-04-04 | 2021-03-09 | Shawn Anthony King | Custom orthotic pillow system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110272A (ja) | 1986-01-17 |
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