JPS6110272A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6110272A JPS6110272A JP60093607A JP9360785A JPS6110272A JP S6110272 A JPS6110272 A JP S6110272A JP 60093607 A JP60093607 A JP 60093607A JP 9360785 A JP9360785 A JP 9360785A JP S6110272 A JPS6110272 A JP S6110272A
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- JP
- Japan
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- data line
- contact hole
- electrode
- film
- insulating film
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の高集積化に関するもので、特に
情報蓄積用の容量の一部がスイッチングトランジスタの
」１方に重なるように形成された半導体記憶装置に関す
るものである。
情報蓄積用の容量の一部がスイッチングトランジスタの
」１方に重なるように形成された半導体記憶装置に関す
るものである。
第３図に平面図を、第４図にＹ方向断面図（メモリセル
１ビツト分）をそれぞれぞれ示したように、従来知られ
ている１トランジスタ型ＭＯ３ランダム・アクセス・メ
モリはスイッチングのためのＭｏＳトランジスタ１と情
報を記憶するための容量２よりなるメモリセルをワード
線（／Ｍｔ線）３とデータ線（拡散層）４によって選択
するようになっている。第３図、第４図において５は基
板、６は素子間分離用の絶縁膜、７はゲート酸化膜、８
゜１２は第１層多結晶シリコン、９は眉間絶縁膜、４．
１０は拡散層、１１は反転層、２２はコンタクト孔であ
る。
１ビツト分）をそれぞれぞれ示したように、従来知られ
ている１トランジスタ型ＭＯ３ランダム・アクセス・メ
モリはスイッチングのためのＭｏＳトランジスタ１と情
報を記憶するための容量２よりなるメモリセルをワード
線（／Ｍｔ線）３とデータ線（拡散層）４によって選択
するようになっている。第３図、第４図において５は基
板、６は素子間分離用の絶縁膜、７はゲート酸化膜、８
゜１２は第１層多結晶シリコン、９は眉間絶縁膜、４．
１０は拡散層、１１は反転層、２２はコンタクト孔であ
る。
図かられかるにうに、情報を蓄積するための容量２はス
イッチングトランジスタ１と互いに重ならないように同
一平面に２次元的に配置されているために、メモリ・セ
ルのセル面積が大きくなる。
イッチングトランジスタ１と互いに重ならないように同
一平面に２次元的に配置されているために、メモリ・セ
ルのセル面積が大きくなる。
本発明の目的は上記従来の問題を解析し、所要面積の極
めて小さい半導体装置を提供することである。
めて小さい半導体装置を提供することである。
本発明は蓄積容量の少なくとも一部をスイッチング ・
トランジスタの上方に重なるように設けることによっ
て、 メモリセル面積を少なくシ。
トランジスタの上方に重なるように設けることによっ
て、 メモリセル面積を少なくシ。
ＭＯＳメモリの集積度を向上することを可能とするもの
である。
である。
〔発明の実施例〕
以下、本発明を実施例を参照して詳細に説明する。
第１図および第２図に本発明による半導体記憶装置の一
例を平面図および断面図で示す（メモリセル２−ビン１
−分）。図かられかるように１本発明においては比抵抗
１５Ω・ｃｍ、結晶軸方向＜１００＞のＰ形シリコン基
板５の一部に１．５μｍの厚さの素子分離用酸化膜６，
８００人の厚さのゲート５ｊ０２膜７、膜厚５００人、
層抵抗１５Ω１０の第１多結晶シリコン・ゲート電極１
２、接合深１．５μｍで層抵抗］０Ω１０のソース、お
よびドレイン領域１０，１３．４０００人の厚さの５ｊ
Ｏｚ膜１９を設けた後、 コンタクト孔１８を通して不
純物添加領域（拡散領域）１０に接するように膜厚５０
００人、層抵抗３０Ω１０の第２多結晶シリコン電極１
４を形成する。更に絶縁膜１６および膜厚５０００人、
層抵抗１５Ω／口の第３多結晶シリコン電極１５を形成
し、８０００人の厚さのりんガラス（Ｐ２０５濃度２ｍ
ｏｌｅ％）９を堆積した後、コンタクト孔１７を設け、
ＡＱ電極４１を形成する。なお、第１図および第２図に
おいて、第２多結晶シリコン１４、絶縁膜１６、第３多
結晶シリコン１５は蓄積容量を構成している。また、こ
の場合、絶縁膜１６としでは５ｉ０２膜以外に Ｓｉ３
Ｎ４膜、Ｔａ２０６膜の如き誘電率の大きな膜あるいは
これらを組み合せた多層絶縁膜を使用することにより大
きな蓄積容量を得ることができる。従って、従来のメモ
リセルで用いられている蓄積容量と同一の値を得る場合
、その面積は少なくてすむ。たとえば。
例を平面図および断面図で示す（メモリセル２−ビン１
−分）。図かられかるように１本発明においては比抵抗
１５Ω・ｃｍ、結晶軸方向＜１００＞のＰ形シリコン基
板５の一部に１．５μｍの厚さの素子分離用酸化膜６，
８００人の厚さのゲート５ｊ０２膜７、膜厚５００人、
層抵抗１５Ω１０の第１多結晶シリコン・ゲート電極１
２、接合深１．５μｍで層抵抗］０Ω１０のソース、お
よびドレイン領域１０，１３．４０００人の厚さの５ｊ
Ｏｚ膜１９を設けた後、 コンタクト孔１８を通して不
純物添加領域（拡散領域）１０に接するように膜厚５０
００人、層抵抗３０Ω１０の第２多結晶シリコン電極１
４を形成する。更に絶縁膜１６および膜厚５０００人、
層抵抗１５Ω／口の第３多結晶シリコン電極１５を形成
し、８０００人の厚さのりんガラス（Ｐ２０５濃度２ｍ
ｏｌｅ％）９を堆積した後、コンタクト孔１７を設け、
ＡＱ電極４１を形成する。なお、第１図および第２図に
おいて、第２多結晶シリコン１４、絶縁膜１６、第３多
結晶シリコン１５は蓄積容量を構成している。また、こ
の場合、絶縁膜１６としでは５ｉ０２膜以外に Ｓｉ３
Ｎ４膜、Ｔａ２０６膜の如き誘電率の大きな膜あるいは
これらを組み合せた多層絶縁膜を使用することにより大
きな蓄積容量を得ることができる。従って、従来のメモ
リセルで用いられている蓄積容量と同一の値を得る場合
、その面積は少なくてすむ。たとえば。
絶縁膜として８００人のＳｉＣ２膜、Ｓｉ３Ｎ４膜、Ｔ
ａ２０５膜を用いた場合、 コンタクト孔寸法２μｍ、
マスク合わせ余裕２μｍ、多結晶シリコンゲート幅６μ
ｍ、不純物添加層（拡散層）幅６μｍ。
ａ２０５膜を用いた場合、 コンタクト孔寸法２μｍ、
マスク合わせ余裕２μｍ、多結晶シリコンゲート幅６μ
ｍ、不純物添加層（拡散層）幅６μｍ。
蓄積容量０．２２ ｐ Ｆとすると、１ビツトあたりの
メモリセル面積は、 それぞれ、 ７２５μｍ２゜２９
７μｍ２，１９２μｍ２となる。この面積はそれぞれ同
じ設計値を用いて製作した従来型メモリセル面積９２５
μｍ２の７８％、３２％、２１％である。
メモリセル面積は、 それぞれ、 ７２５μｍ２゜２９
７μｍ２，１９２μｍ２となる。この面積はそれぞれ同
じ設計値を用いて製作した従来型メモリセル面積９２５
μｍ２の７８％、３２％、２１％である。
本実施例で示したメモリセルへの情報の書き込み、読み
出しは次のように行う。すなわち、第３多結晶シリコン
電極１５を接地電位に固伝した後、第１多結晶シリコン
より成るワード線３１に圧電圧をを印加することにより
スイッチングトランジスタ１を導通させる。その後、Ａ
ｆｌより成るデータ線４１に０”または“１″に相当す
る電圧を印加することにより、蓄積容量２に情報となる
電荷を蓄積する。情報の読み出しはスイッチングトラン
ジスタ１を導通させた後、データ線ｐ１の電位変化を検
出することによって行われる。本発明のメモリセルにお
いては、蓄積容量を形成するのに反転層を用いていない
ため、それに基づくリーク電流が流れない。従って、記
憶情報保持時間が著く長くなるという利点がある 第５図および第６図に本発明の他の実施例について平面
図と断面図（メモリセル２ビツト分）を示す。図かられ
かるように本実施例においては、不純物添加領域（拡散
領域）１０．１３と第２多結晶シリコン電極１４および
ＡＱ電極４１を接触させるためのコンタクト孔１８．１
７を自己整合で形成している。このような自己整合によ
るコンタクト孔の形成は本発明者等が先に出願した特願
昭５０−１１１６２２号明細書に詳しく示されている。
出しは次のように行う。すなわち、第３多結晶シリコン
電極１５を接地電位に固伝した後、第１多結晶シリコン
より成るワード線３１に圧電圧をを印加することにより
スイッチングトランジスタ１を導通させる。その後、Ａ
ｆｌより成るデータ線４１に０”または“１″に相当す
る電圧を印加することにより、蓄積容量２に情報となる
電荷を蓄積する。情報の読み出しはスイッチングトラン
ジスタ１を導通させた後、データ線ｐ１の電位変化を検
出することによって行われる。本発明のメモリセルにお
いては、蓄積容量を形成するのに反転層を用いていない
ため、それに基づくリーク電流が流れない。従って、記
憶情報保持時間が著く長くなるという利点がある 第５図および第６図に本発明の他の実施例について平面
図と断面図（メモリセル２ビツト分）を示す。図かられ
かるように本実施例においては、不純物添加領域（拡散
領域）１０．１３と第２多結晶シリコン電極１４および
ＡＱ電極４１を接触させるためのコンタクト孔１８．１
７を自己整合で形成している。このような自己整合によ
るコンタクト孔の形成は本発明者等が先に出願した特願
昭５０−１１１６２２号明細書に詳しく示されている。
自己整合コンタクト方式を採用することにより、本発明
を用いる利点が更に顕著になる。たとえば、絶縁膜１６
として８００人の５ｉｎ２膜、Ｓｉ３Ｎ４膜、Ｔａ２０
５膜を使用し、前述の設計値に基づいて本実施例のメモ
リを製作するとメモリ面積はそれぞれ６７５μｍ２，２
７５μｍ２，１７６μｍ２となる。 この面積は、それ
ぞれ、同じ設計値を用いて製作した従来型メモリのメモ
リセル面積９２５μｍ２の７３％、２９％、１９％であ
る。
を用いる利点が更に顕著になる。たとえば、絶縁膜１６
として８００人の５ｉｎ２膜、Ｓｉ３Ｎ４膜、Ｔａ２０
５膜を使用し、前述の設計値に基づいて本実施例のメモ
リを製作するとメモリ面積はそれぞれ６７５μｍ２，２
７５μｍ２，１７６μｍ２となる。 この面積は、それ
ぞれ、同じ設計値を用いて製作した従来型メモリのメモ
リセル面積９２５μｍ２の７３％、２９％、１９％であ
る。
第７図および第８図に本発明の他の実施例について平面
図と断面図を示す（メモリセル２ビツト分）。本実施例
においては図に示すようにＸ方向（データ線方向）の素
子分離を８００人の５ｉ０２膜２１上に形成した第１多
結晶シリコン２０に負電圧を印加すること（フィールド
・シールドと記す）により行っている。フィールド・シ
ールド方法についてはすでに公知の文献に詳しく述入ら
れている。自己整合コンタクトおよびフィールド・シー
ルド方法を採用することにより１本発明を用いる利点が
更に顕著になる。すなわち、局所酸化によって素子間分
離用酸化膜を形成する場合に生じるような横方向酸化（
バート・ピーク）によるコンタクト孔寸法の変化、およ
び素子分離用酸化膜端部での結晶欠陥などに基づくリー
ク電流が少なくなり、自己整合コンタクト方法が容易に
なる。
図と断面図を示す（メモリセル２ビツト分）。本実施例
においては図に示すようにＸ方向（データ線方向）の素
子分離を８００人の５ｉ０２膜２１上に形成した第１多
結晶シリコン２０に負電圧を印加すること（フィールド
・シールドと記す）により行っている。フィールド・シ
ールド方法についてはすでに公知の文献に詳しく述入ら
れている。自己整合コンタクトおよびフィールド・シー
ルド方法を採用することにより１本発明を用いる利点が
更に顕著になる。すなわち、局所酸化によって素子間分
離用酸化膜を形成する場合に生じるような横方向酸化（
バート・ピーク）によるコンタクト孔寸法の変化、およ
び素子分離用酸化膜端部での結晶欠陥などに基づくリー
ク電流が少なくなり、自己整合コンタクト方法が容易に
なる。
メモリセル面積に関しては第５図、第６図の場合とほぼ
同じである。なお、第３図から第８図において、蓄積容
量２を構成する第２多結晶シリコン１４、絶縁膜１６、
第３多結果シリコン】５は自己整合エツチングによりマ
スク合わせ余裕を必要とせずに加工できる。
同じである。なお、第３図から第８図において、蓄積容
量２を構成する第２多結晶シリコン１４、絶縁膜１６、
第３多結果シリコン】５は自己整合エツチングによりマ
スク合わせ余裕を必要とせずに加工できる。
以」二説明したごとく本発明によれば、蓄積容量の一部
がスイッチング・トランジスタの上部に重なるように設
けるために、従来の半導体メモリにくらべてメモリセル
面積を著しく小さくでき、半導体メモリの集積度を大幅
に向上できる。本発明による半導体記憶装置においては
従来の］トランジスタ型のＭＯＳメモリのように、蓄積
容量を形成するために誘起した反転層に基づくリーク電
流が存在しないために、情報保持時間が著しく長くなる
という利点がある。
がスイッチング・トランジスタの上部に重なるように設
けるために、従来の半導体メモリにくらべてメモリセル
面積を著しく小さくでき、半導体メモリの集積度を大幅
に向上できる。本発明による半導体記憶装置においては
従来の］トランジスタ型のＭＯＳメモリのように、蓄積
容量を形成するために誘起した反転層に基づくリーク電
流が存在しないために、情報保持時間が著しく長くなる
という利点がある。
第１図および第２図はそれぞれ本発明の一実施例を示す
平面図および断面図、第３図は従来の１トランジスタ型
ＭＯＳメモリセット１ビットの平面図、第４図はその断
面図、第５図、第７図は本発明によるＭＯＳメモリセル
２ビツトの平面図、第６図、第８図はその断面図である
。 １ニスイツチング・トランジスタ、２：蓄積容量、３：
ワード線（ＡＱ線）、４：データ線（拡散層）５：シリ
コン基板、６：素子間分離用酸化膜、７：ゲート酸化膜
、８：第１多結晶シリコン電極、９：層間絶縁膜（りん
ガラス）、１０，１３：拡散層、１１：反転層、１２：
第１多結晶シリコン・ゲート電極、１４：第２多結晶シ
リコン、１５：第３多結晶シリコン、１６：蓄積容量形
成用＃！！縁膜、１７，１８，２２：コンタクト孔、１
９：層間酸化膜、２０：フィールドシールド用第１多結
晶シリコン、２１：フィールトシールド用酸化膜、３１
：ワード線（第１多結果シリコン）、４１：データ線Ｃ
ＡＱ線） 第７図 菊２図 ／４’ ／ｊ！１０７ ／２ ／、３ ／２
／ｌ） ／ｊ／ ／４１第１図 第４図 第夕凶 第４図 躬ｇ図 クー
平面図および断面図、第３図は従来の１トランジスタ型
ＭＯＳメモリセット１ビットの平面図、第４図はその断
面図、第５図、第７図は本発明によるＭＯＳメモリセル
２ビツトの平面図、第６図、第８図はその断面図である
。 １ニスイツチング・トランジスタ、２：蓄積容量、３：
ワード線（ＡＱ線）、４：データ線（拡散層）５：シリ
コン基板、６：素子間分離用酸化膜、７：ゲート酸化膜
、８：第１多結晶シリコン電極、９：層間絶縁膜（りん
ガラス）、１０，１３：拡散層、１１：反転層、１２：
第１多結晶シリコン・ゲート電極、１４：第２多結晶シ
リコン、１５：第３多結晶シリコン、１６：蓄積容量形
成用＃！！縁膜、１７，１８，２２：コンタクト孔、１
９：層間酸化膜、２０：フィールドシールド用第１多結
晶シリコン、２１：フィールトシールド用酸化膜、３１
：ワード線（第１多結果シリコン）、４１：データ線Ｃ
ＡＱ線） 第７図 菊２図 ／４’ ／ｊ！１０７ ／２ ／、３ ／２
／ｌ） ／ｊ／ ／４１第１図 第４図 第夕凶 第４図 躬ｇ図 クー
Claims (1)
- 第１導電形を有する半導体基板の表面領域に所望の間隔
をもって形成された第２導電形を有する複数の不純物添
加領域と、所望の上記不純物添加領域間の上記半導体基
板上に第１の絶縁膜を介して形成された第１の導電膜か
らなるゲート電極をそなえた絶縁ゲート電界効果トラン
ジスタと、所望の上記不純物添加領域に接し、上記ゲー
ト電極を覆う第２の絶縁膜上に少なくとも延びる第２の
導電膜および該第２の導電膜上に積層して形成させた第
３の絶縁膜と第３の導電膜から構成された記憶容量と、
所望の上記不純物添加領域に接し、上記第３の導電膜の
上方へ延びるデータ線を少なくともそなえ、隣接する二
つのメモリセルの上記データ線は、上記メモリセルの間
に設けられた上記不純物領域にコンタクト孔を介して接
しており、かつ、上記ゲート電極の側面と上記コンタク
ト孔内における上記データ線との間には、実質的に上記
第２の絶縁膜のみが介在していることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093607A JPS6110272A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093607A JPS6110272A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268577A Division JPS53108392A (en) | 1976-07-05 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110272A true JPS6110272A (ja) | 1986-01-17 |
| JPH0321104B2 JPH0321104B2 (ja) | 1991-03-20 |
Family
ID=14087015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093607A Granted JPS6110272A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0531661A (ja) * | 1991-07-24 | 1993-02-09 | Kikukawa Tekkosho:Kk | ベルトサンダ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10943280B2 (en) * | 2018-04-04 | 2021-03-09 | Shawn Anthony King | Custom orthotic pillow system |
-
1985
- 1985-05-02 JP JP60093607A patent/JPS6110272A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0531661A (ja) * | 1991-07-24 | 1993-02-09 | Kikukawa Tekkosho:Kk | ベルトサンダ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321104B2 (ja) | 1991-03-20 |
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