KR100528352B1 - Dram-셀장치및그제조방법 - Google Patents

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에머리히 베르타크놀리
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지멘스 악티엔게젤샤프트
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Abstract

DRAM-셀 장치는 메모리 셀 마다 3개의 트랜지스터를 포함한다. 상기 트랜지스터 중 적어도 하나는 수직 트랜지스터로 형성된다. 트랜지스터는 제 1 트렌치 및 제 2 트렌치의 에지에 형성될 수 있고, 기록 워드라인은 제 1 트렌치의 제 1 에지를 따라, 독출 워드라인은 제 2 트렌치의 제 1 에지를 따라 그리고 비트 라인(B)은 워드 라인의 상부에 그것에 대해 횡으로 뻗고, 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1), 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2), 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2) 및 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)이 일치한다.

Description

DRAM-셀 장치 및 그 제조 방법{DRAM-CELL ARRANGEMENT AND PROCESS FOR PRODUCING THEREOF}
본 발명은 하나의 메모리 셀이 3개의 트랜지스터를 포함하는 DRAM-셀 장치 즉, 동적 랜덤 액세스 메모리셀 장치에 관한 것이다.
DRAM-셀 장치에는 거의 독점적으로 소위 단일 트랜지스터 메모리셀이 사용된다. 단일 트랜지스터 메모리셀은 독출 트랜지스터 및 메모리 커패시터를 포함한다. 메모리 커패시터에는 정보가 논리 값 0 또는 1을 나타내는 전기 전하의 형태로저장된다. 워드 라인을 통한 독출 트랜지스터의 트리거에 의해 상기 정보가 비트 라인을 통해 독출될 수 있다. 메모리 커패시터내에 저장된 전기 전하는 비트 라인을 구동시킨다.
메모리 세대 마다 메모리 밀도가 증가하기 때문에, 단일 트랜지스터 메모리 셀의 필요한 표면이 세대 마다 감소되어야 한다. 이것은 기술적 및 물리적 문제를 일으킨다. 예컨대, 비트 라인이 구동되기 위해서는 메모리 커패시터가 단일 트랜지스터-메모리셀의 작은 표면에도 불구하고 최소량의 전기 전하를 저장해야 한다.
이러한 문제는 메모리 셀로서 소위 게인 셀을 사용하는 선택적 DRAM-셀 장치에서는 나타나지 않는다. 여기서도 정보가 전기 전하의 형태로 저장된다. 그러나, 전기 전하가 직접 비트 라인을 구동시키는 것이 아니라, 트랜지스터의 게이트 전극에 저장되어, 매우 적은 량의 전기 전하로도 충분한 트랜지스터의 제어를 위해서만 사용된다.
Solid-State Circuit, M. Heshami 1996 IEEE J. 제 31권, 3호에는 3개의 트랜지스터를 포함하는 게인 셀이 공지되어 있다. 전기 전하는 제 1 트랜지스터의 게이트 전극에 저장된다. 전기 전하의 저장은 제 2 트랜지스터에 의해 이루어진다.제 1 트랜지스터의 게이트 전극은 제 2 트랜지스터의 제 1 소오스/드레인 구역에 접속되고 제 2 트랜지스터의 제 2 소오스/드레인 구역은 기록 비트라인에 접속된다. 저장을 위해 제 2 트랜지스터의 게이트 전극이 기록 워드라인을 통해 트리거된다. 전기 전하의 량, 즉 제 1 트랜지스터의 게이트 전극에 저장되는 정보는 기록 비트라인의 전압에 의해 결정된다.정보의 독출은 제 3 트랜지스터에 의해 이루어진다. 제 1 트랜지스터의 제 2 소오스/드레인 구역은 제 3 트랜지스터의제 1 소오스/드레인 구역에 접속되고 제 3 트랜지스터의 제 2 소오스/드레인 구역은 독출 비트라인에 접속된다. 독출을위해 제 3 트랜지스터의 게이트 전극이 독출 워드라인을 통해 트리거된다. 전기 전하의 량, 즉 정보는 독출 비트라인을 통해 독출된다.
본 발명의 목적은 메모리 셀로서 각각 3개의 트랜지스터를 가진 게인 셀을 포함하고 매우 높은 패킹 밀도로 제조될 수 있는 DRAM-셀 장치를 제공하는 것이다. 본 발명의 또다른 목적은 상기 DRAM-셀 장치의 제조 방법을 제공하는 것이다.
상기 목적은 청구범위 제 1항에 따른 DRAM-셀 장치 및 청구범위 제 9항에 따른 그 제조 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 종속항에 제시된다.
본 발명에 따른 DRAM-셀 장치에서는 메모리 셀의 적어도 하나의 트랜지스터가 수직 트랜지스터로서 형성된다. 바람직하게는 메모리 셀의 모두 3개의 트랜지스터가 수직 트랜지스터로서 형성되는데, 그 이유는 그로 인해 메모리 셀의 영역이더 작아지기 때문이다.
본 발명의 범주에서 3개의 트랜지스터가 서로 평행한 제 1 트렌치 및 제 2 트렌치의 에지에 형성된다. 정보가 저장되는제 1 트랜지스터의 게이트 전극을 제 2 트랜지스터의 제 1 소오스/드레인 구역에 접속하는 것은 예컨대 제 1 트렌치 내부에서 3개의 트랜지스터 중 어느 것도 형성되지 않는 제 2 에지에 접한 도전 구조물을 통해 이루어진다.
제 1 트렌치 및 제 2 트랜치의 에지를 따라 상이한 트랜지스터의 제 1 도전형으로 도핑된 인접한 소오스/드레인 구역 사이로 전류가 흐르지 않도록 하기 위해, 경사 주입에 의해 트랜지스터 사이의 제 1 트렌치 및 제 2 트렌치의 에지에 하이도핑된 채널-스톱 구역이 형성될 수 있다. 채널-스톱 구역은 제 1 도전형과 반대인 제 2 도전형으로 도핑된다.
메모리 셀의 표면 감소를 위해, 서로 전기 접속되어야 하는 인접한 트랜지스터의 소오스/드레인 구역이 일치하는 것이 바람직하다.
본 발명의 범주에서 DRAM-셀 장치의 여러 가지 고유 특성을 개선시키기 위해 메모리 셀의 3개의 트랜지스터에 부가해서 부가의 소자, 예컨대 커패시터가 메모리 셀내에 집적될 수 있다.
누설 전류로 인해, 정보가 규칙적인 시간 간격으로 새로이 제 1 트랜지스터의 게이트 전극에 기록되어야 한다. 시간 간격을 늘리기 위해, 메모리 셀이 각각 하나의 커패시터를 포함하고, 상기 커패시터의 제 1 커패시터 플레이트가 제 1 트랜지스터의 제 2 게이트 전극에 접속되는 것이 바람직하다.
본 발명의 실시예를 첨부한 도면을 참고로 보다 구체적으로 설명하면 하기와 같다.
제 1 실시예에 따라 실리콘으로 이루어진 제 1 기판(1)이 제 1 기판(1)의 표면(O)에 인접한 약 2㎛ 두께의 층(S)에서 p-도핑된다. 도펀트 농도는 약 1017㎝-3이다. 표면(O)은 제 1 영역(B1) 및 제 2 영역(B2)을 포함한다(참고: 도 1 및 도 2).제 1 영역(B1) 및 제 2 영역(B2)은 약 0.5㎛ 너비의 스트립 형상을 가지며 서로 평행하게 뻗는다. 제 1 영역(B1) 및 제2 영역(B2)은 교대로 서로 나란히 배치되며 서로 접한다. 제 1 영역(B1)은 약 0.5㎛의 폭 및 약 0.5㎛의 길이를 가진 사각형의 제 3 영역(B3)을 포함한다(도 1). 제 1 영역(B1)에 인접한 제 3영역(B3)의 중심 사이의 간격은 약 2.25㎛이다. 인접한 제 1 영역(B1)의 인접한 제 3 영역(B3) 사이의 가장 작은 간격은 약 1㎛이다. 제 2 영역(B2) 내부에서 제 3영역(B3) 사이에 배치된 약 1㎛ 길이 및 약 0.5㎛ 폭을 가진 제 4 영역(B4)(참고: 도 1)을 커버하는 제 1 포토레지스트마스크(도시되지 않음)를 이용해서 주입에 의해 n-도핑된 약 150nm 깊이의 구역(G)이 형성된다(참고: 도 2a 및 2b). 구역(G)의 도펀트 농도는 약 5*1020㎝-3이다.
표면(O)상에 SiO2로 이루어진 제 1 절연층(S1)이 증착되고 제 2 포토레지스트 마스크(도시되지 않음)를 이용해서 비등방성 에칭에 의해 구조화된다(참고: 도 2a 및 2b). 에칭제로는 예컨대 CHF3 + O2가 적합하다. SiO2에 대해 선택적으로 실리콘의 비등방성 에칭에 의해, 제 1 영역(B1) 및 제 2 영역(B2)에 대해 횡으로 서로 평행한 제 1 트렌치(G1) 및 제 2 트렌치(G2)가 형성된다(참고: 도 2a 및 2b). 마스크로는 구조화된 제 1 절연층(S1)이 사용된다. 에칭제로는 HBrF가 적합하다. 제 1 트렌치(G1) 및 제 2 트렌치(G2)는 약 0.6㎛ 깊이, 0.5㎛ 폭 및 500㎛ 길이를 가지며 교대로 서로 나란히 배치된다. 제 1 트렌치(G1)의 중심선과 제 3 영역(B3)의 중심 사이의 가장 짧은 거리, 및 제 2 트렌치(G2)의 중심선과 제 3영역(B3)의 중심 사이의 가장 짧은 거리는 약 625nm이다. 제 3 영역(B3)의 내부에서 구역(G)의 나머지 부분은 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)으로서 적합하고 동시에 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)으로 적합하다. 제 1 영역(B1) 내부에서 제 3 영역(B3) 사이에 구역(G)의 나머지 부분은 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1)으로 적합하다. 제 2 영역(B2)의 내부에서 구역(G)의 나머지 부분은 제 2 트렌치(G2)를 따라 인접한 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1)을 서로 연결시킨다.
제 1 영역(B1) 및 제 1 트렌치(G1)를 커버하지 않는 제 3 포토레지스트 마스크를 이용해서 주입에 의해 p-도핑된 제 1 채널-스톱 구역(C1)이 형성된다(도 2a). 주입이 경사지게 이루어지므로, 제 1 채널-스톱 구역(C1)이 제 1 트렌치(G1)의 제2 에지(1F2)에 그리고 제 2 영역(B2) 내부에 있는 제 2 트렌치(G2)의 제 1 에지(2F1)의 부분에 인접한다. 제 1 트렌치(G1)의 제 2 에지(1F2)에서 그리고 제 2 트렌치(G2)의 제 1 에지(2F1)에서 제 1 채널-스톱 구역(C1)의 폭은 약 100nm이다. 제 1 채널-스톱 구역(C1)의 도펀트 농도는 약 109㎝-3 또는 1019㎝-3이다.
제 2 영역(B2)을 커버하지 않는 제 4 포토레지스트 마스크(도시되지 않음)를 이용해서 주입에 의해 p-도핑된 제 2 채널-스톱 구역(C2)이 형성된다(참고: 도 2b). 주입이 경사지게 이루어지므로, 제 2 채널-스톱 구역(C2)이 제 1 트렌치(G1)의제 1 에지(1F1)에 그리고 제 2 트렌치(G2)의 제 2 에지(2F2)에 인접한다. 제 1 트렌치(G1)의 제 1 에지(1F1)에서 그리고 제 2 트렌치(G2)의 제 2 에지(2F2)에서 제 2 채널-스톱 구역(C2)의 폭은 약 100nm이다. 제 2 채널-스톱 구역(C2)의 도펀트 농도는 약 109㎝-3이다.
제 2 영역(B2)을 커버하는 제 5 포토레지스트 마스크(도시되지 않음)를 이용해서 주입에 의해 제 1 트렌치(G1)의 바닥에 인접한 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1), 및 제 2 트렌치(G2)의 바닥에 인접한 제 3 트랜지스터의 제1 소오스/드레인 구역(3S/D1)이 형성된다(참고: 도 4). 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)은 동시에 제1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2)이다. 후속하는 RTP-공정은 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1) 및 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)의 도펀트를 활성화시킨다. 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1) 및 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)은 n-도핑되고 약 5*1020㎝-3의 도펀트 농도를 갖는다.
열적 산화에 의해 게이트 유전체(Gd)가 형성된다. 상기 게이트 유전체(Gd)는 제 1 트렌치(G1)의 제 1 에지(1F1), 제 2에지(1F2) 및 바닥, 그리고 제 2 트렌치(G2)의 제 1 에지(1F2), 제 2 에지(2F2) 및 바닥을 커버한다(참고: 도 3).
그리고 나서, 도핑된 폴리실리콘이 약 150nm의 두께로 증착되고 재에칭됨으로써, 제 1 트렌치(G1) 및 제 2 트렌치(G2)의 에지에 스페이서가 생긴다(참고: 도 3, 4). 에칭제로서 예컨대 C2F6+O2 가 적합하다. 제 1 트렌치(G1)의 제 1 에지(1F1)에서 스페이서는 기록 워드라인(WS)으로 작용한다. 제 2 트렌치(G2)의 제 1 에지(2F1)에서 스페이서는 독출 워드라인(WA)으로 작용한다. 제 1 영역(B1) 내부에 배치되며 제 2 트렌치(G2)의 제 2 에지(2F2)에 접하는 스페이서의 제 1 부분은 제 1 트랜지스터의 게이트 전극(Ga1)으로 작용한다. 제 1 영역(B1)의 내부에 배치된 기록 워드라인(WS)의 부분은 제2 트랜지스터의 게이트 전극(Ga2)으로 작용한다. 제 1 영역(B1) 내부에 배치된 독출 워드라인(WA)의 부분은 제 3 트랜지스터의 게이트 전극(Ga3)으로 작용한다. 제 2 영역(B2)내에서 제 1 트렌치(G1)의 제 2 에지(1F2) 및 제 2 트렌치(G2)의제 2 에지(2F2)를 커버하지 않는 제 6 포토레지스트 마스크(도시되지 않음)를 이용해서, 폴리실리콘의 에칭에 의해 스페이서의 제 2 부분이 제거되므로, 게이트 전극(Ga1)이 제 2 트렌치(G2)를 따라 인접한 제 1 트랜지스터의 게이트 전극(Ga1)이 서로 절연된다(참고: 도 3 및 4). 제 1 채널-스톱 구역(C1) 및 제 2 채널-스톱 구역(C2)에 인접한 스페이서는 제 1 채널-스톱 구역(C1) 및 제 2 채널-스톱 구역(C2)의 높은 도펀트 농도로 인해 제 1 채널-스톱 구역(C1) 및 제 2 채널-스톱 구역(C2)에 채널 전류를 발생시키지 않는다. 이로 인해, 인접한 제 2 트랜지스터의 채널 영역 및 인접한 제 3 트랜지스터의 채널 영역이 서로 분리된다.
제 1 절연 구조물(Ⅰ1)을 형성하기 위해, SiO2를 증착한 다음 등방성으로 재 에칭함으로써, 제 1 트렌치(G1) 및 제 2 트렌치(G2)가 SiO2 로 채워진다(참고 도 4).
SiO2가 약 250nm의 두께로 증착된 다음, 제 1 영역(B2) 내부에서 제 1 트렌치(G1)의 제 2 에지(1F2) 및 제 2 트렌치(G2)의 제 2 에지(2F2)를 커버하지 않는 제 7 포토레지스트 마스크(도시되지 않음)를 이용해서 에칭됨으로써, 제 2 절연 구조물(I2)이 형성된다(도 4 참조).
그리고 나서, 제 1 영역(B1) 내부에서 제 1 트렌치(G1)의 제 2 에지(1F2)를 커버하지 않는 제 8 포토레지스트 마스크(도시되지 않음)를 이용해서, 먼저 폴리실리콘이 예컨대 C2F6 + O2로 에칭된 다음 SiO2가 예컨대 CHF3 + O2로 에칭됨으로써, 제1 트렌치(G1)의 제 2 에지(1F2)에서 스페이서가 제거되고 제 1 트렌치(G1) 바닥의 일부가 노출된다.
그 다음에, 도핑된 폴리실리콘이 약 150nm의 두께로 증착된다. 제 1 영역(B1)에서 제 1 트렌치(G1)의 제 2 에지(1F2) 및제 2 트렌치(G2)의 제 2 에지(2F2)를 커버하는 제 9 포토레지스트 마스크(도시되지 않음)를 이용해서 폴리실리콘이 에칭됨으로써, 제 1 트랜지스터의 게이트 전극(Ga1)을 제 2 트랜지스터와 연동된 제 1 소오스/드레인 구역(2S/D1)에 접속시키는 수평 소자(Lh) 및 수직 소자(Lv)를 가진 도전 구조물(L)이 생긴다(도 5 참조).
그리고 나서, SiO2가 약 500nm의 두께로 증착되고, 제 3 영역(B3)을 커버하지 않는 제 10 포토레지스트 마스크(도시되지않음)를 이용해서, 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)의 부분이 노출될 때까지 에칭됨으로써, 제 3 절연구조물(I3)이 형성된다(도 6 참조). 그 다음에 예컨대, 텅스텐이 증착되고 재에칭됨으로써, 형성될 비트 라인(B)의 제 1 접점(K1)이 생긴다. 에칭제로서 예컨대 SF6이 적합하다. 비트 라인(B)은 스트립형이며 기록 워드라인(WS) 및 독출 워드라인(WA)에 대해 횡으로 서로 평행하게 뻗는다.
비트 라인(B)을 형성하기 위해 먼저 예컨대 알루미늄이 증착된 다음, 제 2 영역(B2)을 커버하지 않는 제 11 포토레지스트마스크(도시되지 않음)를 이용해서 구조화된다(도 6 참조).
제 2 실시예에서는 실리콘으로 이루어진 제 2 기판(1')이 제 2 기판(1')의 표면(O')에 인접한 약 2㎛ 두께의 층(S')에서p-도핑된다. 도펀트 농도는 약 1017㎝-3이다. 제 1 실시예와 유사하게 제 2 기판(1')의 표면(O')이 제 1 영역 및 제 2 영역을 포함한다. 제 1 실시예와 유사하게 제 1 영역은 제 3 영역을 그리고 제 2 영역은 제 4 영역을 포함한다. 제 1 실시예에서와 마찬가지로 주입에 의해 n-도핑된 약 150nm 깊이의 구역(G')이 형성된다. 그 다음에, SiO2로 이루어진 약150nm 두께의 제 1 절연층(S1')이 증착된다. 그 위에 폴리실리콘으로 이루어진 도전층(SL')이 증착된다. 그 위에 SiO2로 이루어진 약 200nm 두께의 제 2 절연층(S2')이 증착된다(도 7 참조).
그리고 나서, 제 1 실시예에서와 마찬가지로 제 1 트렌치(G1'), 제 2 트렌치(G2'), 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1'), 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2') 및 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2')이 형성된다. 그 경우 제 2 절연층(S2')의 나머지 부분이 실리콘에 대해 선택적으로 SiO2의 에칭에 의해 제거된다. 그리고 나서, 제 1 실시예에서와 같이 제 1 채널-스톱 구역(C1'), 제 2 채널-스톱 구역, 제 2 트랜지스터의 제 1 소오스-드레인 구역(2S/D1'), 제 3 트랜지스터의 제 1 소오스-드레인 구역(3S/D1'), 제 1 트랜지스터의 제 2 소오스-드레인구역(1S/D2'), 게이트 유전체(Gd'), 제 1 트랜지스터의 게이트 전극(Ga1'), 제 2 트랜지스터의 게이트 전극(Ga2'), 제 3트랜지스터의 게이트 전극(Ga3'), 기록 워드라인 및 독출 워드라인이 형성된다. 제 1 실시예에서와 같이, 제 2 트렌치(G2')를 따라 인접한 제 1 트랜지스터의 게이트 전극(Ga1')이 제 6 포토레지스트 마스크에 의해 서로 절연된다. 그리고나서 제 1 실시예에서와 같이, 제 1 트렌치(G1') 및 제 2 트렌치(G2')가 SiO2로 이루어진 제 1 절연 구조물(I1')로 채워진다. 제 1 영역에서 제 1 트렌치(G1')의 제 2 에지 및 제 2 트렌치(G2')의 제 2 에지를 커버하는 제 12 포토레지스트마스크(도시되지 않음)를 이용해서 폴리실리콘이 SiO2에 대해 선택적으로 에칭된다(도 8 참조). 그리고 나서, SiO2가 증착되고, 제 1 영역에서 제 1 트렌치(G1')의 제 2 에지를 커버하지 않는 제 13 포토레지스트 마스크(도시되지 않음)를 이용해서도전층(SL')의 일부가 노출될 때까지 SiO2가 에칭됨으로써, 제 2 절연 구조물(I2')이 형성된다. 그리고 나서, 폴리실리콘 및 SiO2가 재차 에칭됨으로써, 제 1 트렌치(G')의 바닥 부분이 노출된다. 그 다음에, 도핑된 폴리실리콘이 약 250nm의 두께로 증착되고 재에칭됨으로써, 제 1 트랜지스터의 게이트 전극(Ga1')을 제 2 트랜지스터의 제 1 소오스-드레인 구역(2S/D1')에 접속시키기는 수평 소자(Lh') 및 수직 소자(Lv')를 가진 도전 구조물(L')이 형성된다(도 9 참조).
제 1 실시예에서와 같이, 후속해서 제 3 절연 구조물, 비트 라인 및 비트 라인의 제 1 접점이 형성된다.
제 3 실시예에서 실리콘으로 이루어진 제 3 기판(1)이 제 3 기판(1)의 표면(0)에 인접한 약 2㎛ 두께의 층(S)에서 p-도핑된다. 도펀트 농도는 약 1017㎝-3이다. 제 1 실시예에서와 같이, 표면(O)은 제 1 영역 및 제 2 영역을 포함한다. 제 1실시예에서와 같이, 제 1 영역은 제 3 영역을 그리고 제 2 영역은 제 4 영역을 포함한다. 마스크 없이 주입에 의해 n-도핑된 약 150nm 깊이의 구역(G)이 형성된다. 그리고 나서, 제 2 실시예에서와 같이 SiO2로 이루어진 제 1 절연층(S1), 폴리실리콘으로 이루어진 도전층(SL), SiO2로 이루어진 제 2 절연층, 제 1 트렌치(G1) 및 제 2 트렌치(G2)가 형성된다(도10 참조).
그리고 나서, SiO2가 증착되고 재에칭됨으로써, 제 1 트렌치 및 제 2 트렌치가 SiO2로 채워진다(도 10 참조). 제 4 영역을 커버하지 않는 제 13 포토레지스트 마스크를 이용해서 먼저 SiO2가, 그 다음에 폴리실리콘이, 그 다음에 SiO2가 에칭됨으로써, 표면의 부분이 노출될 수 있다. 제 13 포토레지스트 마스크가 제거된다. 그 다음에, 약 300nm의 깊이까지 실리콘이 SiO2에 대해 선택적으로 에칭됨으로써, 홈이 형성된다. 영역(G)의 나머지 부분은 제 2 트랜지스터의 제 2 소오스/드레인구역, 제 3 트랜지스터의 제 2 소오스/드레인 구역 및 제 1 트랜지스터의 제 1 소오스/드레인 구역으로 적합하다. 그리고 나서, SiO2가 에칭됨으로써, 제 1 트렌치(G1) 및 제 2 트렌치(G2)의 에지 및 바닥이 노출된다.
그 다음에, 제 2 실시예에서와 같이, 제 1 채널-스톱 구역, 제 2 채널-스톱 구역, 제 1 트랜지스터의 제 1 소오스/드레인구역, 제 1 트랜지스터의 제 2 소오스/드레인 구역, 제 2 트랜지스터의 제 1 소오스/드레인 구역, 게이트 유전체, 제 1트랜지스터의 게이트 전극, 제 2 트랜지스터의 게이트 전극 및 제 3 트랜지스터의 게이트 전극이 형성된다. 제 2 영역에서 제 1 트렌치의 제 2 에지 및 제 2 트렌치의 제 2 에지 및 제 3 영역 및 제 4 영역의 일부를 커버하지 않는 제 14 포토레지스트 마스크를 이용해서 폴리실리콘이 에칭됨으로써, 제 2 트렌치를 따라 인접한 제 1 트랜지스터의 게이트 전극 및 제 2 트렌치를 따라 인접한 제 2 트랜지스터의 제 2 소오스-드레인 구역이 서로 절연된다.
그리고 나서, 제 2 실시예와 유사하게 도전 구조물, 비트 라인 및 비트라인의 제 1 접점이 형성된다.
도 12에서 나타낸 것처럼, 제 3 실시예의 메모리 셀에 커패시터가 포함될 수 있다. 이것은 제 4 실시예에서 설명된다. 제 1 실시예에서와 유사하게 제 1 트렌치(G1*), 제 2 트렌치(G2*), 제 1 트랜지스터의 제 1 소오스/드레인 구역(IS/D1*), 제 3 트랜지스터의 제 2소오스/드레인 구역(3S/D2*), 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2*), 제 1 채널-스톱 구역(C1*), 제 2 채널-스톱 구역, 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1*), 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1*), 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2*), 게이트 유전체(Gd*), 제 1 트랜지스터의 게이트 전극(Ga1*), 제2 트랜지스터의 게이트 전극(Ga2*), 제 3 트랜지스터의 게이트 전극(Ga3*), 기록 워드라인, 독출 워드라인, 제 1 절연 구조물(I1*), 제 2 절연 구조물(I2*) 및 수평 소자(Lh*) 및 수직 소자(Lv*)를 가진 도전 구조물(L*)이 형성된다.
그리고 나서, 약 300nm 두께의 제 2 절연층(S2*)이 SiO2의 증착에 의해 형성된다. 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*) 상부에 있는 도전 구조물(L*)의 수평소자(Lh*)의 부분을 커버하지 않는 제 15 포토레지스트 마스크(도시되지 않음)를 이용해서, 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*) 상부에 있는 도전 구조물(L*)의 수평 소자(Lh*)의 부분이 노출될 때까지 SiO2가 에칭된다. 그 다음에, 예컨대 텅스텐이 증착되고 재에칭됨으로써, 제 1 커패시터 플레이트(P1*)의 제 2 접점(K2*)이 형성된다.
그리고 나서, 예컨대 백금이 약 200nm의 두께로 증착된다. 제 1 영역의 내부에서 제 2 트랜지스터의 제 2 소오스/드레인구역(2S/D2*) 및 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2*)의 상부에 있는 제 2 절연층(S2*)을 커버하지 않는제 16 포토레지스트 마스크(도시되지 않음)를 이용해서, 백금이 예컨대 Cl2 + O2 로 에칭됨으로써, 제 1 커패시터 플레이트(P1*)가 형성된다.
그 다음에, 바륨스트론튬티타네이트가 약 20nm의 두께로 증착되고, 그 위에 백금이 약 200nm의 두께로 증착된다. 제 1트렌치에 대해 평행하고, 형성될 제 1 접점(K1*) 사이에 배치되며, 제 1 커패시터 플레이트(P1*)를 포함하는 스트립형 영역을 커버하지 않는 제 17 포토레지스트 마스크(도시되지 않음)를 이용해서, 백금 및 바륨스트론튬티타네이트가 동시 에예컨대 Cl2 + O2로 에칭됨으로써, 제 2 커패시터 플레이트(P2*) 및 커패시터 유전체(Kd*)가 형성된다.
그리고 나서, 제 1 실시예에서와 같이 제 3 절연 구조물(I3*), 비트라인(B*)의 제 1 접점(K1*) 및 비트 라인(B*)이 형성된다.
본 발명의 범주내에 놓이는 실시예의 많은 변형예가 가능하다. 특히, 전술한 층, 구역, 영역 및 트렌치의 치수는 필요에 따라 조정될 수 있다. 동일한 것이 전술한 도펀트 농도에도 적용된다. SiO2로 이루어진 구조물 및 층은 특히 열적 산화에 의해 또는 증착 공정에 의해 형성될 수 있다. 폴리실리콘은 증착 동안 뿐만 아니라 증착 후에도 도핑될 수 있다. 도핑된 폴리실리콘 대신에 예컨대 금속 규화물 및/또는 금속이 사용될 수도 있다. 커패시터 유전체에 대한 재료로는 특히높은 유전 상수를 가진 유전체, 예컨대 희티탄석이 적합하다.
제 1 절연 구조물의 형성을 위해, 증착된 SiO2 가 재에칭되지 않고 화학적-기계적 폴리싱이 적용된 다음 약간 오버 에칭될수도 있다. 동일한 것이 도전 구조물의 형성에도 적용된다.
본 발명에 의해, 메모리 셀로서 각각 3개의 트랜지스터를 가진 게인 셀을 포함하고 매우 높은 패킹 밀도로 제조될 수 있는 DRAM-셀 장치가 제공된다.
도 1은 제 1 트렌치 및 제 2 트렌치가 형성되어 있고, 제 3 영역을 포함하는 제 1 영역 및 제 4 영역을 포함하는 제 2 영역으로 세분된 제 1 기판의 표면의 평면도.
도 2a는 제 1 절연층, 제 1 트렌치, 제 2 트렌치, 제 1 트랜지스터의 제 1 소오스/드레인 구역, 제 2 트랜지스터의 제 2소오스/드레인 구역, 제 3 트랜지스터의 제 2 소오스/드레인 구역, 제 1 채널-스톱 구역 및 제 2 채널-스톱 구역이 형성된 후, 하나의 층이 도핑된 제 1 기판을 제 1 영역의 중심선을 따라 자른 제 1 횡단면도.
도 2b는 도 2a의 기판을 제 2 영역 중 하나의 중심선을 따라 자른, 제 1 횡단면도에 대해 평행한 제 2 횡단면도.
도 3은 제 2 트랜지스터의 제 1 소오스/드레인 구역, 제 3 트랜지스터의 제 1 소오스/드레인 구역, 제 1 트랜지스터의 제2 소오스/드레인 구역, 게이트 유전체, 제 1 트랜지스터의 게이트 전극, 제 2 트랜지스터의 게이트 전극 및 제 3 트랜지스터의 게이트 전극이 형성된 후, 도 2b의 횡단면도.
도 4는 제 2 트랜지스터의 제 1 소오스/드레인 구역, 제 3 트랜지스터의 제 1 소오스/드레인 구역, 제 1 트랜지스터의 제2 소오스/드레인 구역, 게이트 유전체, 제 1 게이트 전극, 제 2 트랜지스터의 게이트 전극, 제 3 트랜지스터의 게이트 전극, 제 1 절연 구조물 및 제 2 절연 구조물이 형성된 후, 도 2a의 횡단면도.
도 5는 제 1 트랜지스터의 게이트 전극을 제 2 트랜지스터의 제 1 소오스/드레인 구역에 접속시키는 도전 구조물이 형성된 후, 도 4의 횡단면도.
도 6은 비트 라인 및 비트라인의 접점이 형성된 후, 도 5의 횡단면도.
도 7은 제 1 구역이 주입되고 제 1 절연층, 도전층 및 제 2 절연층이 증착된 후, 하나의 층이 도핑된 제 2 기판의, 도 2a의 횡단면도와 유사한 횡단면도.
도 8은 제 1 트렌치, 제 2 트렌치, 제 1 트랜지스터의 제 1 소오스/드레인 구역, 제 2 트랜지스터의 제 2 소오스/드레인구역, 제 3 트랜지스터의 제 2 소오스/드레인 구역, 채널-스톱 구역, 제 2 트랜지스터의 제 1 소오스/드레인 구역, 제 3트랜지스터의 제 1 소오스/드레인 구역, 제 1 트랜지스터의 제 2 소오스/드레인 구역, 게이트 유전체, 제 1 트랜지스터의 게이트 전극, 제 2 트랜지스터의 게이트 전극, 제 3 트랜지스터의 게이트 전극 및 제 1 절연 구조물이 형성된 후, 도 7의 횡단면도.
도 9는 제 2 절연 구조물 및 도전층이 형성된 후, 도 8의 횡단면도.
도 10은 제 1 절연층, 도전층 및 SiO2로 채워진 제 1 트렌치 및 제 2 트렌치가 형성된 후, 도 2b의 횡단면도와 유사한 제3 기판의 횡단면도.
도 11은 홈이 형성된 후, 도 11의 횡단면도.
도 12는 3개의 수직 트랜지스터 및 커패시터를 가진 메모리셀을 포함하는 DRAM-셀 장치의 완성 후, 도 6의 횡단면도와 유사한 제 4 기판의 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 기판 B: 비트 라인
C1: 채널-스톱 구역 G1, G2: 트렌치
Ga1, Ga2: 게이트 전극 Gd: 게이트 유전체
K2*: 접점 Kd*: 커패시터 유전체
L: 도전 구조물 Lv: 수직 소자
Lh: 수평 소자 O: 표면
P1*, P2*: 커패시터 플레이트 S: 층
WA: 독출 워드라인 WS: 기록 워드라인

Claims (21)

  1. - 각각 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 포함하는 메모리 셀을 포함하고,
    - 제 1 트랜지스터의 게이트 전극(Ga1)이 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)에 접속되며,
    - 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)이 기록 비트라인(B)에 접속되고,
    - 제 2 트랜지스터의 게이트 전극(Ga2)이 기록 워드라인(WS)에 접속되며,
    - 제 3 트랜지스터의 게이트 전극(Ga3)이 독출 워드라인(WA)에 접속되고,
    - 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2)이 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)에 접속되며,
    - 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)은 독출 비트라인(B)에 접속되는 DRAM-셀 장치에 있어서,
    - 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터가 수직 MOS-트랜지스터인 것을 특징으로 하는 DRAM-셀 장치.
  2. 제 1항에 있어서,
    - 반도체 재료로 이루어진 기판(1)내에 있는 제 1 트렌치(G1)의 제 1 에지가가 게이트 유전체(Gd)를 포함하고,
    - 제 2 트렌치(G2)의 제 1 에지가 게이트 유전체(Gd)를 포함하며,
    - 제 1 트렌치(G1) 및 제 2 트렌치(G2)가 평행하게 뻗고,
    - 기록 워드라인(WS)이 제 1 트렌치(G1)를 따라 뻗으며,
    - 독출 워드라인(WA)이 제 2 트렌치(G2)를 따라 뻗고,
    - 제 2 트랜지스터의 게이트 전극(Ga2)이 제 1 트렌치(G1)의 내부에서 제 1 트렌치(G1)의 제 1 에지(1F1)에 접하며,
    - 제 3 트랜지스터의 게이트 전극(Ga3)이 제 2 트렌치(G2)의 내부에서 제 2 트렌치(Ga2)의 제 1 에지(2F1)에 접하는 것을 특징으로 하는 DRAM-셀 장치.
  3. 제 2항에 있어서,
    - 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)이 제 1 트렌치(G1)의 바닥에 접하고,
    - 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)이 제 2 트렌치(G2)의 바닥에 접하며,
    - 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)이 제 1 트렌치(G1)의 제 1 에지(1F1)에 측면으로 접하고,
    - 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)이 제 2 트렌치(G2)의 제 1 에지(2F1)에 측면으로 접하며,
    - 기록 비트라인(B) 및 독출 비트라인(B)이 기록 워드라인(WS) 및 독출 워드라인(WA)에 대해 횡으로 뻗고,
    - 기록 비트라인(B)이 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1) 상부에 배치되고, 독출 비트라인(B)이 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1) 상부에 배치되는 것을 특징으로 하는 DRAM-셀 장치.
  4. 제 3항에 있어서,
    - 제 1 트랜지스터의 게이트 전극(Ga1)이 제 2 트렌치(G2)의 제 2 에지(2F2)에 접하며 제 2 트렌치(G2)의 내부에 배치되고,
    - 제 2 트렌치(G2)의 제 2 에지(2F2)가 게이트 유전체(Gd)를 포함하며,
    - 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)이 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2)과 일치하고,
    - 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1)이 제 2 트렌치(G2)의 제 2 에지(2F2)에 측면으로 접하며,
    - 제 1 트랜지스터의 게이트 전극(Ga1)이 도전 구조물(L)을 통해 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)에 접속되고,
    - 도전 구조물(L)이 수평 소자(Lh) 및 수직 소자(Lv)를 포함하며,
    - 수평 소자(Lh)가 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1) 위에 배치된 제 1 절연층(S1)의 제 1 부분 위에 배치되고,
    - 수직 소자(Lv)가 제 1 트렌치(G1)의 제 2 에지(1F2)에 접하며 제 1 트렌치(G1)의 내부에 배치되고,
    - 독출 비트라인(B)이 기록 비트라인(B)과 일치하는 것을 특징으로 하는 DRAM-셀 장치.
  5. 제 4항에 있어서,
    - 제 1 트랜지스터의 제 1 소오스/드레인(1S/D1)이 제 1 트렌치(G1)의 제 2 에지(1F2)에 측면으로 접하고,
    - 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1), 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2), 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1), 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2), 제 3 트랜지스터의 제 1소오스/드레인 구역(3S/D1) 및 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)이 제 1 도전형으로 도핑되며,
    - 기판(1)이 기판(1)의 표면(O)에 접하는 층(S)에서 제 1 도전형과 반대인 제 2 도전형으로 도핑되고,
    - 층(S)이 제 1 도펀트 농도를 가지며,
    - 제 1 채널-스톱 구역(C1)이 제 1 트렌치(G1)의 제 2 에지에 접하고 기판(1)내에 배치되며,
    - 제 1 트렌치(G1)의 제 2 에지가 게이트 유전체(Gd)를 포함하고,
    - 제 1 채널-스톱 구역(C1)이 제 2 도전형으로 도핑되며 제 1 도펀트 농도 보다 높은 제 2 도펀트 농도를 갖는 것을 특징으로 하는 DRAM-셀 장치.
  6. 제 1항 내지 5항 중 어느 한 항에 있어서, 제 2 트랜지스터의 인접한 제 2 소오스/드레인 구역(2S/D2) 및제 3 트랜지스터의 인접한 제 2 소오스/드레인 구역(3S/D2)이 절연 물질로 채워진 홈에 의해 서로 절연되는 것을 특징으로 하는 DRAM-셀 장치.
  7. 제 1항 내지 5항 중 어느 한 항에 있어서,
    - 메모리 셀은 각각 하나의 커패시터를 포함하고,
    - 커패시터는 제 1 커패시터 플레이트(P1*), 제 2 커패시터 플레이트(P2*) 및 제 1 커패시터 플레이트(P1*)와 제 2 커패시터 플레이트(P2*) 사이에 배치된 커패시터 유전체(Kd*)를 포함하며,
    - 제 1 커패시터 플레이트(P1*)가 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*)에 접속되는 것을 특징으로 하는DRAM-셀 장치.
  8. 제 6항에 있어서,
    - 메모리 셀은 각각 하나의 커패시터를 포함하고,
    - 커패시터는 제 1 커패시터 플레이트(P1*), 제 2 커패시터 플레이트(P2*) 및 제 1 커패시터 플레이트(P1*)와 제 2 커패시터 플레이트(P2*) 사이에 배치된 커패시터 유전체(Kd*)를 포함하며,
    - 제 1 커패시터 플레이트(P1*)가 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*)에 접속되는 것을 특징으로 하는DRAM-셀 장치.
  9. 제 7항에 있어서,
    - 제 1 커패시터 플레이트(P1*)가 제 2 접점(K2*)을 통해 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*)에 접속되며 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*) 상부에 배치되고,
    - 제 2 커패시터 플레이트(P2*)가 제 1 커패시터 플레이트(P1*)의 상부에 그리고 비트 라인(B*)의 하부에 배치되며,
    - 제 1 트렌치(G1*)를 따라 인접한 커패시터의 제 2 커패시터 플레이트(P2*)가 접속되는 것을 특징으로 하는 DRAM-셀 장치.
  10. - 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 포함하는 메모리 셀이 형성되고,
    - 기록 워드라인(WS) 및 독출 워드라인(WA), 및 기록 워드라인(WS) 및 독출 워드라인(WA)에 대해 횡으로 기록 비트라인(B) 및 독출 비트라인(B)이 형성되며,
    - 게이트 전극, 제 1 소오스/드레인 구역 및 제 2 소오스/드레인 구역이 형성되고,
    - 제 1 트랜지스터의 게이트 전극(Ga1)이 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)에 접속되며,
    - 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)이 기록 워드라인(B)에 접속되고,
    - 제 2 트랜지스터의 게이트 전극(Ga2)이 기록 워드라인(WS)에 접속되며,
    - 제 3 트랜지스터의 게이트 전극(Ga3)이 독출 워드라인(WA)에 접속되고,
    - 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2)이 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)에 접속되며,
    - 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)이 독출 비트라인(B)에 접속되고,
    - 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터가 수직 트랜지스터로 형성되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  11. 제 10항에 있어서,
    - 기판(1)내에 서로 평행한 제 1 트렌치(G1) 및 제 2 트렌치(G2)가 형성되고,
    - 제 1 트렌치(G1)의 제 1 에지(1F1) 및 제 2 트렌치(G2)의 제 1 에지(2F1)가 게이트 유전체(Gd)를 포함하며,
    - 제 2 트랜지스터의 게이트 전극(Ga2)이 제 1 트렌치(G1)의 내부에서 스페이서로서 제 1 트렌치(G1)의 제 1 에지(1F1)에 접하도록 형성되고,
    - 기록 워드라인(WS)이 제 1 트렌치(G1)를 따라 뻗으며,
    - 제 3 트랜지스터의 게이트 전극(Ga3)이 제 2 트렌치(G2)의 내부에서 스페이서로서 제 2 트렌치(G2)의 제 1 에지(2F1)에 접하도록 형성되고,
    - 독출 워드라인(WA)이 제 2 트렌치(G1)를 따라 뻗는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  12. 제 11항에 있어서,
    - 제 2 트랜지스터의 제 1 소오스/드레인(2S/D1)이 제 1 트렌치(G1)의 바닥에 접하도록 형성되고,
    - 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)이 제 2 트렌치(G2)의 바닥에 접하도록 형성되며,
    - 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)이 제 1 트렌치(G1)의 제 1 에지(1F1)에 측면으로 접하도록 형성되고,
    - 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)이 제 2 트렌치(G2)의 제 1 에지(2F1)에 측면으로 접하도록 형성되며,
    - 기록 비트라인(B) 및 독출 비트라인(B)이 기록 워드라인(WS) 및 독출 워드라인(WA)에 대해 횡으로 뻗도록 형성되고,
    - 기록 비트라인(B)이 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)의 상부에 형성되며 독출 비트라인(B)이 제 3트랜지스터의 제 1 소오스/드레인 구역(3S/D1)의 상부에 형성되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  13. 제 12항에 있어서,
    - 제 2 트렌치(G2)의 제 2 에지(2F2)가 게이트 유전체(Gd)를 포함하고,
    - 제 1 트랜지스터의 게이트 전극(Ga1)이 제 2 트렌치(G2)의 내부에서 제 2 트렌치(G2)의 제 2 에지(2F2)에 접하도록 형성되며,
    - 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)이 제 1 트렌치(G1)의 바닥에 접하도록 형성되고,
    - 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1)이 제 2 트렌치(G2)의 제 2 에지(2F2)에 측면으로 접하도록 형성되며,
    - 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1) 위에 도전 구조물(L)의 수평 소자(Lh)가 제 1 트랜지스터의 게이트전극(Ga1)에 접속되도록 형성되고,
    -제 1 트렌치(G1)의 제 2 에지(1F2)에 접하도록 게이트 유전체(Gd)가 형성되며,
    - 도전 구조물(L)의 수직 소자(Lv)가 제 1 트렌치(G1)의 내부에서 제 1 트렌치(G1)의 제 2 에지(1F2)에 접하도록 형성됨으로써, 상기 수직 소자(Lv)가 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1) 및 도전 구조물(L)의 수평 소자(Lh)에접속되고,
    - 독출 비트라인(B)으로 뿐만 아니라 기록 비트라인(B)으로도 사용되는 비트라인(B)이 형성되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  14. 제 13항에 있어서,
    - 반도체 재료를 포함하는 기판(1)이 기판(1)의 표면(O)에 접한 층(S)에서 제 1 도펀트 농도를 가진 제 2 도전형으로 도핑되고,
    - 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1)이 제 1 트렌치(G1)의 제 2 에지(1F2)에 측면으로 접하도록 형성되며,
    - 제 1 메모리 셀의 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2) 및 인접한 제 2 메모리 셀의 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)이 서로 인접하도록 또는 일치하도록 형성되고,
    - 기판(1)에서 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1), 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2), 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1), 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2), 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1) 및 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)이 주입에 의해 형성되고, 보다 상세하게는 제 2 도전형과 반대인 제 1 도전형으로 도핑되고,
    - 제 2 도전형으로 도핑된 제 1 채널-스톱 구역(C1)이 제 1 트렌치(G1)의 외부에서 제 1 트렌치(G1)의 제 2 에지에 접하도록 주입에 의해 형성되며, 제 1 도펀트 농도 보다 높은 제 2 도펀트 농도를 가지고,
    - 비트 라인(B)이 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1), 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2), 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1), 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2), 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1) 및 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)의 상부에 뻗는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  15. 제 14항에 있어서,
    - 기판(1)의 층(S)에 제 1 도전형으로 도핑된 구역(G)이 형성되고,
    - 표면(O)상에 절연 물질이 제공되고 에칭됨으로써, 구조화된 제 1 절연층(S1)이 형성되며,
    - 구역(G)으로부터 제 1 트렌치(G1) 및 제 2 트렌치(G2)의 형성에 의해 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1), 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2) 및 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)이 형성되며,
    - 제 1 트렌치(G1) 및 제 2 트렌치(G2)의 형성 후에 제 1 채널-스톱 구역(C1)이 경사 주입에 의해 형성되고,
    - 제 1 채널-스톱 구역(C1)의 형성 후에 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1), 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2) 및 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)의 주입시 인접한 비트 라인(B) 사이에놓인 제 2 영역(B2)을 주입으로부터 보호하는 스트립형 제 5 포토레지스트 마스크가 사용되며,
    - 제 1 트랜지스터의 게이트 전극(Ga1), 제 2 트랜지스터의 게이트 전극(Ga2) 및 제 3 트랜지스터의 게이트 전극(Ga3)을 형성하기 위해, 게이트 유전체(Gd)의 형성 후에 도전 물질을 증착하고 재에칭함으로써, 제 1 트랜지스터의 게이트 전극(Ga1), 제 2 트랜지스터의 게이트 전극(Ga2) 및 제 3 트랜지스터의 게이트 전극(Ga3)이 스페이서의 형태로 형성되고,
    - 제 6 포토레지스트 마스크를 이용해서 제 2 트렌치(G2)를 따라 인접한 제 1 게이트 전극(Ga1)이 도전 물질의 에칭에 의해 서로 절연되며,
    - 후속해서 제 1 트렌치(G1) 및 제 2 트렌치(G2)가 절연 재료로 충전되고,
    - 도전 구조물(L)의 형성 후 제 10 포토레지스트 마스크를 이용해서 절연 재료가 에칭되는 방식으로, 절연 물질로된 제 3절연 구조물(I3)이 형성됨으로써, 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2) 및 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2)이 부분적으로 노출되며,
    - 후속해서 도전 물질이 제공되고, 제 11 포토레지스트 마스크를 이용해서 비트 라인(B) 및 비트 라인(B)의 접점(K)이 형성되도록 구조화되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  16. 제 15항에 있어서,
    - 제 1 절연 구조물(I1)의 형성 후, 절연 물질이 제공되고 제 1 트렌치(G1)의 제 2 에지 및 제 2 트렌치(G2)의 제 2 에지(2F2)를 커버하지 않는 제 7 포토레지스트 마스크를 이용해서 에칭됨으로써 제 1 게이트 전극(Ga1)이 부분적으로 노출되는방식으로 제 2 절연 구조물(I2)이 형성되고,
    - 제 1 트렌치(G1)의 제 2 에지(1F2)를 커버하지 않는 제 8 포토레지스트 마스크를 이용해서, 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)이 부분적으로 노출된 다음, 도전 구조물(L)의 형성을 위해 도전 물질이 증착되고 구조화되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  17. 제 15항에 있어서,
    - 표면(O')상에 제공된 절연 물질의 에칭 전에 절연 물질 위에 도전층(S1')이 제공되고,
    - 절연 물질로 제 1 트렌치(G1') 및 제 2 트렌치(G2')의 충전 후, 제 1 트렌치(G1')의 제 2 에지 및 제 2 트렌치(G2')의제 2 에지(2F2*)를 커버하는 제 12 포토레지스트 마스크를 이용해서 도전층(S1')이 부분적으로 제거되며,
    - 후속해서 절연 물질이 제공되고, 제 1 트렌치(G1)의 제 2 에지(1F2')를 커버하지 않는 제 13 포토레지스트 마스크를 이용해서 구조화되며,
    - 후속해서 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1')이 에칭에 의해 노출되고,
    - 후속해서 도전 구조물(L')을 형성하기 위해, 도전 재료가 증착되고 구조화되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  18. 제 16항 또는 17항에 있어서, 제 2 트랜지스터의 인접한 제 2 소오스/드레인 구역(2S/D2)의 절연을 위해, 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2) 사이에 놓인 제 4 영역(B4)을 커버하는 제 1 포토레지스트 마스크를 이용해서 구역(G)이 주입에 의해 형성되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  19. 제 16항 또는 17항에 있어서,
    - 구역(G)이 마스크 없이 주입에 의해 형성되고,
    - 제 2 트랜지스터의 인접한 제 2 소오스/드레인 구역의 절연을 위해 홈(V)이 형성되고 절연 물질로 채워지는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  20. 제 10항 내지 17항 중 어느 한 항에 있어서,
    - 메모리 셀에 대해 제 1 커패시터 플레이트(P1*), 커패시터 유전체(Kd*) 및 제 2 커패시터 플레이트(P2*)를 포함하는 커패시터가 각각 형성되고,
    - 제 1 커패시터 플레이트(P1*)가 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*)에 접속되는 것을 특징으로 하는DRAM-셀 장치의 제조 방법.
  21. 제 20항에 있어서,
    - 제 1 커패시터 플레이트(P1*)가 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*) 상부에 형성되고,
    - 제 1 커패시터 플레이트(P1*)를 제 1 트랜지스터의 제 1 소오스/드레인 구역(1S/D1*)에 접속시키는 제 2 접점(K2*)이 형성되며,
    - 커패시터 유전체(Kd*)가 제 1 커패시터 플레이트(P1*)의 상부에, 제 2 커패시터 플레이트(P2*)가 커패시터 유전체(Kd*) 상부에 그리고 비트 라인(B*)이 제 2 커패시터 플레이트(P2*)의 상부에 형성되고,
    - 제 2 커패시터 플레이트(P2*)가 제 1 트렌치(G1*)를 따라 인접한 커패시터에 의해 접속되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
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