KR100458988B1 - 메모리 셀 유닛 및 그의 제조 방법 - Google Patents

메모리 셀 유닛 및 그의 제조 방법 Download PDF

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KR100458988B1 KR10-2001-7012139A KR20017012139A KR100458988B1 KR 100458988 B1 KR100458988 B1 KR 100458988B1 KR 20017012139 A KR20017012139 A KR 20017012139A KR 100458988 B1 KR100458988 B1 KR 100458988B1
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Abstract

기판(S)의 제 1 표면(01)에 메모리 셀의 MOS-트랜지스터 및 이와 접속된 비트라인(B)이 형성된다. 상기 제 1 표면(01)과 대향하는 기판(S)의 2 표면(02)이 제거된다. 2 표면(02)에 메모리 셀의 커패시터가 형성된다. 기판(S)에 커패시터를 MOS-트랜지스터와 접속시키는 콘택(K)이 형성된다. 따라서 본 발명에 따라, 커패시터의 형성에 있어서, 예컨대 재료의 선택 및 프로세스 단계의 선택에 대해 매우 자유로울 수 있다. 프로세스 안전성은 선행 기술과 비교해 볼 때 더 높다.

Description

메모리 셀 유닛 및 그의 제조 방법 {MEMORY CELL UNIT AND METHOD OF PRODUCING SAME}
상기 방법은 예컨대 S.Nakamura,"Giga-bit DRAM cells with low capacitance and low resistance bit-lines on buried MOSFET's and capacitors by using bonded SOI technology - Reversed-Stacked-Capacitor(RSTC) Cell -"(IEDM 95, 889)에 공지되어 있다. 상기 방법에 의해 형성된 메모리 셀 유닛은 DRAM-셀 유닛, 즉 다이나믹 랜덤 액세스 메모리 셀 유닛이다. 메모리 셀 유닛의 메모리 셀은 트랜지스터 및 커패시터를 포함하고, 상기 커패시터에 메모리 셀의 정보가 전하 형태로 저장된다. 상기 커패시터는 워드라인 상의 트랜지스터를 트리거링할 경우, 비트라인 상에 있는 커패시터의 전하가 판독될 수 있도록, 트랜지스터와 접속된다. 기판의 제 1 표면에 평탄한 트랜지스터가 형성되고 그 위에 커패시터가 형성된다. 상기 커패시터 상에 BPSG가 증착되어 폴리싱됨으로써, 평탄한 표면이 형성된다. 상기 표면에서 기판이 지지 기판과 접속된다. 이어서 제 1 표면과 대향하는, 기판의 제 2 표면은 트랜지스터를 둘러싸는 절연 구조물이 노출될 때까지 제거된다. 열적 산화 이후에 절연 물질이 증착된다. 트랜지스터의 소오스/드레인-영역에 대한 콘택 홀이 절연 물질 내에 형성된다. 비트라인이 절연 물질 상에 형성된다. 비트라인의 일부는 콘택 홀 내에 배치되고, 소오스/드레인-영역에 인접한다.
본 발명은 메모리 셀 유닛 및 그의 제조 방법에 관한 것이다.
도 1은 제 1층, 제 2층, 제 3층, 제 4층 및 분리 구조물이 형성된 이후의 기판의 횡단면도를 도시한다.
도 2는 제 4층이 제거되고 제 1 보조 구조물이 형성된 이후의 도 1의 횡단면도를 도시한다.
도 3은 콘택 홀, 절연부, 트랜지스터의 상부 소오스/드레인-영역 및 콘택이 형성된 이후의 도 2의 횡단면도에 대한 기판의 수직 횡단면도를 도시한다.
도 4는 게이트 유전체, 하부 소오스/드레인-영역, 워드라인, 보호 층, 스페이서, 제 1 절연 층(도시되지 않음), 비트라인 및 제 2 절연 층이 형성된 이후의 도 3의 횡단면도를 도시한다.
도 5는 콘택이 노출되고 홈 및 보조 구조물이 형성된 이후의 도 4의 횡단면도를 도시한다.
도 6은 제 3 절연 층이 형성되고 보조 구조물이 제거된 이후의 도 5의 횡단면도를 도시한다.
도 7은 커패시터 전극, 커패시터 유전체 및 커패시터의 커패시터 플레이트가 형성된 이후의 도 6의 횡단면도를 도시한다.
상기 도면들은 척도에 맞지 않다.
본 발명의 목적은 선행 기술과 비교해 볼 때 향상된 프로세스 안전성으로 제조될 수 있는 메모리 셀 유닛을 제공하는 데 있다. 또한 본 발명은 상기 메모리 셀 유닛의 제조 방법을 제공하는 데 있다.
상기 목적은 기판의 제 1 표면에 메모리 셀의 MOS-트랜지스터 및 그와 접속된 비트라인이 배치된 메모리 셀 유닛에 의해 달성된다. 상기 제 1 표면과 대향하는 기판의 제 2 표면에 메모리 셀의 커패시터가 배치된다. 상기 기판 내에 배치된 콘택은 상기 커패시터를 MOS-트랜지스터와 접속시킨다.
또한 상기 목적은 기판의 제 1 표면에 메모리 셀의 MOS-트랜지스터 및 그와 접속된 비트라인이 형성된 메모리 셀 유닛의 제조 방법에 의해 달성된다. 상기 제 1 표면과 대향하는 기판의 제 2 표면이 제거된다. 상기 제 2 표면에 메모리 셀의 커패시터가 형성된다. 상기 기판 내에는 상기 커패시터를 MOS-트랜지스터와 접속시키는 콘택이 형성된다.
커패시터를 형성하기 위한 방법이 MOS-트랜지스터에 미치는 영향은 매우 작은데, 그 이유는 상기 MOS-트랜지스터가 커패시터와는 기판의 다른 쪽에 배치되기 때문이다. 따라서 본 발명은 커패시터의 형성에 있어서, 예컨대 재료의 선택 및 프로세스 단계의 선택에 대해 매우 자유로울 수 있다. 프로세스 안전성은 선행 기술과 비교해 볼 때 더 높다.
메모리 셀 유닛의 패킹 밀도를 상승시키기 위해, 우선 제 1 표면의 콘택을 MOS-트랜지스터 및 비트라인보다 더 깊이 기판에 도달하도록 형성하고, 이어서 콘택이 노출될 때까지 기판의 제 2 표면을 제거하고, 마지막으로 제 2 표면에서 콘택 상에 커패시터를 형성하는 것이 바람직하다.
상기 콘택의 노출에 의해 그의 위치가 나타남으로써, 커패시터는 MOS-트랜지스터와 관련하여 정밀하게 정렬될 수 있다. 따라서 상기 메모리 셀 유닛은 높은 패킹 밀도로 형성될 수 있다.
상기 커패시터의 용량을 증가시키기 위해, 커패시터 유전체가 배치된 커패시터 전극의 표면은 가급적 크다. DRAM-셀 유닛의 패킹 밀도가 가급적 크기 위해서는, 커패시터의 필요 공간이 가급적 작아야 한다. 상기 2 개의 장점은 커패시터 전극의 표면이 융기부 및/또는 함몰부를 가지는 경우에 달성될 수 있다.
상기 커패시터의 용량을 증가시키기 위해, 상기 커패시터 유전체는 바람직하게 20 이상의 유전 상수를 가진다. 예컨대 상기 커패시터 유전체는 강유전체, 예컨대 바륨스트론튬티탄산염 또는 Ta2O5로 이루어진다.
상기 콘택은 MOS-트랜지스터의 제 1 소오스/드레인-영역을 상기 커패시터의 커패시터 전극과 접속시킨다. MOS-트랜지스터의 제 2 소오스/드레인-영역은 비트라인과 접속된다. MOS-트랜지스터의 게이트 전극은 비트라인에 대해 횡으로 진행하는 워드라인과 접속된다. 상기 비트라인은 예컨대 기판의 제 1 표면상에서 진행할 수 있다.
상기 MOS-트랜지스터는 평탄한 트랜지스터로서 형성될 수 있다.
메모리 셀 유닛의 패킹 밀도를 상승시키기 위해, 상기 MOS-트랜지스터는 바람직하게 수직 트랜지스터로서 형성된다. 제 1 소오스/드레인-영역은 예컨대 제 2 소오스/드레인-영역의 하부에 배치된다. 제 1 소오스/드레인-영역은 상기 콘택에 측면으로 인접할 수 있다.
본 발명의 범위에서는 제 1 소오스/드레인-영역이 제 2 소오스/드레인-영역 상에서 형성되는 것을 포함한다.
바람직하게 제 1 표면에 콘택 홀이 형성된다. 상기 콘택을 형성하기 이해, 도전 물질이 증착되고, 상기 콘택 홀이 완전히 채워지지 않도록 에칭 백(etching back)된다. 상기 콘택의 상부 표면의 깊이는 상기 콘택이 기판의 한 부분일 수 있으면서 제 2 소오스/드레인-영역 하부에 배치된 제 1 소오스/드레인-영역에 인접하도록 설계된다. 상기 콘택이 형성되기 이전에 상기 콘택 홀에 절연부가 제공됨으로써, 상기 콘택은 나머지 기판으로부터 절연된다. 상기 콘택 홀 내에서 상기 콘택 상에 상기 콘택 및 기판으로부터 절연된 MOS-트랜지스터의 게이트전극이 형성된다. 제 2 소오스/드레인-영역도 마찬가지로 기판의 일부로서 형성되고, 측면으로 콘택 홀과 인접한다.
대안적으로 게이트 전극은 콘택 홀과는 다르게 기판의 오목부에 형성된다.
바람직하게 상기 콘택은 상기 기판의 제 2 표면으로부터 돌출한다. 이러한 경우, 콘택이 노출될 때까지 절연 물질이 증착되고 제거됨으로써, 기판과 콘택 사이의 단락은 커패시터 전극의 형성시 매우 용이하게 방지될 수 있다. 따라서 상기 기판이 절연 물질로 커버링되고, 상기 커패시터 전극은 상기 기판에 인접하지 않고 절연 물질 및 콘택 상에서 형성될 수 있다.
이어서 상기 콘택이 상기 기판의 제 2 표면으로부터 돌출하는 것이 어떻게 이루어질 수 있는지에 대한 가능성이 기술된다 : 콘택이 노출될 때까지 기판이 제거된 이후에, 상기 콘택은 기판에 대해 선택적으로 에칭됨으로써, 홈이 형성된다. 상기 홈이 보조 구조물로 채워짐으로써, 상기 보조 구조물은 상기 콘택을 커버링한다. 이를 위해, 물질이 증착되고, 기판이 노출될 때까지 제거된다. 이어서 기판은 보조 구조물에 대해 선택적으로 에칭됨으로써, 보조 구조물 및 콘택의 일 부분이 돌출한다. 이제 절연 물질은 증착되어, 보조 구조물이 제거되고 나서 콘택이 노출될 때까지 보조 구조물과 함께 제거될 수 있다. 상기 절연 물질 및 콘택의 표면은 평탄한 표면을 형성한다. 동시에 상기 콘택은 기판의 제 2 표면상에서 돌출한다.
상기 기판은 실리콘으로 이루어질 수 있다. 상기 콘택은 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 콘택의 선택적 에칭을 위한 에천트로서 예컨대 HF, HNO3및 CH3COOH로 이루어진 용액이 적합하다.
하기에서 본 발명의 실시예가 도면을 참조로 하여 더 자세히 설명된다.
실시예에서 출발 물질로서 실리콘으로 이루어진 p-도핑된 기판(S)이 제공되고, 상기 기판은 기판(S)의 제 1 표면(01)에 인접한 층에서 대략 1018cm-3의 도펀트 농도로 p-도핑된다. 제 1 표면(01)상에서 열적 산화에 의해, SiO2로 이루어진 대략 20nm 두께의 제 1 층이 형성된다. 또한 실리콘 질화물로 이루어진 대략 100nm 두께의 제 2 층이 증착되고, 그 위에 CVD-공정에 의해 SiO2로 이루어진 대략 800nm 두께의 제 3 층(3)이 증착되고, 그 위에 실리콘 질화물로 이루어진 대략 100nm 두께의 제 4 층(4)이 증착된다(도 1 참조).
제 1 스트립형 포토 레지스트 마스크(도시되지 않음)에 의해, 제 4 층(4), 제 3 층(3), 제 2 층(2), 제 1 층(1) 및 기판(S)이 이방성 에칭됨으로써, 대략 100nm의 폭 및 서로 대략 100nm 의 간격을 가진 대략 300nm 깊이의 제 1 트렌치가 기판(S) 내에 형성된다. 에천트로서 에칭될 물질에 상응하게 조합되는 예컨대 CF4, CHF3, C2F6및 HBr이 적합하다.
SiO2가 대략 200nm 두께로 등형으로 증착되고, 제 4 층(4)의 상부 표면이 노출될 때까지, 화학적-기계적 폴리싱에 의해 평탄화됨으로써, 제 1 트렌치 내에 분리 구조물(T)이 형성된다. 이어서 SiO2는 분리 구조물(T)의 상부 표면이 제 3 층(3)의 상부 표면 하부에 놓일 때까지, 실리콘 질화물에 대해 선택적으로 백 에칭된다(도 1 참조).
이어서 실리콘 질화물이 증착되고 제 3 층(3)의 상부 표면이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다. 이러한 방식으로 분리 구조물(T)상에 실리콘 질화물로 이루어진 제 1 보조 구조물(Q)이 형성된다(도 2 참조).
스트립이 제 1 포토 레지스터 마스크의 스트립에 대해 횡으로 진행하고, 대략 100nm 의 폭으로 서로 대략 100nm 의 간격을 가진, 제 2 스트립형 포토 레지스트 마스크(도시되지 않음)에 의해, SiO2는 제 2 층(2)이 부분적으로 노출될 때까지 실리콘 질화물에 대해 선택적으로 예컨대 C4F6,CO로 에칭된다. 이어서 실리콘 질화물이 에칭됨으로써, 제 1 보조 구조물(Q) 및 제 2 층(2)의 노출된 부분이 제거된다. 실리콘이 SiO2에 대해 선택적으로 에칭됨으로써, 에칭 프로세스의 제한된 선택성에 의해, 우선 제 1 층(1)이 부분적으로 분리되고, 이어서 콘택 홀(L)이 형성된다. 이 경우 분리 구조물(T) 및 제 3 층(3)이 두꺼운 마스크로서 작용한다. 콘택 홀(L)은 대략 5000nm 의 깊이를 가진다(도 3 참조).
열적 산화에 의해 콘택 홀(L)에 대략 15nm 두께의 절연부(I)가 제공된다(도 3 참조).
이어서 인 시튜(insitu) 도핑된 폴리실리콘이 대략 50nm의 두께로 증착되고, 제 2 층이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다. 이 경우 제 3 층(3)이 제거되고 분리 구조물(T)이 약간 제거된다. 이어서 폴리실리콘은 대략 470nm의 깊이로 백 에칭된다.
제 3 포토 레지스트 마스크(도시되지 않음)에 의해, 콘택 홀(L)의 제 1 에지에 있는 절연부(I)의 부분이 제거된다(도 3 참조).
이어서 인 시튜 도핑된 폴리실리콘이 대략 50nm의 두께로 증착되고, 제 2 층이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다.
제 1 층(1)의 하부에서, n-도핑된 이온 주입에 의해 기판(S)에 수직 트랜지스터의 대략 30nm 두께의 상부 소오스/드레인-영역(S/D2)이 형성된다(도 3 참조).분리 구조물(T) 및 콘택 홀(L)에 의해 상부 소오스/드레인-영역(S/D2)은 대략 100nm의 측 길이를 가진 정방형의 수평 횡단면을 포함한다. 서로 인접한 상부 소오스/드레인-영역(S/D2)은 분리 구조물(T) 또는 콘택 홀(L)에 의해 서로 분리된다.
이어서 폴리실리콘이 제 1 표면(01)의 하부에서 깊이가 대략 300nm가 될 때까지 백 에칭됨으로써, 콘택 홀(L)내에 콘택(K)이 형성되고, 상기 콘택(K)은 기판(S)의 콘택 홀(L)의 제 1 에지에 인접한다(도 3 참조).
이어서 제 2 층(2)이 예컨대 고온 인산에 의해 제거된다.
열적 산화에 의해 게이트 유전체(Gd)가 콘택 홀(L)의 제 1 에지에 형성된다. 또한 게이트 유전체(Gd)는 콘택(K)을 커버링한다(도 4 참조). 열적 산화는 어닐링 단계로서 작용하고, 이를 통해 도펀트가 콘택(K)으로부터 기판(S)으로 확산되고, 거기서 트랜지스터의 하부 소오스/드레인-영역(S/D1)이 형성된다(도 4 참조).
이어서 인 시튜 도핑된 폴리실리콘이 대략 60nm의 두께로 증착됨으로써, 콘택 홀(L)이 채워진다. 그 위에 텅스텐 규화물이 대략 50nm의 두께로 증착된다. 그 위에 실리콘 질화물로 이루어진 대략 100nm 두께의 보호 층(5)이 증착된다.
스트립이 분리 구조물(T)에 대해 횡으로 진행하는 제 4 스트립형 포토 레지스트 마스크(도시되지 않음)에 의해, 보호 층(5), 텅스텐 규화물 및 폴리실리콘은 게이트 유전체(Gd)가 노출될 때까지 에칭된다. 이로 인해 보호 층(S)으로 커버링된 워드라인(W)이 텅스텐 규화물 및 폴리실리콘으로 형성된다(도 4 참조). 워드라인(W)은 대략 100nm의 폭으로, 서로 대략 100nm의 간격을 가진다. 워드라인(W)이콘택 홀(L)에 대해 변위되어 배치됨으로써, 워드라인(W)의 제 1 부분은 스트립형 수평 횡단면을 가지고, 제 1 층(1)으로 커버링된 상부 소오스/드레인-영역(S/D2)의 부분 위에서 진행한다. 워드라인(W)의 제 2 부분은 제 1 에지에 있는 콘택 홀(L)내에 배치된다.
콘택 홀(L)내에 절연 구조물(I1)을 형성하기 위해, SiO2가 대략 50nm의 두께로 증착되고, 그의 두께에 의해 불량하게 에칭될 수 있는 제 1 층(1)이 노출될 때까지 백 에칭된다.
실리콘 질화물이 대략 15nm의 두께로 증착되고 이방성 백 에칭됨으로써, 워드라인(W)의 캡슐링을 위해 스페이서(Sp)가 형성된다(도 4 참조).
대략 300nm 두께의 제 1 절연 층(도시되지 않음)을 형성하기 위해, SiO2가 증착되고, 평탄한 표면이 형성될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다.
스트립이 분리 구조물(T)상에 배치된 제 5 스트립형 포토 레지스트 마스크(도시되지 않음)에 의해, SiO2는 상부 소오스/드레인-영역(S/D2)이 노출되고, 워드라인(W) 사이의 영역에 매우 깊이 배치된 제 2 트렌치가 제 1 절연 층 내에 형성될 때까지 에칭된다. 이 경우 게이트 유전체(Gd)의 부분이 제거된다. 이 경우 보호 층(5) 및 스페이서(Sp)는 워드라인(W)을 보호한다.
비트라인(B)을 형성하기 위해, 우선 인 시튜 도핑된 폴리실리콘은 대략 50nm의 두께로 증착되고, 대략 30nm의 폴리실리콘이 보호 층(5)상에 배치될 때까지 백 에칭된다. 이어서 티탄 및 티탄산염은 대략 20 nm의 두께로, 텅스텐은 대략 60nm 두께로 증착되고, 제 1 절연 층이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화됨으로써, 자동 정렬되어 제 2 트렌치 내에 텅스텐, 티탄, 티탄질화물 및 폴리실리콘으로 이루어진 비트라인(B)이 형성된다(도 4 참조). 비트라인(B)의 제 1 부분은 워드라인(W)에 대해 횡으로 진행하는 스트립을 형성하고, 비트라인(B)의 제 2 부분은 서로 인접한 워드라인(W) 사이에 배치되고, 상부 소오스/드레인-영역(S/D2)에 인접한다.
제 2 절연 층(I2)을 형성하기 위해, SiO2가 증착되고, 제 2 절연 층(I2)이 평탄한 표면을 포함할 때까지 화학적-기계적으로 폴리싱된다(도 4 참조).
이어서 기판(S)은 비트라인(B)이 기판(S)과 지지 기판 사이에 배치되도록 지지 기판(도시되지 않음)과 접속된다.
제 1 표면(01)과 대향하는, 기판의 제 2 표면(02)은 콘택(K)이 노출될 때까지 화학적-기계적 폴리싱에 의해 제거된다.
이어서 폴리실리콘이 실리콘에 대해 선택적으로 대략 30nm의 깊이로 에칭됨으로써, 홈(V)이 형성된다. 홈(V)은 실리콘 질화물이 대략 50nm의 두께로 증착되고, 기판(S)이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화됨으로써, 추가 보조 구조물(H)로 채워진다(도 5 참조).
이어서 기판(S)이 실리콘 질화물에 대해 선택적으로 대략 60nm의 깊이로 백 에칭됨으로써, 보조 구조물(H) 및 콘택(K)의 부분이 돌출한다.
제 3 절연 층(I3)을 형성하기 위해, SiO2가 대략 50nm의 두께로 증착되고, 보조 구조물(H)이 제거되고, 콘택(K)이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다(도 6 참조).
이어서 텅스텐 질화물이 대략 1000nm의 두께로 증착되고, 콘택(K)에 인접한 텅스텐 질화물로 이루어진 커패시터의 실린더형 커패시터 전극(P1)이 형성되도록 제 6 포토 레지스트 마스크에 의해 패턴화된다(도 7 참조).
커패시터 전극(P1)을 커버링하는 커패시터 유전체(Kd)를 형성하기 위해, Ta2O5가 대략 10nm의 두께로 제공된다(도 7 참조).
이어서 TiN이 대략 100nm의 두께로 증착됨으로써, 커패시터 유전체(Kd) 상에 커패시터의 공통 추가 커패시터 전극으로 사용되는 커패시터 플레이트(P2)가 형성된다(도 7 참조).
실시예에서 DRAM-셀 유닛이 형성된다. 하나의 메모리 셀은 하나의 수직 트랜지스터 및 트랜지스터에 대해 직렬 접속된 하나의 커패시터를 포함한다. 콘택 홀(L)의 제 1 에지에 배치된 워드라인(W)의 부분은 트랜지스터의 게이트 전극으로서 작용한다. 트랜지스터의 채널 영역은 상부 소오스/드레인-영역(S/D2)과 하부 소오스/드레인-영역(S/D1) 사이에 배치된 기판(S)의 부분이다.
마찬가지로 본 발명의 범위에 속하는 실시예의 다수의 변형예가 고려될 수 있다. 따라서 층, 홈, 트렌치 및 구조물의 치수는 각 요구에 매칭될 수 있다. 재료의 선택 시에도 동일하게 적용된다.
제 2 절연 층(I2)내에 금속 증착 층이 형성될 수 있다.

Claims (6)

  1. 메모리 셀 유닛으로서,
    제1 표면(01), 및 상기 제1 표면에 대향하여 배치된 제2 표면(02)을 가진 기판(S);
    비트 라인(B);
    상기 비트 라인에 연결되고 상기 제1 표면에 배치된 금속 산화물 반도체(MOS) 트랜지스터;
    상기 기판의 제2 표면에 배치되고 전극을 구비한 캐패시터;
    상기 기판에 배치되고 상기 캐패시터를 상기 MOS 트랜지스터에 연결시키는 콘택(K); 및
    상기 제2 표면에 배치된 절연층을 포함하며, 상기 캐패시터의 전극은 상기 콘택 상에 배치되고, 상기 콘택과 상기 절연층은 평탄한 표면을 형성하는, 메모리 셀 유닛.
  2. 메모리 셀 유닛을 제조하기 위한 방법으로서,
    상기 기판(S)의 제 1 표면(01)에 메모리 셀의 MOS-트랜지스터 및 이와 접속된 비트라인(B)이 형성되는 단계;
    MOS-트랜지스터 및 비트라인(B) 보다 더 깊이 기판(S)내에 도달하도록 제 1 표면(01)내에 콘택(K)이 형성되는 단계;
    상기 제 1 표면(01)과 대향하는 상기 기판(S)의 제 2 표면(02)은 상기 콘택(K)이 노출될 때까지 제거되는 단계;
    상기 제 2 표면(02) 상에서 상기 캐패시터가 상기 콘택(K) 상에 형성되어, 상기 MOS-트랜지스터와 접속되는 단계를 포함하는 메모리 셀 유닛의 제조 방법.
  3. 삭제
  4. 제 2항에 있어서,
    - 상기 제 2 표면 내에 있는 상기 콘택(K)이 노출된 이후에, 상기 콘택(K)이 상기 기판(S)에 대해 선택적으로 에칭됨으로써, 홈(V)이 형성되는 단계,
    - 상기 홈(V)이 보조 구조물(H)로 채워짐으로써, 상기 보조 구조물(H)은 상기 콘택(K)을 커버링하는 단계,
    - 상기 기판(S)이 상기 보조 구조물(H)에 대해 선택적으로 에칭됨으로써, 상기 보조 구조물(H) 및 상기 콘택(K)의 일 부분이 돌출되는 단계,
    - 절연 물질이 증착되고, 상기 보조 구조물(H)이 제거될 때까지 상기 보조 구조물(H)과 함께 제거되는 단계를 포함하는 방법.
  5. 제 2항 또는 제 4항에 있어서,
    Ta2O5또는 강유전체로 이루어진 상기 커패시터의 커패시터 유전체(Kd)가 형성되도록 하는 방법.
  6. 제 2항 또는 제 4항에 있어서,
    - 제 1 표면(01) 내에 콘택 홀(L)이 형성되는 단계,
    - 상기 콘택(K)을 형성하기 위해 도전 물질이 증착되고, 상기 콘택 홀(L)이 완전히 채워지지 않도록 백 에칭되는 단계,
    - 상기 콘택(K) 상에 있는 상기 콘택 홀(L) 내에, 상기 콘택(K) 및 상기 기판(S)으로부터 절연된 MOS-트랜지스터의 게이트 전극이 형성되는 단계,
    - 상기 MOS-트랜지스터가 수직 MOS-트랜지스터로서 형성되는 단계,
    - 상기 MOS-트랜지스터의 제 1 소오스/드레인-영역(S/D1)이 기판(S)내에 매립되고, 상기 콘택(K)에 인접하도록 형성되는 단계를 포함하는 방법.
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