KR19990045262A - Dram-셀 장치 및 그 제조 방법 - Google Patents

Dram-셀 장치 및 그 제조 방법 Download PDF

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KR19990045262A
KR19990045262A KR1019980048558A KR19980048558A KR19990045262A KR 19990045262 A KR19990045262 A KR 19990045262A KR 1019980048558 A KR1019980048558 A KR 1019980048558A KR 19980048558 A KR19980048558 A KR 19980048558A KR 19990045262 A KR19990045262 A KR 19990045262A
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틸 슐뢰서
볼프강 크라우트슈나이더
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디어터 크리스트, 베르너 뵈켈
지멘스 악티엔게젤샤프트
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract

메모리 셀은 적어도 3개의 수직 트랜지스터를 포함한다. 제 1 트랜지스터 및 제 2 트랜지스터 또는 제 3 트랜지스터는 기판(1)의 표면(O)에 대해 수직인 y-축(y)에 대해 층층이 배치된다. 제 2 트랜지스터 및 제 3 트랜지스터는 반도체 구조물(St)의 마주 놓인 에지에 배치되는 한편, 제 1 트랜지스터는 2개의 에지에 배치된다. 트랜지스터의 소오스/드레인 영역이 중첩될 수 있다.

Description

ＤＲＡＭ-셀 장치 및 그 제조 방법
본 발명은 메모리 셀이 3개의 트랜지스터를 포함하는, DRAM-셀 장치, 즉 다이내믹 랜덤 액세스 메모리 셀 장치에 관한 것이다.
최근 DRAM-셀 장치에는 소위 단일 트랜지스터-메모리 셀이 거의 독점적으로 사용된다. 단일 트랜지스터-메모리 셀은 하나의 판독 트랜지스터 및 하나의 메모리 커패시터를 포함한다. 논리 값, 즉 0 또는 1을 나타내는 전하의 형태로 정보가 메모리 커패시터에 저장된다. 워드 라인을 통한 판독 트랜지스터의 트리거에 의해, 정보가 비트 라인을 통해 판독될 수 있다. 메모리 커패시터에 저장된 전하가 비트 라인을 구동시킨다.
메모리 세대 마다 메모리 밀도가 증가하기 때문에, 단일 트랜지스터-메모리 셀에 필요한 면적이 세대 마다 감소되어야 한다. 이것은 기본적인 기술적 및 물리적 문제를 일으킨다. 예컨대, 메모리 커패시터는 단일 트랜지스터-메모리 셀의 작은 면적에도 불구하고 비트 라인을 구동시킬 수 있는 최소량의 전하를 저장할 수 있어야 한다.
메모리 셀로서 소위 게인 셀이 사용되는 DRAM-셀 장치에서는 상기 문제가 피해진다. 여기서도 정보는 전하의 형태로 저장된다. 그러나, 전하가 직접 비트 라인을 구동시키지 않고, 트랜지스터의 게이트 전극에 저장되어 그것의 제어를 위해서만 사용되므로, 매우 작은 량의 전하만으로도 충분하다.
M. Heshami, 1996 IEEE J. of Solid-state Circuits, 31권, 제 3호에는 3개의 트랜지스터를 포함하는 게인 셀이 공지되어 있다. 전하는 제 1 트랜지스터의 제 1 게이트 전극에 저장된다. 전하의 저장은 제 2 트랜지스터에 의해 이루어진다. 제 1 게이트 전극은 제 2 트랜지스터의 제 1 소오스/드레인 영역에 접속되고, 제 2 트랜지스터의 제 2 소오스/드레인 영역은 기록 비트 라인에 접속된다. 저장을 위해, 제 2 트랜지스터의 제 2 게이트 전극이 기록 워드 라인을 통해 트리거된다. 제 1 게이트 전극에 저장된 전하량 및 정보량은 기록 비트 라인의 전압에 의해 결정된다. 정보의 판독은 제 3 트랜지스터에 의해 이루어진다. 제 1 트랜지스터의 제 2 소오스/드레인 영역은 제 3 트랜지스터의 제 1 소오스/드레인 영역에 접속되고, 제 3 트랜지스터의 제 2 소오스/드레인 영역은 판독 비트 라인에 접속된다. 판독을 위해 제 3 트랜지스터의 제 3 게이트 전극이 판독 워드 라인을 통해 트리거된다. 전하량 및 정보량은 판독 비트 라인을 통해 판독된다.
본 발명의 목적은 메모리 셀로서 적어도 3개의 트랜지스터를 가진 게인 셀을 포함하고 선행 기술에 비해 증가된 패킹 밀도를 갖도록 제조될 수 있는 DRAM-셀 장치를 제공하는 것이다. 본 발명의 또다른 목적은 상기 DRAM-셀 장치의 제조 방법을 제공하는 것이다.
도 1은 제 1 마스크, 반도체 구조물, 제 2 트랜지스터의 제 2 소오스/드레인 영역 및 제 3 트랜지스터의 제 2 소오스/드레인 영역이 형성된 후, 제 1 기판의 평면도.
도 2는 도 1의 단계 후 그리고 제 1 트랜지스터의 제 1 소오스/드레인 영역, 게이트 유전체의 일부, 채널-스톱 영역, 제 1 트랜지스터의 제 1 게이트 전극 및 보조층이 형성된 후, 도 1에 따른 제 1 기판의 수직 횡단면도.
도 3은 제 1 게이트 전극의 제 1 부분 및 제 1 게이트 전극의 제 2 부분이 형성된 후, 도 2의 횡단면도.
도 4는 도 3의 단계 후 그리고 제 1 절연 구조물, 도핑된 층, 게이트 유전체의 부가 부분, 제 2 절연 구조룸, 제 2 게이트 전극, 기록 워드 라인, 제 3 게이트 전극 및 판독 워드 라인이 형성된 후, 도 1의 평면도.
도 5는 도 4의 단계 후 및 제 3 절연 구조물 및 비트 라인이 형성된 후, 도 3의 횡단면도.
도 6은 제 1 마스크, 임시 반도체 구조물, 게이트 유전체의 일부 및 제 1 게이트 전극의 일부가 형성된 후, 제 2 기판의 단면도.
도 7은 제 1 절연 구조물이 형성되고 제 1 게이트 전극의 부가 부분이 완성된 후, 도 6의 평면도.
도 8은 인접한 제 1 게이트 전극이 서로 분리된 후, 도 7의 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1,1': 기판 B: 비트 라인
C: 채널-스톱 영역 D1,D2: 도핑된 영역
F1,F2: 에지 Ga1,Ga2,Ga3,Ga4: 게이트 전극
Gd: 게이트 유전체 H1,H2,H3: 높이
I1,I2,I3,I1': 절연 구조물 M1,M1': 제 1 마스크
O: 표면 Sh: 보조층
Sd: 도핑된 층 1S/D1,2S/D2,3S/D2: 소오스/드레인 영역
St,St': 반도체 구조물 U: 스톱
WA,WS: 워드 라인 x,y,x': 축
상기 목적은 청구범위 제 1항에 따른 DRAM-셀 장치 및 청구범위 제 9항에 따른 그 제조 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 나머지 청구범위에 제시된다.
본 발명에 따른 DRAM-셀 장치에서는 적어도 하나의 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 포함하는 메모리 셀이 기판에 제공된다. 3개의 트랜지스터는 기판의 표면에 대해 수직인 y-축에 대해 수직으로 형성된다. 제 1 트랜지스터 및 제 2 트랜지스터 또는 제 3 트랜지스터는 y-축에 대해 층층이 배치된다. 이러한 배치에 의해 메모리 셀 당 필요 면적이 감소된다.
3개의 트랜지스터 사이의 접속 경로를 단축시키기 위해, 트랜지스터 중 2개가 서로 측면으로 배치되는 것이 바람직하다.
본 발명의 범주에서, 3개의 트랜지스터가 반도체 구조물의 에지에 배치된다. 트랜지스터의 소오스/드레인 영역은 제 1 도전 타입으로 도핑된 영역으로서 반도체 구조물의 내부에 또는 반도체 구조물의 측면에 인접하게 구현된다. 제 2 트랜지스터는 반도체 구조물의 제 1 에지에 그리고 제 3 트랜지스터는 반도체 구조물의 제 2 에지에 배치될 수 있다. 트랜지스터가 배치된 에지에는 게이트 유전체가 제공된다. 본 발명의 범주에서, 제 1 트랜지스터는 제 2 트랜지스터 및 제 3 트랜지스터의 하부에 배치된다.
반도체 구조물은 예컨대, 둥근 횡단면을 갖는다. 이 경우에는, 에지가 서로의 내부로 이어진다. 반도체 구조물의 횡단면은 직사각형이거나 다각형일 수 있다. 워드 라인을 따라 인접한 반도체 구조물은 서로 분리되거나 또는 결합될 수 있고 스트립형 구조물을 형성할 수 있다.
반도체 구조물은 예컨대 기판의 마스킹된 에칭에 의해 형성될 수 있다. 대안으로서, 반도체 구조물이 에피택셜 성장될 수 있다. 반도체 구조물은 층내에 형성된 홈내에 재료를 증착함으로써 형성될 수도 있다.
반도체 구조물은 층에 따라 채널 영역 및 소오스/드레인 영역을 가진 층 연속체를 포함한다. 층 연속체는 예컨대 원위치에서 도핑되는 에피택시에 의해 형성될 수 있다. 대안으로서, 상부층이 주입에 의해 형성될 수 있다. 층층이 배치된 소오스/드레인 영역 사이의 커패시턴스 및 펀치-스루를 피하기 위해, 적어도 하나의 소오스/드레인 영역이 반도체 구조물의 측면에 인접하게 형성되는 것이 바람직하다. 상기 측면 소오스/드레인 영역은 예컨대 주입에 의해 형성될 수 있다. 대안으로서, 도펀트 소오스로서 사용되는, 예컨대 규산 인 유리 또는 규산 비소 유리로 이루어진 층이 증착되고, 상기 층으로부터 도펀트가 반도체 구조물을 둘러싸는 영역내로 확산된다.
정보가 제 1 트랜지스터의 제 1 게이트 전극에 저장되기 때문에, 제 1 게이트 전극에서의 커패시턴스가 매우 큰 것이 바람직하다. 이것을 위해, 제 1 게이트 전극이 반도체 구조물의 다수의 에지에 인접할 수 있다. 바람직하게는 제 1 게이트 전극이 반도체 구조물을 둘러싼다.
접속 경로를 단축하기 위해, 제 1 게이트 전극이 적어도 반도체 구조물의 제 1 에지 및 제 2 에지에 인접하는 것이 바람직하다.
프로세스의 간소화를 위해, 제 1 에지가 제 2 에지에 마주 놓이는 것이 바람직하다. 이 경우, 기록 워드 라인이 제 1 에지를 따라 뻗고, 판독 워드 라인이 제 2 에지를 따라 뻗을 수 있다.
제 1 게이트 전극과 제 2 트랜지스터의 제 1 소오스/드레인 영역 사이의 접속을 가능하게 하기 위해, 게이트 유전체가 제 1 게이트 전극의 영역에서 제 1 에지에 스톱을 포함한다. 이로 인해, 스톱에서 제 1 게이트 전극이 반도체 구조물에 직접 또는 반도체 구조물내에 배치된 접속 소자에 인접한다. 접속 소자가 존재하면, 접속 소자가 제 2 트랜지스터의 제 1 소오스/드레인 영역에 인접한다.
스톱을 가진 게이트 유전체를 형성하기 위해, 예컨대 제 1 트랜지스터가 제 2 트랜지스터 및 제 3 트랜지스터의 하부에 배치되는 경우, 반도체 구조물의 형성 후에 예컨대 열적 산화에 의해 반도체 구조물의 에지에 게이트 유전체의 제 1 부분이 형성될 수 있다. 측면 소오스/드레인 영역이 형성되면, 거기에서 게이트 유전체(Gd)가 반도체 구조물의 에지에서 보다 두꺼워지는데, 그 이유는 인접한 영역의 도펀트 농도가 높으면 높을수록, 열적 산화에 의해 형성된 게이트 유전체의 두께가 두꺼워지기 때문이다. 재료의 증착 및 제 1 높이까지의 백에칭에 의해, 제 1 게이트 전극이 형성된다. 그리고 나서, 제 1 높이의 상부에서 에지의 게이트 유전체 부분이 제거될 때까지 절연 재료가 에칭된다. 이 때, 제 1 게이트 전극이 마스크로 사용된다. 측면 소오스/드레인 영역상에 있는 게이트 유전체의 부분이 매우 두껍기 때문에, 그것이 거기서 완전히 제거되지 않는다. 재료의 증착 및 제 1 높이 보다 높은 제 2 높이에 까지의 백에칭에 의해, 제 1 게이트 전극이 커진다. 측면 소오스/드레인 영역상에 게이트 유전체의 일부가 배치되기 때문에, 제 1 게이트 전극에 대한 단락이 생기지 않는다. 따라서, 제 1 게이트 전극이 제 1 높이와 제 2 높이 사이의 영역에서 반도체 구조물에 직접 인접한다. 그리고 나서, 적어도 제 2 에지를 커버하지 않는 마스크를 이용해서, 제 2 측면에서 제 1 게이트 전극이 제 1 높이 보다 낮은 제 3 높이에 이를 때까지 재료가 에칭된다. 따라서, 제 1 게이트 전극이 제 2 에지의 영역에서 반도체 구조물에 직접 인접하지 않는다. 예컨대, 열적 산화에 의해 또는 제 1 에지 및 제 2 에지에서 재료의 증착에 의해 게이트 유전체의 제 2 부분이 형성된다. 따라서, 게이트 유전체는 적어도 제 1 높이 및 제 2 높이 사이의 제 1 에지에 스톱을 갖는다.
측면 소오스/드레인 영역과 제 1 게이트 전극 사이의 커패시턴스를 줄이기 위해 및/또는 프로세스 안전성을 높이기 위해, 예컨대 반도체 구조물의 에지의 상부 부분으로부터 게이트 유전체를 제거하기 전에, 제 1 높이 아래에 까지 이르는 보조층이 형성된다. 보조층은 에지의 상부 부분에서 게이트 유전체를 제거할 때 반도체 구조물을 둘러싸는 게이트 유전체의 부분을 보호한다. 이 경우에는 게이트 유전체가 절연 재료의 증착에 의해서도 형성될 수 있다.
대안으로서 제 1 게이트 전극이 형성되기 전에, 보조층이 형성된다. 예컨대 도펀트 소오스로서 사용되는 층이 이것에 적합하다. 이 경우, 보조층이 얇아서, 제 1 게이트 전극이 반도체 구조물의 하단부에 가급적 가까이 인접하는 것이 바람직하다.
게이트 유전체의 부분적 제거시 마스크로서 제 1 게이트 전극이 사용되는 대신에, 에지가 제 1 높이까지 보조 스페이서에 의해 커버될 수 있다. 이 경우 반도체 구조물 사이에 제 1 게이트 전극을 형성하기 전에 절연층이 형성됨으로써, 제 1 게이트 전극이 반도체 구조물의 외부에서 기판에 직접 인접하지 않을 수 있다.
패킹 밀도를 높이기 위해, 제 2 트랜지스터의 제 1 소오스/드레인 영역이 반도체 구조물의 부분으로서 스톱의 영역에 배치되는 것이 바람직하다. 이 경우, 제 1 트랜지스터의 제 1 소오스/드레인 영역과 제 2 트랜지스터의 제 1 소오스/드레인 영역 사이의 채널 흐름 형성을 저지하는 소자가 제 1 에지에 배치되는 것이 바람직하다. 채널 흐름의 형성을 저지하는 소자는 예컨대 채널-스톱 영역으로서 반도체 구조물의 내부에서 제 1 에지에 인접하게 형성될 수 있다. 채널-스톱 영역은 높은 도펀트 농도를 가지며, 제 1 도전 타입과 반대인 제 2 도전 타입으로 도핑된다.
채널 흐름을 저지하는 소자가 절연 재료, 예컨대 SiO2로 이루어진 절연 구조물로서 제 1 게이트 전극과 반도체 구조물 사이에서 바람직하게 스톱의 하부에 밀접하게 형성될 수 있다.
채널-스톱 영역은 예컨대 경사 주입에 의해 또는 도펀트 소오스로부터의 외방 확산에 의해 형성될 수 있다. 경사 주입을 위해, 예컨대 보호 스페이서가 제 1 높이와 기판의 표면 사이의 적어도 제 1 에지에 제공된다. 이것은 예컨대 먼저 제 1 높이에 까지 이르는 층이 형성된 다음, 보호 스페이서가 재료의 증착 및 백에칭에 의해 형성됨으로써 이루어진다. 상기 층은 경사 주입 전에 제거된다. 보호 스페이서에 의해 제 1 높이의 하부에만 채널-스톱 영역이 생긴다. 외방 확산을 위해, 예컨대 반도체 구조물의 형성 후에 도핑된 실리콘 또는 규산 붕소 유리가 증착되어 백에칭되는 방식으로, 제 1 높이까지 제 1 에지를 커버하는 도펀트 소오스가 형성될 수 있다. 도펀트의 외방 확산 후에, 도펀트 소오스가 재차 제거될 수 있다.
패킹 밀도를 높이기 위해, 제 3 트랜지스터의 제 1 소오스/드레인 영역이 제 1 트랜지스터의 제 2 소오스/드레인 영역과 일치하는 것이 바람직하다. 제 1 트랜지스터의 제 2 소오스/드레인 영역 및 제 3 트랜지스터의 제 1 소오스/드레인 영역이 예컨대 제 1 도핑된 영역으로 형성될 수 있다. 제 1 도핑된 영역은 예컨대 경사 주입에 의해 또는 도펀트 소오스, 예컨대 도핑된 층으로부터의 외방 확산에 의해 형성될 수 있다. 게이트 유전체가 도펀트를 확산시킬 수 있는 부가의 스톱을 제 2 에지에 갖는 것이 바람직하다. 이것을 위해, 도핑된 층이 예컨대 게이트 유전체의 제조 전에 제 1 높이 상부에 그리고 제 1 높이에 인접하게 제공된다. 외방 확산 후에, 도핑된 층이 제거될 필요가 없다.
반도체 구조물이 마스킹된 에칭에 의해 한 단계에서 형성될 수 있다. 메모리 셀 서로 간의 절연을 위해, 제 1 게이트 전극의 형성 후에 절연 물질이 증착되고, 형성될 워드 라인과 평행한 스트립을 가진, 반도체 구조물을 커버하는 스트립형 마스크를 이용해서 에칭된다. 이로 인해, 기록 워드 라인을 따라 인접한 반도체 구조물 사이에서 표면에 까지 이르는 제 1 절연 구조물이 형성된다. 최종 조절 공차에도 불구하고 반도체 구조물의 제 1 에지 및 제 2 에지로부터 절연 물질이 제거되기 위해서, 스트립형 마스크가 반도체 구조물 보다 좁아서 반도체 구조물을 완전히 커버하지 않는 것이 바람직하다. 대안으로서, 워드 라인을 따라 인접한 반도체 구조물 사이의 영역을 커버하는 마스크가 사용될 수 있다. 제 1 절연 구조물의 형성시 마스크 외부의 절연 물질이 완전히 제거되지 않고, 예컨대 대략 제 3 높이에 까지 에칭되는 것이 바람직하다. 이로 인해, 제 1 절연 구조물이 워드 라인에 대해 횡으로 인접한 반도체 구조물 사이에서 예컨대, 대략 제 3 높이에 까지 이른다. 제 1 도핑된 영역용 도펀트가 외방 확산되는 도핑된 층이 제 1 절연 구조물의 상기 부분상에 배치될 수 있다. 제 1 절연층의 상기 부분은 인접한 게이트 전극에 의해 형성되는 커패시턴스를 감소시킨다.
대안으로서, 먼저 형성될 워드 라인에 대해 수직인 트렌치가 스트립형 마스크를 이용해서 기판내로 에칭됨으로써 스트립형 임시 반도체 구조물이 형성되는 방식으로, 반도체 구조물이 형성될 수 있다. 각각의 임시 반도체 구조물의 제 3 에지 및 제 4 에지에 게이트 유전체의 일부 및 제 1 게이트 전극을 형성한 후에, 절연 물질이 증착된다. 형성될 워드 라인에 대해 평행한 스트립을 가진 스트립형 마스크를 이용해서 반도체 물질 및 절연 물질이 에칭됨으로써, 임시 반도체 구조물로부터 반도체 구조물, 및 워드 라인을 따라 인접한 반도체 구조물 사이에 있는 제 1 절연 구조물이 형성된다.
재료의 증착 및 백에칭에 의해 제 1 에지에 제 2 게이트 전극이 기록 워드 라인의 일부로서 그리고 제 2 에지에 제 3 게이트 전극이 판독 워드 라인의 일부로서 형성될 수 있다.
패킹 밀도를 높이기 위해, 기록 비트 라인 및 판독 비트 라인이 동일하고 하나의 비트 라인을 형성하는 것이 바람직하다. 비트 라인이 제 2 트랜지스터의 제 2 소오스/드레인 영역 및 제 3 트랜지스터의 제 2 소오스/드레인 영역에 접속된다.
패킹 밀도를 높이기 위해, 제 2 트랜지스터의 제 2 소오스/드레인 영역이 제 3 트랜지스터의 제 2 소오스/드레인 영역과 일치하는 것이 바람직하다. 반도체 구조물의 형성 전에 기판이 주입될 수 있다.
패킹 밀도를 높이기 위해, 비트 라인을 따라 인접한 반도체 구조물이 서로 반사 대칭으로 배치되는 것이 바람직하다.
소오스/드레인 영역은 n-도핑되거나 또는 p-도핑될 수 있다.
게이트 전극이 도핑된 폴리실리콘, 금속 및/또는 금속 규화물을 함유할 수 있다. 도핑된 폴리실리콘은 증착시 원위치에서 도핑되거나 또는 추후에 도핑될 수 있다.
본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명하면 하기와 같다.
도면은 척도에 맞지 않게 도시되어 있다.
제 1 실시예에서 실리콘을 함유하는 제 1 기판(1)이 표면(O)에 주입된다. 이로 인해, 약 200nm 두께의 n-도핑된 층(도시되지 않음)이 형성된다. 상기 층의 도펀트 농도는 약 1020cm-3이다. 제 1 마스크를 형성하기 위해, 실리콘 질화물이 약 200nm의 두께로 증착되고 포토리소그래픽 방법에 의해 구조화된다. 제 1 마스크(M1)는 예컨대 약 180nm의 측면 길이를 가진 사각형 영역을 커버한다. 사각형 영역은 규칙적으로 배치되며, 인접한 사각형 영역의 중심점 사이의 간격은 약 360nm(참고: 도 1)이다. 제 1 마스크(M1)를 이용한 실리콘의 에칭에 의해, 사각형 영역 하부에 약 1500nm 높이의 반도체 구조물(St)이 형성된다(참고: 도 1). n-도핑된 층으로부터 제 2 트랜지스터의 제 2 소오스/드레인 영역(2S/D2)이 형성된다. 상기 영역은 제 3 트랜지스터의 제 2 소오스/드레인 영역(3S/D2)으로도 적합하다.
표면(O)에 대해 평행한 x-축(x)을 따라 인접한 각각 2개의 반도체 구조물(St)은 한 쌍을 형성한다. 반도체 구조물의 제 2 에지(F2)는 서로 마주 놓인다. 전표면 주입에 의해 반도체 구조물(St)이 도핑된 영역에 의해 둘러싸인다. 제 2 에지(F2) 사이에 배치된 도핑된 영역의 일부는 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)으로 적합하다(참고: 도 2). 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)은 약 300nm의 깊이를 가지며 n-도핑된다. 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)의 도펀트 농도는 약 1020cm-3이다. 템퍼링 단계에 의해 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)의 도펀트가 대략 반도체 구조물(St)내로 확산된다(참고: 도 2).
그리고 나서, 채널-스톱 영역(C)을 형성하기 위해, 규산 붕소 유리가 약 1200nm의 두께로 증착되고 제 1 높이(H1)까지 백에칭된다. 제 1 높이(H1)는 표면(O) 아래 약 750nm에 놓인다. 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)을 커버하지 않는 마스크(도시되지 않음)를 이용해서, 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)이 노출될 때까지 규산 붕소 유리가 에칭된다. 에천트로는 예컨대 플루오르화수소산이 적합하다. 템퍼링 단계에 의해 도펀트가 규산 붕소 유리로부터 반도체 구조물(St)의 제 2 에지(F2)에 마주 놓인 제 1 에지(F1)내로 확산되고 거기서 p-도핑된 채널-스톱 영역(C)을 형성한다. 채널-스톱 영역(C)의 도펀트 농도는 약 1019cm-3이다. 그 다음에, 규산 붕소 유리가 제거된다.
게이트 유전체(Gd)를 형성하기 위해, 열적 산화에 의해 반도체 구조물(St)의 에지, 및 반도체 구조물(St)을 둘러싸는 도핑된 영역에 SiO2가 제공된다(참고: 도 2).
제 1 트랜지스터의 제 1 게이트 전극(Ga1)을 형성하기 위해, 원치에서 도핑된 폴리실리콘이 약 30nm의 두께로 증착되고, 제 1 높이(H1)까지 백에칭된다. 그리고 나서, 실리콘 질화물이 약 150nm의 두께로 증착되고, 평탄화되며 제 1 높이(H1)의 하부에까지 백에칭됨으로써, 보조층(Sh)이 형성된다. 에천트로는 예컨대 CHF3가 적합하다(참고: 도 2). 제 1 게이트 전극(Ga1) 및 보조층(Sh)은 반도체 구조물(St)의 에지의 상부 부분으로부터 SiO2를 제거할 때 마스크로서 사용된다(참고: 도 2). 에천트로는 예컨대 HF가 적합하다. 상기 에지에서 남은 SiO2가 게이트 유전체(Gd)의 일부를 형성한다.
제 1 게이트 전극(Ga1)의 확대를 위해, 원위치에서 도핑된 폴리실리콘이 약 30nm의 두께로 증착되고 제 2 높이(H2) 까지 백에칭된다. 제 2 높이(H2)는 제 1 높이(H1) 보다 높으며 표면(O) 아래 약 650nm에 놓인다(참고: 도 3).
제 1 에지(F1)를 커버하는 마스크(도시되지 않음)를 이용해서, 폴리실리콘이 제 3 높이(H3)까지 백에칭된다. 제 3 높이(H3)는 제 1 높이(H1) 보다 낮으며 표면(O) 아래 약 850nm에 놓인다. 이로 인해, 제 2 에지(F2)에서 제 1 게이트 전극(Ga1)이 제 1 에지(F1)에서 보다 작다. 제 1 에지(F1)에서 제 1 게이트 전극(Ga1)은 제 1 높이(H1)와 제 2 높이(H2) 사이에서 반도체 구조물(St)에 직접 접한다. 그리고 나서, SiO2가 약 600nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해 평탄화되며, 스트립형 마스크(도시되지 않음)를 이용해서 제 3 높이(H3)의 하부에 밀접할 때까지 에칭된다. 상기 스트립형 마스크는 x-축(x)에 대해 수직으로 뻗으며, 반도체 구조물(St) 보다 좁고, 반도체 구조물(St)을 부분적으로 커버하며, 제 1 에지(F1) 및 제 2 에지(F2)를 커버하지 않는다. 에천트로는 예컨대 CHF3가 적합하다. 이로 인해, x-축(x)에 대해 수직으로 인접한 반도체 구조물들(St) 사이에서 표면(O)에 까지 이르고 x-축(x)을 따라 인접한 반도체 구조물(St) 사이로 제 3 높이(H3)의 하부에 밀접하게 이르는 제 1 절연 구조물(I1)이 형성된다(참고: 도 4).
그리고 나서, 규산 인 유리가 약 600nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해 평탄화되며 제 1 높이(H1)의 상부에 밀접할 때 까지 백에칭된다. 반도체 구조물(St)의 제 2 에지(F2) 사이의 영역을 커버하는 마스크(도시되지 않음)를 이용해서, 규산 인 유리가 제 1 절연 구조물(I1)이 부분적으로 노출될 때 까지 에칭된다. 이로 인해, 반도체 구조물(St)의 제 2 에지(F2) 사이에 규산 인 유리로 이루어진 절연 도핑된 층(Sd)이 형성된다(참고: 도 5). 절연 도핑된 층(Sd)은 제 1 높이(H1)의 상부에서 반도체 구조물(St)에 직접 접한다.
그리고 나서, 열적 산화에 의해 게이트 유전체(Gd)가 완전하게 된다. 반도체 구조물(St)의 제 1 에지(F1)는 제 1 높이(H1)와 제 2 높이(H2) 사이의 스톱(U)를 제외하고 게이트 유전체(Gd)를 커버한다. 열적 산화에 의해 제 1 게이트 전극(Ga1)상에 제 2 절연 구조물(I2)이 형성된다(참고: 도 5).
그리고 나서, 원 위치에서 도핑된 폴리실리콘이 약 50nm의 두께로 증착되고 백에칭됨으로써, 제 1 에지(F1)를 따라 기록 워드 라인(WS)이, 그리고 기록 워드 라인(WS)의 일부로서 제 1 에지(F1)에 인접한 제 2 트랜지스터의 제 2 게이트 전극(Ga2)이 형성되고, 제 2 에지(F2)를 따라 판독 워드 라인(WA)이 그리고 판독 워드 라인(WA)의 부분으로서 제 2 에지(F2)에 인접한 제 3 트랜지스터의 제 3 게이트 전극(Ga3)이 형성된다.
SiO2를 약 600nm의 두께로 증착하고 화학적-기계적 폴리싱함으로써, 중간 산화물로 사용되는 제 3 절연 구조물(I3)이 형성된다. SiO2의 마스킹된 에칭에 의해 반도체 구조물(St)이 부분적으로 노출된다.
비트 라인(B)을 형성하기 위해, 텅스텐이 증착되고 구조화된다. 비트 라인(B)은 x-축(x)을 따라 인접한 반도체 구조물(St)의 제 2 트랜지스터의 제 2 소오스/드레인 영역(2S/D2)을 연결시킨다(참고: 도 5).
템퍼링 단계에 의해 도펀트가 제 1 높이(H1)의 상부에 있는 절연 도핑된 층(Sd)으로부터 반도체 구조물(St)의 제 2 에지(F2)내로 확산되며 제 1 도핑된 영역(D1)을 형성한다. 제 1 도핑된 영역(D1)은 동시에 제 1 트랜지스터의 제 2 소오스/드레인 영역으로서 그리고 제 3 트랜지스터의 제 1 소오스/드레인 영역으로서 적합하다. 템퍼링 단계에 의해 도펀트가 제 1 에지(F1)에 있는 게이트 유전체(Gd)의 스톱(U) 영역에서 제 1 게이트 전극(Ga1)으로부터 반도체 구조물(St)내로 외방 확산된다. 이로 인해, 제 2 도핑된 영역(D2)이 형성되고, 이 영역(D2)은 제 2 트랜지스터의 제 1 소오스/드레인 영역으로 적합하다. 채널-스톱 영역(C)은 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)과 제 2 트랜지스터의 제 1 소오스/드레인 영역 사이의 채널 흐름을 방지한다.
제 2 실시예에서 제 2 기판(1')의 표면에 실리콘질화물로 이루어진 스트립형 제 1 마스크(M1')가 형성된다. 상기 마스크의 스트립은 표면(O')에 대해 평행한 x-축(x')을 따라 뻗는다(참고: 도 6). 그리고 나서, 실리콘이 실리콘 질화물에 대해 선택적으로 에칭됨으로써, 제 1 마스크(M')의 하부에 약 1200nm 높이의 임시 반도체 구조물이 형성된다.
게이트 유전체의 제 1 부분을 형성하기 위해, 열적 산화가 이루어진다. 그리고 나서, n-도핑된 이온의 주입이 이루어진다. 제 1 트랜지스터의 제 1 게이트 전극(Ga1')의 제 1 부분을 형성하기 위해, 원 위치에서 도핑된 폴리실리콘이 약 50nm의 두께로 증착되고, 표면 아래 약 750nm에 배치된 제 1 높이에 까지 백에칭된다(참고: 도 6). 그리고 나서, SiO2가 약 600nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해 평탄화되며, 제 1 마스크(M1')가 노출될 때 까지 에칭된다. 제 1 마스크(M1')의 스트립에 대해 수직인 스트립을 가진 스트립형 마스크(도시되지 않음)를 이용해서, 실리콘, 실리콘 질화물 및 SiO2가 1200nm의 깊이로 에칭된다. 에천트로는 예컨대 Cl2및 CHF3가 적합하다. 제 1 마스크(M1')는 제 1 실시예에서와 유사하게 약 180nm의 측면 길이를 가진 사각형 영역을 커버하도록 변경된다. 인접한 사각형 영역의 중심점 사이의 간격은 약 360nm이다. 임시 반도체 구조물로부터 사각형 영역 하부에 각각 하나의 반도체 구조물(St')이, 그리고 x-축(x)에 대해 수직으로 인접한 반도체 구조물들(St') 사이에 각각 하나의 제 1 절연 구조물(I1')이 형성된다.
제 1 실시예에서와 유사하게 제 1 트랜지스터의 제 1 소오스/드레인 영역 및 제 1 채널-스톱-영역이 형성된다.
게이트 유전체의 제 2 부분을 형성하기 위해, 제 1 실시예에서와 같이 열적 산화가 이루어짐으로써, 반도체 구조물(St')의 에지에 SiO2가 제공된다.
제 1 게이트 전극(Ga1')의 제 2 부분을 형성하기 위해, 원 위치에서 도핑된 폴리실리콘이 약 30nm의 두께로 증착되고 제 1 높이까지 백에칭된다. 제 1 실시예에서와 유사하게, 반도체 구조물(St)의 제 2 에지에 마주 놓인 제 1 에지를 커버하는 마스크를 이용해서 폴리실리콘이 제 3 높이까지 백에칭됨으로써, 보조층이 형성되며, 에지의 상부 절반에서 SiO2가 제거되고, 반도체 구조물(St')의 제 2 에지에서 제 1 게이트 전극(Ga1')이 작아진다.
x-축(x)에 대해 수직으로 인접한 제 1 게이트 전극(Ga1')을 서로 절연시키기 위해, x-축(x')에 대해 평행한 스트립을 가지며 반도체 구조물(St')을 커버하는 스트립형 마스크(도시되지 않음)을 이용해서 폴리실리콘이 제거된다(참고: 도8).
그리고 나서, 제 1 실시예에서와 유사하게 절연 도핑된 층이 형성되고, 게이트 유전체가 완성되며, 제 2 절연 구조물, 기록 워드 라인, 판독 워드 라인, 제 2 트랜지스터의 제 2 게이트 전극, 제 3 트랜지스터의 제 3 게이트 전극, 제 1 도핑된 영역, 제 2 도핑된 영역, 제 3 절연 구조물 및 비트 라인이 형성된다.
본 발명의 범주에서 실시예의 많은 변형예가 가능하다. 특히, 설명한 층, 구조물, 영역 및 높이의 치수는 필요에 따라 조절될 수 있다. 동일한 것이 설명한 도펀트 농도에도 적용된다. SiO2의 구조물은 특히 열적 산화에 의해 또는 증착법에 의해 형성될 수 있다. 폴리실리콘은 증착 동안 뿐만 아니라 증착 후에 도핑될 수 있다. 도핑된 폴리실리콘 대신, 예컨대 금속 규화물 및/또는 금속이 사용될 수 있다. 사용되는 기술에 의해 제조될 수 있는 구조물의 최소 크기 보다 더 작은 또는 약간 더 큰 구조물이 마스크의 언더 에칭 또는 오버 에칭에 의해 형성될 수 있다. 비트 라인용 텅스텐 대신에 다른 도전성 물질, 예컨대 알루미늄이 사용될 수 있다.
본 발명에 따른 DRAM-셀 장치는 메모리 셀로서 적어도 3개의 트랜지스터를 가진 게인 셀을 포함하며 선행 기술에 비해 증가된 패킹 밀도를 갖는다.

Claims (20)

  1. - 적어도 하나의 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 포함하는 메모리 셀을 포함하고,
    - 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터가 기판(1)의 표면(O)에 대해 수직인 y-축(y)에 대해 수직으로 형성되며,
    - 제 1 트랜지스터의 제 1 게이트 전극(Ga1)이 제 2 트랜지스터의 제 1 소오스/드레인 영역에 접속되고,
    - 제 2 트랜지스터의 제 2 소오스/드레인 영역(2S/D2)이 기록 비트 라인에 접속되며,
    - 제 2 트랜지스터의 제 2 게이트 전극(Ga2)이 기록 워드 라인(WS)에 접속되고,
    - 제 3 트랜지스터의 제 3 게이트 전극(Ga3)이 판독 워드 라인(WA)에 접속되며,
    - 제 1 트랜지스터의 제 2 소오스/드레인 영역이 제 3 트랜지스터의 제 1 소오스/드레인 영역에 접속되고,
    - 제 3 트랜지스터의 제 2 소오스/드레인 영역(3S/D2)이 판독 비트 라인에 접속되며,
    - 제 1 트랜지스터 및 제 2 트랜지스터가 y-축(y)에 대해 층층이 배치되고,
    - 제 1 트랜지스터 및 제 3 트랜지스터가 y-축(y)에 대해 층층이 배치되는 것을 특징으로 하는 DRAM-셀 장치.
  2. 제 1항에 있어서,
    -제 2 트랜지스터가 반도체 구조물(St)의 제 1 에지(F1)에 배치되고,
    - 제 3 트랜지스터가 반도체 구조물(St)의 제 2 에지(F2)에 배치되며,
    - 제 1 에지(F1) 및 제 2 에지(F2)에 게이트 유전체가 제공되고,
    - 기록 워드 라인(WS)이 제 1 에지(F1)를 따라 뻗으며,
    - 판독 워드 라인(WA)이 제 2 에지(F2)를 따라 뻗고,
    - 제 1 게이트 전극(Ga1)의 제 1 부분이 적어도 제 1 에지(F1)에 인접하며,
    - 제 1 게이트 전극(Ga1)의 제 2 부분이 적어도 제 2 에지(F2)에 인접하고,
    - 제 1 게이트 전극(Ga1)의 제 1 부분 및 제 1 게이트 전극(Ga1)의 제 2 부분이 결합되도록 형성되며,
    - 게이트 유전체(Gd)가 제 1 게이트 전극(GA1)의 제 1 부분의 영역에서 제 1 에지(F1)에 스톱(U)을 갖는 것을 특징으로 하는 DRAM-셀 장치.
  3. 제 2항에 있어서, 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)과 제 2 트랜지스터의 제 1 소오스/드레인 영역 사이의 채널 흐름 형성을 저지하는 소자가 제 1 에지(F1)에 배치되는 것을 특징으로 하는 DRAM-셀 장치.
  4. 제 2항 또는 3항에 있어서,
    - 제 1 게이트 전극(Ga1)의 제 1 부분의 상단부는 y-축(y)에 대해 제 1 게이트 전극(Ga1)의 제 2 부분의 상단부가 놓인 제 3 높이(H3) 보다 높은 제 2 높이(H2)에 놓이고,
    - 게이트 유전체(Gd)의 스톱(U)이 y-축(y)에 대해 제 3 높이(H3) 보다 높게 놓이는 것을 특징으로 하는 DRAM-셀 장치.
  5. 제 1항 내지 3항 중 어느 한 항에 있어서, 제 1 트랜지스터의 제 2 소오스/드레인 영역 및 제 3 트랜지스터의 제 1 소오스/드레인 영역이 제 1 도핑된 영역(D1)을 형성하는 것을 특징으로 하는 DRAM-셀 장치.
  6. 제 2항 또는 3항에 있어서, 제 2 트랜지스터의 제 1 소오스/드레인 영역이 제 2 도핑된 영역(D2)으로 형성되고, 상기 영역은 게이트 유전체(Gd)의 스톱(U) 영역에서 제 1 게이트 전극의 제 1 부분에 인접하는 것을 특징으로 하는 DRAM-셀 장치.
  7. 제 4항에 있어서, 제 2 트랜지스터의 제 1 소오스/드레인 영역이 제 2 도핑된 영역(D2)으로 형성되고, 상기 영역은 게이트 유전체(Gd)의 스톱(U) 영역에서 제 1 게이트 전극의 제 1 부분에 인접하는 것을 특징으로 하는 DRAM-셀 장치.
  8. 제 1항, 2항, 3항 또는 7항에 있어서, 기록 비트 라인이 판독 비트 라인과 일치하고 비트 라인(B)을 형성하는 것을 특징으로 하는 DRAM-셀 장치.
  9. - 적어도 하나의 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 포함하는 메모리 셀이 형성되는 단계,
    - 기록 워드 라인(WS) 및 판독 워드 라인(WS)에 그리고 기록 워드 라인(WS) 및 판독 워드 라인(WS)에 대해 횡으로 비트 라인(B)이 형성되는 단계,
    - 게이트 전극, 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역이 형성되는 단계,
    - 제 1 트랜지스터의 제 1 게이트 전극(Ga1)이 제 2 트랜지스터의 제 1 소오스/드레인 영역에 접속되는 단계,
    - 제 2 트랜지스터의 제 2 소오스/드레인 영역(2S/D2)이 기록 비트 라인에 접속되는 단계,
    - 제 2 트랜지스터의 제 2 게이트 전극(Ga2)이 기록 비트 라인(WS)에 접속되는 단계,
    - 제 3 트랜지스터의 제 3 게이트 전극(Ga3)이 판독 워드 라인(WA)에 접속되는 단계,
    - 제 1 트랜지스터의 제 2 소오스/드레인 영역이 제 3 트랜지스터의 제 1 소오스/드레인 영역에 접속되는 단계,
    - 제 3 트랜지스터의 제 2 소오스/드레인 영역(3S/D2)이 판독 비트 라인에 접속되는 단계,
    - 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터가 기판(1)의 표면(O)에 대해 수직인 y-축(y)에 대해 수직으로 형성되는 단계,
    - 제 1 트랜지스터 및 제 2 트랜지스터가 y-축(y)에 대해 층층이 형성되는 단계,
    - 제 1 트랜지스터 및 제 3 트랜지스터가 y-축(y)에 대해 층층이 형성되는 단계를 포함하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
  10. 제 9항에 있어서,
    - 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터가 반도체 구조물(St)에 형성되고,
    - 제 2 트랜지스터가 반도체 구조물(St)의 제 1 에지(F1)에 형성되며,
    - 제 3 트랜지스터가 반도체 구조물(St)의 제 2 에지(F2)에 형성되고,
    - 제 1 에지(F1) 및 제 2 에지(F2)에 게이트 유전체(Gd)가 제공되며,
    - 기록 워드 라인(WS)이 제 1 에지(F1)를 따라 형성되고,
    - 판독 워드 라인(WA)이 제 2 에지(F2)를 따라 형성되며,
    - 제 1 게이트 전극(Ga1)의 제 1 부분이 적어도 제 1 에지(F1)에 인접하게 형성되고,
    - 제 1 게이트 전극(Ga1)의 제 2 부분이 적어도 제 2 에지(F2)에 인접하게 형성되며,
    - 제 1 게이트 전극(Ga1)의 제 1 부분 및 제 1 게이트 전극(Ga1)의 제 2 부분이 결합되어 형성되고,
    - 스톱(U)이 제 1 에지(F1)에 있는 제 1 게이트 전극(Ga1)의 제 1 부분의 영역에서 게이트 유전체(Gd)에 제공되는 것을 특징으로 하는 제조 방법.
  11. 제 10항에 있어서, 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)과 제 2 트랜지스터의 제 1 소오스/드레인 영역 사이의 채널 흐름 형성을 저지하는 소자가 제 1 에지(F1)에 형성되는 것을 특징으로 하는 제조 방법.
  12. 제 11항에 있어서,
    - 반도체 구조물(St)의 형성 후에 적어도 형성될 스톱(U)의 하부에 있는 영역에서 제 1 에지(F1)를 커버하는 도펀트 소오스가 형성되고,
    - 제 1 트랜지스터의 제 1 소오스/드레인 영역(1S/D1)과 제 2 트랜지스터의 제 1 소오스/드레인 영역 사이의 채널 흐름 형성을 저지하는 소자가 채널-스톱 영역(C)의 형태로 형성되며,
    - 채널-스톱 영역(C)의 형성을 위해 도펀트가 도펀트 소오스로부터 반도체 구조물(St)내로 확산되는 것을 특징으로 하는 제조 방법.
  13. 제 10항, 11항 또는 12항에 있어서,
    - 제 1 게이트 전극(Ga1)의 제 1 부분의 상단부가 y-축(y)에 대해 제 1 게이트 전극(Ga1)의 제 2 부분의 상단부가 놓이는 제 3 높이(H3) 보다 높은 제 2 높이(H2)에 놓이도록 제 1 게이트 전극(Ga1)이 형성되고,
    - 스톱(U)이 y-축(y)에 대해 제 3 높이(H3) 보다 높게 배치되도록 게이트 유전체(Gd)가 형성되는 것을 특징으로 하는 제조 방법.
  14. 제 13항에 있어서,
    - 반도체 구조물(St)의 형성 후에 열적 산화가 이루어짐으로써, 게이트 유전체(Gd)의 일부가 형성되고,
    - 제 1 게이트 전극(Ga1)을 형성하기 위해 제 1 재료가 증착되고 제 1 높이(H1)까지 백에칭되며,
    - 열적 산화에 의해 형성된 SiO2가 제 1 에지(F1) 및 제 2 에지(F2)의 노출된 부분으로부터 제거되고,
    - 제 1 게이트 전극(Ga1)의 제 1 부분을 형성하기 위해, 다른 제 1 재료가 증착되고 제 2 높이(H2)까지 백에칭되며,
    - 적어도 제 1 게이트 전극(Ga1)의 제 1 부분을 커버하는 마스크를 이용해서 제 1 게이트 전극(Ga1)의 제 2 부분을 형성하기 위해, 제 1 재료가 부분적으로 제 1 높이(H1) 보다 낮은 제 3 높이(H3)까지 에칭되고,
    - 열적 산화에 의해 제 1 높이(H1)와 제 2 높이(H2) 사이의 영역을 제외한, 적어도 제 1 에지(F1)에서 게이트 유전체(Gd)가 완전하게 되는 것을 특징으로 하는 제조 방법.
  15. 제 9항, 10항, 11항, 12항 또는 14항에 있어서,
    제 1 트랜지스터의 제 2 소오스/드레인 영역 및 제 3 트랜지스터의 제 1 소오스/드레인 영역을 포함하는 제 1 도핑된 영역(D1)이 형성되는 것을 특징으로 하는 제조 방법.
  16. 제 15항에 있어서, 템퍼링 단계에서 도펀트가 반도체 구조물(St)내로 외방 확산되는 층(Sd)이 적어도 부분적으로 제 1 게이트 전극(Ga1)의 상부에서 제 2 에지(F2)에 인접하게 증착되는 방식으로, 제 1 도핑된 영역(D1)이 형성되는 것을 특징으로 하는 제조 방법.
  17. 제 10항, 11항, 12항, 14항 또는 16항에 있어서, 템퍼링 단계에 의해 게이트 유전체(Gd)의 스톱(U) 영역에서 도펀트가 반도체 구조물(St)내로 확산되는 방식으로, 제 2 트랜지스터의 제 1 소오스/드레인 영역이 제 2 도핑된 영역(D2)으로 형성되는 것을 특징으로 하는 제조 방법.
  18. 제 13항에 있어서, 템퍼링 단계에 의해 게이트 유전체(Gd)의 스톱(U) 영역에서 도펀트가 반도체 구조물(St)내로 확산되는 방식으로, 제 2 트랜지스터의 제 1 소오스/드레인 영역이 제 2 도핑된 영역(D2)으로 형성되는 것을 특징으로 하는 제조 방법.
  19. 제 10항, 11항, 12항, 14항 또는 16항에 있어서,
    - 재료의 증착 및 백에칭 및/또는 화학적 기계적 폴리싱에 의해 제 1 에지(F1)에 기록 워드 라인(WS)이 그리고 제 2 에지(F2)에 판독 워드 라인(WA)이 형성되고,
    - 제 2 게이트 전극(Ga2)이 기록 워드 라인(WS)의 부분으로 그리고 제 3 게이트 전극(Ga3)이 판독 워드 라인(WA)의 부분으로 형성되는 것을 특징으로 하는 제조 방법.
  20. 제 9항, 10항, 11항, 12항, 14항 또는 16항에 있어서, 기록 비트 라인 및 판독 비트 라인이 일치하며 하나의 비트 라인(B)을 형성하도록 형성되는 것을 특징으로 하는 제조 방법.
KR1019980048558A 1997-11-14 1998-11-13 Dram-셀장치및그제조방법 KR100500261B1 (ko)

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DE19750621.6 1997-11-14
DE19750621 1997-11-14

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