JPH11214647A - Ｄｒａｍセル構成体および該ｄｒａｍセル構成体の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高い実装密度で製造可能なＤＲＡＭセル構成
体を提供する。 【解決手段】 第１のトランジスタの第１のゲート電極
が第２のトランジスタの第１のソース／ドレイン領域と
接続されており、第２のトランジスタの第２のソース／
ドレイン領域が書き込みビット線路と接続されており、
第２のトランジスタの第２のゲート電極が書き込みワー
ド線路と接続されており、第３のトランジスタの第３の
ゲート電極が読み出しワード線路と接続されており、第
１のトランジスタの第２のソース／ドレイン領域が第３
のトランジスタの第１のソース／ドレイン領域と接続さ
れており、第３のトランジスタの第２のソース／ドレイ
ン領域が読み出しビット線路と接続されており、第１の
トランジスタと第２のトランジスタとはｙ軸を基準にし
て重なって配置されており、第１のトランジスタと第３
のトランジスタとはｙ軸を基準にして重なって配置され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭセル構成
体に関する。すなわち、ダイナミックにランダムアクセ
スされるメモリセル構成体に関し、ここでは１つのメモ
リセルが３つのトランジスタを含んでいる。

【０００２】

【従来の技術】ＤＲＡＭセル構成体では、現在ほとんど
の場合でいわゆるシングルトランジスタメモリセルが使
用される。シングルトランジスタメモリセルは、１つの
読み出しトランジスタと、１つの記憶コンデンサを含ん
でいる。記憶コンデンサには情報が電荷の形で蓄積さ
れ、この電荷が論理量０または１を表す。ワード線路を
介した読み出しトランジスタの制御により、これらの情
報がビット線路を介して読み出される。記憶コンデンサ
に蓄積された電荷がこのときビット線路を駆動する。

【０００３】メモリ世代ごとに記憶密度は異なるから、
シングルトランジスタメモリセルの所要面積を世代ごと
に低減しなければならない。このことは基本技術的およ
び物理的問題につながる。例えば記憶コンデンサは、シ
ングルトランジスタメモリセルの面積が小さくなって
も、ビット線路を駆動できるだけの最小電荷量を蓄積で
きなければならない。

【０００４】この問題は、メモリセルとしていわゆるゲ
インセルが使用される択一的ＤＲＡＭセル構成体では回
避される。ここでも情報は電荷の形で蓄積される。しか
し電荷がビット線路を直接駆動する必要はなく、トラン
ジスタのゲート電極に蓄積され、これを制御するために
だけ用いられる。このためには非常に少量の電荷で十分
である。

【０００５】M.Heshami,1996 IEEE J. of Solid-State
Circuits,Vol.31,No.3 には、３つのトランジスタを含
むゲインセルが記載されている。電荷は第１のトランジ
スタの第１のゲート電極に蓄積される。電荷の蓄積は第
２のトランジスタによって行われる。第１のゲート電極
は第２のトランジスタの第１のソース／ドレイン領域と
接続され、第２のトランジスタの第２のソース／ドレイ
ン領域は前記ビット線路と接続されている。記憶のため
に第２のトランジスタの第２のゲート電極が書き込みワ
ード線路を介して制御される。電荷量、すなわち第１の
データ電極に蓄積される情報は前記ビット線路の電圧に
よって定められる。情報の読み出しは第３のトランジス
タによって行われる。第１のトランジスタの第２のソー
ス／ドレイン領域は第３のトランジスタの第１のソース
／ドレイン領域と、第３のトランジスタの第２のソース
／ドレイン領域は読み出しビット線路と接続されてい
る。読み出しのために第３のトランジスタの第３のゲー
ト電極が読み出しワード線路を介して制御される。電荷
量、すなわち情報は読み出しビット線路を介して読み出
される。

【０００６】

【発明が解決しようとする課題】本発明の課題は、メモ
リセルとしてそれぞれ少なくとも３つのトランジスタを
含むゲインセルを有し、従来技術と比較して高い実装密
度で製造可能なＤＲＡＭセル構成体を提供することであ
る。

【０００７】さらにこのようなＤＲＡＭセル構成体に対
する製造方法を提供することである。

【０００８】

【課題を解決するための手段】この課題は本発明のよ
り、第１のトランジスタ、第２のトランジスタおよび第
３のトランジスタは、サブストレートの表面に対して垂
直に延在するｙ軸を基準にして垂直に構成されており、
第１のトランジスタの第１のゲート電極が第２のトラン
ジスタの第１のソース／ドレイン領域と接続されてお
り、第２のトランジスタの第２のソース／ドレイン領域
が書き込みビット線路と接続されており、第２のトラン
ジスタの第２のゲート電極が書き込みワード線路と接続
されており、第３のトランジスタの第３のゲート電極が
読み出しワード線路と接続されており、第１のトランジ
スタの第２のソース／ドレイン領域が第３のトランジス
タの第１のソース／ドレイン領域と接続されており、第
３のトランジスタの第２のソース／ドレイン領域が読み
出しビット線路と接続されており、第１のトランジスタ
と第２のトランジスタとはｙ軸を基準にして重なって配
置されており、第１のトランジスタと第３のトランジス
タとはｙ軸を基準にして重なって配置されているように
構成して解決される。

【０００９】

【発明の実施の形態】本発明のＤＲＡＭセル構成体で
は、サブストレートにメモリセルが設けられており、こ
のメモリセルがそれぞれ少なくとも１つの第１のトラン
ジスタ、第２のトランジスタおよび第３のトランジスタ
を含む。３つのトランジスタは、サブストレート表面に
対して垂直に延在するｙ軸を基準にして、垂直に構成さ
れている。第１のトランジスタと、第２のトランジスタ
または第３のトランジスタとはｙ軸を基準にして重なっ
て配置されている。この構成によりメモリセル当たりに
所要の面積が低減される。

【００１０】３つのトランジスタ間の接続路を短縮する
ためには、トランジスタの２つを実質的に相互にラテラ
ル配置すると有利である。

【００１１】３つのトランジスタを半導体構造体の縁部
に配置することは本発明の枠内である。トランジスタの
ソース／ドレイン領域は、第１の導電形式がドープされ
た領域として半導体構造体内に、または半導体構造体に
側方に接して実現される。第２のトランジスタは実質的
に半導体構造体の第１のエッジに、第３のトランジスタ
は実質的に半導体構造体の第２のエッジに配置すること
ができる。トランジスタが配置されるエッジにはゲート
誘電体が設けられている。第１のトランジスタを第２の
トランジスタおよび第３のトランジスタの下方に配置す
ることは本発明の枠内である。

【００１２】半導体構造体は例えば丸い横断面を有する
ことができる。この場合、エッジは入り込んで移行す
る。半導体構造体の横断面はまた、矩形または多角形と
することもできる。ワード線路に沿って隣接する半導体
構造体は相互に分離することも、または繋ぎ合わさって
テープ状の構造を形成することもできる。

【００１３】半導体構造体は例えばサブストレートのマ
スクエッチングにより形成することができる。択一的に
半導体構造体をエピタキシャル成長させることができ
る。半導体構造体はまた、材料を層に形成された凹部に
析出することによっても形成できる。

【００１４】半導体構造体は層列を有することができ、
層にはチャネル領域とソース／ドレイン領域が対応す
る。層列は例えば本来箇所のドーピングによるエピタク
シーによって形成することができる。択一的に上側層を
注入によって形成することができる。上下に配置された
ソース／ドレイン領域間の寄生容量およびパンチスルー
を回避するため、少なくとも１つのソース／ドレイン領
域を半導体構造体の側方に隣接して構成すると有利であ
る。このラテラルソース／ドレイン領域は例えば注入に
よって形成できる。択一的にドーピング物質源として用
いる層を蛍光シリカガラスまたは砒素シリカガラスから
析出し、ここからドープ物質を半導体構造体を取り囲む
領域に拡散する。

【００１５】情報は第１のトランジスタの第１のゲート
電極に蓄積されるから、第１のゲート電極の容量が特に
大きいと有利である。このために第１のゲート電極が半
導体構造体の複数のエッジに接することができる。有利
には第１のゲート電極は半導体構造体を取り囲む。

【００１６】接続路を短縮するためには、第１のゲート
電極が半導体構造体の少なくとも第１のエッジと第２の
エッジに接すると有利である。

【００１７】加工プロセスを簡単にするためには、第１
のエッジが第２のエッジに対向すると有利である。この
場合、書き込みワード線路は第１のエッジに沿って、読
み出しワード線路は第２のエッジに沿って延在する。

【００１８】第２のトランジスタの第１のゲート電極と
第１のソース／ドレイン領域との間の接続を可能にする
ため、ゲート誘電体は第１のゲート電極の領域に第１の
エッジに接して中断部を有する。中断部ではこのことに
より第１のゲート電極が半導体構造体に直接、または半
導体構造体に配置された接続要素に接する。接続要素が
存在する場合には、接続要素は第２のトランジスタの第
１のソース／ドレイン領域にも接する。

【００１９】中断部を伴うゲート誘電体を形成するため
に、例えば第１のトランジスタが第２のトランジスタお
よび第３のトランジスタの下方に配置されている場合
は、半導体構造体の形成後に、例えば半導体構造体のエ
ッジでの熱的酸化によってゲート誘電体の第１の部分を
形成する。ラテラルソース／ドレイン領域が形成された
なら、その箇所のゲート誘電体Ｇｄは半導体構造体のエ
ッジの誘電体よりも厚くなる。なぜなら熱的酸化により
形成されたゲート誘電体の厚さは隣接する領域のドーピ
ング濃度が高ければ高いほど厚くなるからである。材料
を第１の高さまで析出およびエッチバックすることによ
り、第１のゲート電極が形成される。引き続き、絶縁材
料がエッチングされ、エッジのゲート誘電体の部分まで
第１の高さが除去される。ここで第１のゲート電極はマ
スクとして用いられる。ラテラルソース／ドレイン領域
上のゲート誘電体の部分の厚さはとりわけ厚いから、そ
こでは完全に除去されない。材料を第１の高さよりも上
にある第２の高さまで析出およびエッチバックすること
により、第１のゲート電極が増大される。ラテラルソー
ス／ドレイン領域の上にゲート誘電体の部分が配置され
ているから、第１のゲート電極への短絡は生じない。従
って第１のゲート電極は、第１の高さと第２の高さとの
間の領域で半導体構造体に直接接する。少なくとも第２
のエッジを覆わないマスクによって、引き続き材料は、
第２のエッジの第１のゲート電極が第３の高さに達する
までさらにエッチングされる。この第３の高さは第１の
高さの下にある。これにより第１のゲート電極は第２の
エッジの領域では半導体構造体に直接接しない。例えば
第１のエッジと第２のエッジでの熱的酸化または材料の
析出により、ゲート誘電体の第２の部分が形成される。
ゲート誘電体はこれにより、少なくとも第１のエッジで
第１の高さと第２の高さとの間で中断部を有する。

【００２０】ラテラルソース／ドレイン領域と第１のゲ
ート電極との間の容量を低減するため、または／および
加工プロセスの安全性のために、例えばゲート誘電体を
半導体構造体のエッジの上側部分から除去する前に、補
助層を第１の高さの下に達するまで形成すると有利であ
る。補助層は、ゲート誘電体の半導体構造体を取り囲む
部分を、ゲート誘電体をエッジの上側部分で除去する際
に保護する。この場合、ゲート誘電体は絶縁材料の析出
によっても形成することができる。

【００２１】択一的に第１のゲート電極を形成する前に
補助層を形成する。このために例えば、ドーピング物質
源として用いる層が適する。この場合補助層は有利には
薄く、これにより第１のゲート電極ができるだけ半導体
構造体の下側端部に近接するようにする。

【００２２】第１のゲート電極をマスクとして、ゲート
誘電体の部分的除去の際に用いる代わりに、エッジを第
１の高さまで補助スペーサにより覆うことができる。こ
の場合は第１のゲート電極を形成する前に半導体構造体
の間に絶縁層を形成し、これにより第１のゲート電極が
半導体構造体の外側ではサブストレートに直接接しない
ようにする。

【００２３】実装密度を高めるためには、第２のトラン
ジスタの第１のソース／ドレイン領域を半導体構造体の
部分として中断部の領域に配置すると有利である。この
場合は第１のエッジに、第１のトランジスタの第１のソ
ース／ドレイン領域と第２のトランジスタの第１のソー
ス／ドレイン領域との間のチャネル電流の形成を抑圧す
る素子を配置すると有利である。このチャネル電流を抑
圧する素子は、例えばチャネルストッパ領域として半導
体構造体の中で第１のエッジに形成することができる。
チャネルストッパ領域は高いドープ物質濃度を有し、第
１の導電形式とは異なる第２の導電形式によりドープさ
れている。

【００２４】チャネル電流を抑圧する素子は、例えばＳ
ｉＯ₂のような絶縁材料からなる絶縁構造体として、第
１のゲート電極と半導体構造体との間に有利には中断部
の直ぐ下に形成することができる。

【００２５】チャネルストッパ領域は例えば斜め注入ま
たはドープ物質源からの拡散によって形成することがで
きる。斜め注入のために、例えば保護スペーサを少なく
とも第１のエッジに、第１の高さとサブストレート表面
との間に取り付ける。このことは、例えばまず第１の高
さまで達する層を形成し、材料をバックエッチすること
により形成される。この層は斜め注入の前に除去され
る。保護スペーサにより第１の高さの下側でしかチャネ
ルストッパ領域が発生しない。拡散のためには、例えば
半導体構造体の形成後にドープ物質源を形成する。この
ドープ物質源は、第１のエッジを第１の高さまで覆う。
これは例えばドープされた珪素または硼素シリカガラス
を析出し、エッチバックして行われる。ドープ物質の拡
散の後、ドープ物質源を再び除去することができる。

【００２６】実装密度を高めるためには、第３のトラン
ジスタの第１のソース／ドレイン領域が第１のトランジ
スタの第２のソース／ドレイン領域と重なるようにする
と有利である。第１のトランジスタの第２のソース／ド
レイン領域と第３のトランジスタの第１のソース／ドレ
イン領域とは例えば第１のドープ領域として構成するこ
とができる。第１のドープ領域は例えば斜め注入または
例えばドープ層のドープ物質源からの拡散により形成す
ることができる。第２のエッジのゲート誘電体が別の中
断部を有し、この中断部を通ってドープ物質が拡散でき
ると有利である。このためにドープ層は例えばゲート誘
電体の完成前に、第１の高さの上側およびこれに隣接し
て設けられる。拡散の後にはドープ層を再び除去しなけ
ればならない。

【００２７】半導体構造体はマスクエッチングにより１
つのステップで形成できる。メモリセルを相互に絶縁す
るために、第１のゲート電極の形成後に絶縁材料を析出
し、テープ状のマスクを用いてエッチングすることがで
きる。このテープ状のマスクの長手方向は形成すべきワ
ード線路に対して平行に延在する。これによって第１の
絶縁構造体が形成され、この構造体は書き込みワード線
路に沿って隣接する半導体構造体の間を表面にまで達す
る。絶縁材料が有限の調整公差があっても半導体構造体
の第１のエッジおよび第２のエッジから除去されること
を保証するために、テープ状のマスクを半導体構造体よ
りも細くし、これにより半導体構造体が完全に覆われな
いようにすると有利である。択一的にワード線路に沿っ
て隣接する半導体構造体間の領域を実質的に覆うマスク
を使用することもできる。第１の絶縁構造体を形成する
際には絶縁材料をマスクの外では完全に除去せず、例え
ばほぼ第３の高さまでエッチングすると有利である。こ
のことにより第１の絶縁層は、ワード線路に対して横に
隣接する半導体構造体の間で例えばほぼ第３の高さまで
達する。第１の絶縁構造体のこの部分にドープ層を配置
することができる。このドープ層から第１のドープ領域
に対するドープ物質が拡散される。第１の絶縁層のこの
部分は、隣接するゲート電極によって形成される容量を
低減する。

【００２８】択一的に半導体構造体を次のようにして形
成することができる。すなわち、まずテープ状マスクを
用いて、形成すべきワード線路に対して垂直に延在する
溝をサブストレートにエッチングし、これによりテープ
状の暫定的半導体構造体を形成するのである。ゲート誘
電体と第１のゲート電極の部分を各暫定的半導体構造体
の第３および第４のエッジに形成した後、絶縁材料を析
出する。長手方向が形成すべきワード線路に対して平行
に延在するテープ状マスクを用い、半導体材料および絶
縁材料がエッチングされ、これによって暫定的半導体構
造体から半導体構造体と、ワード線路に沿って隣接する
半導体構造体間に存在する第１の絶縁構造体とが形成さ
れる。

【００２９】材料の析出とエッチバックにより、第１の
エッジに第２のゲート電極を書き込みワード線路の一部
として、第２のエッジに第３のゲート電極を読み出しワ
ード線路の一部として形成することができる。

【００３０】実装密度を高めるためには、書き込みワー
ド線路と読み出しビット線路とを同じにして１つのビッ
ト線路を形成するようにすると有利である。このビット
線路は、第２のトランジスタの第２のソース／ドレイン
領域および第３のトランジスタの第２のソース／ドレイ
ン領域と接続されている。

【００３１】実装密度を高めるためには、第２のトラン
ジスタの第２のソース／ドレイン領域が第３のトランジ
スタの第２のソース／ドレイン領域と重なるようにする
と有利である。形成のためにはサブストレートを半導体
構造体の形成の前に注入することができる。

【００３２】実装密度を高めるためには、ビット線路に
沿って隣接する半導体構造体を鏡像的に配置すると有利
である。

【００３３】ソース／ドレイン領域はｎドープまたはｐ
ドープすることができる。

【００３４】ゲート電極は、ドープされたポリシリコ
ン、金属および／または金属ケイ化物を含むことができ
る。ドープされたポリシリコンは析出の際にその箇所に
ドープすることも、後からドープすることもできる。

【００３５】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図面は縮尺通りではない。

【００３６】第１の実施例では、珪素を含む第１のサブ
ストレート１の表面Ｏに注入される。これによって約２
００ｎｍ厚のｎドープ層（図示せず）が形成される。こ
の層のドープ物質濃度は約１０²⁰ｃｍ^-3である。第１の
マスクＭ１を形成するために、窒化シリコンが約２００
ｎｍの厚さで析出され、フォトリソグラフ法により構造
化される。第１のマスクＭ１は約１８０ｎｍの１辺を有
する正方形領域を覆う。正方形領域は規則的に配置され
ており、隣接する正方形領域の中点間の間隔は約３６０
ｎｍである（図１参照）。シリコンを第１のマスクＭ１
を用いてエッチングすることにより、正方形領域の下に
はそれぞれ約１５００ｎｍの高さの半導体構造体Ｓｔが
形成される（図１参照）。このときｎドープ層から第２
のトランジスタの第２のソース／ドレイン領域２Ｓ／Ｄ
２が形成される。この領域は第３のトランジスタの第２
のソース／ドレイン領域３Ｓ／Ｄ２としても適する。

【００３７】表面Ｏに対して平行に延在するｘ軸に沿っ
て隣接するそれぞれ２つの半導体構造体Ｓｔが１つのペ
アを形成する。これら構造体の２つのエッジＦ２は相互
に対向している。全面の注入によって半導体構造体Ｓｔ
はドープ領域により取り囲まれる。２つのエッジＦ２間
にあるドープ領域の部分が第１のトランジスタの第１の
ソース／ドレイン領域１Ｓ／Ｄ１として適する（図２参
照）。第１のトランジスタの第１のソース／ドレイン領
域１Ｓ／Ｄ１は約３００ｎｍの深さであり、ｎドープさ
れている。第１んと欄ジスタの第１のソース／ドレイン
領域１Ｓ／Ｄ１のドープ物質濃度は約１０²⁰ｃｍ^-3であ
る。温度ステップにより拡散された、第１のトランジス
タの第１のソース／ドレイン領域１Ｓ／Ｄ１のドープ物
質は半導体構造体Ｓｔにほぼ入り込む（図２参照）。

【００３８】続いてチャネルストッパ領域Ｃを形成する
ために、硼素シリカガラスが約１２００ｎｍの厚さで析
出され、第１の高さＨ１間でエッチバックされる。第１
の高さＨ１は表面Ｏの下、約７５０ｎｍにある。第１の
トランジスタのソース／ドレイン領域１Ｓ／Ｄ１を覆わ
ないマスク（図示せず）を用い、硼素シリカガラスをエ
ッチングし、第１のトランジスタの第１のソース／ドレ
イン領域１Ｓ／Ｄ１が露出するようにする。エッチング
材として例えばフッ化水素酸が適する。温度ステップに
よりドープ物質が硼素シリカガラスから、半導体構造体
Ｓｔの、第２のエッジＦ２に対向する第１のエッジＦ１
に拡散され、そこでｐドープされたチャネルストッパ領
域Ｃを形成する。チャネルストッパ領域Ｃのドープ物質
濃度は約１０¹⁹ｃｍ^-3である。続いて硼素シリカガラス
が除去される。

【００３９】ゲート誘電体Ｇｄを形成するために、熱的
酸化により半導体構造体Ｓｔのエッジｗと、半導体構造
体Ｓｔを取り囲むドープ領域にＳｉＯ_２が設けられる
（図２参照）。

【００４０】第１のトランジスタの第１の対向電極Ｇａ
１を形成するために、その箇所にドープされたポリシリ
コンが約３０ｎｍの厚さに析出され、第１の高さＨ１ま
でエッチバックされる。続いて補助層Ｓｈが形成され
る。これは窒化シリコンを約１５０ｎｍの厚さで析出
し、平坦化し、第１の高さＨ１の下までエッチバックし
て形成する。エッチング材として例えばＣＨＦ_３が適す
る（図２参照）。第１のゲート電極Ｇａ１および補助層
Ｓｈは、ＳｉＯ_２を半導体構造体Ｓｔのエッジの上側部
分から除去する際にマスクとして用いる（図２参照）。
エッチング材として例えばＨＦが適する。エッジには残
ったＳｉＯ_２がゲート誘電体Ｇｄの部分を形成する。

【００４１】第１のゲート電極Ｇａ１を拡大するため
に、その箇所にドープされたポリシリコンが約３０ｎｍ
の厚さに析出され、第２の高さＨ２までエッチバックさ
れる。第２の高さＨ２は第１の高さＨ１の上にあり、表
面Ｏの下、約６５０ｎｍである（図３参照）。

【００４２】第１のエッジＦ１を覆うマスク（図示せ
ず）を用いて、ポリシリコンを第３の高さＨ３までエッ
チバックする。第３の高さＨ３は第１の高さＨ１の下に
あり、表面Ｏの下、約８５０ｎｍである。このことによ
り第１のゲート電極Ｇａ１は、第２のエッジＦ２では第
１のエッジＦ１におけるよりも小さい。第１のエッジＦ
１では第１のゲート電極Ｇａ１が、第１の高さＨ１と第
２の高さＨ２と間で半導体構造体Ｓｔに直接接する。

【００４３】続いてＳｉＯ_２が約６００ｎｍの厚さで析
出され、化学機械的研磨により平坦化され、テープ状マ
スク（図示せず）を用いて第３の高さＨ３の少し下まで
エッチングする。このテープ状マスクの長手方向はｘ軸
に対して垂直に延在し、半導体構造体Ｓｔよりも細く、
半導体構造体Ｓｔを部分的に覆い、第１のエッジＦ１と
第２のエッジＦ２は覆わない。エッチング材としてＣＨ
Ｆ_３が適する。このことにより第１の絶縁構造体Ｉ１が
形成される。この絶縁構造体Ｉ１は、ｘ軸に対して垂直
に隣接する半導体構造Ｓｔ間では表面Ｏまで達し、ｘ軸
に沿って延在する半導体構造Ｓｔ間では第３の高さＨ３
の直ぐ下まで達する（図４参照）。

【００４４】続いて蛍光シリカガラスが約６００ｎｍの
厚さで析出され、化学機械的研磨により平坦化され、第
１の高さＨ１の少し上までエッチバックされる。半導体
構造体Ｓｔの第２のエッジＦ２間の領域を覆うマスクを
用いて、蛍光シリカガラスがエッチングされ、第１の絶
縁構造体Ｉ１が部分的に露出される。このことにより、
半導体構造体Ｓｔの第２のエッジ間で、絶縁ドープ層Ｓ
ｄが蛍光シリカガラスから形成される（図５参照）。絶
縁ドープ層Ｓｄは第１の高さＨ１の上で半導体構造体Ｓ
ｔに直接接している。

【００４５】続いて熱的酸化により、ゲート誘電体Ｇｄ
が完全なものにされる。半導体構造体Ｓｔの第１のエッ
ジＦ１はゲート誘電体Ｇｄを中断部Ｕまで第１の高さＨ
１と第２の高さＨ２との間で覆う。熱的酸化により、第
１のゲート電極Ｇａ１に第２の絶縁構造体Ｉ２が形成さ
れる（図５参照）。

【００４６】続いてその箇所で、ドープされたポリシリ
コンが約５０ｎｍの厚さで析出され、エッチバックされ
る。これにより第１のエッジＦ１に沿って書き込みワー
ド線路ＷＳと、書き込みワード線路ＷＳの一部として第
２のトランジスタの第２のゲート電極Ｇａ２が形成され
る。第２のゲート電極Ｇａ２は第１のエッジＦ１に接し
ている。また第２のエッジＦ２に沿って読み出しワード
線路ＷＡと、読み出しワード線路ＷＡの一部として第３
のトランジスタの第３のゲート電極Ｇａ３が形成され
る。第３のゲート電極Ｇａ３は第２のエッジＦ２に接し
ている。

【００４７】ＳｉＯ_２を約６００ｎｍの厚さに析出し、
化学機械的研磨することにより第３の絶縁構造体Ｉ３が
形成される。この第３の絶縁構造体Ｉ３は中間酸化物と
して用いられる。ＳｉＯ_３のマスクされたエッチングに
より半導体構造体Ｓｔが部分的に露出される。

【００４８】ビット線路Ｂを形成するために、タングス
テンが析出され、構造化される。このビット線路Ｂは、
ｘ軸に沿って隣接した半導体構造体Ｓｔの第２のトラン
ジスタの第２のソース／ドレイン領域２Ｓ／Ｄ２を接続
する（図５参照）。

【００４９】温度ステップによりドープ物質が絶縁され
たドープ層Ｓｄから第１の高さＨ１の上側で、半導体構
造体Ｓｔの第２のエッジＦ２に拡散され、第１のドープ
領域を形成する。第１のドープ領域Ｄ１は同時に、第１
のトランジスタの第２のソース／ドレイン領域として
も、第３のトランジスタの第１のソース／ドレイン領域
としても適する。温度ステップによりドープ物質はま
た、第１のエッジＦ１にあるゲート誘電体Ｇｄの中断部
Ｕの領域で第１のゲート誘電体Ｇｄから半導体構造体Ｓ
ｔに拡散される。これによって第２のドープ領域Ｄ２が
形成され、この領域は第２のトランジスタの第１のソー
ス／ドレイン領域として適する。チャネルストッパ領域
Ｃは、第１のトランジスタの第１のソース／ドレイン領
域１Ｓ／Ｄ１と第２のトランジスタの第１のソース／ド
レイン領域との間でチャネル電流を阻止する。

【００５０】第２の実施例では、第２のサブストレート
１’の表面に、窒化シリコンからなるテープ状の第１の
マスクＭ１’が形成される。このマスクの長手方向は、
表面Ｏ’に対して平行に延在するｘ軸に沿って延在する
（図６参照）。続いてシリコンが窒化シリコンに対して
選択的にエッチングされ、これにより第１のマスクＭ
１’の下方に約１２００ｎｍの高さで暫定的半導体構造
体が形成される。

【００５１】ゲート誘電体の第１の部分を形成するため
に、熱的酸化が実行される。続いて、ｎドープされたイ
オンの注入が行われる。第１のトランジスタの第１のゲ
ート電極Ｇａ１’の第１の部分を形成するために、その
箇所でドープされたポリシリコンが約５０ｎｍの厚さに
析出され、第１の高さまでエッチバックされる。この第
１の高さは表面の下、約７５０ｎｍにある（図６参
照）。続いて、ＳｉＯ_２が約６００ｎｍの厚さに析出さ
れ、化学機械的研磨により平坦化され、第１のマスクＭ
１’が露出するまでエッチングされる。長手方向が第１
のマスクＭ１’の長手方向に対して垂直に延在するテー
プ状マスク（図示せず）を用い、シリコン、窒化シリコ
ンおよびＳｉＯ_２が約１２００ｎｍの深さにエッチング
される。エッチング材としては例えばＣｌ_２およびＣＨ
Ｆ_３が適する。このとき第１のマスクＭ１’は次のよう
に変化される。すなわち第１の実施例と同じように、こ
のマスクが、一辺が約１８０ｎｍの正方形領域を覆うよ
うに変化される。隣接する正方形領域の中点間の間隔は
それぞれ約３６０ｎｍである。暫定的半導体構造体から
正方形領域の下にそれぞれ１つの半導体構造体Ｓｔ’が
形成され、ｘ軸に対して垂直に隣接する半導体構造体Ｓ
ｔ’間にそれぞれ１つの第１絶縁構造体Ｉ１’が形成さ
れる。

【００５２】第１の実施例と同じように、第１のトラン
ジスタの第１のソース／ドレイン領域とチャネルストッ
パ領域が形成される。

【００５３】ゲート誘電体の第２の部分を形成するため
に、第１の実施例と同じように、熱的酸化が実行され、
これにより半導体構造体Ｓｔ’のエッジにＳｉＯ_２が設
けられる。

【００５４】第１のゲート電極Ｇａ１’の第２の部分を
形成するために、その箇所にドープされたポリシリコン
が約３０ｎｍの厚さに析出され、第１の高さまでエッチ
バックされる。第１の実施例と同じように、補助層が形
成され、ＳｉＯ_２がエッジの上半分で除去され、第１の
ゲート電極Ｇａ１’が半導体構造体Ｓｔ’ｎ第２のエッ
ジで縮小される。このことは、半導体構造体Ｓｔ’の第
２のエッジに対向する第１のエッジを覆うマスク用い、
ポリシリコンを第３の高さまでエッチバックすることに
より行う。

【００５５】ｘ軸に対して垂直に隣接する第１のゲート
電極Ｇａ１’を相互に絶縁するために、長手方向がｘ軸
に対して平行に延在し、半導体構造体Ｓｔ’を覆うテー
プ状マスク（図示せず）を用い、ポリシリコンを除去す
る（図８参照）。

【００５６】引き続き第１の実施例と同じように、絶縁
ドープ層が形成され、ゲート誘電体が完成され、第２の
絶縁構造体、書き込みワード線路、読み出しワード線
路、第２のトランジスタの第２のゲート電極、第３のト
ランジスタの第３のゲート電極、第１のドープ領域、第
２のドープ領域、第３の絶縁構造体、およびビット線路
が形成される。

【００５７】この実施例には多数の変形が考えられ、こ
れらも同じように本発明の枠内にある。例えば書き込み
層、構造体、領域および高さの寸法をそれぞれの必要性
に適合することができる。同じことは提案されたドープ
物質濃度に対しても当てはまる。ＳｉＯ_２からなる構造
体は例えば熱的酸化または析出法によって形成すること
ができる。ポリシリコンは析出中でも、析出後でもドー
プすることができる。ドープされたポリシリコンの代わ
りにケイ化金属および／または金属を使用することもで
きる。使用される技術で製造可能な最小の構造体の寸法
よりも小さな構造体またはやや大きな構造体を、マスク
のオーバーエッチングまたはアンダーエッチングにより
形成することができる。ビット線路に対するタングステ
ンの代わりに、他の導電材料、例えばアルミニウムを使
用することもできる。

【図面の簡単な説明】

【図１】第１のマスク、半導体構造体、第２のトランジ
スタの第２のソース／ドレイン領域および第３のトラン
ジスタの第２んそーす／ドレイン領域を形成した後の第
１のサブストレートの平面図である。

【図２】図１の加工ステップ後、第１のトランジスタの
第１のソース／ドレイン領域、ゲート誘電体の部分、チ
ャネルストッパ領域、第１のトランジスタの第１のゲー
ト電極および補助層を形成した後の第１のサブストレー
トの、図１に対して垂直の横断面図である。

【図３】第１のゲート電極の第１の部分および第１のゲ
ート電極の第２の部分を形成した後の図２の横断面図で
ある。

【図４】図３の加工ステップの後、ドープ層、ゲート誘
電体の別の部分、第２の絶縁構造体、第２のゲート電
極、書き込みワード線路、第３のゲート電極および読み
出しワード線路を形成した後の、図１の平面図である。

【図５】図４の加工ステップの後、第３の絶縁構造体お
よびビット線路を形成した後の、図３の横断面である。

【図６】第１のマスク、暫定的半導体構造体、ゲート誘
電体の部分および第１のゲート電極の部分を形成した後
の第２のサブストレートの部分図である。

【図７】第１の絶縁構造体を形成し、第１のゲート電極
の別の部分を完成させた後の、図６の平面図である。

【図８】隣接する第１のゲート電極を相互に分離した後
の、図７の平面図である。

【符号の説明】

１，１’ サブストレート Ｂ ビット線路 Ｃ チャネルストッパ領域 Ｄ１，Ｄ２ ドープ領域 Ｆ１，Ｆ２ エッジ Ｇａ１，Ｇａ２，Ｇａ３，Ｇａ１’ ゲート電極 Ｇｄ ゲート誘電体 Ｈ１，Ｈ２，Ｈ３ 高さ Ｉ１，Ｉ２，Ｉ３ 絶縁構造体 Ｍ１，Ｍ１’ 第１のマスク Ｏ 表面 Ｓｈ 補助層 Ｓｄ ドープ層 １Ｓ／Ｄ１，２Ｓ／Ｄ２，３Ｓ／Ｄ２ ソース／ドレイ
ン領域 Ｓｔ、Ｓｔ’ 半導体構造体 Ｕ 中断部 ＷＡ，ＷＳ ワード線路

Claims (18)

【特許請求の範囲】
1. 【請求項１】 それぞれ少なくとも１つの第１のトラン
   ジスタ、第２のトランジスタ、第３のトランジスタを含
   むメモリセルを有するＤＲＡＭセル構成体において、 第１のトランジスタ、第２のトランジスタおよび第３の
   トランジスタは、サブストレート（Ｉ）の表面（Ｏ）に
   対して垂直に延在するｙ軸（ｙ）を基準にして垂直に構
   成されており、 第１のトランジスタの第１のゲート電極（Ｇａ１）が第
   ２のトランジスタの第１のソース／ドレイン領域と接続
   されており、 第２のトランジスタの第２のソース／ドレイン領域（２
   Ｓ／Ｄ２）が書き込みビット線路と接続されており、 第２のトランジスタの第２のゲート電極（Ｇａ２）が書
   き込みワード線路（ＷＳ）と接続されており、 第３のトランジスタの第３のゲート電極（Ｇａ３）が読
   み出しワード線路（ＷＡ）と接続されており、 第１のトランジスタの第２のソース／ドレイン領域が第
   ３のトランジスタの第１のソース／ドレイン領域と接続
   されており、 第３のトランジスタの第２のソース／ドレイン領域（３
   Ｓ／Ｄ２）が読み出しビット線路と接続されており、 第１のトランジスタと第２のトランジスタとはｙ軸を基
   準にして重なって配置されており、 第１のトランジスタと第３のトランジスタとはｙ軸を基
   準にして重なって配置されている、 ことを特徴とするＤＲＡＭセル構成体。
2. 【請求項２】 第２のトランジスタは実質的に半導体構
   造体（Ｓｔ）の第１のエッジ（Ｆ１）に配置されてお
   り、 第３のトランジスタは実質的に半導体構成体（Ｓｔ）の
   第２のエッジ（Ｆ２）に配置されており、 第１のエッジ（Ｆ１）と第２のエッジ（Ｆ２）にはゲー
   ト誘電体（Ｇｄ）が設けられており、 書き込みワード線路（ＷＳ）は第１のエッジ（Ｆ１）に
   沿って延在し、 読み出しワード線路（ＷＡ）は第２のエッジ（Ｆ２）に
   沿って延在し、 第１のゲート電極（Ｇａ１）の第１の部分は少なくとも
   第１のエッジ（Ｆ１）に接し、 第１のゲート電極（Ｇａ１）の第２の部分は少なくとも
   第２のエッジ（Ｆ２）に接し、 第１のゲート電極（Ｇａ１）の第１の部分と第１のゲー
   ト電極（Ｇａ１）の第２の部分とはつながって構成され
   ており、 ゲート誘電体（Ｇｄ）は、第１のゲート電極（Ｇａ１）
   の第１の部分の領域において第１のエッジ（Ｆ２）に中
   断部（Ｕ）を有する、請求項１記載のＤＲＡＭセル構成
   体。
3. 【請求項３】 第１のエッジ（Ｆ１）に、第１のトラン
   ジスタの第１のソース／ドレイン領域（１Ｓ／Ｄ１）と
   第２のトランジスタの第１のソース／ドレイン領域との
   間のチャネル電流の形成を抑圧する素子が配置されてい
   る、請求項２記載のＤＲＡＭ構成体。
4. 【請求項４】 第１のゲート電極（Ｇａ１）の第１の部
   分の上側端部はｙ軸を基準にして第２の高さ（Ｈ２）に
   あり、 該第２の高さは第３の高さ（Ｈ３）よりも高く、 該第３の高さには第１のゲート電極（Ｇａ１）の第２の
   部分の上側端部がある、請求項２または３記載のＤＲＡ
   Ｍセル構成体。
5. 【請求項５】 第１のトランジスタの第２のソース／ド
   レイン領域と第３のトランジスタの第１のソース／ドレ
   イン領域とは第１のドープ領域（Ｄ１）を形成する、請
   求項１から４までのいずれか１項記載のＤＲＡＭセル構
   成体。
6. 【請求項６】 第２のトランジスタの第１のソース／ド
   レイン領域は第２のドープ領域（Ｄ２）として構成され
   ており、ゲート誘電体（Ｇｄ）の中断部（Ｕ）領域では
   第１のゲート電極（Ｇａ１）の第１の部分に接してい
   る、請求項１から５までのいずれか１項記載のＤＲＡＭ
   セル構成体。
7. 【請求項７】 書き込みビット線路と読み出しビット線
   路とは重なっており、１つのビット線路（Ｂ）を形成す
   る、請求項１から６までのいずれか１項記載のＤＲＡＭ
   セル構成体。
8. 【請求項８】 ＤＲＡＭセル構成体の製造方法におい
   て、 それぞれ少なくとも１つの第１のトランジスタ、第２の
   トランジスタ、第３のトランジスタを含むメモリセルを
   形成し、 書き込みワード線路（ＷＳ）と、読み出しワード線路
   （ＷＡ）と、書き込みワード線路（ＷＳ）および読み出
   しワード線路（ＷＡ）に対して横方向のビット線路
   （Ｂ）とを形成し、 ゲート電極、第１のソース／ドレイン領域および第２の
   ソース／ドレイン領域を形成し、 第１のトランジスタの第１のゲート電極（Ｇａ１）を第
   ２のトランジスタの第１のソース／ドレイン領域と接続
   し、 第２のトランジスタの第２のソース／ドレイン領域（２
   Ｓ／Ｄ２）を書き込みビット線路と接続し、 第２のトランジスタの第２のゲート電極（Ｇａ２）を書
   き込みワード線路（ＷＳ）と接続し、 第３のトランジスタの第３のゲート電極（Ｇａ３）を読
   み出しワード線路（ＷＡ）と接続し、 第１のトランジスタの第２のソース／ドレイン領域を第
   ３のトランジスタの第１のソース／ドレイン領域と接続
   し、 第３のトランジスタの第２のソース／ドレイン領域（３
   Ｓ／Ｄ２）を読み出しビット線路と接続し、 第１のトランジスタ、第２のトランジスタおよび第３の
   トランジスタを、サブストレート（１）の表面（Ｏ）に
   対して垂直に延在するｙ軸を基準にして垂直に構成し、 第１のトランジスタおよび第２のトランジスタをｙ軸を
   基準にして重ねて形成し、 第１のトランジスタおよび第３のトランジスタをｙ軸を
   基準にして重ねて形成する、ことを特徴とするＤＲＡＭ
   セル構成体の製造方法。
9. 【請求項９】 第１のトランジスタ、第２のトランジス
   タおよび第３のトランジスタを半導体構造体（Ｓｔ）に
   形成し、 第２のトランジスタを実質的に、半導体構造体（Ｓｔ）
   の第１のエッジ（Ｆ１）に形成し、 第３のトランジスタを実質的に、半導体構造体（ｓｔ）
   の第２のエッジ（Ｆ２）に形成し、 第１のエッジ（Ｆ１）と第２のエッジ（Ｆ２）にゲート
   誘電体（Ｇｄ）を設け、 書き込みワード線路（ＷＳ）を第１のエッジ（Ｆ１）に
   沿って延在して形成し、 読み出しワード線路（ＷＡ）を第２のエッジ（Ｆ２）に
   沿って延在して形成し、 第１のゲート電極（Ｇａ１）を少なくとも第１のエッジ
   （Ｆ１）に接して形成し、 第１のゲート電極（Ｇａ１）の第２の部分を少なくとも
   第２のエッジ（Ｆ２）に接して形成し、 第１のゲート電極（Ｇａ１）の第１の部分と第１のゲー
   ト電極（Ｇａ１）の第２の部分とがつながるように形成
   し、 ゲート誘電体（Ｇｄ）に、第１のゲート電極（Ｇａ１）
   の第１の部分の領域において第１のエッジ（Ｆ１）の箇
   所に中断部（Ｕ）を設ける、請求項８記載の製造方法。
10. 【請求項１０】 第１のエッジ（Ｆ１）に、第１のトラ
    ンジスタの第１のソース／ドレイン領域（１Ｓ／Ｄ１）
    と第２のトランジスタの第１のソース／ドレイン領域と
    の間で形成されるチャネル電流を抑圧する素子を形成す
    る、請求項８または９記載の製造方法。
11. 【請求項１１】 半導体構造体（Ｓｔ）の形成後、ドー
    プ物質源を形成し、該ドープ物質源は第１のエッジ（Ｆ
    １）を少なくとも形成すべき中断部（Ｕ）の下の領域で
    覆い、 第１のトランジスタの第１のソース／ドレイン領域（１
    Ｓ／Ｄ１）と第２のトランジスタの第１のソース／ドレ
    イン領域との間で形成されるチャネル電流を抑圧する素
    子を、チャネルストッパ領域（Ｃ）の形態で形成し、 チャネルストッパ領域（Ｃ）の形成のために、ドープ物
    質をドープ物質源から半導体構造体（Ｓｔ）に拡散す
    る、請求項１０記載の製造方法。
12. 【請求項１２】 第１のゲート電極（Ｇａ１）を次のよ
    うにして形成する、すなわち第１のトランジスタ（Ｇａ
    １）の第１の部分の上側端部がｙ軸を基準にして第２の
    高さ（Ｈ２）にあるように形成し、 該第２の高さは第３の高さ（Ｈ３）よりも高く、 該第３の高さには第１のゲート電極（Ｇａ１）の第２の
    部分の上側端部があり、 ゲート誘電体（Ｇｄ）を、中断部（Ｕ）がｙ軸を基準に
    して第３の高さ（Ｈ３）の上に存在するように形成す
    る、請求項９から１１までのいずれか１項記載の製造方
    法。
13. 【請求項１３】 半導体構造体（Ｓｔ）の形成後、熱的
    酸化を実行し、これによりゲート誘電体（Ｇｄ）の部分
    を形成し、 第１のゲート電極（Ｇａ１）の形成のために、第１の材
    料を析出し、第１の高さ（Ｈ１）までエッチバックし、 熱的酸化により形成されたＳｉＯ_２を、第１のエッジ
    （Ｆ１）の露出している部分および第２のエッジ（Ｆ
    ２）から除去し、 第１のゲート電極（Ｇａ１）の第１の部分を形成するた
    めに、別の第１の材料を析出し、第２の高さ（Ｈ２）ま
    でエッチバックし、 ゲート電極（Ｇａ１）の第２の部分を形成するために、
    第１のゲート電極（Ｇａ１）の第１の部分を少なくとも
    覆うマスクを用い、第１の材料を部分的に第３の高さ
    （Ｈ３）までエッチングし、 該第３の高さは、第１の高さ（Ｈ１）の下にあり、 熱的酸化により少なくとも第１のエッジ（Ｆ１）におい
    て、第１の高さ（Ｈ１）と第２の高さ（Ｈ２）との間の
    領域の外でゲート誘電体（Ｇｄ）を完成させる、請求項
    １２記載の製造方法。
14. 【請求項１４】 第１のドープ領域（Ｄ１）を形成し、 該第１のドープ領域は、第１のトランジスタの第２のソ
    ース／ドレイン領域と第３のトランジスタの第１のソー
    ス／ドレイン領域とを含んでいる、請求項８〜１３まで
    のいずれか１項記載の方法。
15. 【請求項１５】 第１のドープ領域（Ｄ１）の形成を次
    のようにして行う、 すなわち第２のエッジ（Ｆ２）に接して、第１のゲート
    電極（Ｇａ１）の第２の部分の上側に少なくとも部分的
    に第１の層（Ｓｄ）を析出し、 該層から温度ステップでドープ物質を半導体構造体（Ｓ
    ｔ）に拡散することにより行う、請求項９から１４まで
    のいずれか１項記載の製造方法。
16. 【請求項１６】 第２のトランジスタの第１のソース／
    ドレイン領域を第２のドープ領域（Ｄ２）として形成
    し、 当該形成は、温度ステップによりゲート誘電体（Ｇｄ）
    の中断部（Ｕ）の領域でドープ物質を半導体構造体（Ｓ
    ｔ）に拡散して行う、請求項９から１５までのいずれか
    １項記載の製造方法。
17. 【請求項１７】 材料を析出およびエッチバックおよび
    ／または化学機械的研磨することにより、第１のエッジ
    （Ｆ１）に書き込みワード線路（ＷＳ）を、第２のエッ
    ジ（Ｆ２）に読み出しワード線路（ＷＡ）を形成し、 第２のゲート電極（Ｇａ２）を書き込みワード線路（Ｗ
    Ｓ）の部分として、第３のゲート電極（Ｇａ３）を読み
    出しワード線路（ＷＡ）の部分として形成する、請求項
    ８〜１６までのいずれか１項記載の製造方法。
18. 【請求項１８】 書き込みビット線路と読み出しビット
    線路とを、これらが重なり１つのビット線路（Ｂ）を形
    成するように形成する、請求項８〜１７までのいずれか
    １項記載の製造方法。