KR20100082505A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20100082505A
KR20100082505A KR1020090001838A KR20090001838A KR20100082505A KR 20100082505 A KR20100082505 A KR 20100082505A KR 1020090001838 A KR1020090001838 A KR 1020090001838A KR 20090001838 A KR20090001838 A KR 20090001838A KR 20100082505 A KR20100082505 A KR 20100082505A
Authority
KR
South Korea
Prior art keywords
active pattern
impurity regions
active
gate electrode
pattern
Prior art date
Application number
KR1020090001838A
Other languages
English (en)
Other versions
KR101528817B1 (ko
Inventor
정훈
오용철
홍성인
김성환
최용락
송호주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090001838A priority Critical patent/KR101528817B1/ko
Priority to US12/683,179 priority patent/US8183613B2/en
Priority to TW099100405A priority patent/TW201036147A/zh
Priority to JP2010003046A priority patent/JP2010161372A/ja
Publication of KR20100082505A publication Critical patent/KR20100082505A/ko
Application granted granted Critical
Publication of KR101528817B1 publication Critical patent/KR101528817B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 소자 및 그 제조 방법에서, 상기 반도체 메모리 소자는 기판 상부면 전체를 덮는 매립 절연막이 구비된다. 상기 매립 절연막 상에, 2개의 돌출부를 포함하고, 상기 돌출부들 사이에는 요부가 생성되고, 데이터가 저장되기 위한 플로팅 바디로 제공되는 액티브 패턴이 구비된다. 상기 액티브 패턴의 돌출부 상부면에 불순물이 도핑된 제1 및 제2 불순물 영역이 구비된다. 상기 액티브 패턴의 외측벽 표면에 게이트 절연막이 구비된다. 상기 게이트 절연막 상에는 상기 액티브 패턴의 외측벽을 둘러싸면서 상기 요부 내부를 부분적으로 채우는 형상을 갖고, 상기 액티브 패턴의 제1 및 제2 불순물 영역의 저면보다 낮은 상부면을 갖는 게이트 전극을 포함한다. 상기 반도체 메모리 소자는 게이트 전극의 조절 능력이 우수하고, 데이터 보유 특성이 양호하다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 단위 셀 내에 커패시터를 포함하지 않는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는, 커패시터가 구비되지 않고 하나의 트랜지스터만으로 메모리 셀이 구성되는 원 트랜지스터 디램(1-T DRAM)이 연구되고 있다. 특히, 고집적화되면서도 우수한 데이터 보유(data retention)특성을 갖도록 하기 위하여 3차원 구조의 원 트랜지스터 디램이 개발되고 있다. 그러나, 상기 원 트랜지스터 디램들을 고집적화하는 경우 데이터를 저장하기 위한 플로팅 바디 부분이 좁아지게 되므로, 데이터 보유 능력이 매우 떨어지게 된다. 때문에, 상기 원 트랜지스터 디램을 고도로 집적시키는데는 한계가 있다.
본 발명의 목적은 고집적화되면서도 데이터 보유 능력이 우수한 반도체 메모 리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 기판 상부면 전체를 덮는 매립 절연막이 구비된다. 상기 매립 절연막 상에는, 2개의 돌출부를 포함하고, 상기 돌출부들 사이에는 요부가 생성되고, 데이터가 저장되기 위한 플로팅 바디로 제공되는 액티브 패턴이 구비된다. 상기 액티브 패턴 돌출부의 상부면에 불순물이 도핑된 제1 및 제2 불순물 영역이 구비된다. 상기 액티브 패턴의 외측벽 표면에는 게이트 절연막이 구비된다. 또한, 상기 게이트 절연막 상에는 상기 액티브 패턴의 외측벽을 둘러싸면서 상기 요부 내부를 부분적으로 채우는 형상을 갖고, 상기 액티브 패턴의 제1 및 제2 불순물 영역의 저면보다 낮은 상부면을 갖는 게이트 전극을 포함한다.
본 발명의 일 실시예에서, 상기 액티브 패턴에서 상기 제1 및 제2 불순물 영역은 제1 도전형의 불순물이 도핑되고, 상기 제1 및 제2 불순물 영역 이 외의 상기 액티브 패턴은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된다.
본 발명의 일 실시예에서, 상기 게이트 전극을 통해 상기 제1 및 제2 불순물 영역 아래의 액티브 패턴으로 인가되는 전압 및 상기 제2 불순물 영역에 가해지는 전압에 의해, 상기 제1 및 제2 불순물 영역 아래의 상기 액티브 패턴에 전하가 저장됨으로써 데이터가 기록된다.
본 발명의 일 실시예에서, 상기 게이트 전극의 상부면은 상기 액티브 패턴의 제1 및 제2 불순물 영역의 저면보다 낮게 위치한다.
본 발명의 일 실시예에서, 상기 액티브 패턴은 단결정 반도체 물질로 이루어질 수 있다.
본 발명의 일 실시예에서, 상기 매립 구조물 상에는 복수의 액티브 패턴들이 규칙적으로 배열되고, 상기 게이트 전극은 제1 방향으로 나란하게 배치된 복수의 액티브 패턴의 외측벽을 감싸는 라인 형상을 가질 수 있다.
상기 제1 방향과 수직한 제2 방향으로 나란하게 배치된 복수의 제1 불순물 영역들 상에는, 상기 제1 불순물 영역들과 전기적으로 비트 라인이 연결될 수 있다.
또한, 상기 제1 방향으로 나란하게 배치된 복수의 제2 불순물 영역들 상에는, 상기 제2 불순물 영역들과 전기적으로 소스 라인이 연결될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법으로, 기판 상부면 전체를 덮는 매립 절연막 상에, 2개의 돌출부를 포함하고, 상기 돌출부 사이에는 요부를 포함하고, 데이터가 저장되기 위한 플로팅 바디로 제공되는 액티브 패턴을 형성한다. 상기 액티브 패턴의 외측벽 표면에, 게이트 절연막을 형성한다. 상기 게이트 절연막 상에, 상기 액티브 패턴의 외측벽을 둘러싸면서 상기 요부 내부를 부분적으로 채우는 형상을 갖고, 상기 액티브 패턴의 돌출된 부분의 상부면보다 낮은 상부면을 갖도록 게이트 전극을 형성한다. 다음에, 상기 액티브 패턴들의 돌출된 부분에 불순물을 도핑하여 제1 및 제2 불순물 영역을 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 불순물 영역의 저면이 상기 게이트 전극 상부면보다 높게 위치하도록 상기 액티브 패턴들의 돌출된 부분에 불순물이 도핑된다.
설명한 것과 같이, 본 발명에 따른 메모리 소자는 하나의 트랜지스터만으로 단위 셀이 구성되므로 고집적화시킬 수 있다.
또한, 본 발명에 따른 메모리 소자는 데이터가 저장되는 액티브 패턴이 수직 및 수평 방향으로 확장된다. 즉, 상기 액티브 패턴은 돌출부의 수직 길이 뿐 아니라 돌출부 사이의 수평 길이를 포함한다. 따라서, 본 발명에 따른 메모리 소자는, 상기 메모리 소자의 단위 셀을 내에 포함되는 트랜지스터가 핀 구조 또는 수직형 필러 구조를 갖는 경우에 비해 데이터가 저장되는 액티브 패턴의 체적이 더 크다. 그러므로, 본 발명에 따른 메모리 소자는 데이터 보유 특성이 우수하다.
이와같이, 본 발명에 따른 메모리 소자는 고도로 집적화되면서도 우수한 동작 특성을 갖는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 디램 단위 소자를 나타내는 사시도이다. 도 2는 도 1의 I-I' 부분을 절단하였을 때 보여지는 단면도이다.
도 1 및 2를 참조하면, 기판(10) 상부면 전체를 덮는 매립 절연막(12)이 구비된다. 상기 매립 절연막(12)은 산화물로 이루어질 수 있다. 예를들어, 상기 매립 절연막(12)은 실리콘 산화물로 이루어질 수 있다.
상기 매립 절연막(12) 상에는 고립된 패턴 형상을 갖는 액티브 패턴(16)이 구비된다. 상기 액티브 패턴(16)은 SOI 기판에 포함되는 상부 단결정 실리콘막을 패터닝함으로써 수득된 것이다.
상기 고립된 형상을 갖는 각각의 액티브 패턴(16)은 2개의 돌출부(16a)를 포함하고, 상기 돌출부(16a)들 사이에는 요부가 생성되어 있다. 이 때, 상기 요부의 저면에는 매립 절연막(12)이 노출되지 않는다. 그러므로, 상기 돌출부(16a)들은 상기 돌출부(16a) 아래에서 서로 연결된 형상을 갖는다.
도시된 것과 같이, 상기 2개의 돌출부(16a)는 상기 고립된 액티브 패턴(16)에서 서로 마주하는 가장자리 부위에 배치될 수 있다. 구체적으로, 서로 대향하지 않고 있지 않는 상기 돌출부(16a)의 외측벽은 상기 돌출부 아래에 위치하는 액티브 패턴(16)의 외측벽과 수직 평면 상에 위치하게 되도록 한다. 즉, 상기 액티브 패턴(16)은 U자 형상을 갖는다. 이와같이, 상기 돌출부(16a) 아래에 위치하는 액티브 패턴(16)은 상기 돌출부의 외측벽으로부터 측방으로 확장된 형상을 갖지 않는다. 때문에, 상기 액티브 패턴(16)이 차지하는 수평 면적이 감소된다.
이와는 다른 실시예로, 도시하지는 않았지만, 상기 2개의 돌출부는 상기 고립된 액티브 패턴 중심 부위에 각각 배치될 수도 있다. 이 경우, 상기 돌출부 아래에 위치하는 액티브 패턴은 상기 돌출부의 외측벽의 측방으로 확장된 형상을 갖는다. 때문에, 도 1 및 2에 도시된 실시예와 비교할 때, 상기 액티브 패턴이 차지하는 수평 면적이 증가된다.
상기 액티브 패턴(16)의 대부분 영역은 전하를 저장하기 위한 플로팅 바디(floating body)로써 제공된다. 따라서, 상기 2개의 돌출부(16a) 사이의 이격 거리가 길어질수록 상기 액티브 패턴(16) 내에 전하를 저장하기 위한 공간이 커진다. 또한, 상기 돌출부(16a) 상부면으로부터 상기 매립 절연막(12)까지의 거리가 증가될수록 상기 액티브 패턴(16) 내에 전하를 저장하기 위한 공간이 커진다. 이와같이, 상기 액티브 패턴(16)이 수평 및 수직 방향으로 각각 확장될 수 있으므로, 전하를 저장하기 위한 플로팅 바디가 증가된다.
상기 액티브 패턴(16)의 돌출부 상부면에는 제1 및 제2 불순물 영역(20a, 20b)이 구비된다. 상기 제1 및 제2 불순물 영역(20a, 20b)의 저면은 상기 요부의 저면(19)보다 높게 위치하여야 한다. 그러므로, 상기 제1 및 제2 불순물 영역(20a, 20b)과 상기 요부의 저면(19)은 서로 이격된다.
상기 제1 및 제2 불순물 영역(20a, 20b)은 고농도의 N형 불순물로 도핑되어 있다. 한편, 상기 제1 및 제2 불순물 영역(20a, 20b) 아래의 액티브 패턴은 P형 불순물로 도핑되어 있다. 상기 제1 불순물 영역(20a)은 바이폴라 트랜지스터의 에미터(emitor)로써 제공된다. 상기 제2 불순물 영역(20b)은 바이폴라 트랜지스터의 콜렉터(collector)로써 제공된다. 또한, 상기 제1 및 제2 불순물 영역(20a, 20b) 아래의 액티브 패턴(16)은 바이폴라 트랜지스터의 베이스(base)로써 제공된다.
따라서, 상기 제1 및 제2 불순물 영역(20a, 20b)을 포함하는 액티브 패턴(16)은 하나의 바이폴라 트랜지스터로의 기능을 수행할 수 있다.
상기 액티브 패턴(16)의 외측벽 표면에는 게이트 절연막(도 2, 17)이 구비된다. 상기 게이트 절연막(17)은 실리콘 산화물로 이루어질 수 있다.
상기 게이트 절연막(17) 상에는 게이트 전극(24)이 구비된다. 상기 게이트 전극(24)은 상기 액티브 패턴(16)의 외측벽을 둘러싸면서 상기 요부 내부를 부분적으로 채우는 형상을 갖는다. 상기 게이트 전극(24)의 상부면은 상기 제1 및 제2 불순물 영역(20a, 20b)의 저면보다 낮게 위치하여야 한다. 따라서, 상기 게이트 전극(24)은 상기 제1 및 제2 불순물 영역(20a, 20b)과 전기적으로 연결되지 않도록 배치된다. 즉, 상기 게이트 전극(24)은 상기 요부를 포함한 액티브 패턴(16)의 하부를 완전하게 둘러싸는 형상을 갖는다.
도시된 것과 같이, 상기 게이트 전극(24)은 상기 바이폴라 트랜지스터의 베이스 부위에 해당되는 액티브 패턴(16)과 대향하게 배치된다. 그러므로, 전기적으 로는, 상기 바이폴라 트랜지스터의 베이스와 대향하여 MOS 커패시터가 구비된 구조와 동일하다. 따라서, 상기 게이트 전극(24)에 인가되는 전압이 상기 베이스에 해당하는 액티브 패턴에 전달된다.
도 1 및 도 2에 도시된 디램 단위 소자에서 데이터 쓰기 동작을 설명한다.
바이폴라 트랜지스터에서, 에미터와 베이스가 순방향 바이어스가 되고, 베이스와 콜렉터가 역방향 바이어스가 될 때, 에미터로부터 베이스로 바이폴라 전류가 발생된다. 그러므로, 상기 제1 불순물 영역(20a), 액티브 패턴(16)이 순방향 바이어스가 되도록 하고, 상기 액티브 패턴(16) 및 제2 불순물 영역(20b)이 역방향 바이어스가 되도록 함으로써 바이폴라 전류를 발생시킬 수 있다. 그런데, 상기 바이폴라 전류가 흐르게 되면, 상기 제2 불순물 영역(20b)과 플로팅 바디의 접합 영역에서 충격 이온화가 발생하게 되어 과잉의 다수 케리어가 생성된다. 상기 생성된 과잉의 다수 케리어는 상기 액티브 패턴(16)에 저장된다.
또한, 상기 베이스와 콜렉터에 해당하는 액티브 패턴(16) 및 제2 불순물 영역(20b)에 각각 소거 전압을 인가함으로써, 상기 액티브 패턴(16)에 저장된 다수 케리어를 제거할 수 있다.
이와같이, 상기 액티브 패턴(16)에 전하를 저장하거나 또는 소거함으로써 상기 디램 소자에 데이터를 기록한다.
또한, 도 1 및 도 2에 도시된 디램 단위 소자에서 데이터 읽기 동작을 설명한다.
상기 디램 단위 소자에서, 상기 액티브 패턴(16)에 전하가 저장되어 있는 경 우에는 채널 전류에 비해 큰 바이폴라 전류가 흐르게 된다. 따라서, 상기 콜렉터에 해당하는 제2 불순물 영역(20b)과 전기적으로 연결된 감지회로를 통해 상기 제2 불순물 영역(20b)을 통해 흐르는 전류를 감지함으로써, 상기 액티브 패턴(16)에 저장된 데이터를 읽어낼 수 있다.
본 발명의 일 실시예에 따른 디램 단위 소자는 상기 액티브 패턴이 돌출부를 갖고 있으며, 상기 액티브 패턴의 수직 높이 뿐 아니라 돌출부들 사이의 수평 너비 부분까지 게이트 전극과 대향하게 된다. 이와같이, 상기 게이트 전극과 액티브 패턴이 서로 대향하는 면적이 증가되므로, MOS 커패시터의 커패시턴스가 매우 증가된다. 따라서, 상기 게이트 전극에 의한 채널 영역의 전하 조절 능력이 매우 우수해진다.
또한, 상기에서도 설명한 것과 같이, 상기 제1 및 제2 불순물 영역 아래에 위치하는 액티브 패턴에는 접합 부위에서의 충격 이온화에 의해 생성된 다수 케리어들이 저장된다. 그런데, 상기 액티브 패턴은 돌출부의 수직 높이 뿐 아니라 돌출부들 사이의 수평 거리가 증가될수록 체적이 증가된다. 그러므로, 상기 플로팅 바디로 제공되어 전하가 저장되는 액티브 패턴의 체적이 매우 커지게 된다. 따라서, 상기 액티브 패턴에 많은 전하들이 저장될 수 있어, 데이터 보유 능력이 향상되고, 리플래시 주기가 감소된다.
반면에, 일반적인 핀 구조의 플로팅 바디를 갖는 메모리 소자의 경우에는, 핀의 높이를 증가시켜야만 전하가 저장되기 위한 체적을 증가시킬 수 있다. 그러나, 상기 핀의 높이를 증가시키는 경우, 게이트 전극 형성과 같은 후속 공정이 어 려워지게 되어 공정 불량이 발생될 수 있다.
또한, 일반적인 수직 필러 구조의 플로팅 바디를 갖는 메모리 소자의 경우에는 수직 필러의 높이가 증가되거나 상기 수직 필러의 지름이 증가되어야 한다. 그러나, 상기 수직 필러의 높이가 증가되는 경우 후속 공정을 수행하기 어려울 뿐 아니라 채널 길이가 길어지게 되어 오작동될 수 있다. 또한 상기 수직 필러의 지름이 증가되는 경우, 집적도가 떨어진다.
이와같이, 본 실시예의 디램 단위 소자의 경우, 3차원 구조로 이루어져 있어 높은 집적도를 가지고, 게이트 커패시턴스가 증가되어 게이트에 의한 채널 조절 능력이 우수하고, 데이터 보유 특성이 우수하여 리플래시 특성이 양호하다.
도 3은 도 1에 도시된 디램 단위 소자를 단위 셀로 하는 어레이 구조의 디램 소자를 나타내는 사시도이다. 도 4는 도 3에 도시된 디램 소자의 등가 회로도이다.
도 3을 참조하면, 기판(100) 상부면 전체를 덮는 매립 절연막(102, Buried oxide)이 구비된다.
상기 매립 절연막(102) 상에는 도 1을 참조로 설명한 것과 동일한 구조의 액티브 패턴(106)들이 규칙적으로 배열된다.
상기 액티브 패턴(106)들의 돌출부들 상부면에는 에미터 및 콜렉터로 제공되는 제1 및 제2 불순물 영역(120a, 120b)이 각각 구비된다. 또한, 상기 제1 및 제2 불순물 영역(120a, 120b) 아래의 액티브 패턴(106) 전체는 베이스로 제공되는 P형 불순물로 도핑되어 있다. 그러므로, 상기 제1 및 제2 불순물 영역(120a, 120b)을 포함하는 각각의 액티브 패턴(106)은 하나의 바이폴라 트랜지스터의 기능을 하게된다.
상기 액티브 패턴(106)의 외측벽 표면에는 게이트 절연막(117)이 구비된다.
상기 게이트 절연막(117) 상에는 제1 방향으로 연장되는 게이트 전극(114)이 구비된다. 상기 게이트 전극(114)은 상기 제1 방향으로 나란하게 배치되어 있는 각각의 액티브 패턴(106)들의 외측벽을 둘러싸면서, 상기 각각의 액티브 패턴(106)들에 포함된 요부를 부분적으로 채우는 형상을 갖는다. 상기 게이트 전극(114)의 상부면은 상기 제1 및 제2 불순물 영역(120a, 120b)들의 저면보다 낮게 위치한다.
상기 게이트 전극(114)들 사이의 갭을 채우면서, 상기 액티브 패턴(106)들을 덮는 제1 층간 절연막(116)이 구비된다. 상기 제1 층간 절연막(116)에는 상기 제1 및 제2 불순물 영역(120a, 120b)들을 노출시키는 콘택홀들이 포함되어 있다.
상기 콘택홀 내부에는 상기 제1 불순물 영역(120a)들과 접하는 제1 콘택 플러그(122a) 및 상기 제2 불순물 영역(120b)들과 접하는 제2 콘택 플러그(122b)가 각각 구비된다. 상기 제1 및 제2 콘택 플러그(122a, 122b)들은 금속 물질로 이루어질 수 있다. 또는 상기 제1 및 제2 콘택 플러그(122a, 122b)들은 불순물이 도핑된 폴리실리콘 물질로 이루어질 수 있다.
상기 제1 층간 절연막(116) 상에는 상기 제1 방향과 수직한 제2 방향으로 배열되어 있는 제1 콘택 플러그(122a)들을 서로 연결시키는 비트 라인(124)들이 구비된다. 상기 비트 라인(124)은 상기 제1 콘택 플러그(122a)와 동일한 도전 물질로 이루어지는 것이 바람직하다.
상기 비트 라인(124) 상에는 하드 마스크 패턴(126)이 구비된다. 또한, 상기 하드 마스크 패턴(126) 및 비트 라인(124)의 측벽에는 스페이서(128)가 형성된다.
상기 비트 라인(124)을 가로지르는 층간 절연막 패턴(136)이 구비된다. 상기 층간 절연막 패턴(136)은 상기 비트 라인(124)의 연장 방향과 수직한 방향인 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 층간 절연막 패턴(136)들 사이에는 상기 제2 콘택 플러그(122b)의 상부면과 접속하는 소오스 콘택 플러그(138)가 구비된다. 또한, 상기 제1 방향으로 배치되어 있는 상기 소오스 콘택 플러그(138)들을 서로 연결시키는 소오스 라인(140)이 구비된다.
상기 소오스 라인(140)은 상기 소오스 콘택 플러그(138), 하드 마스크 패턴(126) 상에 구비된다. 상기 소오스 라인(140)의 상부면은 상기 층간 절연막 패턴의 상부면과 동일한 평면에 위치한다. 따라서, 상기 소오스 라인(140)은 상기 층간 절연막 패턴(136)에 의해 절연된다.
상기 설명한 어레이 구조를 갖는 디램 소자는 도 4에 도시된 등가 회로도를 갖는다.
도 4를 참조하면, 고립된 각각의 액티브 패턴은 각 셀의 데이터를 저장하는 바이폴라 트랜지스터로써 동작된다. 상기 비트 라인(B/L)은 상기 바이폴라 트랜지스터의 에미터 부분인 제1 불순물 영역과 각각 연결된다. 상기 워드 라인(W/L)은 상기 바이폴라 트랜지스터의 베이스 부분 상에 구비되는 게이트 전극으로써 제공된 다. 또한, 상기 소오스 라인(S/L)은 바이폴라 트랜지스터의 콜렉터 부분인 제2 불순물 영역과 각각 연결된다. 상기 바이폴라 트랜지스터의 베이스 부분이 플로팅 바디로 제공되고, 상기 플로팅 바디에 전하들이 저장됨으로써 데이터가 기록된다.
도 5 내지 도 17은 도 3에 도시된 어레이 구조를 갖는 디램 소자의 제조 방법을 나타내는 사시도들이다.
도 5를 참조하면, 벌크 실리콘 기판(100), 매립 절연막(102) 및 상부 실리콘막(도시안됨)을 포함하는 SOI 기판을 마련한다. 상기 상부 실리콘막은 단결정 실리콘으로 이루어진다.
상기 SOI 기판에 포함되는 상부 실리콘막 상에 액티브 영역을 정의하는 제1 하드 마스크 패턴(108)들을 형성한다. 상기 제1 하드 마스크 패턴(108)들은 패드 산화막(도시안됨) 및 실리콘 질화막(도시안됨)을 증착하고, 상기 패드 산화막 및 실리콘 질화막을 사진 식각 공정을 통해 패터닝함으로써 형성할 수 있다. 상기 제1 하드 마스크 패턴(108)들은 각각 고립된 형상을 가지면서 규칙적으로 배열된다.
상기 제1 하드 마스크 패턴(108)의 높이는 후속 공정을 통해 형성되는 콘택 플러그의 높이를 결정하게 된다. 때문에, 상기 제1 하드 마스크 패턴(108)은 형성하고자하는 콘택 플러그의 높이보다 더 높게 형성하는 것이 바람직하다.
상기 제1 하드 마스크 패턴(108)을 식각 마스크로 사용하여 상기 상부 실리콘막을 식각함으로써, 예비 액티브 패턴(104)들을 형성한다. 이와같이, 상기 예비 액티브 패턴(104)은 단결정 실리콘으로 이루어진다.
도 6을 참조하면, 상기 제1 하드 마스크 패턴(108) 및 예비 액티브 패턴(104)들을 덮는 포토레지스트막(도시안됨)을 형성한다. 상기 포토레지스트막을 패터닝함으로써, 제1 포토레지스트 패턴(도시안됨)을 형성한다.
상기 제1 포토레지스트 패턴의 노출 부위는 상기 제1 하드 마스크 패턴(106)의 중심 부위를 가로지르는 형상을 갖는다. 즉, 상기 제1 포토레지스트 패턴은 상기 예비 액티브 패턴(104)의 길이 방향과 수직하는 방향으로 연장되는 라인 형상을 가질 수 있다. 또는, 상기 제1 포토레지스트 패턴은 상기 예비 액티브 패턴(104)의 중심 부위를 선택적으로 노출하는 형상을 가질 수도 있다.
다음에, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크 패턴(108)을 식각함으로써, 제2 하드 마스크 패턴(108a)을 형성한다. 이 후, 상기 제2 하드 마스크 패턴(108a)을 식각 마스크로 사용하여 상기 예비 액티브 패턴(104)을 부분적으로 식각하여 요부(110)를 형성한다. 상기 식각 공정에서, 상기 요부(110)의 저면에 매립 절연막(102)이 노출되지 않도록 한다. 상기 공정을 수행함으로써, 2개의 돌출부(106a)를 포함하는 액티브 패턴(106)들이 형성된다. 상기 액티브 패턴(106)은 상기 2개의 돌출부(106a)들이 하부에서 연결되어 있는 형상을 갖는다.
상기 액티브 패턴의 돌출부(106a) 상부는 각각 바이폴라 트랜지스터의 에미터 및 콜렉터로 제공된다. 또한, 상기 액티브 패턴의 돌출부(106a)들 사이의 수평 길이 및 상기 액티브 패턴의 각 돌출부(106a)의 수직 길이는 전하를 저장하기 위한 플로팅 바디(floating body)로써 제공된다. 따라서, 상기 요부(110)의 너비 및 깊 이를 조절함으로써 상기 액티브 패턴의 돌출부(106a)들 사이의 수평 길이 및 돌출부의 수직 길이를 조절할 수 있다. 또한, 상기 전하가 저장되는 플로팅 바디의 체적을 조절할 수 있다.
도 7을 참조하면, 상기 액티브 패턴(106)의 표면 상에 게이트 절연막(117)을 형성한다. 상기 게이트 절연막(117)은 상기 액티브 패턴(106) 표면을 열산화시킴으로써 형성할 수 있다.
상기 액티브 패턴(106)들 사이를 채우면서 상기 제2 하드 마스크 패턴(108a)을 덮는 예비 제1 도전막(도시안됨)을 형성한다. 일 예로, 상기 예비 제1 도전막은 N형 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다. 이와는 달리, 상기 예비 제1 도전막은 폴리실리콘 및 금속 또는 폴리실리콘 및 금속 실리사이드를 적층시켜 형성할 수도 있다.
이 후, 상기 제2 하드 마스크 패턴(108a)의 상부면이 노출되도록 상기 예비 제1 도전막을 연마한다. 상기 예비 제1 도전막을 연마한 후, 상기 예비 제1 도전막의 상부 표면을 계속하여 식각함으로써, 상기 액티브 패턴의 돌출부(106a)의 측벽 일부가 노출되도록 한다.
상기 공정을 수행함으로써, 상기 액티브 패턴의 돌출부(106a)보다 낮은 상부면을 갖는 제1 도전막(112)이 형성된다. 이 때, 상기 제1 도전막(112)의 상부면은 상기 요부(110) 저면보다 높게 위치하도록 하여야 한다. 따라서, 상기 제1 도전막(112)에 의해 상기 요부(110)의 일부가 채워져야 한다.
도 8을 참조하면, 상기 제1 도전막(112)을 덮는 포토레지스트막을 형성한다. 상기 포토레지스트막을 사진 공정에 의해 패터닝함으로써 제1 방향으로 연장되는 라인 형상을 갖는 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 제1 방향으로 나란하게 배치되어 있는 액티브 패턴(106)들을 덮는 형상을 갖는다.
상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 도전막(112)을 식각함으로써 게이트 전극(114)을 형성한다. 상기 게이트 전극(114)은 상기 제1 방향으로 나란하게 배치된 액티브 패턴(106)들을 완전히 둘러싸면서 연장되는 라인 형상을 갖는다. 따라서, 상기 게이트 전극(114)의 너비는 상기 액티브 패턴(106)의 너비보다 더 넓다.
도 9를 참조하면, 상기 게이트 전극(114)들 사이의 갭을 매립하면서 상기 제2 하드 마스크 패턴(108a)을 덮는 제1 층간 절연막(116)을 형성한다. 상기 제1 층간 절연막(116)은 실리콘 산화물을 화학기상증착법을 통해 증착시켜 형성할 수 있다.
다음에, 상기 제2 하드 마스크 패턴(108a)의 상부면이 노출되도록 상기 제1 층간 절연막(116)을 연마한다. 상기 연마 공정을 통해 상기 제1 층간 절연막(116)의 상부면이 평탄해진다.
도 10을 참조하면, 상기 노출된 제2 하드 마스크 패턴(108a)을 제거함으로써, 상기 액티브 패턴(106)의 돌출부 상부면을 선택적으로 노출시키는 콘택홀(118)들을 형성한다. 상기 제2 하드 마스크 패턴(108a)의 제거는 습식 식각 공정을 통해 수행할 수 있다.
이와같이, 상기 콘택홀(118)들은 상기 제1 층간 절연막(116)과 제2 하드 마스크 패턴(108a) 간의 식각 선택비를 이용하여 상기 제2 하드 마스크 패턴(108a)을 선택적으로 제거함으로써 형성된다. 그러므로, 상기 제2 하드 마스크 패턴(108a)을 제거하기 이 전에 별도의 사진 공정이 수행되지 않는다.
도 11을 참조하면, 상기 콘택홀(118)들을 형성한 다음, 불순물을 이온 주입시킨다. 상기 공정에 의하면, 상기 콘택홀(118)들 저면에 노출된 액티브 패턴(106)의 돌출 부분에 불순물이 이온 주입됨으로써, 제1 및 제2 불순물 영역(120a, 120b)이 형성된다. 즉, 상기 액티브 패턴(106)에서 어느 하나의 돌출부에는 제1 불순물 영역(120a)이 형성되고, 나머지 하나의 돌출부에는 제2 불순물 영역(120b)이 형성된다. 상기 제1 불순물 영역(120a)은 바이폴라 트랜지스터의 에미터로 제공되고, 상기 제2 불순물 영역(120b)은 바이폴라 트랜지스터의 콜렉터로 제공된다.
상기 이온 주입 공정에 의해 형성된 제1 및 제2 불순물 영역(120a, 120b)의 저면은 상기 게이트 전극(114)의 상부면보다 높게 위치하여야 한다. 따라서, 상기 제1 및 제2 불순물 영역(120a, 120b)은 상기 게이트 전극(114)과 전기적으로 연결되지 않는다.
도 12를 참조하면, 상기 콘택홀(118)들 내부를 완전하게 채우면서 상기 제1 층간 절연막(116) 상부면에 제2 도전막(122)을 형성한다. 상기 제2 도전막(122)은 금속 물질을 증착시켜 형성하는 것이 바람직하다.
상기 제1 불순물 영역(120a)을 노출시키는 상기 콘택홀(118) 내부에는 제2 도전막(122)이 채워짐으로써, 제1 콘택 플러그(122a)가 형성된다. 상기 제2 불순물 영역(120b)을 노출시키는 상기 콘택홀(118) 내부에는 제2 도전막(122)이 채워짐으로써, 제2 콘택 플러그(122b)가 형성된다. 또한, 상기 제1 층간 절연막(116) 상부면에 구비되는 제2 도전막(122)은 후속 공정을 통해 비트 라인으로 형성된다.
도 13을 참조하면, 상기 제2 도전막(122) 상에 비트 라인을 패터닝하기 위한 제3 하드 마스크 패턴(126)을 형성한다. 일 예로, 상기 제3 하드 마스크 패턴(126)은 실리콘 질화물을 화학기상증착법에 의해 증착하고, 사진 식각 공정을 통해 패터닝하여 형성된다. 상기 제3 하드 마스크 패턴(126)은 상기 제1 방향과 수직하는 제2 방향으로 나란하게 배치되어 있는 제1 콘택 플러그(122a)들을 덮는 라인 형상을 갖는다.
상기 제3 하드 마스크 패턴(126)을 식각 마스크로 사용하여 상기 제2 도전막(122)을 식각함으로써, 비트 라인(124)을 형성한다. 상기 비트 라인(124)들 사이에는 상기 제2 콘택 플러그(122b) 및 상기 제1 층간 절연막(116)의 상부면이 노출된다.
본 실시예에서는, 상기 제1 콘택 플러그(122a) 및 비트 라인(124)을 1회의 패터닝 공정을 통해 형성하였다. 그러나, 이와는 다른 실시예로, 상기 제1 및 제2 콘택 플러그(122a, 122b)를 먼저 형성한 후 다시 도전막을 증착하고, 상기 도전막을 패터닝함으로써 상기 제1 콘택 플러그(122a) 상부면과 연결되는 비트 라인(124)을 형성할 수도 있다.
도 14를 참조하면, 상기 제3 하드 마스크 패턴(126), 비트 라인(124) 및 제1 층간 절연막(116)의 표면을 따라 스페이서막(도시안됨)을 형성한다. 상기 스페이서 막은 실리콘 질화물을 증착시켜 형성할 수 있다. 이 후, 상기 스페이서막을 이방성 식각함으로써, 상기 비트 라인(124) 및 제3 하드 마스크 패턴(126)의 측벽에 스페이서(128)를 형성한다.
다음에, 상기 제3 하드 마스크 패턴(126) 상부면, 스페이서(128) 및 상기 제1 층간 절연막(116) 상에 식각 저지막(130)을 형성한다. 상기 식각 저지막(130)은 실리콘 질화물을 증착시켜 형성한다.
도 15를 참조하면, 상기 식각 저지막(130) 상에 상기 제3 하드 마스크 패턴(126)을 덮는 제2 층간 절연막(132)을 형성한다. 상기 제2 층간 절연막(132)은 실리콘 산화물로 형성된다. 상기 제3 하드 마스크 패턴(126) 상에 형성되어 있는 식각 저지막(130)의 상부면이 노출되도록 상기 제2 층간 절연막(132)의 상부면을 연마한다. 상기 공정을 수행하면, 상기 제2 층간 절연막(132)은 상기 제3 하드 마스크 패턴(126) 사이의 갭을 매립하면서 제1 방향으로 연장되는 라인 형상을 갖게된다.
상기 제2 층간 절연막(132) 및 상기 노출된 식각 저지막(130) 상에 제3 층간 절연막(134)을 형성한다. 상기 제3 층간 절연막의 두께는 후속 공정에서 형성되는 소오스 라인의 두께를 결정한다. 그러므로, 상기 제3 층간 절연막은 형성하고자 하는 소오스 라인의 두께보다 더 두껍게 형성하는 것이 바람직하다.
이와는 다른 실시예로, 상기 제2 층간 절연막을 두껍게 형성하고 상기 제3 하드 마스크 패턴이 노출되지 않도록 하면서 상부면을 평탄화시킬 수 있다. 이 경우, 상기 제3 층간 절연막을 형성하는 공정이 생략된다.
도 16을 참조하면, 상기 제3 층간 절연막(134) 상에 포토레지스트막을 형성한다. 이 후, 상기 포토레지스트막을 패터닝함으로써, 상기 제1 방향으로 연장되는 라인 형상을 갖는 제3 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제3 포토레지스트 패턴은 상기 액티브 패턴(106)들 사이에 해당하는 소자 분리 영역을 덮도록 형성된다.
상기 제3 포토레지스트 패턴을 식각 마스크로 상기 제3 층간 절연막(134) 및 제2 층간 절연막(132)을 차례로 식각하여 층간 절연막 패턴(136)을 형성한다. 상기 식각 공정에서, 상기 식각 저지막(130)이 노출될 때 상기 제3 및 제2 층간 절연막을 식각하는 공정이 종료되도록 한다. 상기 층간 절연막 패턴(136)은 상기 비트 라인을 가로지르는 라인 형상을 갖는다.
다음에, 상기 식각 저지막(130)을 식각함으로써, 상기 층간 절연막 패턴(136) 사이에 제1 층간 절연막(116) 및 제2 콘택 플러그(122b)의 상부면이 노출되도록 한다. 상기 식각 공정에서, 상기 제3 하드 마스크 패턴(126) 상부면에 형성되어 있는 식각 저지막(130)도 함께 식각된다. 상기 공정을 수행하면, 상기 층간 절연막 패턴(136)의 상부면은 상기 제3 하드 마스크 패턴(126)의 상부면보다 더 높게 위치하게 된다.
도 17을 참조하면, 상기 제3 하드 마스크 패턴(126) 사이의 갭 부위를 매립하면서 상기 층간 절연막 패턴(136) 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 금속 물질을 증착시켜 형성할 수 있다.
다음에, 상기 층간 절연막 패턴(136)의 상부면이 노출되도록 상기 제2 도전 막을 연마한다.
상기 공정을 수행하면, 상기 제3 하드 마스크 패턴(126) 사이의 갭 부위에 제2 도전막이 매립됨으로써, 상기 제2 콘택 플러그(122b)와 접촉하는 소오스 콘택 플러그(138)가 형성된다. 상기 소오스 콘택 플러그(138)와 상기 비트 라인(124)은 상기 스페이서(128)에 의해 서로 절연된다. 또한, 상기 소오스 콘택 플러그(138) 상에는 소오스 라인(140)이 형성된다. 상기 소오스 라인(140)은 상기 제2 방향으로 나란하게 배치되는 상기 소오스 콘택 플러그(138)들과 접촉하는 형상을 갖는다. 상기 소오스 라인(140)들은 상기 층간 절연막 패턴(136)에 의해 서로 절연된다.
상기에서 설명한 것과 같이, 상기 소오스 콘택 플러그 및 소오스 라인은 사진 식각 공정에 의해 형성되는 것이 아니라, 다마신 공정을 통해 형성되어 공정이 간단하다. 또한, 상기 소오스 콘택 플러그 및 소오스 라인이 셀프 얼라인되므로, 미스 얼라인이 발생되지 않는다.
이 후, 도시하지는 않았지만, 상기 소오스 라인 및 층간 절연막 패턴 상에 보호막을 더 형성할 수 있다.
상기 설명한 것과 같이, 본 발명은 고집적화된 메모리 소자 및 그 제조에 사용될 수 있다. 특히, 하나의 트랜지스터만으로 단위 셀이 구현되는 메모리 소자에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디램 단위 소자를 나타내는 사시도이다.
도 2는 도 1의 I-I' 부분을 절단하였을 때 보여지는 단면도이다.
도 3은 도 1에 도시된 디램 단위 소자를 단위 셀로 하는 어레이 구조의 디램 소자를 나타내는 사시도이다.
도 4는 도 3에 도시된 디램 소자의 등가 회로도이다.
도 5 내지 도 17은 도 3에 도시된 어레이 구조를 갖는 디램 소자의 제조 방법을 나타내는 사시도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102 : 매립 절연막
106 : 액티브 패턴 107 : 게이트 절연막
114 : 게이트 전극 120a : 제1 불순물 영역
120b : 제2 불순물 영역 122a : 제1 콘택 플러그
122b : 제2 콘택 플러그 124 : 비트 라인
126 : 하드 마스크 패턴 138 : 소오스 콘택 플러그
140 : 소오스 라인

Claims (10)

  1. 기판 상부면 전체를 덮는 매립 절연막;
    상기 매립 절연막 상에 구비되고, 2개의 돌출부를 포함하고, 상기 돌출부들 사이에는 요부가 생성되고, 데이터가 저장되기 위한 플로팅 바디로 제공되는 액티브 패턴;
    상기 액티브 패턴의 돌출부 상부면에 불순물이 도핑된 제1 및 제2 불순물 영역;
    상기 액티브 패턴의 외측벽 표면에 구비되는 게이트 절연막; 및
    상기 게이트 절연막 상에 구비되고, 상기 액티브 패턴의 외측벽을 둘러싸면서 상기 요부 내부를 부분적으로 채우는 형상을 갖는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 액티브 패턴에서 상기 제1 및 제2 불순물 영역은 제1 도전형의 불순물이 도핑되고, 상기 제1 및 제2 불순물 영역 이 외의 상기 액티브 패턴은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 게이트 전극을 통해 상기 제1 및 제2 불순물 영역 아래의 액티브 패턴으로 인가되는 전압 및 상기 제2 불순물 영역에 가해지는 전압에 의해, 상기 제1 및 제2 불순물 영역 아래의 상기 액티브 패턴에 전하가 저장되어 데이터 상태가 기록되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 게이트 전극의 상부면은 상기 액티브 패턴의 제1 및 제2 불순물 영역의 저면보다 낮게 위치하는 것을 특징으로 하는 반도체 메모리 소자
  5. 제1항에 있어서, 상기 액티브 패턴은 단결정 반도체 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서, 상기 매립 구조물 상에는 복수의 액티브 패턴들이 규칙적으로 배열되고, 상기 게이트 전극은 제1 방향으로 나란하게 배치된 복수의 액티브 패턴의 외측벽을 감싸는 라인 형상을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서, 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치된 복수의 제1 불순물 영역들 상에는, 상기 제1 불순물 영역들과 전기적으로 연결되는 비트 라인이 구비되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서, 상기 제1 방향으로 나란하게 배치된 복수의 제2 불순물 영역들 상에는, 상기 제2 불순물 영역들과 전기적으로 연결되는 소스 라인이 구비되 는 것을 특징으로 하는 반도체 메모리 소자.
  9. 기판 상부면 전체를 덮는 매립 절연막 상에, 2개의 돌출부를 포함하고, 상기 돌출부 사이에는 요부가 생성되고, 데이터가 저장되기 위한 플로팅 바디로 제공되는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴의 외측벽 표면에, 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에, 상기 액티브 패턴의 외측벽을 둘러싸면서 상기 요부 내부를 부분적으로 채우는 형상을 갖고, 상기 액티브 패턴의 돌출된 부분의 상부면보다 낮은 상부면을 갖도록 게이트 전극을 형성하는 단계; 및
    상기 액티브 패턴들의 돌출된 부분에 불순물을 도핑하여 제1 및 제2 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  10. 제9항에 있어서, 상기 제1 및 제2 불순물 영역의 저면이 상기 게이트 전극 상부면보다 높게 위치하도록 상기 액티브 패턴들의 돌출된 부분에 불순물이 도핑되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
KR1020090001838A 2009-01-09 2009-01-09 반도체 메모리 소자 및 그 제조 방법 KR101528817B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020090001838A KR101528817B1 (ko) 2009-01-09 2009-01-09 반도체 메모리 소자 및 그 제조 방법
US12/683,179 US8183613B2 (en) 2009-01-09 2010-01-06 Bipolar transistor for a memory array
TW099100405A TW201036147A (en) 2009-01-09 2010-01-08 Semiconductor device and method of manufacturing the same
JP2010003046A JP2010161372A (ja) 2009-01-09 2010-01-08 メモリ素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090001838A KR101528817B1 (ko) 2009-01-09 2009-01-09 반도체 메모리 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100082505A true KR20100082505A (ko) 2010-07-19
KR101528817B1 KR101528817B1 (ko) 2015-06-16

Family

ID=42318444

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090001838A KR101528817B1 (ko) 2009-01-09 2009-01-09 반도체 메모리 소자 및 그 제조 방법

Country Status (4)

Country Link
US (1) US8183613B2 (ko)
JP (1) JP2010161372A (ko)
KR (1) KR101528817B1 (ko)
TW (1) TW201036147A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US10665702B2 (en) 2017-12-27 2020-05-26 Samsung Electronics Co., Ltd. Vertical bipolar transistors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04266047A (ja) * 1991-02-20 1992-09-22 Fujitsu Ltd 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置
US5448513A (en) 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
US6150687A (en) * 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US7224024B2 (en) * 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US8130537B2 (en) * 2008-09-09 2012-03-06 Qimonda Ag Phase change memory cell with MOSFET driven bipolar access device

Also Published As

Publication number Publication date
JP2010161372A (ja) 2010-07-22
US20100176451A1 (en) 2010-07-15
TW201036147A (en) 2010-10-01
KR101528817B1 (ko) 2015-06-16
US8183613B2 (en) 2012-05-22

Similar Documents

Publication Publication Date Title
KR101442177B1 (ko) 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
JP5520185B2 (ja) 半導体装置及びその製作方法
US7759198B2 (en) Method of forming semiconductor devices having a vertical channel transistor
US6440793B1 (en) Vertical MOSFET
JP3934507B2 (ja) 半導体記憶装置および半導体記憶装置の製造方法
US9048293B2 (en) Semiconductor device and method for manufacturing the same
JP2013058676A (ja) 半導体装置及びその製造方法、並びにデータ処理システム
CN103151354B (zh) 单晶体管单电阻器电阻式存储器元件及其制作方法
US20110018057A1 (en) Semiconductor memory device and method for fabricating the same
KR100673673B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
JP2008004894A (ja) 半導体装置及びその製造方法
US6414347B1 (en) Vertical MOSFET
JP3665614B2 (ja) Ｄｒａｍセル装置の製法
KR20010019183A (ko) 반도체 메모리 소자 및 그의 제조 방법
US5198383A (en) Method of fabricating a composed pillar transistor DRAM Cell
KR100517219B1 (ko) 동적이득메모리셀을갖는dram셀장치및그의제조방법
KR20070047572A (ko) 반도체 장치 및 그 형성 방법
WO2014126214A1 (ja) 半導体装置
KR101528817B1 (ko) 반도체 메모리 소자 및 그 제조 방법
US20060263970A1 (en) Semiconductor memory device and fabrication thereof
TWI783212B (zh) 字元線結構、記憶元件及其製造方法
US20050275006A1 (en) [multi-gate dram with deep-trench capacitor and fabrication thereof]
US20090261459A1 (en) Semiconductor device having a floating body with increased size and method for manufacturing the same
JP3875493B2 (ja) メモリセルアレイ及びその製造方法
JP2006012991A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 5