JP3934507B2 - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から１Ｔ-１Ｃ(1 Transistor‐1 Capacitor)型ＤＲＡＭが広範に使用されている。近年、１Ｔ-１Ｃ型ＤＲＡＭのセルサイズの縮小は次第に困難になってきている。このような状況により新たな構造の半導体記憶装置が望まれている。
【０００３】
また、ＤＲＡＭ等の半導体記憶装置とロジックＬＳＩとが同一チップ上に混載されたシステムＬＳＩの開発が進展している。ＤＲＡＭ混載型システムＬＳＩの製造プロセスは、高速化の進むロジックＬＳＩの製造プロセスとＤＲＡＭの製造プロセスとの整合性が良いことが望ましい。
【０００４】
上記のような観点からＦＢＣセル(Floating Body transistor Cell)が報告されている。ＦＢＣセルは、１Ｔ-１Ｃ型ＤＲＡＭに基づいて考案された半導体記憶装置であり、「Memory Design Using One-Transistor Gain Cell on SOI」（T.Ohsawa等によるISSCC2002 講演番号９．１）に掲載されている。図１６から図１８は、このＦＢＣセルの構造を示す。
【０００５】
図１６はＦＢＣセルの一部分の平面図である。図１６の横方向にビットラインＢＬが延在している。ビットラインＢＬの下方には図１６の縦方向（ビットラインＢＬに対して垂直方向）にワードラインＷＬおよびソースラインＳＬが延在している。
【０００６】
図１７は、図１６に示すＸ‐Ｘ線（ワードラインＷＬ）に沿った断面図である。ビットラインＢＬはＢＬコンタクトを介して半導体基板の表面領域に形成されたＮ型拡散層２に電気的に接続されている。ワードラインＷＬはゲート絶縁膜５を介して半導体基板の表面領域に形成されたＰ型拡散層６から電気的に絶縁されている。ソースラインＳＬは、ワードラインＷＬに関してＮ型拡散層２と反対側にあるＮ型拡散層４に電気的に接続されている。このように、ワードラインＷＬをゲート電極とし、ビットラインＢＬをドレイン電極としたＭＯＳトランジスタが形成される。
【０００７】
半導体基板の表面領域１０は、Ｎ型拡散層２、４およびＰ型拡散層６が繰り返し隣接することによって形成されている。また、半導体基板の表面領域１０は、絶縁層２０によって該絶縁層２０の下に存在するＮ＋型拡散層３０やＰ型基板４０から絶縁されたＳＯＩ構造となっている。
【０００８】
図１８は、図１６に示すＹ−Ｙ線（ワードラインＷＬ）に沿った断面図である。ビットラインＢＬの下方にはワードラインＷＬが延在し、ワードラインＷＬの下にはゲート絶縁膜５を介してＰ型拡散層６が存在する。この断面においてＰ型拡散層６は、絶縁材料から成るゲート絶縁膜５、ＣＡＰ絶縁層１２および絶縁層２０によって囲まれている。
【０００９】
また、Ｐ型拡散層６の近傍のＣＡＰ絶縁層１２から絶縁層２０を貫通してＮ＋型拡散層３０まで達するＮ＋型ポリシリコンピラー５０が設けられている。Ｎ＋型ポリシリコンピラー５０からＰ型拡散層６までの距離は、Ｎ＋型拡散層３０からＰ型拡散層６までの距離よりも非常に短い。これにより、Ｎ＋型拡散層３０とＰ型拡散層６との間の容量がＮ＋型ポリシリコンピラー５０が無い場合よりも非常に大きくなる。
【００１０】
この半導体記憶装置の動作は次の通りである。
【００１１】
図１７に示したとおり、ワードラインＷＬをゲート電極とし、ビットラインＢＬをドレイン電極としたＭＯＳトランジスタによって、ワードラインＷＬに正電圧が印加された場合にワードラインＷＬとソースラインＳＬとの間に電流が流れる。この電流によってインパクトイオナイゼーションが生じ、Ｐ型拡散層６内に正負の電荷が生じる。このとき、図１８において示したＮ＋型拡散層３０およびＮ＋型ポリシリコンピラー５０に負電圧が印加され、正孔がＰ型拡散層６に蓄積される。
【００１２】
その後、ワードラインＷＬへ印加する電圧を負電圧にすることによって、Ｐ型拡散層６とＮ型拡散層２、４との間のＰＮ接合部に逆バイアスが印加されるので、ＭＯＳトランジスタがオフした後も正孔がＰ型拡散層６に保持される。このように、データが半導体記憶装置内に保持される。
【００１３】
この半導体記憶装置では、Ｎ＋型ポリシリコンピラー５０をＰ型拡散層６の近傍に設けることによってＰ型拡散層６とＮ＋型拡散層３０との間の容量が大きくなるので、より多くの正孔をＰ型拡散層６に保持することができる。
【００１４】
【発明が解決しようとする課題】
この半導体記憶装置ではＳＯＩ基板を用いている。ＳＯＩ基板の製造方法にはＳＩＭＯＸ法や張り合わせ法がある。
【００１５】
ＳＩＭＯＸ法は、シリコン基板の表面から１００ｎｍから５００ｎｍ程度の深さに酸素イオンをイオン注入する。このイオン注入によって、半導体基板の表面領域に形成されるＳＯＩ部分に結晶欠陥が生じる。ＦＢＣセルは個々のメモリセルが非常に小さいので、微小な結晶欠陥による接合リークの僅かな増加さえも半導体記憶装置の動作不良を引き起こす要因となる。
【００１６】
張り合わせ法による場合には、ＢＯＸ層（絶縁層２０に相当する）を薄するのに限界があるという問題がある。この問題は、技術的にＢＯＸ層を薄くするのには限界があるという問題と、システムＬＳＩにおける周辺ロジック回路部ではある程度厚いＢＯＸ層が必要であるという問題が含まれる。
【００１７】
即ち、張り合わせ法によれば、一般に、ＢＯＸ層は薄くとも１００ｎｍから１５０ｎｍ程度までが技術的に限界であるということである。
【００１８】
また、システムＬＳＩにおいて、Ｐ型拡散層６とＮ＋型拡散層３０との間の容量をさらに大きくするためには、ＦＢＣセル部の下のＢＯＸ層（絶縁層２０）はより薄い方が良い。一方で、周辺ロジック回路部では、ＢＯＸ層の下にあるシリコン基板と回路素子との容量カップリングを避ける必要があるので、ある程度の厚さのＢＯＸ層が必要となる。従って、システムＬＳＩにおけるＦＢＣセルの性能と周辺ロジック回路部の性能は、ＢＯＸ層の厚さに関してトレードオフの関係となる。しかし、張り合わせ法によれば、通常、均一の厚さのＢＯＸ層が形成される。張り合わせ法によって部分的に厚さの異なるＢＯＸ層を形成することは、不可能ではないが、コストが高くなるので実現的ではない。
【００１９】
そこで、本発明の目的は、素子が形成される半導体基板の表面領域に結晶欠陥がより少なく、データを確実に保持でき、並びにコストが低廉な半導体装置および半導体装置の製造方法を提供することである。
【００２０】
【課題を解決するための手段】
本発明に係る実施形態に従った半導体記憶装置は、内部に空洞領域を有する半導体基板と、前記空洞領域の内壁に設けられた第１の絶縁膜と、前記空洞領域内において該第１の絶縁膜の内壁に設けられ、内部に中空の空洞を有する第１の電極と、前記空洞領域上に存在し、前記第１の絶縁膜を介して前記第１の電極が形成された底面を有する半導体領域であって、前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を蓄積することによってデータを保持する半導体領域と、前記半導体領域の上面を被覆する第２の絶縁膜と、前記半導体領域の上面に前記第２の絶縁膜を介して設けられ、該半導体領域および前記第１の電極から電気的に絶縁された第２の電極とを備えている。
【００２１】
本発明に係る実施形態に従った半導体記憶装置は、内部に空洞領域を有する半導体基板と、前記空洞領域の内壁に設けられた第１の絶縁膜と、前記空洞領域内において前記第１の絶縁膜の内側に充填され、前記半導体基板から前記第１の絶縁膜によって電気的に絶縁された第１のゲート電極と、前記空洞領域上に存在し、前記第１の絶縁膜を介して前記第１のゲート電極が形成されている底面を有する半導体領域であって、前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を蓄積することによってデータを保持する半導体領域と、前記半導体領域の上面に形成された第２の絶縁膜と、前記半導体領域の側面を被覆する第１および第２の絶縁膜のいずれよりも厚い第３の絶縁膜と、前記半導体領域の上面に前記第２の絶縁膜を介して設けられ該半導体領域および前記第１のゲート電極から電気的に絶縁された第２のゲート電極とを備えている。
【００２２】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板の表面領域にトレンチを形成するトレンチ形成ステップと、前記トレンチの側壁を覆う被覆膜を形成する被覆膜形成ステップと、前記トレンチの底部から前記半導体基板を等方的にエッチングし、該半導体基板の表面に対して水平方向への広がり、並びに、該半導体基板の表面に対して垂直方向への広がりをもつ中空の空洞を形成するエッチングステップと、前記半導体基板のうち前記空洞上に存在する半導体領域の側面および底面に膜厚のほぼ均一な第１の絶縁膜を形成する第１の絶縁膜形成ステップと、前記半導体領域の側面および底面に前記第１の絶縁膜を介して該半導体領域から絶縁された第１の電極を形成する第１の電極形成ステップと、前記半導体領域の上面に第２の絶縁膜を形成する第２の絶縁膜形成ステップと、前記半導体領域の上面に前記第２の絶縁膜を介して該半導体領域および前記第１の電極から絶縁された第２の電極を形成する第２の電極形成ステップとを備え、前記半導体領域は、前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を蓄積することによってデータを保持する。
【００２３】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上の絶縁層上に半導体層を有するＳＯＩ基板に該半導体層の表面から該ＳＯＩ基板の絶縁層へ達する複数のトレンチを形成するトレンチ形成ステップと、前記トレンチの底部から前記ＳＯＩ基板の絶縁層を等方的にエッチングし、互いに隣接する前記トレンチ間に存在する前記半導体層の下にある前記絶縁層の一部を除去するエッチングステップと、前記半導体層のうちその下に前記絶縁層がない前記半導体領域の底面および側面に膜厚のほぼ均一な第１の絶縁膜を形成する第１の絶縁膜形成ステップと、前記半導体領域の側面および底面に前記第１の絶縁膜を介して該半導体層から絶縁された第１の電極を形成する第１の電極形成ステップと、前記半導体領域の上面に第２の絶縁膜を形成する第２の絶縁膜形成ステップと、前記半導体領域の上面に第２の絶縁膜を介して該半導体領域および前記第１の電極から絶縁された第２の電極を形成する第２の電極形成ステップとを備え、
前記半導体領域は、前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を蓄積することによってデータを保持する。
【００４１】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。また、以下の実施の形態において、Ｐ型の半導体に代えてＮ型の半導体を用いかつＮ型の半導体に代えてＰ型の半導体を用いても本発明または本実施の形態の効果を得ることができる。
【００４２】
図１は、本発明に従った第１の実施の形態による半導体装置１００の平面図である。半導体装置１００は、同一チップ上にメモリセルおよび周辺ロジックＬＳＩを混載したシステムＬＳＩである。図１においては、一点鎖線を境界に左側にメモリセル領域を、右側に周辺回路領域を示している。長方形の破線Ｃは半導体基板内の空洞領域Ｃの位置を示している。
【００４３】
図２は、図１に示す長方形の破線Ｒの部分を拡大した平面図である。メモリセル領域において、それぞれの空洞領域Ｃの上方には、２つのワードラインＷＬが、互いに略平行に、空洞領域Ｃの長手方向に沿って延在している。また、メモリセル領域において、ワードラインＷＬの上方には、複数のビットラインＢＬが、複数の空洞領域Ｃを横切って、ワードラインＷＬとほぼ直交するように延在している。１つの空洞領域Ｃに設けられた２つのワードラインＷＬの間には、共通ソース１０６が設けられている。
【００４４】
ワードラインＷＬは、ＷＬコンタクト１０２によってビットラインＢＬと同一平面内にあるＷＬ配線１０５に電気的に接続されている。ビットラインＢＬは、ＢＬコンタクト１０４によってシリコン基板の表面に形成された拡散層（図１では図示せず）に電気的に接続されている。
【００４５】
空洞領域Ｃ内には、不純物（例えば、ヒ素（Ａｓ））を含有したドープトポリシリコン１３０が設けられ、さらにその内側に空洞１４０が設けられている。即ち、空洞１４０の内壁はドープトポリシリコン１３０によって形成され、このドープトポリシリコン１３０が延在している方向に連通している。尚、空洞１４０の上にはシリコン酸化膜から成るキャップ１１７が存在する。よって、図２に示す平面図において素子表面に現れているのは、実際にはキャップ１１７である。
【００４６】
ワードラインＷＬに電圧が印加されることによって、その下にある半導体基板表面のチャネルが反転する。それにより、ビットラインＢＬと共通ソース１０６との間が電気的に導通し、データの書き込みおよび読み出しが行われる。
【００４７】
周辺回路領域においては、ゲート電極１９２の両側にドレイン電極１９４およびソース電極１９６が形成されている。ドレイン電極１９４およびソース電極１９６のそれぞれはコンタクト１９３、１９５によってシリコン基板の表面に形成された拡散層に電気的に接続されている。
【００４８】
図３は、図２に示すＺ−Ｚ線に沿った半導体装置１００の断面図である。半導体装置１００は、シリコン基板１１０と、シリコン基板１１０の表面領域において交互に隣接したＮ型半導体領域１２２およびＰ型半導体領域１２４からなる半導体領域１２０とを備える。矢印Ｄは、半導体領域１２０においてＮ型半導体領域１２２およびＰ型半導体領域１２４が隣接する方向を示している。
【００４９】
半導体領域１２０の底面にはシリコン酸化膜１５０が設けられており、さらにシリコン酸化膜１５０の下にはＮ＋型のドープトポリシリコン１３０が形成されている。半導体領域１２０とドープトポリシリコン１３０とはシリコン酸化膜１５０によって絶縁されている。
【００５０】
ドープトポリシリコン１３０の下には空洞１４０が広がり、空洞１４０の下にはドープトポリシリコン１３０およびシリコン酸化膜１５０が現れている。
【００５１】
このようにドープトポリシリコン１３０およびシリコン酸化膜１５０が空洞１４０を挟んで繰り返し現れるのは、図４（Ａ）または図４（Ｂ）に示すように、シリコン酸化膜１５０およびドープトポリシリコン１３０が空洞領域Ｃの内壁にシリコン酸化膜１５０、ドープトポリシリコン１３０の順に堆積されているからである。よって、シリコン酸化膜１５０の内側にドープトポリシリコン１３０が設けられ、ドープトポリシリコン１３０内に空洞１４０が広がっていると換言できる。
【００５２】
Ｐ型半導体領域１２４の上面には、ゲート絶縁膜１６０を介してＰ型のドープトポリシリコンから成るワードラインＷＬがある。ワードラインＷＬは、絶縁材料から成るサイドウォール１６２およびシリサイド層１６４に被覆されている。
【００５３】
一方、Ｎ型半導体領域１２２には、ソース電極１０６またはＢＬコンタクトが電気的に接続されている。
【００５４】
ワードラインＷＬおよび共通ソース電極１０６の上にはこれらを保護するためにＢＰＳＧ膜１７０が設けられ、さらに、その上にシリコン酸化膜１８０がある。
【００５５】
図２のＺ−Ｚ線はビットラインＢＬに沿っているので、図３においてシリコン酸化膜１８０の上にビットラインＢＬが横方向に延在する。ビットラインＢＬは、Ｎ型半導体領域１２２にＢＬコンタクト１０４によって電気的に接続されている。ビットラインＢＬが接続されたＮ型半導体領域１２２とソース電極１０６が接続されたＮ型半導体領域１２２とは、Ｐ型半導体領域１２４に関して互いに反対側にある。
【００５６】
このように、Ｎ型半導体領域１２２とＰ型半導体領域１２４とは互いに隣接している。しかし、ＦＢＣメモリセルが高度に微細化され、Ｎ型半導体領域１２２のビットラインＢＬの延在する方向の長さが約０．１μｍ以下になった場合には、隣接するメモリセル間のバイポーラ動作が無視できなくなる。例えば、本実施の形態によれば、Ｐ型半導体領域１２４、Ｎ型半導体領域１２２およびＰ型半導体領域１２４から成るＰＮＰバイポーラ・トランジスタの動作が無視できなくなる。このバイポーラ動作により、メモリセルに記憶されたデータ同士が干渉し合い、データを破壊する可能性がある。
【００５７】
このような問題を回避するために、Ｎ型半導体領域１２２の一部をエッチングしてスリット（図示せず）を形成し、Ｎ型半導体領域１２２をメモリセルごとに分離する。このスリット内には材料を充填せずに用いてもよいが、ポリシリコン、絶縁膜または金属等を充填してもよく、さらに、アモルファスシリコンまたは高濃度不純物拡散層を形成してもよい。これにより、Ｎ型半導体領域１２２に分離層（図示せず）が形成されるので、Ｐ型半導体領域１２４、Ｎ型半導体領域１２２およびＰ型半導体領域１２４がＰＮＰバイポーラ・トランジスタを構成しなくなる。これにより、あるメモリセルのＮ型半導体領域１２２内の正孔がそれに隣接するメモリセルのＮ型半導体領域１２２へ移動することなく消滅する。よって、ＦＢＣメモリセルが高度に微細化されてもメモリセル間のデータ干渉が防止され得る。
【００５８】
このようなスリットは、サイドウォール１６２の側面にさらにシリコン酸化膜等からなる側壁（図示せず）を設け、この側壁をマスクとしてＮ型半導体領域１２２を自己整合的にエッチングすることで形成される。スリット内にはポリシリコン、絶縁膜、金属等を充填してもよい。
【００５９】
分離層として、アモルファスシリコンまたは高濃度不純物拡散層を形成する場合には、サイドウォール１６２の側面にさらにシリコン酸化膜等からなる側壁（図示せず）を設け、この側壁をマスクとしてＮ型半導体領域１２２に自己整合的にイオン注入を行えばよい。
【００６０】
図４（Ａ）は、図２に示すＸ−Ｘ線に沿った半導体装置１００の断面図である。Ｘ−Ｘ線はメモリセル領域においてワードラインＷＬに沿っているので、図４（Ａ）では、ワードラインＷＬが横方向に延在している。尚、半導体領域１２０のうち、ワードラインＷＬの下にあるＰ型半導体領域１２４は現れているが、Ｎ型半導体領域１２２は現れていない。
【００６１】
図４（Ａ）に示す断面は図３に示した矢印Ｄにほぼ垂直な断面である。即ち、半導体領域１２０においてＮ型半導体領域１２２およびＰ型半導体領域１２４が隣接する方向に対してほぼ垂直な断面である。この断面における半導体領域１２０の底面および側面はシリコン酸化膜１５０によって被覆されている。シリコン酸化膜１５０は半導体領域１２０の底面および側面にわたってほぼ均一な膜厚を有する。さらに、半導体領域１２０の上面にはゲート絶縁膜１６０が設けられている。よって、図４（Ａ）に示す断面において、半導体領域１２０は、シリコン酸化膜１５０およびゲート絶縁膜１６０によって周囲が被覆されている。即ち、半導体領域１２０はＦＢＣメモリセルである。
【００６２】
本実施の形態によれば、ゲート絶縁膜１６０はシリコン酸化膜１５０よりも薄い。例えば、シリコン酸化膜１５０は約１０ｎｍであり、ゲート絶縁膜１６０は約５ｎｍである。ゲート絶縁膜１６０は平坦な面に形成されるが、シリコン酸化膜１５０は後述するように平坦な面だけでなく、曲面にも形成されるので、シリコン酸化膜１５０の膜厚はゲート絶縁膜１６０の膜厚よりも厚く形成されている。
【００６３】
半導体領域１２０の底面は、テーパを有し、シリコン基板１１０の表面から下方向へ向かって山なりに凸状をしている。シリコン酸化膜１５０はこの底面に沿って形成されている。
【００６４】
ドープトポリシリコン１３０は、シリコン酸化膜１５０を介して半導体領域１２０の側面および底面に設けられている。ドープトポリシリコン１３０は空洞領域Ｃの内壁に堆積されているので、空洞１４０の上側および下側にあるドープトポリシリコン１３０は空洞領域Ｃの端において繋がっている。同様に、空洞１４０の上側および下側にあるシリコン酸化膜１５０も空洞領域Ｃの端において繋がっている。また、ドープトポリシリコン１３０にはコンタクトが形成され、それにより外部から電圧が印加され得る。例えば、ＢＰＳＧ膜１７０、シリコン酸化膜１８０およびキャップ１１７を貫通したコンタクトプラグ（図示せず）を形成し、このコンタクトプラグに接続された配線（図示せず）をＢＬと同層に形成すればよい。
【００６５】
ワードラインＷＬはサイドウォール１６２およびシリサイド層１６４によって被覆されており、さらに、それらの周りにＢＰＳＧ膜１７０およびシリコン酸化膜１８０が設けられている。シリコン酸化膜１８０上には、ビットラインＢＬの断面が示されている。また、シリコン酸化膜１８０上には、ＷＬコンタクト１０２を介してワードラインＷＬと接続されたＷＬ配線１０５が設けられている。
【００６６】
一方で、素子分離領域１１５によってメモリセル領域と電気的に絶縁された周辺回路領域においては、様々な回路素子が設けられている。図４（Ａ）では、回路素子のうち、代表的なＭＯＳトランジスタの断面が図示されている。
【００６７】
シリコン基板１１０の表面上にゲート絶縁膜１９７を介してゲート電極１９２が形成されている。ゲート電極１９２は、サイドウォール１６２およびシリサイド層１６４によって被覆されており、さらに、それらの周りにＢＰＳＧ膜１７０およびシリコン酸化膜１８０が設けられている。シリコン酸化膜１８０上には、ドレイン電極１９４およびソース電極１９６が形成されている。ドレイン電極１９４およびソース電極１９６のそれぞれはコンタクト１９３、１９５によってシリコン基板１１０の表面に形成された拡散層に電気的に接続されている。
【００６８】
図４（Ｂ）は、図２に示すＹ−Ｙ線に沿った半導体装置１００の断面図である。Ｙ−Ｙ線はメモリセル領域においてＢＬコンタクト１０４の配列に沿っているので、図４（Ｂ）では、ＢＬコンタクト１０４の断面が横並びに配列している様子が示されている。尚、半導体領域１２０のうち、ＢＬコンタクト１０４と接続されているＮ型半導体領域１２２は現れているが、Ｐ型半導体領域１２４は現れていない。
【００６９】
図４（Ｂ）に示すメモリセル領域の他の構成は、図４（Ａ）に示すメモリセル領域の構成と同様であるので説明を省略する。
【００７０】
図４（Ｂ）に示す周辺回路領域においては、Ｙ−Ｙ線が図２においてドレイン電極１９４、ソース電極１９６およびコンタクト１９３、１９５を横切らない。よって、図４（Ｂ）には、ドレイン電極１９４、ソース電極１９６、およびコンタクト１９３、１９５が現れていない。周辺回路領域のそれ以外の構成は、図４（Ａ）において示したものと同様であるので説明を省略する。
【００７１】
次に、半導体装置１００のうちメモリセル領域の動作を説明する。
【００７２】
図３に示すように、メモリセル領域においては、ワードラインＷＬをゲート、ビットラインＢＬをドレイン、共通ソース電極１０６をソースとしたＭＯＳトランジスタが構成される。ワードラインＷＬに正電圧が印加された場合にＰ型半導体領域１２４の表面領域にチャネルが形成され ビットラインＢＬと共通ソース電極１０６との間に電流が流れる。この電流によってインパクトイオナイゼーションが生じ、Ｐ型半導体領域１２４内に正負の電荷が生じる。
【００７３】
このとき、図３、図４（Ａ）および図４（Ｂ）において示したドープトポリシリコン１３０に負電圧が印加され、正孔がＰ型半導体領域１２４内に蓄積される。
【００７４】
その後、ワードラインＷＬへ印加する電圧を負電圧にすることによって、Ｐ型半導体領域１２４とＮ型半導体領域１２２との間のＰＮ接合部に逆バイアスが印加される。それによって、図３に示すＭＯＳトランジスタがオフした後であっても、正孔がＰ型半導体領域１２４に保持される。このようにして、データが半導体記憶装置内に保持される。ここで、ドープトポリシリコン１３０はＰ型半導体領域１２４内に電荷を滞留させるために用いられる１つの電極として作用する。
【００７５】
従来のＦＢＣセルでは、図１８に示すように、Ｐ型拡散層６に電荷を効率的に蓄積するために、ＣＡＰ絶縁層１２および絶縁層２０を介したＰ型拡散層６とＮ＋型拡散層３０との間の容量カップリングを利用していた。しかし、絶縁層２０は１００ｎｍ以上の膜厚のＢＯＸ層から成るので、Ｐ型拡散層６とＮ＋型拡散層３０との間の容量のほとんどがＣＡＰ絶縁層１２を介して得られる容量であった。
【００７６】
本実施の形態によれば、半導体領域１２０の底面および側面を被覆するシリコン酸化膜１５０の膜厚は約１０ｎｍであり、従来の絶縁層２０に比較して非常に薄い。よって、半導体領域１２０の側壁だけでなく底面をも介して容量が得られる。その結果、Ｐ型半導体領域１２４とドープトポリシリコン１３０との間の容量は従来のＦＢＣセルにおけるＰ型拡散層６とＮ＋型拡散層３０との間の容量に比べ大きくなる。それにより、メモリセルにおけるデータ保持能力が従来よりも向上する。
【００７７】
図４（Ａ）および図４（Ｂ）に示すように、半導体領域１２０の底面はその下方へ向かって山なりに凸状をしているので、本実施の形態による半導体領域１２０は、底面が平坦な半導体領域と比較して底面の面積が広くなる。よって、Ｐ型半導体領域１２４とドープトポリシリコン１３０との間の容量がさらに大きくなる。
【００７８】
本実施の形態によれば、図２に示したとおり、空洞領域Ｃのそれぞれに対して２本のワードラインＷＬが設けられている。空洞領域Ｃごとにドープトポリシリコン１３０が設けられており、隣り合う空洞領域Ｃ内のドープトポリシリコン１３０同士は電気的に導通していない。よって、本実施の形態によれば、空洞領域Ｃごとにドープトポリシリコン１３０の電位を制御することができる。
【００７９】
従来のＦＢＣセルにおいては、絶縁層（ＢＯＸ層）２０の下にあるＮ＋拡散層３０はメモリセル領域のセルアレイ全体にわたって形成されていたので、あるメモリセルの読み出し時にＮ＋拡散層３０の電位を昇圧させた場合に、他のメモリセルのリテンション特性を劣化させるおそれがあった。
【００８０】
しかし、本実施の形態によれば、あるメモリセルの読み出し時に、必要なドープトポリシリコン１３０のみを昇圧させることが可能となるので、他のメモリセルのリテンション特性を劣化させることが防止できる。
【００８１】
この観点からは、各ワードラインＷＬに対して空洞領域Ｃを個別に設けることがより好ましい。
【００８２】
しかし、メモリセルのコストを低下させるためには、単位面積当たりのワードラインＷＬの本数を増加させて半導体チップ上のメモリセル占有率を上昇させる必要がある。従って、各ワードラインＷＬに空洞領域Ｃを個別に設けた場合には、ワードラインＷＬと同数の空洞領域Ｃを非常に狭い領域に形成しなければならない。その結果、空洞領域Ｃの幅が非常に狭くなってしまう。空洞領域Ｃの幅が狭いと、ドープトポリシリコン１３０の幅も同様に狭くなるので、ドープトポリシリコン１３０の抵抗が上昇してしまう。さらに、ワードラインＷＬにはシリサイドが頻繁に用いられる一方で、半導体装置１００の信頼性を維持するためにはドープトポリシリコン１３０にシリサイドを使用することが極めて困難である。よって、ワードラインＷＬと比較しドープトポリシリコン１３０の抵抗が高くなってしまう。
【００８３】
これにより、ワードラインＷＬを昇圧する時間よりも、ドープトポリシリコン１３０を昇圧する時間が遅れてしまう。ワードラインＷＬとドープトポリシリコン１３０とは同期制御されることが好ましいが、このドープトポリシリコン１３０のＲＣ遅延によって、半導体装置１００のメモリセル全体の動作が律速されてしまうおそれがある。
【００８４】
即ち、ワードラインＷＬの制御性とメモリセルの動作速度とはトレードオフの関係にある。
【００８５】
本実施の形態によれば一本のドープトポリシリコン１３０に適用するワードラインＷＬの本数を調節することができるので、メモリセルの動作の高速性とメモリセルの低コスト化の両立が可能になる。例えば、ドープトポリシリコン１３０の抵抗値を下げるためにはドープトポリシリコン１３０に対応するワードラインＷＬの本数を増加させる。一方、ワードラインＷＬの制御性を改善するためにはドープトポリシリコン１３０に対応するワードラインＷＬの本数を減少させる。
【００８６】
尚、ドープトポリシリコン１３０に適用するワードラインＷＬの本数はドープトポリシリコン１３０の幅により制限される。よって、メモリセルの動作の高速性とメモリセルの低コスト化の両立のために、ドープトポリシリコン１３０の幅とワードラインＷＬの本数との両方を設計変更してもよい。
【００８７】
本実施の形態によれば、半導体領域１２０の下方に空洞１４０が存在する。これにより、半導体領域１２０に加わる応力が緩和され、Ｎ型半導体領域１２２とＰ型半導体領域１２４との間の接合リークのばらつきが抑制できる。
【００８８】
次に、半導体装置１００の製造方法について説明する。
【００８９】
図５（Ａ）から図６（Ｄ）は、半導体装置１００の製造方法をプロセス順に示した断面図である。図５（Ａ）において、まず、バルクシリコン基板１１０を用意し、シリコン基板１１０の表面を保護するために約５ｎｍのシリコン酸化膜２０１を形成する。シリコン酸化膜２０１の上にシリコン窒化膜２０３をＣＶＤ法により約１５０ｎｍの厚さに堆積する。フォトリソグラフィ法およびＲＩＥ法を用いて、シリコン酸化膜２０１およびシリコン窒化膜２０３をパターニングする。
【００９０】
シリコン窒化膜２０３をマスクとして、シリコン基板１１０をＲＩＥ法によりエッチングし、ＦＢＣメモリセル領域にトレンチ２０５が形成される。トレンチ２０５の深さはシリコン基板１１０の表面から約３００ｎｍである。本実施の形態において、トレンチ２０５の幅およびトレンチ２０５間のシリコン領域の幅はともに約１５０ｎｍである。
【００９１】
トレンチ２０５を形成した後のシリコン基板１１０の平面図が図７（Ａ）に示されている。図７（Ａ）に示すように、トレンチ２０５は、シリコン基板１１０の平面において長方形の開口２０５ａを有し、開口２０５ａの短手方向に横並びに配列されている。さらに、トレンチ２０５の横並びの配列が開口２０５ａの長手方向に配列されている。尚、図６（Ａ）に示す断面は、図７（Ａ）のＳ−Ｓ線に沿った断面である。
【００９２】
図５（Ｂ）において、例えば、ＴＥＯＳ等のシリコン酸化膜を約５０ｎｍの厚さにＣＶＤ法により堆積する。次に、ＲＩＥ法によりシリコン酸化膜を選択的にエッチングすることによって、トレンチ２０５の側壁にシリコン酸化膜から成る被覆膜２０７が形成される。
【００９３】
図５（Ｃ）において、トレンチ２０５の底部からシリコン基板１１０をＣＤＥ（Chemical Dry Etching）法により等方的にエッチングする。このエッチングは等方的なエッチングであるので、シリコン基板１１０はトレンチ２０５の底部からシリコン基板１１０の表面に対して垂直方向だけでなく、水平方向へもエッチングされる。
【００９４】
このエッチング工程において、シリコン単結晶を約２００ｎｍエッチングする。トレンチ２０５間のシリコン領域の幅は約１５０ｎｍであるので、このエッチングによってトレンチ２０５間のシリコン領域は除去され、隣り合うトレンチ２０５は底部において繋がる。その結果、空洞領域Ｃが形成される。それによって、シリコン基板１１０の表面に対して水平方向および垂直方向への広がりを有する中空の空洞領域Ｃがシリコン基板１１０内に形成される。
【００９５】
一方、トレンチ２０５の深さは約３００ｎｍであるので、このエッチングにより隣り合うトレンチ２０５間にあるシリコン領域はシリコン基板１１０の表面近傍において残存する。この残存したシリコン領域が半導体領域１２０になる。シリコン領域はシリコン領域の両側にあるトレンチ２０５の底部から等方的にエッチングされるので、半導体領域１２０の底面にはテーパ１２０ａが形成される。テーパ１２０ａによって半導体領域１２０の底面は下方向へ山なりに凸状になる。
【００９６】
半導体領域１２０の側面はトレンチ２０５により決定され、半導体領域１２０の底面は空洞領域Ｃにより決定される。よって、半導体領域１２０が図５（Ｃ）に示す断面において浮遊状態になるので、半導体領域１２０にＦＢＣメモリセルを形成することができる。
【００９７】
空洞領域Ｃを形成した後のシリコン基板１１０の平面図が図７（Ｂ）に示されている。空洞領域Ｃは図７（Ｂ）において破線で示されている。図７（Ｂ）に示すように、空洞領域Ｃは、シリコン基板１１０の平面において、開口２０５ａの短手方向に延在している。さらに、空洞領域Ｃは開口２０５ａの長手方向に配列するように設けられる。尚、図６（Ｃ）に示す断面は、図７（Ｂ）のＳ−Ｓ線に沿った断面である。
【００９８】
図５（Ｄ）において、被覆膜２０７をフッ酸により除去し、さらに、半導体領域１２０の側面および底面、並びに、空洞領域Ｃの内壁を酸素雰囲気中でアニールする。アニール処理によって、半導体領域１２０の側面および底面、並びに、空洞領域Ｃの内壁にシリコン酸化膜１５０が形成される。シリコン酸化膜１５０の膜厚は約１０ｎｍである。
【００９９】
図６（Ａ）において、砒素がドープされたポリシリコンをＣＶＤ法により堆積する。さらに、シリコン基板１１０の表面に堆積されたポリシリコンをＣＤＥ法によりシリコン基板１１０の表面から約７０ｎｍの深さまでエッチバックする。それによって、半導体領域１２０の側面および底面、並びに、空洞領域Ｃの内壁を被覆するドープトポリシリコン１３０が形成される。この工程によって、空洞領域Ｃ内には、ドープトポリシリコン１３０によって囲まれた空洞１４０が形成される。
【０１００】
図６（Ｂ）において、フォトリソグラフィ法およびＲＩＥ法によってシリコン酸化膜２０１およびシリコン窒化膜２０３をパターニングする。さらに、シリコン窒化膜２０３をマスクとして、シリコン基板１１０の周辺回路領域にトレンチ２０９を形成する。
【０１０１】
図６（Ｃ）において、シリコン酸化膜を堆積し、これをシリコン酸化膜２０１およびシリコン窒化膜２０３とともにＣＭＰ法またはウェットエッチング法により除去する。これによりシリコン酸化膜により埋め込まれた素子分離部１１５が形成される。図６（Ａ）に示した工程においてドープトポリシリコン１３０はシリコン基板１１０の表面から約７０ｎｍの深さにエッチバックされている。よって、本工程において、メモリセル領域のドープトポリシリコン１３０の上部にはシリコン酸化膜から成るキャップ１１７が形成される。
【０１０２】
図６（Ｄ）において、シリコン基板１１０の表面を酸素雰囲気中でアニールする。それによって、シリコン基板１１０の表面に犠牲酸化膜（図示せず）を形成する。次に、フォトリソグラフィ法とイオン注入技術により、メモリセル領域および周辺回路領域にウェルおよびチャネルを形成する。メモリセル領域においては、本工程においてＰ型半導体領域１２４が形成される。
【０１０３】
次に、犠牲酸化膜をフッ酸により除去した後、ゲート絶縁膜１６０をシリコン基板１１０の表面に形成する。本実施の形態によれば、ゲート絶縁膜１６０は、膜厚約５ｎｍのシリコン酸化窒化膜から成る。
【０１０４】
次に、ゲート絶縁膜１６０上にポリシリコンを堆積し、さらに、フォトリソグラフィ法およびＲＩＥ法を用いることによって、周辺回路領域のトランジスタのゲート電極１９２およびメモリセル領域のワードラインＷＬを形成する。
【０１０５】
次に、ゲート電極１９２およびワードラインＷＬのパターンを用いて自己整合的にＬＤＤ拡散層（図示せず）が形成される。
【０１０６】
次に、シリコン窒化膜からなるサイドウォール１６２が形成される。サイドウォール１６２を用いて周辺回路領域に自己整合的にソース・ドレイン拡散層（図示せず）を形成する。メモリセル領域においては、このソース・ドレイン拡散層を形成する工程において、Ｎ型半導体領域１２２が形成される。
【０１０７】
次に、ゲート電極１９２およびワードラインＷＬ上にコバルト膜を堆積し、熱処理することによって、シリサイド層１６４が形成される。
【０１０８】
さらに、ＢＰＳＧ膜１７０を堆積し、ＢＰＳＧ膜１７０の表面をＣＭＰ法により平坦化する。その後、フォトリソグラフィ法とＲＩＥ法とによりＢＰＳＧ膜１７０およびゲート絶縁膜１６０をパターニングし、Ｎ＋ポリシリコンを堆積する。このＮ＋ポリシリコン膜の上部をＣＤＥ法により除去することによって、共通ソース電極１０６が形成される。尚、図６（Ｄ）はワードラインＷＬに沿った断面であるので、共通ソース電極１０６が現れていない。
【０１０９】
図４（Ａ）を参照して、シリコン酸化膜１８０を堆積し、コンタクト１０２、１０４、１９３、１９５を形成する。次に、シリコン酸化膜１８０上に、ビットラインＢＬ、ソース配線１０５、ドレイン電極１９４、ソース電極１９６を形成する。さらに、シリコン酸化膜１８０上に保護膜１９０を堆積することによって半導体装置１００が完成する。
【０１１０】
本実施の形態による半導体装置の製造方法によれば、バルクシリコン基板１１０を用いており、ＳＩＭＯＸのように酸素のイオン注入に依ることなく、シリコン酸化膜１５０が形成される。よって、ＳＩＭＯＸを用いてＢＯＸ領域を形成する場合よりも、半導体領域１２０、即ち、ＳＯＩ領域に結晶欠陥および結晶転移が少なくなる。
【０１１１】
周辺回路領域にＳＯＩ構造を設ける場合には、予めフォトリソグラフィ法によりメモリセル領域を保護し、ＳＩＭＯＸ法により周辺回路領域のみにＳＯＩ構造を作成する。その後、図５（Ａ）から図６（Ｄ）に示したプロセスを経ることによって、周辺回路領域には比較的厚いＢＯＸ酸化膜（例えば、１５０ｎｍ）を形成し、メモリセル領域には薄いシリコン酸化膜１５０（例えば、１０ｎｍ）を形成することができる。それにより、メモリセル領域においては、半導体領域１２０とドープトポリシリコン１３０との間の距離が狭くなるので、半導体領域１２０とドープトポリシリコン１３０との間の容量が大きくなる。周辺回路領域においては、厚いＢＯＸ酸化膜によって、ＢＯＸ酸化膜の下のシリコン基板１１０の影響を受けることなく、ＳＯＩ領域に形成されるトランジスタが高速に動作することができる。
【０１１２】
図８は、本発明に従った第２の実施の形態による半導体装置２００の断面図である。半導体装置２００は、空洞領域Ｃ１の内部にシリコン酸化膜１５０およびドープトポリシリコン１３０が充填され、空洞１４０が設けられていない点で第１の実施の形態と異なる。図８に示す断面は、半導体装置１００における図４（Ａ）に示す断面に相当する。本実施の形態の平面図および図８以外の断面図は省略する。
【０１１３】
本実施の形態によれば、空洞領域Ｃ１内には空洞１４０が存在しないので、空洞領域Ｃ１の上からの機械的な力に対する耐性が向上する。
【０１１４】
図９は、本発明に従った第３の実施の形態による半導体装置３００の断面図である。半導体装置３００は、空洞領域Ｃ２内において空洞１４０が連続することなくドープトポリシリコン１３０が延在している方向に断続的に散在している点で第１の実施の形態と異なる。本実施の形態によれば、空洞１４０は隣り合う半導体領域１２０の間の下方に存在する。一方、半導体領域１２０の下方には、空洞１４０が存在せず、ドープトポリシリコン１３０が存在している。
【０１１５】
図９に示す断面は、半導体装置１００における図４（Ａ）に示す断面に相当する。第２の実施の形態と同様に、本実施の形態の平面図および図９以外の断面図は省略する。
【０１１６】
本実施の形態によれば、半導体領域１２０の直下にはドープトポリシリコン１３０が存在するので、半導体領域１２０は下方からも支持される。それによって、半導体領域１２０が構造的に安定である。また、隣り合う半導体領域１２０間の下方には空洞１４０が存在するので、半導体領域１２０に加わる応力が緩和される。
【０１１７】
半導体装置２００、３００は、図５（Ａ）および図７（Ｂ）に示すトレンチ２０５の開口２０５ａの幅を変化させることによって半導体装置１００と同様の製造方法で製造することができる。例えば、半導体装置１００を製造するときの開口２０５ａは比較的狭く形成する。それにより、ドープトポリシリコンを堆積する工程において、半導体領域１２０の側壁に堆積されるドープトポリシリコンが開口２０５ａを比較的早く塞ぐ。開口２０５ａが塞がれると空洞領域Ｃ内にはそれ以上ドープトポリシリコンが堆積され得ないので、図６（Ａ）に示すように、空洞１４０が維持される。
【０１１８】
半導体装置２００を製造するときのトレンチ２０５の開口は、トレンチ２０５の開口２０５ａが塞がれる前に空洞領域Ｃ１内にドープトポリシリコンが充填されるように、半導体装置１００を製造するときの開口よりも広く形成する。
【０１１９】
半導体装置３００を製造するときのトレンチ２０５の開口は、半導体装置１００を製造するときのトレンチ２０５の開口よりも広く、半導体装置２００を製造するときのトレンチ２０５の開口よりも狭く形成する。それによって、トレンチ２０５の開口が塞がれたときに、半導体領域１２０の直下にはドープトポリシリコン１３０が存在し、一方で、隣り合う半導体領域１２０間の下方には空洞１４０が存在するようにする。
【０１２０】
このように、本実施の形態による半導体装置の製造方法によれば、トレンチ２０５の開口幅を調節するだけで、第１から第３の実施の形態のいずれをも製造することができる。
【０１２１】
図１０は、本実施の形態に従った第４の実施の形態による半導体装置４００の断面図である。本実施の形態はシリコン基板１１４、ＢＯＸ層１１３およびＳＯＩ層１１２から成るＳＯＩ基板１１１を使用している。
【０１２２】
本実施の形態において、空洞領域Ｃ３は、第１から第３の実施の形態のようにシリコン基板１１０をエッチングして形成されるのではなく、シリコン酸化膜から成るＢＯＸ層１１３をエッチングして形成される。よって、半導体領域１２０の底面はテーパを有さず平坦である。
【０１２３】
しかし、本実施の形態においては、第１の実施の形態と同様に、ＢＯＸ層１１３に比較して非常に薄いシリコン酸化膜１５０を介してドープトポリシリコン１３０が形成されている。また、ドープトポリシリコン１３０の内側には、空洞１４０が形成されている。さらに、ＳＯＩ基板１１１の表面上に形成されている各要素も、第１の実施の形態と同様である。
【０１２４】
よって、本実施の形態による半導体装置４００は、第１の実施の形態が有する効果のうち、半導体領域１２０底面のテーパによる効果以外の効果を有する。さらに本実施の形態は以下の効果を有する。
【０１２５】
本実施の形態によれば、張り合わせ法によるＳＯＩ基板１１１が使用されている。よって、周辺回路領域にＢＯＸ層１１３を残存させることによって、周辺回路領域に形成された素子の動作速度を第１から第３の実施の形態に比較して速くすることができる。
【０１２６】
図１１（Ａ）から図１１（Ｃ）は、半導体装置４００の製造方法をプロセス順に示した断面図である。本実施の形態も張り合わせ法によるＳＯＩ基板１１１を使用する。
【０１２７】
図１１（Ａ）において、まず、ＳＯＩ基板１１１を用意し、シリコン基板１１０の表面を保護するために約５ｎｍのシリコン酸化膜２０１を形成する。シリコン酸化膜２０１の上にシリコン窒化膜２０３をＣＶＤ法により約１５０ｎｍの厚さに堆積する。フォトリソグラフィ法およびＲＩＥ法を用いて、シリコン酸化膜２０１およびシリコン窒化膜２０３をパターニングする。
【０１２８】
シリコン窒化膜２０３をマスクとしてＳＯＩ層１１２をＲＩＥ法によりエッチングし、ＦＢＣメモリセル領域にトレンチ２０５が形成される。トレンチ２０５の深さはＳＯＩ層１１２の表面から約３００ｎｍである。本実施の形態において、トレンチ２０５の幅およびトレンチ２０５間のシリコン領域の幅はともに約１５０ｎｍである。
【０１２９】
図１１（Ｂ）において、次に、フッ酸によるウェットエッチングを施し、メモリセル領域のＢＯＸ層１１３を選択的に除去する。ＢＯＸ層１１３のエッチング膜厚は、約２００ｎｍとする。これにより、空洞領域Ｃ３および半導体領域１２０が形成される。図１１（Ｂ）における半導体装置４００の平面図は図７（Ｂ）と同様である。
【０１３０】
図１１（Ｃ）において、半導体領域１２０の側面および底面、並びに、空洞領域Ｃ３の内壁を酸素雰囲気中でアニールする。このアニール処理によって、半導体領域１２０の側面および底面、並びに、空洞領域Ｃ３の内壁にシリコン酸化膜１５０が形成される。シリコン酸化膜１５０の膜厚は約１０ｎｍである。
【０１３１】
その後、図６（Ａ）から図６（Ｄ）に示す工程を経ることによって、図１０に示す半導体装置４００が完成する。
【０１３２】
この製造方法によれば、張り合わせ法によるＳＯＩ基板１１１が使用されている。よって、張り合わせ法によるＳＯＩ基板に適合された周辺回路領域の素子の設計を変更することなく、そのまま適用することが可能となる。
【０１３３】
図１２は、本実施の形態に従った第５の実施の形態による半導体装置５００の断面図である。図１２には半導体装置５００の周辺回路領域の断面図を示し、メモリセル領域については省略している。尚、メモリセル領域にはＦＢＣメモリセルを形成してもよく、他の従来のメモリセルを形成してもよい。さらに、本実施の形態は、メモリセル領域を有しないロジックＬＳＩに適用することもできる。
【０１３４】
図１２中の破線の右側に示したトランジスタは第１の実施の形態の周辺回路領域に形成されたトランジスタと同様の構成を有する。破線の左側に示したトランジスタは半導体領域１２０（以下、ＳＯＩ領域１２０ともいう）に形成されている。尚、図１２では、ソース-ドレイン拡散層を省略せずに示している。
【０１３５】
ＳＯＩ領域１２０は交互に隣接したＮ型半導体領域１２２およびＰ型半導体領域１２４からなる。ＳＯＩ領域１２０の下には空洞領域Ｃ４があり、空洞領域Ｃ４の内壁にはシリコン酸化膜１５０が形成されている。さらに、空洞領域Ｃ４の内部にはシリコン酸化膜１５０を介してドープトポリシリコン１３０が充填されている。
【０１３６】
ＳＯＩ領域１２０の側面にはシリコン酸化物から成る素子分離部１１５が設けられている。このように、ＳＯＩ領域１２０は、その底面および側面が絶縁され、浮遊状態となっている。
【０１３７】
ＳＯＩ領域１２０の上面にはゲート絶縁膜１６０が設けられ、ゲート絶縁膜１６０上にゲート電極１９２が設けられている。ゲート絶縁膜１６０の下にはＳＯＩ領域１２０のうちＰ型半導体領域１２４があり、Ｐ型半導体領域１２４に隣接するように２つのＮ型半導体領域１２２がある。２つのＮ型半導体領域１２２のうち一方はソース電極１９５に接続され、他方はドレイン電極１９３と接続されている。これにより、Ｐ型半導体領域１２４をチャネル領域としたトランジスタが構成される。
【０１３８】
ドープトポリシリコン１３０は、バックゲート電極として作用する。即ち、ドレイン電極１９３およびドープトポリシリコン１３０に電圧が印加されることによって、Ｐ型半導体領域１２４のうち、ドレイン電極１９３の近傍だけでなくドープトポリシリコン１３０の近傍にもチャネルが形成される。
【０１３９】
次に、半導体装置５００の製造方法を説明する。図１３（Ａ）から図１４（Ｄ）は半導体装置５００の製造方法をプロセス順に示した断面図である。
【０１４０】
図１３（Ａ）において、バルクシリコン基板１１０を用意し、シリコン基板１１０の表面に約５ｎｍの膜厚の酸化膜２０１を形成する。次に、ＳＯＩが形成される領域にゲルマニウム（Ｇｅ）イオンをシリコン基板１１０の表面から約１００ｎｍから２００ｎｍの深さにイオン注入する。それにより、Ｇｅ不純物層３１０が形成される。尚、注入される材料はゲルマニウムに限定することなく、他の不純物であってもよい。ゲルマニウムを注入する深さも約１００ｎｍから２００ｎｍに限定しない。
【０１４１】
図１３（Ｂ）において、シリコン酸化膜２０１の上にシリコン窒化膜２０３をＣＶＤ法により約１５０ｎｍの厚さに堆積する。フォトリソグラフィ法およびＲＩＥ法を用いて、シリコン酸化膜２０１およびシリコン窒化膜２０３をパターニングする。さらに、シリコン窒化膜２０３をマスクとして、不純物層３１０の上に存在する半導体領域をエッチングすることによって、約３００ｎｍの径を有し、かつ不純物層３１０に達するトレンチ２０５が形成される。
【０１４２】
次に、例えば、ＴＥＯＳ等のシリコン酸化膜を約５０ｎｍの厚さにＣＶＤ法により堆積する。さらに、ＲＩＥ法によりシリコン酸化膜を選択的にエッチングする。それによって、トレンチ２０５の側壁にシリコン酸化膜から成る被覆膜２０７が形成される。
【０１４３】
図１３（Ｃ）において、不純物層３１０を選択的に等方的にエッチングする。このエッチングはＣＦ４ガスを用いたＣＤＥ法によるエッチングである。不純物層３１０のエッチング速度は、不純物を含まないシリコン結晶に対して約１０倍以上であることが好ましい。これにより、不純物層３１０が選択的にエッチングされ、ＳＯＩを形成する領域の下に中空の空洞領域Ｃ４が形成される。
図１３（Ｄ）において、被覆膜２０７をフッ酸により除去し、さらに、空洞領域Ｃ４の内壁を酸素雰囲気中でアニールする。このアニール処理によって、空洞領域Ｃ４の内壁にシリコン酸化膜１５０が形成される。シリコン酸化膜１５０の膜厚は約１０ｎｍである。
【０１４４】
図１３（Ｅ）において、砒素がドープされたポリシリコンをＣＶＤ法により堆積する。さらに、シリコン基板１１０の表面に堆積されたポリシリコンをＣＤＥ法によりエッチバックする。それによって、空洞領域Ｃ内にドープトポリシリコン１３０が充填される。この工程によって、空洞領域Ｃ内には、ＳＯＩ領域に形成されるトランジスタのバックゲートとして作用するドープトポリシリコン１３０が形成される。
【０１４５】
図１４（Ａ）において、フォトリソグラフィ法およびＲＩＥ法によってシリコン酸化膜２０１およびシリコン窒化膜２０３をパターニングする。さらに、シリコン窒化膜２０３をマスクとしてシリコン基板１１０をエッチングしてトレンチ２０９が形成される。
【０１４６】
図１４（Ｂ）において、シリコン酸化膜を堆積し、これをシリコン酸化膜２０１およびシリコン窒化膜２０３とともに、ＣＭＰ法またはウェットエッチング法により除去する。これによりシリコン酸化膜から成る素子分離部１１５が形成される。本工程においてトレンチ２０５の開口部にシリコン酸化膜から成るキャップ１１７も同時に形成される。
【０１４７】
図１４（Ｃ）において、シリコン基板１１０の表面を酸素雰囲気中でアニールする。それによって、シリコン基板１１０の表面に犠牲酸化膜（図示せず）を形成する。
【０１４８】
次に、フォトリソグラフィ法とイオン注入技術により、ウェル・チャネル領域を形成する。この工程においてＰ型半導体領域１２４が形成される。
【０１４９】
次に、犠牲酸化膜をフッ酸により除去し、その後、ゲート絶縁膜１６０をシリコン基板１１０の表面に形成する。本実施の形態によれば、ゲート絶縁膜１６０は、膜厚約５ｎｍのシリコン酸化窒化膜から成る。
【０１５０】
次に、シリコン基板１１０上にポリシリコンを堆積し、さらに、フォトリソグラフィ法およびＲＩＥ法を用いることによって、ゲート電極１９２が形成される。
【０１５１】
次に、ゲート電極１９２のパターンを用いて自己整合的にＬＤＤ拡散層（図示せず）が形成される。
【０１５２】
次に、シリコン窒化膜からなるサイドウォール１６２が形成される。サイドウォール１６２を用いて周辺回路領域に自己整合的にソース・ドレイン拡散層（図示せず）を形成する。本工程において、Ｎ型半導体領域１２２が形成される。
【０１５３】
次に、ゲート電極１９４上にコバルト膜を堆積し、熱処理することによって、シリサイド層１６４が形成される。
【０１５４】
図１４（Ｄ）において、ＢＰＳＧ膜１７０を堆積し、ＢＰＳＧ膜１７０の表面をＣＭＰ法により平坦化する。その後、ＢＰＳＧ膜１７０にコンタクト１９３、１９５を形成する。さらに、電極１９４、１９６を形成し、電極１９４、１９６上に保護膜１９０を形成する。このようにして、半導体装置５００が形成される。
【０１５５】
本実施の形態によれば、図１３（Ａ）において示すようにゲルマニウムのイオン注入によってＳＯＩ領域１２０を形成するので、ＳＯＩ領域１２０を任意の広さおよび深さに形成することができる。例えば、薄くかつ広いＳＯＩ領域１２０が必要な場合には、ＳＯＩ領域１２０を形成する広い領域に、比較的低いエネルギーでゲルマニウムをイオン注入すればよい。それによって、動作速度の速いトランジスタが任意の位置に形成され得る。
【０１５６】
本実施の形態によれば、ＳＩＭＯＸ基板よりもＳＯＩ領域１２０の端に作用する応力が小さい。ＳＩＭＯＸ法では、ＢＯＸ層を形成したい部分に酸素を注入し、その後、熱処理によってシリコン酸化膜を形成する。このシリコン酸化膜の体積膨張により、ＳＯＩ領域とバルク領域との境界に大きな応力が作用する。一方、本実施の形態によれば、空洞内にポリシリコンを堆積させるので、ＳＯＩ領域とバルク領域との境界に作用する応力は小さい。
【０１５７】
図１３（Ａ）から図１４（Ｄ）に示した半導体装置の製造方法を応用することによって図１５に示す半導体装置６００も製造され得る。
【０１５８】
図１５は、本実施の形態に従った第６の実施の形態による半導体装置６００の断面図である。半導体装置６００は、互いに厚さの異なるＳＯＩ領域１２０ａおよび１２０ｂを有する点で図１２に示す半導体装置５００と異なる。ＳＯＩ領域１２０ａおよび１２０ｂの厚さが異なるのは、ＳＯＩ領域１２０ａおよび１２０ｂのそれぞれの下に設けられた空洞領域Ｃ４およびＣ５のシリコン基板１１０の表面からの深さが異なるからである。尚、空洞領域Ｃ４およびＣ５のそれぞれに含まれるドープトポリシリコン１３０ａおよび１３０ｂにはコンタクトが形成され、それにより外部から電圧が印加され得る。例えば、ＢＰＳＧ膜１７０およびキャップ１１７を貫通したコンタクトプラグ（図示せず）を形成し、このコンタクトプラグに接続された配線（図示せず）をＢＬと同層に形成すればよい。
【０１５９】
互いに深さの異なる空洞領域Ｃ４およびＣ５を形成するためには、図１３（Ａ）において示したイオン注入における注入エネルギーを変化させればよい。即ち、比較的浅い空洞領域Ｃ４を形成する領域には、比較的低い注入エネルギーでゲルマニウムをイオン注入し、比較的深い空洞領域Ｃ５を形成する領域には、比較的高い注入エネルギーでゲルマニウムをイオン注入する。
【０１６０】
さらに、図１３（Ｂ）から図１４（Ｄ）の工程を経ることによって半導体装置６００が形成され得る。
【０１６１】
トランジスタの役割によって適切なＳＯＩ領域１２０の厚さが異なる。本実施の形態によれば、このような役割の異なるトランジスタを同一基板上に形成することができる。
【０１６２】
上述の実施の形態において、ドープトポリシリコン１３０はポリシリコンに限らず、他の導電膜、例えば、金属を使用してもよい。また、ドープトポリシリコン１３０を電極として使用する必要のない場合、ドープトポリシリコン１３０を酸化することによって、厚いＢＯＸ酸化膜を形成することもできる。
【０１６３】
さらに、第５および第６の実施の形態において、空洞領域Ｃにドープトポリシリコン１３０を形成することなく、シリコン酸化膜１５０および空洞１４０のみを形成してもよい。これにより、空洞領域Ｃの誘電率が低くなり、半導体領域１２０がシリコン基板１１４から低誘電率で分離できる。それによって、半導体領域１２０に形成されるトランジスタの動作を高速化することができる。
【０１６４】
【発明の効果】
本発明に従った半導体装置は、素子が形成される半導体基板の表面領域に結晶欠陥がより少なく、データを確実に保持でき、並びにコストが低廉である。
【０１６５】
本発明に従った半導体装置の製造方法は、本発明に従った半導体装置を低いコストで製造することができる。
【図面の簡単な説明】
【図１】本発明に従った第１の実施の形態による半導体装置１００の平面図。
【図２】図１に示す破線の長方形Ｒの部分を拡大した平面図。
【図３】図２に示すＺ−Ｚ線に沿った半導体装置１００のメモリセル領域の断面図。
【図４】図４（Ａ）は図２に示すＸ−Ｘ線に沿った半導体装置１００の断面図であり、図４（Ｂ）はＹ−Ｙ線に沿った半導体装置１００の断面図。
【図５】半導体装置１００の製造方法をプロセス順に示した断面図。
【図６】図５に続いて半導体装置１００の製造方法をプロセス順に示した断面図。
【図７】図７（Ａ）はトレンチ２０５を形成した後のシリコン基板１１０の平面図であり、図７（Ｂ）は空洞領域Ｃを形成した後のシリコン基板１１０の平面図。
【図８】本発明に従った第２の実施の形態による半導体装置２００の断面図。
【図９】本発明に従った第３の実施の形態による半導体装置３００の断面図。
【図１０】本実施の形態に従った第４の実施の形態による半導体装置４００の断面図。
【図１１】半導体装置４００の製造方法をプロセス順に示した断面図。
【図１２】本実施の形態に従った第５の実施の形態による半導体装置５００の断面図。
【図１３】半導体装置５００の製造方法をプロセス順に示した断面図。
【図１４】図１３に続いて半導体装置５００の製造方法をプロセス順に示した断面図。
【図１５】本実施の形態に従った第６の実施の形態による半導体装置６００の断面図。
【図１６】ＦＢＣセルの一部分の平面図。
【図１７】図１６に示すＸ‐Ｘ線（ワードラインＷＬ）に沿った断面図。
【図１８】図１６に示すＹ−Ｙ線（ワードラインＷＬ）に沿った断面図。
【符号の説明】
１００、２００、３００、４００、５００、６００ 半導体装置
１１０ シリコン基板
１２２ Ｎ型半導体領域
１２４ Ｐ型半導体領域
１２０ 半導体領域
１３０ ドープトポリシリコン
１４０ 空洞
１５０ シリコン酸化膜
１６０ ゲート絶縁膜
１７０ ＢＰＳＧ膜
１８０ シリコン酸化膜
１９０ 保護膜
１９２ ゲート電極
１９３、１９５ コンタクト
１９４ ドレイン電極
１９６ ソース電極
２０１ シリコン酸化膜
２０３ シリコン窒化膜
２０５ トレンチ
２０７ 被覆膜
Ｃ 空洞領域
ＷＬ ワードライン
ＢＬ ビットライン

Claims (15)

  1. 内部に空洞領域を有する半導体基板と、
    前記空洞領域の内壁に設けられた第１の絶縁膜と、
    前記空洞領域内において該第１の絶縁膜の内壁に設けられ、内部に中空の空洞を有する第１の電極と、
    前記空洞領域上に存在し、前記第１の絶縁膜を介して前記第１の電極が形成された底面を有する半導体領域であって、前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を蓄積することによってデータを保持する半導体領域と、
    前記半導体領域の上面を被覆する第２の絶縁膜と、
    前記半導体領域の上面に前記第２の絶縁膜を介して設けられ、該半導体領域および前記第１の電極から電気的に絶縁された第２の電極とを備えた半導体記憶装置。
  2. 前記第１の絶縁膜は、前記半導体領域の底面および側面をほぼ均一な膜厚で被覆することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記半導体領域の底面は前記半導体基板の鉛直下方へ向かって凸状であることを特徴とする請求項１に記載の半導体記憶装置。
  4. 複数の前記第２の電極に対して１つの前記第１の電極が適用されていることを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記空洞は、前記半導体基板の水平方向に断続的に散在していることを特徴とする請求項１に記載の半導体記憶装置。
  6. 前記第１の絶縁膜の膜厚は１００ｎｍ以下であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  7. 前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を前記半導体領域に蓄積することによってデータを保持するメモリ素子が形成され、
    前記半導体基板の表面領域のうち該半導体領域の周辺にある周辺領域には、前記第２の絶縁膜をゲート絶縁膜とし前記第２の電極をゲート電極とするトランジスタが形成されていることを特徴とする請求項１から請求項６のいずれかに記載の半導体記憶装置。
  8. 前記周辺領域は絶縁層上に半導体層を有するＳＯＩ領域であり、
    前記第１の絶縁膜の膜厚は、該ＳＯＩ領域の絶縁層の厚さよりも薄いことを特徴とする請求項７に記載の半導体記憶装置。
  9. 内部に空洞領域を有する半導体基板と、
    前記空洞領域の内壁に設けられた第１の絶縁膜と、
    前記空洞領域内において前記第１の絶縁膜の内側に充填され、前記半導体基板から前記第１の絶縁膜によって電気的に絶縁された第１のゲート電極と、 前記空洞領域上に存在し、前記第１の絶縁膜を介して前記第１のゲート電極が形成されている底面を有する半導体領域であって、前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を蓄積することによってデータを保持する半導体領域と、
    前記半導体領域の上面に形成された第２の絶縁膜と、
    前記半導体領域の上面に前記第２の絶縁膜を介して設けられ該半導体領域および前記第１のゲート電極から電気的に絶縁された第２のゲート電極とを備えた半導体記憶装置。
  10. 半導体基板の表面領域にトレンチを形成するトレンチ形成ステップと、
    前記トレンチの側壁を覆う被覆膜を形成する被覆膜形成ステップと、
    前記トレンチの底部から前記半導体基板を等方的にエッチングし、該半導体基板の表面に対して水平方向への広がり、並びに、該半導体基板の表面に対して垂直方向への広がりをもつ中空の空洞を形成するエッチングステップと、
    前記半導体基板のうち前記空洞上に存在する半導体領域の側面および底面に膜厚のほぼ均一な第１の絶縁膜を形成する第１の絶縁膜形成ステップと、
    前記半導体領域の側面および底面に前記第１の絶縁膜を介して該半導体領域から絶縁された第１の電極を形成する第１の電極形成ステップと、
    前記半導体領域の上面に第２の絶縁膜を形成する第２の絶縁膜形成ステップと、
    前記半導体領域の上面に前記第２の絶縁膜を介して該半導体領域および前記第１の電極から絶縁された第２の電極を形成する第２の電極形成ステップとを備え、
    前記半導体領域は、前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を蓄積することによってデータを保持することを特徴とする半導体記憶装置の製造方法。
  11. 前記トレンチ形成ステップにおいて、複数の前記トレンチが近接して形成され、
    前記エッチングステップにおいて、複数の前記トレンチのそれぞれの底部から前記半導体基板を等方的にエッチングして、互いに隣り合う前記トレンチの前記空洞を連結させることを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
  12. 前記エッチングステップ後に、前記トレンチの隣接する方向に切断した断面において、前記半導体領域はその側面が前記トレンチにより決定され、その底面が前記空洞により決定されることを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
  13. 前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を前記半導体領域に蓄積することによってデータを保持するメモリ素子が形成され、
    前記第２の絶縁膜形成ステップにおいて、前記半導体基板の表面のうち該半導体領域の周辺にある周辺領域の表面上にも第２の絶縁膜が形成され、該第２の絶縁膜は、前記周辺領域に設けられたトランジスタのゲート絶縁膜として用いられ、
    前記第２の電極形成ステップにおいて、前記周辺領域の表面の前記第２の絶縁膜上にも前記第２の電極が形成され、該第２の電極は、前記周辺領域に設けられたトランジスタのゲート電極として用いられることを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
  14. 半導体基板上の絶縁層上に半導体層を有するＳＯＩ基板に該半導体層の表面から該ＳＯＩ基板の絶縁層へ達する複数のトレンチを形成するトレンチ形成ステップと、
    前記トレンチの底部から前記ＳＯＩ基板の絶縁層を等方的にエッチングし、互いに隣接する前記トレンチ間に存在する前記半導体層の下にある前記絶縁層の一部を除去するエッチングステップと、
    前記半導体層のうちその下に前記絶縁層がない半導体領域の底面および側面に膜厚のほぼ均一な第１の絶縁膜を形成する第１の絶縁膜形成ステップと、
    前記半導体領域の側面および底面に前記第１の絶縁膜を介して該半導体層から絶縁された第１の電極を形成する第１の電極形成ステップと、
    前記半導体領域の上面に第２の絶縁膜を形成する第２の絶縁膜形成ステップと、
    前記半導体領域の上面に第２の絶縁膜を介して該半導体領域および前記第１の電極から絶縁された第２の電極を形成する第２の電極形成ステップとを備え、
    前記半導体領域は、前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を蓄積することによってデータを保持することを特徴とする半導体記憶装置の製造方法。
  15. 前記半導体基板から電気的に絶縁され浮遊状態にあり、電荷を前記半導体領域に蓄積することによってデータを保持するメモリ素子が形成され、
    前記第２の絶縁膜形成ステップにおいて、前記半導体層の表面領域のうち該半導体領域の周辺にある周辺領域にも前記第２の絶縁膜が形成され、該第２の絶縁膜は、前記周辺領域に設けられたトランジスタのゲート絶縁膜として用いられ、
    前記第２の電極形成ステップにおいて、前記周辺領域の表面の前記第２の絶縁膜上にも前記第２の電極が形成され、該第２の電極は、前記周辺領域に設けられたトランジスタのゲート電極として用いられる
    ことを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
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