KR100417484B1 - Ｄｒａｍ 셀 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 DRAM-셀 장치를 제조하기 위한 방법에 관한 것이다. 기판(1)내에는 DRAM-셀 장치의 하나의 메모리 셀의 커패시터를 위한 홈(V)이 형성된다. 홈(V) 내부에서는 절연부(I) 및 커패시터의 저장 노드(SP)가 형성된다. 저장 노드(SP) 위에는 실리콘으로 이루어진 스페이서가 형성된다. 스페이서의 제 1 부분은 경사 이온주입에 의해서 도핑된다. 스페이서의 제 1 부분을 상이하게 도핑함으로써 스페이서가 패턴화된다. 패턴화된 상기 스페이서를 마스크로서 이용함으로써, 저장 노드(SP)가 단지 홈(V)의 측면의 제한된 섹션에서만 기판(1)에 직접 인접하고 그 이외의 장소에서는 절연부(I)에 의해서 기판(1)으로부터 분리되도록, 상기 저장 노드(SP) 및 절연부(I)가 변형된다.
Description
이러한 방식의 메모리 셀 장치에서는, 메모리 셀의 정보가 전하의 형태로 커패시터에 저장된다. 메모리 셀의 트랜지스터 및 커패시터는, 워드 라인을 통해 트랜지스터가 구동될 때 커패시터의 전하가 비트 라인을 통해 판독되도록 서로 결합된다.
일반적으로는, 높은 팩킹 밀도, 즉 메모리 셀당 요구되는 공간이 적은 DRAM-셀 장치를 형성하기 위한 노력이 강구되었다.
유럽 특허 공보 EP 0 852 396호에는, 팩킹 밀도를 높이기 위해서 메모리 셀의 트랜지스터가 메모리 셀의 저장 노드 위에 배치되도록 구성된 DRAM-셀 장치가 기술되어 있다. 각각의 경우, 메모리 셀의 활성 영역은 기판내에 배치된 절연 구조물에 의해서 둘러싸인다. 각각의 메모리 셀을 위해 기판내에는 홈이 형성되며, 홈의 하부 영역에는 메모리 커패시터의 저장 노드가 배치되고, 홈의 상부 영역에는 트랜지스터의 게이트 전극이 배치된다. 트랜지스터의 상부 소스-/드레인-영역, 채널 영역 및 하부 소스-/드레인-영역은 기판내에서 위·아래로 겹쳐서 배치된다. 하부 소스-/드레인-영역은 홈의 제 1 측면에서 저장 노드와 결합된다. 절연 구조물이 제 1 측면의 반대편에 배치된 홈의 제 2 측면에 인접함으로써, 상기 장소에서는 저장 노드가 기판에 인접하지 않게 된다. 비트 라인은 상부 소스-/드레인-영역에 인접하면서 기판 상부에서 연장된다. DRAM-셀 장치를 제조하기 위해서 먼저 절연 구조물이 형성된다. 기판 표면에는 비트 라인이 형성된다. 비트 라인으로부터 기판 내부로 도펀트가 확산됨으로써 상부 소스-/드레인-영역이 형성된다. 절연 구조물에 인접하도록 홈이 형성된다. 홈의 측면에는 커패시터 유전체가 제공된다. 홈은 절연 구조물의 영역에 있는 제 1 높이까지 도핑 폴리실리콘으로 충진된다. 커패시터 유전체의 노출되어 있는 부분은 제거된다. 그 다음에 홈이 제 1 높이보다 더 높고 절연 구조물의 영역에 있는 제 2 높이까지 도핑 폴리실리콘으로 충진됨으로써, 폴리실리콘은 제 1 높이와 제 2 높이 사이에 있는 홈의 제 1 측면에서 기판에 인접하게 된다. 하부 소스-/드레인-영역은 도펀트가 저장 노드로부터 기판 내부로 확산됨으로써 형성된다.
본 발명은 DRAM-셀 장치, 즉, 다이나믹 랜덤 액서스 메모리 셀 장치에 관한 것으로, 메모리 셀은 각각 하나의 트랜지스터와 캐패시터를 포함한다.
도 1a는 제 1 보조층, 제 1 마스크층, 제 2 마스크층 및 보조 트렌치를 형성한 후에 도시한 기판의 횡단면도,
도 1b는 도 1a에 따른 프로세스 단계 후에 기판을 도 1a의 횡단면에 대해 수직으로 절단한 횡단면도,
도 1c는 보조 트렌치 및 제 2 마스크층이 도시된 도 1a에 따른 단계 후에 기판을 도시한 기판의 평면도,
도 2a는 제 1 절연 구조물을 형성한 후에 도시한 도 1a의 횡단면도,
도 2b는 도 2a에 따른 프로세스 단계 후에 도시한 도 1b의 횡단면도,
도 3a는 보조 트렌치의 바닥 부분이 노출된 후에 도시한 도 2a의 횡단면도,
도 3b는 도 3a에 따른 프로세스 단계 후에 도시한 도 2b의 횡단면도,
도 3c는 제 2 마스크층, 제 1 절연 구조물 및 제 1 보조층의 노출된 바닥이 도시된 도 3a에 따른 프로세스 단계 후에 도시한 도 1c의 평면도,
도 4는 기판 부분이 노출되고, 제 2 마스크층이 제거되며, 라운딩 소자가 형성된 후에 도시한 도 3c의 평면도로서, 본 평면도에서는 라운딩 소자, 제 1 마스크층, 기판의 노출된 부분 및 제 1 절연 구조물이 도시되고,
도 5a는 도 4에 따른 프로세스 단계 후에 및 홈, 커패시터 전극, 절연부, 저장 노드 및 절연층을 형성하고 제 1 마스크층을 제거한 후에 도시한 도 3a의 횡단면도,
도 5b는 도 5a에 따른 프로세스 단계 후에 도시한 도 3b의 횡단면도,
도 6a는 보호 산화물을 형성하고 비정질 실리콘을 증착 및 경사 이온주입 후에 도시한 도 5a의 횡단면도,
도 6b는 도 6a에 따른 프로세스 단계 후에 도시한 도 5b의 횡단면도,
도 7a는 스페이서, 제 2 보조층 및 스트립 형태의 구조물을 형성한 후에 도시한 도 6a의 횡단면도,
도 7b는 도 7a에 따른 프로세스 단계 후에 도시한 도 6b의 횡단면도,
도 7c는 도 7a에 따른 프로세스 단계 후에 도시한 도 4의 평면도로서, 평면도에는 스트립 형태의 구조물 및 제 2 보조층의 노출 부분이 도시되며,
도 8a는 제 2 보조층의 노출 부분이 노출되고, 스페이서가 분리되며, 절연층이 부분적으로 제거되고 저장 노드가 에칭된 후에 도시한 도 7a의 횡단면도,
도 8b는 도 8a에 따른 프로세스 단계 후에 도시한 도 7b의 횡단면도,
도 8c는 도 8a에 따른 프로세스 단계 후에 도시한 도 7b의 평면도로서, 평면도에는 제 2 보조층의 부분, 절연부 및 저장 노드의 노출된 부분, 보조 트렌치의 바닥 부분 그리고 바닥 외부에 배치된 제 1 보조층의 부분이 도시되고,
도 9a는 절연부가 확대되고, 스페이서가 노출되며, 도펀트가 스페이서의 제 1 부분으로부터 확산된 후에 도시한 도 8a의 횡단면도,
도 9b는 도 9a에 따른 프로세스 단계 후에 도시한 도 8b의 횡단면도,
도 10a는 스페이서의 제 1 부분이 제거되고, 절연층의 부분이 제거되며, 저장 노드의 제 1 부분이 제거되고 절연부가 확대된 후에 도시한 도 9a의 횡단면도,
도 10b는 도 10a에 따른 프로세스 단계 후에 도시한 도 9b의 횡단면도,
도 10c는 도 10a에 따른 프로세스 단계 후에 도시한 도 8c의 평면도로서, 평면도에는 스페이서의 제 2 부분, 절연부 및 제 1 보조층이 도시되며,
도 11a는 스페이서의 제 2 부분이 제거되고 제 3 보조층 및 마스크가 형성된 후에 도시한 도 10a의 횡단면도,
도 11b는 도 11a에 따른 프로세스 단계 후에 도시한 도 10b의 횡단면도,
도 11c는 도 11a에 따른 프로세스 단계 후에 도시한 도 10c의 평면도, 평면도에는 마스크 및 제 3 보조층의 노출 부분이 도시되고,
도 12는 제 3 보조층의 노출 부분 및 그 아래에 배치된 제 1 보조층의 부분을 제거한 후에 도시한 도 11b의 횡단면도,
도 13a는 절연 트렌치가 형성되고 마스크 및 제 1 보조층이 제거된 후에 도시한 도 11a의 횡단면도,
도 13b는 도 13a에 따른 프로세스 단계 후에 도시한 도 12의 횡단면도,
도 14a는 제 3 보조층이 제거되고 제 2 소스-/드레인-영역, 게이트 유전체, 게이트 전극, 워드 라인, 제 2 절연 구조물, 보호층 및 제 1 소스-/드레인-영역이 형성된 후에 도시한 도 13a의 횡단면도,
도 14b는 도 14a에 따른 프로세스 단계 후에 도시한 도 13b의 횡단면도,
도 14c는 도 14a에 따른 프로세스 단계 후에 도시한 도 11c의 평면도로서, 평면도에는 홈, 워드 라인, 절연 트렌치 및 제 2 소스-/드레인-영역이 도시되고,
도 15a는 중간 산화물, 콘택 및 비트 라인이 형성된 후에 도시한 도 14a의 횡단면도,
도 15b는 도 15a에 따른 프로세스 단계 후에 도시한 도 14b의 횡단면도,
도 15c는 도 15a에 따른 프로세스 단계 후에 도시한 도 14c의 평면도로서, 평면도에는 홈, 절연 트렌치, 워드 라인 및 비트 라인이 도시된다.
본 발명의 목적은, 선행 기술에 비해 더 높은 팩킹 밀도를 갖는 DRAM-셀 장치를 제조하기 위한 방법을 제공하는 것이다.
이러한 목적은, 기판 내부에 DRAM-셀 장치에서 메모리 셀의 커패시터를 위한 홈을 형성하는 DRAM-셀 장치의 제조 방법에 의해서 달성된다. 홈 내부에서는, 절연부 및 절연부에 의해서 적어도 부분적으로 기판으로부터 분리되는 커패시터의 저장 노드가 형성된다. 실리콘 증착, 에치백 및 경사 이온주입에 의해서, 홈 내부의 저장 노드 위에는 홈의 측면을 따라서 실리콘으로 이루어진 스페이서가 형성되며, 이 경우 스페이서의 제 1 부분 및 제 1 부분의 반대편에 배치된 스페이서의 제 2 부분은 상이하게 도핑된다. 스페이서의 제 1 부분 또는 제 2 부분이 상이한 도핑에 의해 제거됨으로써, 스페이서가 패턴화된다. 스페이서의 제거된 부분 아래에 배치된 저장 노드의 제 1 부분 및 절연부는, 저장 노드의 제 1 부분 또는 스페이서의 남아 있는 부분 아래에 배치된 저장 노드의 제 2 부분이 기판에 인접하도록 변형되며, 이 경우 패턴화된 스페이서는 마스크로서 이용된다. 제 1 소스-/드레인-영역이 저장 노드에 인접하도록 메모리 셀 트랜지스터가 기판내에 형성된다. 워드 라인이 형성되어 트랜지스터의 게이트 전극과 결합된다. 워드 라인에 대해 가로로 연장되는 비트 라인이 형성되어 메모리 셀과 결합된다.
스페이서는 예를 들어 폴리실리콘 또는 비정질 실리콘으로 이루어진다.
스페이서의 남아있는 부분이 저장 노드의 제 2 부분을 프로세스 단계로부터 보호함으로써 패턴화된 스페이서가 마스크로 작용한다.
저장 노드의 제 1 부분 뿐만 아니라 제 2 부분이 또한 기판에 인접하지 않음으로써, 저장 노드와 인접한 메모리 셀 사이에서 발생하는 누설 전류없이, 인접한 메모리 셀이 홈 바로 가까이에 배치될 수 있다. 홈 내부에 있는 절연부에 의해서 저장 노드가 인접한 메모리 셀로부터 절연된다. 저장 노드를 인접한 메모리 셀로부터 절연시키는 절연 구조물이 홈 외부에서는 필요치 않기 때문에, DRAM-셀 장치는 매우 높은 팩킹 밀도를 가질 수 있게 된다.
저장 노드 및 절연부의 한쪽 측면을 변형시키는 것은 자기 정렬 방식으로, 즉 정렬 마스크를 사용하지 않고서 이루어진다. 이와 같은 방식은 높은 팩킹 밀도와 관련하여 큰 장점이 되는데, 그 이유는 정렬 허용 오차를 위해서 공간 조건을 고려할 필요가 없기 때문이다.
메모리 셀 트랜지스터의 제 1 소스-/드레인-영역까지 미치고 홈 외부에 배치된 절연 구조물이 필요치 않기 때문에, 본 발명에 의해서는, 트랜지스터의 채널 영역이 서로 전기적으로 접속되거나 또는 기판과 전기적으로 접속된 DRAM-셀 장치의 제조가 가능해진다. 이 경우에 채널 영역에서 형성되는 전하 캐리어가 방전되어, 예를 들어 트랜지스터의 쓰레숄드 전압의 변동과 같은 소위 플로팅-바디-효과가 방지된다.
이러한 목적을 위해서 바람직한 것은, 저장 노드의 완성 후에 도펀트가 열처리 단계동안 저장 노드로부터 기판 내부로 확산되어 그곳에서 제 1 소스-/드레인-영역을 형성하는 것이다. 특히 이 경우 저장 노드는 적어도 부분적으로 예를 들어 도핑된 폴리실리콘으로 이루어진다.
대안적으로 제 1 소스-/드레인-영역은 기판내에 매립된 도핑층을 패터닝함으로써 형성된다. 도핑층은 홈 및 도핑층을 절단하는 절연 트렌치에 의해서 패턴화된다. 이 경우 트랜지스터의 채널 영역은 서로 그리고 기판과 전기적으로 절연된다.
저장 노드의 제 1 부분 뿐만 아니라 제 2 부분이 기판에 인접하도록, 저장 노드 및 절연부를 먼저 형성하는 것은 본 발명의 범주에 속한다. 패턴화된 스페이서를 마스크로서 사용함으로써 저장 노드의 제 1 부분이 후속 단계에서 제거된다. 절연부는, 상기 절연부가 저장 노드의 제 1 부분을 대체할 수 있도록 확대된다. 결과적으로, 저장 노드의 제 2 부분만이 기판에 인접하게 된다.
하기에서는, 저장 노드의 제 1 부분 뿐만 아니라 제 2 부분이 기판에 인접하도록 저장 노드 및 절연부를 먼저 형성하는 방법이 기술된다.
홈을 형성한 후에는, 절연부가 홈의 측면 및 바닥을 커버하도록 절연부를 형성한다. 전도성 재료가 증착되어 제 1 높이까지 에치백된다. 그 다음에 절연부의 노출되어 있는 부분이 제거됨으로써, 절연부도 마찬가지로 제 1 높이까지만 이르게 된다. 추가의 전도성 재료를 증착하여 제 1 높이 위에 있는 제 2 높이까지 에치백함으로써, 저장 노드가 제 1 높이와 제 2 높이 사이에서는 기판에 인접하도록 형성되는 한편, 제 1 높이 아래에서는 절연부에 의해서 기판으로부터 분리된다.
저장 노드의 제 1 부분을 완성한 후, 절연 재료를 증착 및 에치백함으로써, 저장 노드의 제 1 부분이 확대된다.
저장 노드의 제 1 부분 뿐만 아니라 제 2 부분이 기판에 인접하지 않도록, 저장 노드 및 절연부를 먼저 형성하는 것은 본 발명의 범주에 속한다. 패턴화된 스페이서를 마스크로서 사용함으로써, 저장 노드의 제 1 부분 영역에서 절연부가 제거된다. 그 다음에 전도성 재료를 증착 및 에치백함으로써, 저장 노드의 제 1 부분이 확대되고, 그 결과 제 1 부분이 기판에 인접하게 된다. 이 경우에는 저장 노드의 제 1 부분만이 기판에 인접한다.
이러한 목적을 위해서, 홈을 형성한 후에는 절연부를 먼저 형성함으로써 절연부가 홈의 측면 및 바닥을 커버하게 된다. 다음 전도성 재료를 증착하고 에치백한다. 형성된 저장 노드의 제 1 부분 및 제 2 부분은 기판에 인접하지 않게 된다.
제 1 부분 및 제 2 부분의 상이한 도핑을 이용함으로써 스페이서가 어떻게 패턴화될 수 있는지에 대한 몇가지 방법만이 기술된다:
스페이서의 제 1 부분이 n-도핑 이온으로 도핑되면, 스페이서의 제 1 부분은 스페이서의 제 2 부분에 대해 선택적으로 에칭된다. 에천트로서는 예를 들어 HNO3+ COOH + HF가 적합하다. 따라서 스페이서의 제거된 부분은 스페이서의 제 1 부분이다. 스페이서의 남아 있는 부분은 스페이서의 제 2 부분이다. 이 경우 스페이서의 제 2 부분은 바람직하게 실제로는 도핑되지 않는다.
스페이서의 제 1 부분이 p-도핑 이온으로 도핑되면, 스페이서의 제 2 부분은 스페이서의 제 1 부분에 대해 선택적으로 에칭된다. 에천트로서는 예를 들어 콜린 또는 KOH가 적합하다. 따라서 스페이서의 제거된 부분은 스페이서의 제 2 부분인 반면, 스페이서의 남아 있는 부분은 스페이서의 제 1 부분이다. 이 경우 스페이서의 제 2 부분은 바람직하게 실제로는 도핑되지 않는다.
이온 주입동안, 스페이서는 스페이서의 전체 수직 연장부에 대해 이온 주입이 이루어지지 않는 경우, 스페이서의 제 1 부분 아래에 스페이서의 추가 부분이 배치된다. 스페이서의 제 1 부분을 제거한 후, 스페이서의 추가 부분은 계속해서 저장 노드의 제 1 부분 위에 배치된다. 저장 노드의 제 1 부분을 변형시키기 위해 상기 부분을 노출시키기 위해서, 스페이서의 추가 부분이 제거된다. 제거는 이방성 에칭에 의해서 이루어질 수 있으며, 동시에 스페이서의 남아 있는 부분이 영향을 받는다. 그러나 스페이서의 남아 있는 부분은 스페이서의 추가 부분보다 더 큰 수직 연장부를 갖기 때문에, 스페이서의 추가 부분을 제거한 후, 패턴화된 스페이서는 저장 노드의 제 2 부분을 커버하여 결과적으로 상기 부분을 보호하게 된다.
스페이서를 패턴화하는 또다른 방법은, 스페이서의 제 1 부분을 n-도핑 할 때 먼저 열산화를 실시하는 것이다. 스페이서의 제 1 부분이 제 2 부분보다 더 높은 n-도핑 이온 농도를 갖기 때문에, 스페이서의 제 2 부분상에서 보다는 제 1 부분상에서 산화물이 더 두껍게 성장된다. 그 다음에, 스페이서의 제 2 부분이 노출될 때까지 산화물이 에칭된다. 스페이서의 제 1 부분상에 있는 산화물은 매우 두껍기 때문에, 산화물의 일부분은 스페이서의 제 1 부분상에 남겨져서 제 1 부분을 보호하게 된다. 스페이서의 패턴화 동안 실리콘이 산화물에 대해 선택적으로 에칭됨으로써, 스페이서의 제 2 부분이 제거된다.
스페이서의 제 1 부분에 질소 또는 산소를 주입하는 경우에도 동일한 원리가 적용될 수 있다. 질소 주입시에는 산화물이 제 2 부분상에서보다는 제 1 부분상에서 더 느리게 성장된다. 산소 주입시에는 제 1 부분상에서 보다는 제 2 부분상에서 성장이 더 느리게 이루어진다.
스페이서의 제 1 부분에서 이온주입을 실행할 때, 도펀트는 스페이서의 측면을 면하는 에지까지 미치도록 하기 위해서는, 도편트가 확산될 수 있는 열처리 단계를 실시하는 것이 바람직하다.
프로세스를 단순화하고 프로세스의 안전성을 높이기 위해서는, 스페이서의 남아 있는 부분을 게이트 전극을 위한 스페이서로서 사용하는 것이 바람직하다. 이 경우 저장 노드를 완성한 후, 스페이서의 남아 있는 부분은 제거되어, 적어도 부분적으로는 게이트 전극으로 대체된다. 제조 프로세스는 매우 간단한데, 그 이유는 게이트 전극이 자기 정렬되기 때문이다. 즉, 정렬 마스크를 사용하지 않고서 게이트 전극이 형성되기 때문이다. 게이트 전극을 저장 노드로부터 전기적으로 절연하기 위해서, 스페이서가 형성되기 전에 절연층이 저장 노드상에 형성된다. 절연층상에 스페이서가 형성된다. 따라서 절연층은 또한 게이트 전극도 저장 노드로부터 절연시키게 된다. 변형을 목적으로 저장 노드의 제 1 부분을 노출시키기 위해서, 스페이서의 패터닝 후에 절연층의 노출되어 있는 부분이 제거된다.
트랜지스터의 제 2 소스-/드레인-영역이 트랜지스터의 제 1 소스-/드레인-영역 위에 형성됨으로써, 트랜지스터는 수직 트랜지스터로서 형성된다. DRAM-셀 장치는 트랜지스터의 수직 형성 때문에 매우 높은 팩킹 밀도를 가질 수 있다. 게이트 전극이 저장 노드의 제 2 부분 위에 형성되기 때문에, 이러한 경우에는 제 1 소스-/드레인-영역은 저장 노드의 제 2 부분에 인접해야만 한다. 다시 말해서 저장 노드의 제 2 부분은 기판에 인접하는 반면, 저장 노드의 제 1 부분은 기판과 인접하지 않는다. 게이트 전극은 저장 노드의 제 1 부분의 영역에 배치된 기판의 부분들로부터 이격되어 있기 때문에, 게이트 전극과 기판 사이에서 커패시턴스의 형성이 방지된다.
워드 라인은 예를 들어 기판 위에 형성되어 게이트 전극의 상부에 인접할 수 있다.
절연 재료를 증착하고, 스페이서의 남아 있는 부분이 노출될 때까지 재료를 에치백함으로써, 절연부가 확대된다.
스페이서의 남아 있는 부분이 게이트 전극을 위한 스페이서로서 이용되는 경우에는, 스페이서의 남아 있는 부분이 스페이서의 패턴화시에 영향받지 않는 것이 바람직하다. 특히 스페이서의 제 1 부분을 스페이서의 제 2 부분에 대해 선택적으로 제거할 때에는, 스페이서의 제 1 부분 아래에 스페이서의 추가 부분이 배치되지 않는 것이 바람직하다. 즉, 스페이서의 제 1 부분은 스페이서의 전체 수직 연장부를 포함한다. 이 경우 경사 이온주입은, 스페이서의 전체 수직 연장부에서 주입이 이루어질 수 있는 각도로 실시된다.
이러한 경사 이온주입이 이루어지지 않는 경우, 즉 스페이서의 하부 영역에 이온이 주입되지 않는 경우에는, 도펀트를 스페이서의 제 1 부분으로부터 그 아래에 배치된 스페이서의 추가 부분내로 확산시키는 열처리 단계를 실시하는 것이 바람직하다. 열처리 단계에 의해서 스페이서의 추가 부분이 마찬가지로 스페이서의 제 2 부분에 대해 선택적으로 에칭 제거됨으로써, 스페이서의 제 2 부분은 영향을 받지 않게 된다.
이러한 경우 도펀트가 스페이서의 제 1 부분으로부터 제 2 부분내로 확산되는 것을 방지하기 위해서는, 열처리 단계 전에 스페이서를 분리하여, 스페이서의 제 1 부분이 스페이서의 제 2 부분으로부터 전기적으로 절연되는 것이 바람직하다.
이와 같은 분리는 예를 들어 마스크를 이용하여 스페이서를 에칭함으로써 이루어질 수 있다.
그러나 프로세스 안정성을 높이기 위해서는, 분리 공정을 자기 정렬 방식으로, 즉 정렬 마스크를 사용하지 않고 실시하는 것이 바람직하다. 이 목적을 위해 기판상에는 제 1 보조층이 형성되고, 보조층내에는 대체로 서로 평행하게 연장되고 나란히 배치된 보조 트렌치가 형성되며, 보조 트렌치는 제 1 보조층을 절단하지 않는다. 메모리 셀의 홈은 보조 트렌치내에서 형성된다. 스페이서를 형성한 후에는 실리콘에 대해 선택적으로 에칭 가능한 제 1 재료로 이루어진 제 2 보조층이 컨포멀하게 형성되어, 이 경우 제 2 보조층의 두께는 보조 트렌치가 충진되지 않을 정도로 얇다. 제 1 재료에 대해 선택적으로 에칭 가능한 제 2 재료가 증착되고, 제 2 재료가 스트립 형태의 구조물로서 보조 트렌치 내부에만 존재하게 될 때까지 증착 및 에치백된다. 제 2 보조층의 노출된 부분이 제 2 재료에 대해 선택적으로 제거됨으로써, 스페이서는 부분적으로 노출된다. 그 다음에 스페이서가 분리될 때까지 실리콘이 에칭된다. 그 후에 분리된 스페이서가 패턴화된다.
저장 노드의 제 1 부분을 변형시키기 전에 저장 노드의 제 1 부분 및 제 2 부분만이 기판에 인접하도록 저장 노드를 변형시키기 위해서, 스페이서의 분리시에 마스크로서 작용하는 제 1 보조층 및 제 2 보조층을 사용하는 것이 바람직하다. 이러한 목적을 위해, 제 1 보조층 및 제 2 보조층을 마스크로서 사용함으로써 저장 노드의 부분이 제거되고 절연 재료로 대체된다. 대안적으로는, 저장 노드의 영역 내부에 도달하여 그곳에서 저장 노드를 기판으로부터 절연시키는 절연 트렌치가 형성될 수 있다.
스페이서의 남아 있는 부분이 게이트 전극을 위한 스페이서로서 이용되면, 스페이서의 분리는 트랜지스터의 채널 폭을 제한하는 작용을 한다. 이것은 특히 홈이 휘어진 측면을 갖는 경우에 바람직하다. 공지된 바와 같이, 열산화에 의해서 성장된 게이트 유전체의 질은 평탄한 면에서보다는 휘어진 면에서 더 나쁘다. 따라서, 채널을 홈 측벽의 평탄한 섹션까지로만 제한하는 것이 바람직하다.
하기에서는 제 2 소스-/드레인-영역을 형성하는 방법이 기술된다:
절연부 및 저장 노드를 변형한 후, 스페이서의 남아 있는 부분이 제거될 때까지 절연 재료가 증착 및 에치백된다. 스페이서의 남아 있는 부분은 제거된다. 제 3 보조층은 보조 트렌치가 채워지지 않을 정도의 두께로 증착된다. 제 3 재료는, 제 3 재료가 보조 트렌치 내부에만 존재하여 보조 트렌치내에서 스트립 형태의 마스크를 각각 하나씩 형성할 때까지 증착 및 에치백된다. 제 3 보조층의 노출되어 있는 부분은 마스크에 대해 선택적으로 제거된다. 마스크 외부에 배치된 제 1 보조층의 부분이 제거되고, 그 아래에 배치된 기판 부분들이 노출된다. 그 다음에 기판이 마스크에 대해 선택적으로 에칭됨으로써, 절연 트렌치가 형성된다. 그 후에 마스크 및 제 1 보조층이 제거된다. 마스크 아래에 배치된 기판의 부분들은 제 2 소스-/드레인-영역을 형성한다. 절연 트렌치는, 트렌치의 깊이가 제 2 소스-/드레인-영역의 깊이보다 더 깊게 형성된다. 제 2 소스-/드레인-영역은 보조 트렌치의 영역 및 각각 2개의 홈 사이에 배치된다. 제 2 소스-/드레인-영역은 홈 및 절연 트렌치에 의해서 서로 분리된다.
제 2 소스-/드레인-영역은 마스크 및 제 1 보조층을 제거한 후에 이온 주입에 의해서 형성될 수 있다. 대안적으로 제 2 소스-/드레인-영역은, 도핑층이 홈 및 절연 트렌치에 의해서 패턴화되는 방식으로, 기판 표면 영역에 형성된 도핑층이 패턴화됨으로써 형성된다.
제 2 소스-/드레인-영역의 치수가 채널 폭과 일치되도록 하기 위해서는, 제 3 보조층의 두께가 스페이서의 두께와 제 2 보조층의 두께를 합산한 총 두께와 일치하는 것이 바람직하다.
프로세스를 단순화하고 프로세스의 정확성을 높이기 위해서는, 홈의 수평 가로 섹션이 대응하는 보조 트렌치의 하나의 측면으로부터 다른 측면까지 각각 연장되도록, 홈을 자기 정렬 방식으로 보조 트렌치내에 형성하는 것이 바람직하다.
이 목적을 위해서는 예를 들어 제 1 보조층을 패턴화하기 전에 보조층 위에 제 1 마스크층이 증착되고 그 위에 제 2 마스크층이 증착된다. 그 다음에 보조 트렌치가 형성되는 동시에 제 1 마스크층 및 제 2 마스크층이 분리된다. 그 후에 제 2 마스크층이 노출될 때까지 재료가 증착 및 에치백됨으로써, 제 1 절연 구조물이 형성된다. 그것의 스트립이 보조 트렌치에 대해 가로로 연장되는 스트립 형태의 포토 레지스트 마스크에 의해서, 제 1 절연 구조물은 보조 트렌치가 부분적으로 노출될 때까지 포토 레지스트 마스크 및 제 2 마스크층에 대해 선택적으로 에칭된다. 보조 트렌치의 바닥에 있는 제 1 보조층의 노출된 부분은, 기판이 부분적으로 노출될 때까지 제거된다. 다음 기판의 노출된 부분들이 에칭됨으로써 홈이 형성된다. 이 경우 제 1 마스크층 및 제 1 절연 구조물은 마스크로서 이용된다.
홈 에지에서의 국부적인 필드 피크의 형성으로 의한 누설 전류를 방지하기 위해서는, 홈의 형성시에 마찬가지로 마스크로서 이용되는 라운딩 소자를 형성하는 것이 바람직하다. 이 목적을 위해 제 1 마스크층의 재료가 증착 및 에치백된 다음에 등방성 에칭됨으로써, 제 1 보조층 내부에서 형성되는 제 1 재료가 에지를 라운딩한다. 따라서 그 다음에 형성되는 홈은 에지를 갖지 않게 된다.
홈내에 있는 절연부는 적어도 부분적으로는 커패시터의 커패시터 유전체로서 이용된다. 커패시터의 커패시터 전극은 커패시터 유전체에 인접하면서 기판내에서 도핑 영역으로 형성된다. 커패시터 전극은 결합되어 모든 커패시터에 공통된 하나의 커패시터 전극을 형성할 수 있다. 커패시터 전극은 예를 들어 홈 내부에 제공되는 도펀트 소스로부터 도펀트를 외부로 확산시킴으로써 형성될 수 있다. 대안적으로 커패시터 전극은 기판내에 매립된 도핑층으로부터 형성된다.
커패시터 전극 상의 절연부를 특히 두껍게 형성하는 것은 본 발명의 범주에 속한다.
스페이서는 실리콘을 증착 및 에치백함으로써 형성된다. 경사 이온주입은 에치백 공정 전후에 실시될 수 있다.
본 발명의 실시예는 도면을 참조하여 하기에서 자세히 설명된다.
도면은 척도에 맞게 도시하지 않았다.
실시예에서는, 실제로 약 1015cm-3의 도펀트 농도를 갖는 p-도핑 실리콘으로 이루어진 기판이 출발 물질로서 제공된다. 기판(1)의 표면상에서는 SiO2가 열산화에 의해서 대략 8nm의 두께로 성장된다(도시되지 않음).
그 다음에, 실리콘 질화물이 대략 400nm의 두께로 증착됨으로써(도 1a 및 도 1b 참조), 제 1 보조층(H1)이 형성된다.
제 1 마스크층(M1)을 형성하기 위해서 BPSG(보르포스포르실리케이트글라스)가 대략 800nm의 두께로 증착된다(도 1b 참조).
제 2 마스크층(M2)을 형성하기 위해서 실리콘 질화물이 대략 200nm의 두께로 증착된다(도 1b 참조).
(도시되지 않은) 제 1 포토 레지스트 마스크에 의해서 제 1 마스크층(M1) 및 제 2 마스크층(M2)은 스트립 형태로 패턴화되어 제 1 보조층(H1)내에 보조 트렌치(H)를 형성한다(도 1b 및 도 1c 참조). 보조 트렌치의 폭은 대략 300nm이고, 서로에 대하여 대략 150nm의 간격을 갖는다. 제 2 마스크층(M2) 및 제 1 마스크층(H1)이 C2H6+O2로 에칭된다. 제 1 마스크층(M1)은 예를 들어 CHF3+ O2를 사용하여 에칭된다. 그 다음에 제 1 포토 레지스트 마스크가 제거된다.
SiO2가 대략 300nm의 두께로 증착되고 제 2 마스크층(M2)이 노출될 때까지 예를 들어 CHF2+ O2로 에치백됨으로써, 보조 트렌치(H)내에서 및 패턴화된 제 1 마스크층(M1)과 패턴화된 제 2 마스크층(M2) 사이에서 제 1 절연 구조물(I1)이 형성된다(도 2a 및 도 2b 참조).
스트립이 보조 트렌치(H)에 대해서 가로로 연장되고, 폭이 대략 150nm이며, 서로에 대한 간격이 대략 150nm인 (도시되지 않은) 스트립 형태의 제 2 포토 레지스트 마스크에 의해서, SiO2는 예를 들어 CHF3O2로 실리콘 질화물에 대해 선택적으로 제거된다. 결과적으로 보조 트렌치(H)의 바닥 부분이 노출된다(도 3a, 도 3b 및 도 3c 참조). 이 경우에는 제 2 포토 레지스트 마스크 외에 제 2 마스크층(M2)이 마스크로서 작용한다. 제 2 포토 레지스트 마스크가 제거된다.
그 다음에, 제 2 마스크층(M2)이 노출될 때까지 SiO2가 대략 60nm의 두께로 증착 및 에치백됨으로써, 라운딩 소자(A)가 형성된다. 그 다음에 SiO2가 예를 들어 HF로 대략 60nm의 깊이로 등방성 에칭됨으로써, 증착된 SiO2의 남겨진 부분으로부터, 제 1 마스크층(M1) 또는 제 2 마스크층(M2) 및 제 1 절연 구조물(I1)에 의해 형성된 측면에 라운딩 소자(A)가 형성될 수 있다(도 4 참조).
그 다음에, 기판(1)이 부분적으로 노출될 때까지 실리콘 질화물이 SiO2에 대해 선택적으로 에칭된다. 이 때 보조 트렌치(H)의 영역에 있는 제 1 보조층(H1)은 부분적으로 제거되고, 제 2 마스크층(M2)은 완전히 제거된다.
기판(1)의 노출되어 있는 부분에서는 대략 10㎛ 깊이의 홈(V)이 형성된다. 에천트로서는 예를 들어 HBr + HS가 적합하다. 이 때 SiO2에 대해 선택적으로 에칭이 이루어진다(도 5a 및 도 5b 참조). 제 1 마스크층(M1), 제 1 절연 구조물(I1) 및 라운딩 소자(A)도 또한 마스크로서 작용한다.
라운딩 소자(A)로 인해 홈(V)의 측면은 에지를 갖지 않게 된다. 제 1 포토 레지스트 마스크의 스트립의 방향으로 홈(V)의 측면의 평탄한 섹션이 연장된다.
그 다음에, 제 1 마스크층(M1), 제 1 절연 구조물(I1) 및 라운딩 소자(A)가 제거될 때까지, SiO2가 예를 들어 CHF3+ O2로 에칭된다.
다수의 커패시터에 공통된 하나의 커패시터 전극(K)을 형성하기 위해서, 비소 유리가 대략 20nm의 두께로 증착된다. 그 위에 PMMA(polymethy methacrylate)가 대략 500nm의 두께로 증착되고, 대략 1.5㎛의 깊이로 예를 들어 O2로 에치백된다. 마지막으로, 비소 유리의 노출되어 있는 부분이 예를 들어 HF로 제거된다. 열처리 단계에 의해 비소가 비소 유리로부터 기판(1) 내부로 확산됨으로써, 커패시터 전극(K)은 기판(1) 내부에서 결합 도핑 영역으로서 형성된다(도 5a 및 도 5b 참조).
절연부(I)의 제 1 부분을 형성하기 위해서, 실리콘 질화물이 대략 3nm의 두께로 성장되고 열산화에 의해서 대략 1nm의 깊이로 산화된다. 그 다음에 인 시튜 n-도핑된 폴리실리콘이 대략 300nm의 두께로 증착되고 표면(O)으로부터 시작하여 대략 2nm의 깊이로 에치백된다. 절연부(I)의 제 1 부분의 노출되어 있는 부분은 예를 들어 HF로 제거된다.
폴리실리콘이 노출될 때까지, SiO2가 대략 20nm의 두께로 증착 및 에치백됨으로써, 절연부(I)의 제 2 부분이 형성된다(도 5a 및 도 5b 참조). 절연부(I)의 제 2 부분은 커패시터 전극(K)의 상부에 배치되고, 절연부(I)의 제 1 부분에 비해 특히 두껍게 형성된다.
그 다음에, 제 1 보조층(H1)이 노출되어 대략 800nm의 깊이로 에치백될 때까지, 인-시튜 n-도핑된 폴리실리콘이 대략 300nm의 두께로 증착되고, 화학적 기계적 연마에 의해서 평탄화된다.
그 다음에 SiO2가 예를 들어 HF로 대략 60nm의 깊이로 등방성 에칭됨으로써, 절연부(I)는 더욱 짧아진다. 이 때 제거된 절연부(I)의 부분은 비정질 실리콘으로 대체되며, 비정질 실리콘은 대략 20nm의 두께로 증착되고 대략 30nm의 폭으로 예를 들어 C2F6+ O2로 등방성 에치백된다. n-도핑 폴리실리콘 및 비정질 실리콘으로부터 커패시터의 저장 노드(SP)가 형성된다. 절연부(I)의 제 2 부분의 상부에서는 저장 노드(SP)가 기판(1)에 직접 인접한다(도 5a 및 도 5b 참조).
SiO2는 증착되는 동시에 실제로 등방성으로 에칭됨으로써, 저장 노드(SP)상에는 HDP(High-density-plasma; 고밀도 플라즈마)방법에 의해 대략 40nm 두께의 절연층(S)이 형성되며, 이 때 수평면은 측면보다 더 많이 증착된다(도 5a 및 도 5b 참조).
보호 산화물(SO)을 형성하기 위해, SiO2가 5nm의 두께로 증착된다(도 6a 및 도 6b 참조).
그 다음에 비정질 실리콘이 대략 40nm의 두께로 증착된다(도 6a 및 도 6b 참조).
p-도핑 이온을 경사 이온주입함으로써 비정질 실리콘 부분이 도핑된다(도 6a 및 도 6b 참조). 경사 이온주입은 표면(O)에 대해서는 약 30°각도로 그리고 보조 트렌치(H)에 대해서는 90°각도로 이루어진다.
스페이서(R)를 형성하기 위해, 비정질 실리콘이 예를 들어 C2S6+ O2를 사용하여 대략 90nm 폭으로 에치백됨으로써, 스페이서(R)는 제 1 보조층(H1)의 인접 부분의 대략 50nm 아래까지 연장된다(도 7a 및 도 7b 참조). 스페이서(R)의 제 1 부분은 p-도핑되는 반면, 스페이서(R)의 나머지 부분은 도핑되지 않는다.
제 2 보조층(H2)을 형성하기 위해, SiO2가 대략 40nm의 두께로 증착된다.
후속적으로, 제 2 보조층(H2)이 얻어진 다음에 대략 100nm 깊이로 에치백될 때까지, 비정질 실리콘이 대략 200nm의 두께로 증착되고 화학적 기계적 연마에 의해서 평탄화됨으로써, 비정질 실리콘은 계속해서 보조 트렌치(H)내에만 배치되어 스트립 형태의 구조물(ST)을 형성한다(도 7a, 도 7b 및 도 7c 참조).
그 다음에 SiO2가 대략 300nm의 폭으로 실리콘 질화물 및 실리콘에 대해 선택적으로 에칭됨으로써, 제 2 보조층(H2)의 노출되어 있는 부분이 제거된다. 결과적으로, 보조 트렌치(H)의 측면 영역에 배치된 스페이서(R)의 부분이 노출된다. 실리콘을 SiO2에 대해 선택적으로 에칭함으로써, 절연층(S)이 부분적으로 노출될 때까지 스페이서(R)의 부분 및 스트립 형태의 구조물이 제거된다(도 8b 및 도 8c 참조). 결과적으로 스페이서(R)가 분리된다. 각각의 스페이서(R)는, 경사 이온주입에 의해 p-도핑된 제 1 부분(R1) 및 분리에 의해서 제 1 부분(R1)으로부터 전기적으로 절연되고 제 1 부분(R1)의 반대편에 배치된 제 2 부분(R2)을 포함한다.
그 다음에 절연층(S)의 노출된 부분이 제거된다. 이 때 보호 산화물(SO)의 노출되어 있는 부분이 제거된다. 저장 노드(SP)의 노출되어 있는 부분은 대략 50nm의 깊이로 에칭된다.
SiO2가 대략 50nm의 두께로 증착됨으로써, 저장 노드(SP)의 제거된 부분은 절연 재료로 대체된다(도 9b 참조). 따라서 절연부(I)가 확대된다.
그 다음에 열처리 단계가 실시되는데, 이 단계에서는 도펀트가 스페이서의 제 1 부분(R1)으로부터 스페이서(R)의 인접 부분으로 확산되어 대체로 균일하게 분배된다(도 9a 참조). 이 때 비정질 실리콘이 폴리실리콘으로 변환된다.
그 다음에 SiO2가 예를 들어 HF를 사용하여 대략 100nm의 폭으로 등방성 에칭된다.
그 다음에, 도핑되지 않은 폴리실리콘이 p-도핑 폴리실리콘에 대해 선택적으로 에칭됨으로써, 분리된 스페이서(R)가 패턴화된다. 에천트로서는 예컨대 콜린이 적합하다. 그럼으로써 스페이서의 제 2 부분(R2)은 제거되고, 절연층(5)의 부분은 노출된다(도 10a, 도 10b 및 도 10c 참조).
절연층(S)의 노출된 부분이 제거됨으로써, 저장 노드(SP)의 제 1 부분이 노출된다. 이 때에는 보호 산화물(SO)의 노출되어 있는 부분도 또한 제거된다. 그 다음에, 폴리실리콘이 대략 50nm의 깊이로 에칭됨으로써, 저장 노드(SP)의 제 1 부분이 제거된다(도 10a 참조). SiO2가 대략 300nm의 두께로 증착되고, 제 1 보조층(H1)이 노출될 때까지 화학적 기계적 연마에 의해 평탄화되고 다음에 대략 350nm의 깊이로 에치백됨으로써, 절연부(I)가 변동된다. 다만 스페이서의 제 1 부분(R1) 하부에 배치된 저장 노드(SP)의 제 2 부분만이 기판(1)에 인접하게 된다(도 10a 및 도 10b 참조).
제 2 보조층(H2)이 절연부(I)와 동일한 재료로 이루어지기 때문에, 나중에 제 2 보조층(H2)이 절연부(I)의 일부분으로서 작용하는 것은 바람직하다.
그 다음에, 절연층(S)의 부분이 노출될 때까지 폴리실리콘이 SiO2에 대해 선택적으로 에칭됨으로써, 스페이서의 제 1 부분(R1) 및 그와 관련된 스페이서(R)의 부분이 제거된다.
제 3 보조층(H3)을 형성하기 위해, 실리콘 질화물이 대략 80nm의 두께로 증착된다(도 11a, 도 11b 및 도 11c 참조). 이후, SiO2가 약 300nm 두께로 증착되고, 보조층(H1)이 노출될 때까지 화학적 기계적 연마에 의해 평탄화되고, 100nm로 에치백되어 스트립 형태의 마스크(M)가 SiO2로부터 형성된다. 각각의 보조 트렌치(H)내에는 마스크(M) 스트립이 하나씩 배치된다(도 11a, 도 11b 및 도 11c 참조).
제 3 보조층(H3)의 노출되어 있는 부분은 마스크(M)에 대해 선택적으로 제거된다(도 12 참조). 이 때에는 마스크(M) 외부에 배치된 제 1 보조층(H1)의 부분이 또한 제거되어, 그 아래에 배치된 기판(1)의 부분이 노출된다(도 12 참조).
절연 트렌치(G)를 형성하기 위해서, 실리콘이 SiO2에 대해 선택적으로 대략 200nm의 깊이로, 예를 들어 HBr 및 HF로 에칭된다(도 13b 참조). 이후 SiO2가 약 300nm 두께로 증착되고 제 3 보조층(H3)이 노출될 때까지 화학적 기계적 연마에 의해 평탄화된다. 이때 마스크(M)가 제거된다. 이후 SiO2가 대략 300nm의 깊이로 에치백된다.
그 다음에 실리콘 질화물이 대략 500nm의 깊이로 에치백되어, 홈(V) 외부에 배치된 제 3 보조층(H3) 부분 및 제 1 보조층(H1)이 제거된다(도 13a 및 도 13b 참조).
그 다음에, 기판(1)이 노출될 때까지 SiO2가 화학적 기계적 연마에 의해서 평탄화된다(도 13a 및 도 13b 참조).
n-도핑 이온을 주입함으로써, 트랜지스터의 제 2 소스-/드레인-영역(S/D2)이 기판(1)의 노출 부분에서 대략 50nm의 깊이로 형성된다. p-도핑 이온의 주입에 의해서, 제 2 소스-/드레인-영역(S/D2) 아래에서는 도펀트 농도가 6*1017cm-3로 증가된다.
제 3 보조층(H3) 및 보호 산화물(SO)이 제거된다.
열처리 단계에 의해서, 홈(V)의 측면의 노출된 부분에 대략 4nm 두께의 게이트 유전체(GD)가 형성된다(도 14a 및 도 14b 참조). 열처리 단계에서는 도펀트가 저장 노드(SP)로부터 기판(1) 내부로 확산되어 그곳에서 트랜지스터의 제 1 소스-/드레인-영역(S/D1)을 형성한다. 또한 제 2 소스-/드레인-영역(S/D2)의 도펀트는, 제 2 소스-/드레인-영역(S/D2)이 대략 100nm의 두께 및 대략 1020cm-3의 도펀트 농도를 갖도록 확산된다.
게이트 전극(GA) 및 워드 라인(W)을 형성하기 위해서, 인 시튜 n-도핑된 폴리실리콘이 대략 100nm의 두께로 증착된다. 그 위에 텅스텐 실리사이드이 대략 50nm의 두께로 증착된다. 보호층(SS)을 형성하기 위해서, 실리콘 질화물이 대략 100nm의 두께로 증착된다(도 14a 및 도 14b 참조).
제 2 포토 레지스트 마스크와 대응되지만 홈(V)을 단지 부분적으로만 커버하도록 한다는 점에서 제 2 포토 레지스트 마스크에 의해 옵셋되게 배열되는(도시되지 않은) 스트립 형태의 제 3 포토 레지스트 마스크에 의해서 보조층(SS)이 패턴화된다. 그 다음에 제 3 포토 레지스트 마스크가 제거된다. 마스크로서 작용하는 보호층(SS)에 의해서는, 게이트 유전체(GD)가 제 2 소스-/드레인-영역(S/D2) 위로 노출될 때까지, 텅스텐 실리사이드 및 폴리실리콘이 에칭된다. 스페이서(R)의 제 2 부분을 대체하는 홈(V)의 폴리실리콘으로부터 게이트 전극(GA)이 형성된다. 게이트 전극 위에 배치된 폴리실리콘 및 텅스텐 실리사이드로부터, 보조 트렌치(H)에 대해 가로로 연장되는 워드 라인(W)이 형성된다(도 14a, 도 14b 및 도 14c 참조).
스페이서 형태의 제 2 절연 구조물(I2)을 형성하기 위해, 실리콘 질화물이 대략 300nm의 두께로 증착 및 에치백된다. 보호층(SS) 및 제 2 구조물(I2)은 워드 라인(W)을 둘러싼다(도 14a 및 도 14b 참조).
중간 산화물(Z)을 형성하기 위해, SiO2가 대략 400nm의 두께로 증착된다.
(도시되지 않은) 제 4 포토 레지스트 마스크에 의해서 제 2 소스-/드레인-영역(S/D2)에 콘택 홀이 개방되며, 이 경우에는 SiO2가 실리콘 질화물에 대해 선택적으로 에칭됨으로써, 보호층(SS) 및 제 2 절연 구조물(I2)이 워드 라인(W)을 보호하게 된다.
콘택홀 내부에 콘택(KO)을 형성하기 위해서, 인-시튜 도핑된 폴리실리콘이 대략 100nm의 두께로 증착되고, 중간 산화물(2)이 노출될 때까지 화학적 기계적 연마에 의해서 평탄화된다.
비트 라인(B)을 형성하기 위해서, 텅스텐 실리사이드가 대략 200nm의 두께로 증착되고, 제 1 포토 레지스트 마스크와 일치하는 스트립 형태의 제 5 포토 레지스트 마스크에 의해서 패턴화된다(도 15a, 도 15b 및 도 15c 참조).
형성된 DRAM-셀 장치의 하나의 메모리 셀은 하나의 커패시터 및 커패시터와 결합된 하나의 트랜지스터를 포함한다. 트랜지스터는, 채널 흐름이 수직 방향으로 형성되는 수직형 트랜지스터로서 형성된다. 제 1 소스-/드레인-영역과 제 2 소스-/드레인-영역 사이에 배치된 기판의 부분은 트랜지스터의 채널 영역으로서 작용한다. 트랜지스터의 채널 영역이 서로 전기적으로 접속됨으로써, 플로팅-바디-효과가 저지된다.
동일하게 본 발명의 범주에 속하는, 실시예의 다수의 변형예를 생각할 수 있다. 특히 전술한 층, 마스크, 홈 및 구조물의 치수는 개별 요구 사항에 따라 매칭이 가능하다.
스페이서의 제 1 부분 및 제 2 부분을 상이하게 도핑하기 위한 이온 주입은 스페이서의 형성 후에도 이루어질 수 있다.
보조 트렌치가 매우 정확하게 규정된 깊이를 갖도록 하기 위해서, 보조 트렌치의 형성시에 에칭 스톱으로서 작용하는 에칭 스톱층을 제 1 보조층 내부에 제공하는 것은 본 발명의 범주에 속한다.
Claims (10)
- DRAM-셀 장치 제조 방법으로서,- DRAM-셀 장치의 메모리 셀 커패시터를 위해 기판(1)내에 홈(V)을 형성하는 단계,- 상기 홈(V) 내부에 절연부(I) 및 커패시터의 저장 노드(SP)를 형성하는 단계로서, 상기 커패시터는 절연부(I)에 의해서 기판(1)으로부터 적어도 부분적으로 절연되며,- 실리콘의 증착, 에치백 및 경사 이온주입에 의해서 상기 홈(V) 내부의 저장 노드(SP) 위에 상기 홈(V)의 측면을 따라서 실리콘 스페이서(R)를 형성하는 단계로서, 상기 스페이서의 제 1 부분(R1)과 상기 제 1 부분의 반대편에 배치된 스페이서의 제 2 부분(R2)은 상이하게 도핑되며,- 상기 스페이서의 상기 제 1 부분(R1) 또는 제 2 부분(R2)을 상기 상이한 도핑을 사용하여 제거함으로써, 상기 스페이서(R)를 패턴화하는 단계,- 상기 저장 노드(SP)의 제 1 부분 또는 스페이서의 남아있는 부분(R1) 아래에 배치된 저장 노드(SP)의 제 2 부분이 기판(1)에 인접하게 하여, 패턴화된 스페이서를 마스크로 사용하는 방식으로, 상기 스페이서의 제거된 부분(R2) 아래에 배치된 상기 저장 노드(SP)의 제 1 부분 및 절연부(I)를 변형시키는 단계,- 제 1 소스/드레인-영역(S/D1)이 상기 기판(1)내에서 상기 저장 노드(SP)에 인접하게 형성되도록, 상기 메모리 셀의 트랜지스터를 형성하는 단계,- 워드 라인(W)을 형성하여 트랜지스터의 게이트 전극(GA)과 결합시키는 단계, 및- 상기 워드 라인(W)에 대해 가로로 연장되는 비트 라인(B)을 형성하여 메모리 셀과 결합시키는 단계를 포함하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 1 항에 있어서,- 상기 패턴화된 스페이서(R)를 마스크로서 사용함으로써, 상기 저장 노드(SP)의 제 1 부분을 제거하는 단계, 및- 상기 절연부(I)가 상기 저장 노드(SP)의 제 1 부분이 제거된 곳을 대체할 수 있도록 상기 절연부를 확대하는 단계를 포함하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,- 상기 저장 노드(SP)상에 절연층(S)을 형성하는 단계,- 상기 절연층(S)상에 스페이서(R)를 형성하는 단계,- 상기 스페이서(R)의 패턴화 후에 절연층(S)의 노출되어 있는 부분을 제거하는 단계,- 상기 저장 노드(SP)의 완성 후에 스페이서의 남아 있는 부분(R1)을 적어도 부분적으로 게이트 전극(GA)으로 대체하는 단계, 및- 트랜지스터의 제 2 소스-/드레인-영역(S/D2)을 트랜지스터의 제 1 소스-/드레인-영역(S/D1) 상부에 형성함으로써, 상기 트랜지스터를 수직형 트랜지스터로서 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,- 상기 스페이서의 제 1 부분이 n-도핑되는 방식으로 실리콘을 주입하는 단계,- 상기 스페이서의 패턴화 전에 열산화 공정을 실행하는 단계,- 상기 스페이서의 제 2 부분이 노출될 때까지 형성된 산화물을 에칭하는 단계, 및- 상기 스페이서의 패턴화시에 실리콘을 산화물에 대해 선택적으로 에칭함으로써, 상기 스페이서의 제 2 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 스페이서(R)의 패턴화시에 상기 스페이서의 제 1 부분(R1)을 스페이서의 제 2 부분(R2)에 대해 또는 그 반대로 선택적으로 에칭 제거하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 2 항에 있어서,- 상기 기판(1)상에 제 1 보조층(H1)을 형성하는 단계,- 상기 제 1 보조층(H1)내에 대체로 서로 평행하게 연장되고 나란히 배치되며 상기 제 1 보조층(H1)을 절단하지 않는 보조 트렌치(H)를 형성하는 단계,- 상기 메모리 셀의 홈(V)을 상기 보조 트렌치(H)내에 형성하는 단계,- 상기 스페이서(R)를 형성한 후에, 실리콘에 대해 선택적으로 에칭될 수 있는 제 1 재료로 이루어진 제 2 보조층(H2)을 컨포멀하게 증착하는 단계로서, 상기 제 2 보조층(H2)은 보조 트렌치(H)가 채워지지 않을 정도로 두께가 얇으며,- 상기 제 1 재료에 대해 선택적으로 에칭될 수 있는 제 2 재료를 증착하고, 상기 제 2 재료가 스트립 형태의 구조물(ST)로서 보조 트렌치(H) 내부에만 존재하게 될 때까지 상기 제 2 재료를 에치백하는 단계,- 상기 제 2 보조층(H2)의 노출된 부분을 스트립 형태의 구조물(ST)에 대해 선택적으로 제거하는 단계,- 상기 스페이서(R)가 분리될 때까지 실리콘을 에칭함으로써, 상기 스페이서의 제 1 부분(R1)을 스페이서의 제 2 부분(R2)으로부터 전기적으로 절연시키는 단계,- 상기 제 2 보조층(H2) 및 제 1 보조층(H1)을 마스크로서 사용하여 상기 저장 노드(SP)의 부분을 제거하고 절연 재료로 대체함으로써, 상기 저장 노드(SP)의 제 1 부분 및 제 2 부분만이 기판(1)에 인접하도록 하는 단계, 및- 상기 절연된 스페이서(R)를 패턴화하는 단계를 포함하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 6 항에 있어서,상기 스페이서(R)를 절연시킨 후에 상기 스페이서의 제 1 부분(R1)내에 주입된 도펀트를 열처리 단계에서 확산시키는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 6 항에 있어서,- 상기 절연부(I) 및 저장 노드(SP)의 변형 후에 절연 재료를 증착하고, 스페이서의 남아 있는 부분(R1)이 노출될 때까지 상기 절연 재료를 에치백하는 단계,- 상기 스페이서의 남아 있는 부분(R1)을 제거하는 단계,- 상기 보조 트렌치(H)가 채워지지 않을 정도의 두께로 제 3 보조층(H3)을 증착하는 단계,- 상기 제 3 재료가 상기 보조 트렌치(H) 내부에만 존재하고 상기 보조 트렌치(H)내에 스트립 형태의 마스크(M)가 각각 하나씩 형성될 때까지, 제 3 재료를 증착 및 에치백하는 단계,- 상기 제 3 보조층(H3)의 노출되어 있는 부분을 상기 마스크(M)에 대해 선택적으로 제거하는 단계,- 상기 마스크(M) 외부에 배치된 상기 제 1 보조층(H1)의 부분을 제거하여 그 아래에 배치된 기판(1)의 부분을 노출시키는 단계,- 기판(1)을 마스크(M)에 대해 선택적으로 에칭함으로써, 절연 트렌치(G)를 형성하는 단계,- 상기 마스크(M) 및 제 1 보조층(H1)을 제거하는 단계,- 상기 마스크(M) 아래에 배치된 기판(1)의 부분에 제 2 소스/드레인 영역(S/D2)을 형성하는 단계, 및- 상기 절연 트렌치(G)가 제 2 소스/드레인-영역(S/D2) 보다 더 깊게 상기 절연 트렌치(G)를 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 3 보조층(H3)의 두께는 스페이서(R)의 두께와 제 2 보조층(H2)의 두께의 합과 같은 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 저장 노드(SP)를 완성한 후, 열처리 단계에서 상기 저장 노드(SP)로부터 기판(1) 내부로 도펀트를 확산하여 그곳에 제 1 소스/드레인-영역(S/D1)을 형성하는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
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