JP5049744B2 - 配線基板の製造方法およびその配線基板 - Google Patents

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Description

本発明は電子デバイスが設けられた配線基板の製造方法とその配線基板に関する。
近年、基板上にインクジェット方式を用いて所定のパターンの膜形成を行うことで低コスト化を狙った技術開発が進められている。特に有機半導体を用いる有機薄膜トランジスタでは、半導体膜のみならず、ゲート絶縁膜,ゲート電極,ソース電極,ドレイン電極などすべての構成材料はインクジェット法に適用可能な塗布材料で提供されるようになってきている。
しかしながら、インクジェット法では細長い膜パターンの幅寸法の制御には限界があり、例えば有機トランジスタのスイッチング性能向上の障害になっている。
これに対してバンクと呼ばれるダム状の段差構造の採用により、塗布材料の拡がりを制限しながらトランジスタ性能に必要な細線パターンを実現しようとする検討が進められている(例えば、特許文献1参照)。この場合、細長い溝の幅がトランジスタ性能に必要なパターン幅の完成寸法に大きく関係するので溝の中に充填する塗布材料の量の制御が難しい。また、インクジェット方式であると着弾精度との兼ね合いから着弾領域よりも狭い溝の中への充填も難しい。このため、この溝の一部は着弾領域サイズのバンクとしている。しかし溝の全長が長くなる場合には着弾用バンクからの塗布材料の流動距離が長く流動中の干上がりや溝内の付着異物によるパターン幅が不安定になってしまうことがある。この問題の対策として外部電極からの静電気力による流動の促進が提案されている(例えば、特許文献2参照)。
特開2007−158003号公報 特開2006−7061号公報
しかしながら、例えば有機薄膜トランジスタを塗布パターンにより構成する場合には多層構造となる。すなわち、下層に絶縁層,半導体層,導体層などのパターンが配置されている領域上に細長い形状の膜を形成するために、上記の溝内における流動障害は起こりやすくなるのに対して、外部電極からの静電気力は下層パターンの干渉を考慮しなければならず、有機薄膜トランジスタを適用した電子回路の形成は、これらの制約を受けながら実現されなければならない。このように、塗布材料で構成される電子デバイスを適用した電子回路には印刷技術からの技術展開による印刷並みのコストとスループットの実現に大きな期待が集まっているが、上記の問題が障害になっている。
一方、金属ナノ粒子を、有機保護コロイドを用いて溶媒中に分散させた導体用塗布材料では、有機保護膜分解時の影響により最終的に得られる導体組織の緻密度が低く、比抵抗がバルク金属値よりも桁違いに高くなってしまうため、導体抵抗の低減が必須になっている。
塗布材料による導体細線の実現には、導体抵抗低減のために上記の細線形成時の重ね塗りか、細線形成後の金属めっきによる厚膜化が必要になるが、設備コスト低減・工程短縮の理由から重ね塗り方式が望ましい。しかしながら、重ね塗り方式では2回目の塗布工程において上記の溝内における流動障害の発生がさらに起こりやすくなり、線幅の均一性が損なわれやすくなる。また1回目の塗布により導体膜が溝底部に存在する場合には静電気力による流動促進は難しくなる。
プリント配線基板などで要求される配線パターン幅であれば、インクジェット方式での直接描画が可能で多層化形成時の問題は起こらないが、上記のような多層構造を必要とする有機薄膜トランジスタを採用した電子回路を実現させるには、塗布材料を用いた多層化に対応可能な細線パターン形成方法が必要である。
上記の溝における流動障害への対策が課題である。上記提案は最下層向けの細線パターン形成には適用可能であるが、最下層向けの細線導体形成であれば導体膜付基板からのパターン加工基板を利用することも可能であり、下層パターンの形成よりもその上の層での細線パターン形成のほうが重要課題である。また重ね塗り方式による細線の厚膜化が課題である。
重ね塗り方式による細線の厚膜化では塗布工程と乾燥あるいは焼成工程を繰り返す必要があり、フレキシブル基板などは基板とパターン材料間の熱膨張係数の違いから局部的なうねりを生じやすく、高速に塗布材料を供給してパターン形成することが印刷並みの低コストとスループットの実現のための重要課題である。
特に有機薄膜トランジスタの場合には、細線幅のゲート長寸法で低抵抗となるゲート電極の実現のほかに、ソース電極とドレイン電極間の間隙をゲート長に近い寸法で実現し各電極の低抵抗・低寄生容量とする必要がある。このため電極の厚膜化と省面積化をめざすが重ね塗りの際に上記の間隙上を塗膜が覆ってしまう問題がある。トランジスタの性能が損なわれるのでゲート上の絶縁層を厚くすることは難しい。
本発明の目的は、特性のよい有機薄膜電子デバイスを備えた配線基板を安価に実現することにある。
上記課題を解決するために本発明における配線基板の製造方法は、金属粒子を分散させた溶液を供給して配線を形成する配線基板の製造方法において、基板上に、トランジジスタの細線幅のゲート長に近い寸法の間隙を持って配置され、細線用の溝であるソース電極側の溝型流路とドレイン電極側の溝型流路とを形成し、前記ソース電極側の溝型流路の長手方向とは垂直方向に連通するように形成される複数の溝型流路を有する第1の櫛歯状の溝型流路を形成し、該第1の櫛歯状の溝型流路は前記ソース電極側の溝型流路とは反対の一端で第1の共通溝型流路により互いに接続され、前記ドレイン電極側の溝型流路の長手方向とは垂直方向に連通するように形成される複数の溝型流路を有する第2の櫛歯状の溝型流路を形成し、該第2の櫛歯状の溝型流路は前記ドレイン電極側の溝型流路とは反対の一端で第2の共通溝型流路により互いに接続され、複数の各流路へ金属粒子を分散させた溶液を供給し、前記溶液の溶媒を乾燥させて、前記流路内に残った前記金属粒子を焼成して、前記基板上に配線を形成することを特徴とするものである。
上記により、良質な細線パターンとパターン間の良質な狭間隙を有する配線基板を実現することができる。
本発明によれば、良好な特性を備えた有機薄膜電子デバイスを有する配線基板を安価に実現することができる。
次に、本発明の詳細を以下の実施例の記述に従って説明する。図1は本発明の一実施例におけるに有機薄膜トランジスタが設けられた配線基板の平面図である。
まず図2を用いて配線基板の厚さ方向の構造について説明する。図1のAA′断面図である図2に示したように、基板1に近い方からゲート電極2,ゲート絶縁膜4,有機半導体薄膜7,感光性樹脂8,ソース電極膜9,ドレイン電極膜12が配置されたボトムゲート構造の電界効果型有機薄膜トランジスタである。図1および図2において基板1上にゲート電極2を形成する。
基板1としては、ポリイミド,ポリエーテルサルホン(PES),液晶ポリマー,ポリカーボネート(PC),ポリメタクリル酸メチル(PMMA),ポリエチレンテレフタレート(PET),ナイロン,ポリプロピレン(PP),ポリエチレン(PE),ポリスチレン(PS),ポリエチレンナフタレート(PEN)などの樹脂があげられる。また、ガラス,セラミックスなどでもよい。また、シリコン基板や金属基板上に酸化膜や有機絶縁膜を形成して用いてもよい。
以下、本実施例における配線基板の製造方法について説明する。まず、塗布膜の膜厚均一性,密着性,接着強度などを向上する目的で基板1に対して、前処理として表面処理を実施する。この前処理の詳細については本実施例においては省略する。
図3はゲート電極2形成後を示している。ゲート電極2は、10マイクロメートル以下の線幅の細線パターンにする必要がある。そこで、ゲート電極2は、基板1上に蒸着法やスパッタ法により金属膜を形成し、フォトリソグラフィを用いて金属膜をエッチング加工によって形成する。金属膜を設けるにあたっては、金属箔を接着シートなどにより貼り付けた基板を利用してもよい。
また、後述する方法と同様に導電性塗布材料を用いて形成してもよい。このゲート電極2の形成方法は、まず、基板1上にポリイミド系の感光性絶縁膜6を塗布し、フォトリソグラフィにより感光性絶縁膜6内に溝パターンを形成する。この溝パターンに、たとえば銀ナノ粒子を有機保護膜によって溶媒中に分散させた銀ナノインクのような導電性塗布材料を充填したのち、乾燥・焼成処理により電極形成する方法である。
前述の導電性塗布材料の充填方法としては、インクジェットやディスペンサなどによる吐出による滴下や、スプレーコータやロールコータなどによるコーティング方法が利用できる。また、感光性絶縁膜6表面の撥液性を利用すると充填しやすい。
コーティング方法で導電性塗布材料を充填する場合、ゲート電極2周囲の塗布材料が過剰になったときには、ゲート電極2になる溝から引き出し電極3になるバンクへ過剰分が流れ込む。また、逆に、コータの送り速度が速いなどゲート電極2になる溝への塗布材料が不足するときには、引き出し電極3になるバンクからゲート電極2になる溝へ塗布材料が流入する。これらにより、ゲート電極2が形成される溝と引き出し電極3が形成されるバンクとで、導電性塗布材料の過不足を自動調整するインクバッファ機能を実現し、コータによる高速印刷への対応が可能となる。
次に、このゲート電極2パターン上に同一形状のゲート絶縁膜4を形成する。エッチング法でゲート電極2を加工した場合には、感光性絶縁膜6をエッチングマスクとして代用することができる。ゲート電極2から引き出し電極3上の絶縁膜5は、後の工程でレーザアブレーションにより除去することで、各電極表面を露出させることができる。
ゲート絶縁膜4の形成方法としては、上記のほかに、裏面露光処理が利用できる光透過性の基板を利用した場合、ゲート電極2の形成後に感光性絶縁膜を塗布し基板裏面側からゲート電極2をマスクとして露光することにより形成することができる。
あるいは、ダイレクトイメージング露光方式などによって通常の位置あわせ露光処理で実施することも可能である。
また、ゲート耐圧向上のためにゲート電極2の側壁に絶縁樹脂を塗布材料充填方式で設ける場合には、上述の溝の深さをゲート絶縁膜厚分だけ余分に確保し、ゲート電極2の形成後の溝を絶縁インクで充填して、ゲート絶縁膜4を形成することができる。
次に、図4に示す有機半導体薄膜7の配線パターンの形成方法について説明する。これから説明する形成方法を実施すると、パターンサイズが大きくても形成することができ、インクジェットやディスペンサによる吐出滴下によって直接描画可能である。あるいは、感光性絶縁膜を塗布しフォトリソグラフィによりバンクを形成して、このバンク内に有機半導体塗布材料を充填してパターン形成することも可能である。
本発明の一実施例における配線基板の製造方法を用いて、ソース電極およびドレイン電極の形成について図5〜図9を用いて説明する。図5はソース電極膜9およびドレイン電極膜12を上記のボトムゲート構造の電界効果型有機薄膜トランジスタへ適用した実施例を示している。図6は従来型のソース電極61およびドレイン電極62を適用した例を示す。図7は本実施例におけるソース電極72,ドレイン電極71の形状を示す。図8は従来のソース電極82,ドレイン電極81の形状を示す。
図7,図8に示すようにソース電極とドレイン電極間の間隙寸法D1,D2はトランジスタの性能面からトランジスタのゲート長に近い寸法が望ましい。
このため、従来は図6および図8に示すようなソース電極61,82,ドレイン電極62,81をバンク形成し、このバンク内に銀ナノ粒子を有機保護膜によって溶媒中に分散させた銀ナノインクのような導電性塗布材料を充填したのち、乾燥・焼成処理により電極形成をしていた。
しかしながら図8に示すようにソース電極82とドレイン電極81の間隙D2が狭いために導電性塗布材料が乗り越えショート84が発生しやすい。このショート84を防止するためには塗布量を減らして膜厚を薄くするしかなかった。けれども塗布量を減らしすぎると、バンクの外周部に塗液が引っ張られ電極パターンの中央部で干上がりがでやすくなる。すると電極の抵抗がばらつく原因になる。
本実施例においては、図5,図7に示しているようにチャネル端を構成するソース電極膜9,72とドレイン電極膜12,71を細線用の溝とし、これに接続する複数の溝10,13,73,74とこれらの溝の他端に接続するバンク11,14,75,76によって構成する。
溝で構成される櫛歯状の電極では液状の塗布材料を保持する捕液性が高く、図8に示すような電極間ショート84を起こすことが少なくなる。塗布材料が過剰に塗布された場合には、バンク11,14,75,76側がバッファ機能を有するため速やかに正常化される。膜厚を大きくするために重ね塗り工程を導入しても電極間ショートの可能性が低くなる。
図9に示すように溝の数が多くなる場合には塗液の保有量も多くなるのでバンクを不要とすることもできる。本実施例では上記のバッファ機能により溝内の液膜の厚さを自動調節できるため、ロールコータなどのように塗布材料の液膜を多めに基板表面に塗った後にエアーナイフなどの方法により上記の自動調節の適用範囲内に入るように液を飛ばすことによって印刷機並みの高速塗布・パターン形成が実現可能である。
以上により、良好な性能をもつ有機薄膜トランジスタを印刷並みの低価格とスループットで形成することが可能となる。また、トップゲート構造の電界効果型有機薄膜トランジスタについても同様の製造方法によって形成することができる。
本実施例によれば、塗布材料を用いた良質な細線パターンとパターン間の良質な狭間隙を有する配線基板,電子回路が作成可能となった。印刷技術の展開で実現可能であるため有機薄膜電子デバイスおよび電子回路の低価格化が実現できる。
本発明の一実施例における有機薄膜トランジスタが設けられた配線基板の平面図。 図1のAA′断面図。 ゲート電極形成後の平面図。 半導体層形成後の平面図。 本発明の他の実施例における有機薄膜トランジスタの上面図。 従来の有機薄膜トランジスタの上面図。 本発明の一実施例におけるソース・ドレイン電極の説明図。 従来のソース・ドレイン電極の説明図。 本発明の他の実施例におけるソース・ドレイン電極の説明図。
符号の説明
1 基板
2 ゲート電極
3 引き出し電極
4 ゲート絶縁膜
5 絶縁膜
6 感光性絶縁膜
7 有機半導体薄膜
9 ソース電極膜
10,13,73,74 複数の溝
11,14,75,76 バンク
12 ドレイン電極膜

Claims (2)

  1. 金属粒子を分散させた溶液を供給して配線を形成する配線基板の製造方法において、
    基板上に、トランジジスタの細線幅のゲート長に近い寸法の間隙を持って配置され、細線用の溝であるソース電極側の溝型流路とドレイン電極側の溝型流路とを形成し、
    前記ソース電極側の溝型流路の長手方向とは垂直方向に連通するように形成される複数の溝型流路を有する第1の櫛歯状の溝型流路を形成し、
    該第1の櫛歯状の溝型流路は前記ソース電極側の溝型流路とは反対の一端で第1の共通溝型流路により互いに接続され、
    前記ドレイン電極側の溝型流路の長手方向とは垂直方向に連通するように形成される複数の溝型流路を有する第2の櫛歯状の溝型流路を形成し、
    該第2の櫛歯状の溝型流路は前記ドレイン電極側の溝型流路とは反対の一端で第2の共通溝型流路により互いに接続され、
    複数の各流路へ金属粒子を分散させた溶液を供給し、
    前記溶液の溶媒を乾燥させて、
    前記流路内に残った前記金属粒子を焼成して、前記基板上に配線を形成することを特徴とする配線基板の製造方法。
  2. 請求項1において、
    前記トランジジスタは、有機薄膜トランジスタであることを特徴とする配線基板の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9510458B2 (en) * 2013-03-13 2016-11-29 Imagine Tf, Llc High aspect ratio traces, circuits, and methods for manufacturing and using the same
JP5924609B2 (ja) * 2013-12-03 2016-05-25 国立大学法人山形大学 金属薄膜の製造方法及び導電構造の製造方法
CN105674777B (zh) * 2016-01-25 2017-08-04 云南科威液态金属谷研发有限公司 一种基于液态金属的智能器件
CN111180523A (zh) * 2019-12-31 2020-05-19 成都中电熊猫显示科技有限公司 薄膜晶体管、阵列基板以及液晶显示面板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02275672A (ja) * 1989-03-30 1990-11-09 Nippon Steel Corp 薄膜トランジスター
US5531020A (en) * 1989-11-14 1996-07-02 Poly Flex Circuits, Inc. Method of making subsurface electronic circuits
DE19941401C1 (de) * 1999-08-31 2001-03-08 Infineon Technologies Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung
JP3324581B2 (ja) * 1999-09-21 2002-09-17 日本電気株式会社 固体撮像装置及びその製造方法
GB0103715D0 (en) * 2001-02-15 2001-04-04 Koninkl Philips Electronics Nv Semicondutor devices and their peripheral termination
US7219978B2 (en) * 2002-11-18 2007-05-22 Osram Opto Semiconductors Gmbh Ink jet bank substrates with channels
JP2004260364A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体装置及び高出力電力増幅装置並びにパソコンカード
KR101100625B1 (ko) * 2003-10-02 2012-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선 기판 및 그 제조방법, 및 박막트랜지스터 및 그제조방법
US7439086B2 (en) * 2003-11-14 2008-10-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing liquid crystal display device
JP4330492B2 (ja) * 2004-06-09 2009-09-16 シャープ株式会社 配線基板及びその製造方法
JP4396414B2 (ja) * 2004-06-24 2010-01-13 セイコーエプソン株式会社 膜パターン形成方法および膜パターン形成装置
JP2007158003A (ja) * 2005-12-05 2007-06-21 Canon Inc 電子デバイスおよび電子デバイスの製造方法
JP2007243081A (ja) 2006-03-13 2007-09-20 Hitachi Ltd 薄膜トランジスタ基板及び薄膜トランジスタ基板の生成方法

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