JP2010080552A - トランジスタの製造方法 - Google Patents

Abstract

【課題】微細なトランジスタを簡便に形成することが可能なトランジスタの製造方法を提供すること。
【解決手段】レジスト形成工程（Ｓ１４）で、半導体層上にポジ型のレジストをインクジェット法により形成し、露光工程（Ｓ１５）で、ゲート電極を露光マスクとして透明の基板の裏面側からポジ型のレジストを露光し、現像工程（Ｓ１６）で、露光工程（Ｓ１５）で露光されたポジ型のレジストを現像し、エッチング工程（Ｓ１７）で、ポジ型のレジストをマスクとしてゲート絶縁膜及び半導体層をエッチングし、剥離工程（Ｓ１８）で、前記ポジ型のレジストを剥離するので、コーター、精密アライメント露光装置、現像装置と露光マスクが不要になり、且つ、レジスト使用量を大幅に削減することが可能となる。また、従来技術に比べて微細なパターニングが可能となる。
【選択図】 図２

Description

本発明は、トランジスタの製造方法に関し、詳細には、半導体層をエッチングにより形成するエッチング工程を備えたトランジスタの製造方法に関する。

基板上にゲート電極層が形成され、このゲート電極層上に、ゲート電極層を介して半導体層が形成された薄膜トランジスタ部を備えているＴＦＴアレイ基板の製造方法において、半導体層上にインクジェット方式によりレジスト材料の液滴を滴下してレジスト層を構成し、このレジスト層をマスクとして、フォトリソグラフィにより半導体層を形成する方法が提案されている（例えば、特許文献１参照。）。また、ゲート電極をマスクとしてポジ型のレジストを現像し、それを用いて半導体層等を形成する技術が提案されている（例えば、特許文献２参照。）。
特開特開２００４−２４７７０４号公報 特開平２−２５００３７号公報

しかしながら、特許文献１に記載の発明では、ゲート電極上におけるゲート幅方向のインクジェットのインク着弾幅がチャネル幅を決定するので、インク滴下痕形状のばらつき、アライメントばらつきがそのままトランジスタ特性のばらつきとなる。また、一般的なインクジェットの着弾径は、インクと基板表面との濡れ性にもよるが、０．１〜０．２ｍｍであり、集積度の高いＴＦＴアレイへの適用は困難であった。また、特許文献２に記載の発明では、ゲート電極をマスクとしているため、ゲート電極パターン形状に隣接する半導体層同士がつながってしまい、隣接するトランジスタに送られるデータ信号がノイズとなって、ドレイン側に影響を及ぼすことが問題であった。

本発明は上述の課題を解決するためになされたものであり、微細なトランジスタを簡便に形成することが可能なトランジスタの製造方法を提供することを目的とする。

上記目的を達成するために、請求項１に係る発明のトランジスタの製造方法では、基板上に複数配置されたトランジスタの製造方法において、半導体層をインクジェット法により、ゲート幅以上、かつ、ゲート電極上で隣接するトランジスタと分離するようにパターニングするパターニング工程と、ゲート電極を自己整合マスクとしたエッチングにより前記半導体層を必要とされている大きさにエッチングするエッチング工程とを備えたことを特徴とする。

また、請求項２に係る発明のトランジスタの製造方法では、透明基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極形成工程で形成された前記ゲート電極上にゲート絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程で形成された前記ゲート絶縁膜上に半導体層を形成する半導体層形成工程と、前記半導体層形成工程で形成された前記半導体層上にポジ型のレジストをインクジェット法により形成するレジスト形成工程と、前記ゲート電極を露光マスクとして前記透明基板の裏面側から前記ポジ型のレジストを露光する露光工程と、前記露光工程で露光されたポジ型のレジストを現像する現像工程と、前記現像工程で現像されたポジ型のレジストをマスクとしてゲート絶縁膜及び半導体層をエッチングするエッチング工程と、前記ポジ型のレジストを剥離する剥離工程と、ソース電極及びドレイン電極を形成するソース・ドレイン電極形成工程とを備えたことを特徴とする。

また、請求項３に係る発明のトランジスタの製造方法は、透明基板上にソース電極及びドレイン電極を形成するソース・ドレイン電極形成工程と、前記ソース・ドレイン電極形成工程で形成された前記ソース電極及びドレイン電極上に半導体層を形成する半導体層形成工程と、前記半導体層形成工程で形成された前記半導体層上にレジストをインクジェット法により形成するレジスト形成工程と、前記レジスト形成工程で形成された前記レジストをマスクとして前記半導体層をエッチングする第一エッチング工程と、前記レジストを剥離する剥離工程と、前記半導体層上及び前記半導体層に覆われていない電極及び基板上にゲート絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程で形成されたゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極形成工程で形成されたゲート電極を自己整合マスクとして、前記ゲート絶縁膜及び前記半導体層をエッチングする第二エッチング工程とを備えたことを特徴とする。

請求項１に係る発明のトランジスタの製造方法では、パターニング工程で半導体層をインクジェット法により、ゲート幅以上、かつ、ゲート電極上で隣接するトランジスタと分離するようにパターニングし、エッチング工程で、ゲート電極を自己整合マスクとしたエッチングにより前記半導体層を必要とされている大きさにエッチングすることで、半導体層のパターニングにコーター、精密アライメント露光装置と露光マスクが不要になり、且つ、レジスト使用量を大幅に削減することが可能となる。また、従来技術に比べて微細なパターニングが可能となる。

また、請求項２に係る発明のトランジスタの製造方法では、レジスト形成工程で、前記半導体層形成工程で形成された前記半導体層上にポジ型のレジストをインクジェット法により形成し、露光工程で、前記ゲート電極を露光マスクとして前記透明基板の裏面側から前記ポジ型のレジストを露光し、現像工程で、前記露光工程で露光されたポジ型のレジストを現像し、エッチング工程で、前記現像工程で現像されたポジ型のレジストをマスクとしてゲート絶縁膜及び半導体層をエッチングし、剥離工程で、前記ポジ型のレジストを剥離するので、半導体層のパターニングにコーター、精密アライメント露光装置と露光マスクが不要になり、且つ、レジスト使用量を大幅に削減することが可能となる。また、従来技術に比べて微細なパターニングが可能となる。

また、請求項３に係る発明のトランジスタの製造方法では、レジスト形成工程で、前記半導体層形成工程で形成された前記半導体層上にレジストをインクジェット法により形成し、第一エッチング工程で、前記レジスト形成工程で形成された前記レジストをマスクとして前記半導体層をエッチングし、剥離工程で、前記レジストを剥離し、絶縁膜形成工程で、前記半導体層上及び前記半導体層に覆われていない電極及び基板上にゲート絶縁膜を形成し、ゲート電極形成工程で、前記絶縁膜形成工程で形成されたゲート絶縁膜上にゲート電極を形成し、第二エッチング工程で、前記ゲート電極形成工程で形成されたゲート電極をマスクとして、前記ゲート絶縁膜及び前記半導体層をエッチングするので、半導体層のパターニングにコーター、精密アライメント露光装置、現像装置と露光マスクが不要になり、且つ、レジスト使用量を大幅に削減することが可能となる。また、従来技術に比べて微細なパターニングが可能となる。

以下、本発明の第一の実施形態である薄膜トランジスタ１０の製造方法について、図面に基づいて説明する。図１は、第一の実施形態の製造方法で製造される薄膜トランジスタ１０の断面図であり、図２は、第一の実施形態の薄膜トランジスタ１０の製造方法のフローチャートである。図３は、ゲート電極形成工程（Ｓ１１）、絶縁膜形成工程（Ｓ１２）及び半導体層形成工程（Ｓ１３）を行った後の平面図であり、図４は、図３に於けるＸ１−Ｘ１線に於ける矢視方向断面図である。図５は、レジスト形成工程（Ｓ１４）を行った後の平面図であり、図６は、図５に於けるＸ２−Ｘ２線に於ける矢視方向断面図である。図７は、露光工程（Ｓ１５）及び現像工程（Ｓ１６）を行った後の平面図であり、図８は、図７に於けるＸ３−Ｘ３線に於ける矢視方向断面図である。図９は、エッチング工程（Ｓ１７）を行った後の平面図であり、図１０は、図９に於けるＸ４−Ｘ４線に於ける矢視方向断面図である。図１１は、剥離工程（Ｓ１８）を行った後の平面図であり、図１２は、図１１に於けるＸ５−Ｘ５線に於ける矢視方向断面図である。図１３は、ソース・ドレイン電極形成工程（Ｓ１９）を行った後の平面図である。尚、図１は、図１３に於けるＸ６−Ｘ６線に於ける矢視方向断面図となる。

はじめに、薄膜トランジスタ１０の断面構造について説明する。図１に示す薄膜トランジスタ１０は、所謂、ボトムゲート構造のＴＦＴである。この薄膜トランジスタ１０は、ガラス基板等の透明な絶縁性材料からなる基板２を備えている。この基板２は、透明な合成樹脂で形成することもできる。合成樹脂の一例としては、ＰＥＳ（ポリエーテルスルホン），ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＥＮ（ポリエチレンナフタレート）等が挙げられる。そして、その基板２の上面にはゲート電極３が設けられている。このゲート電極３の材質には、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ，Ｎｉ等の金属が好適である。

そして、基板２の上面には、ゲート電極３を覆うようにして、ゲート絶縁膜４が設けられている。このゲート絶縁膜４は、ＰＩ（ポリイミド）等の有機物又はＳｉＯ_２等の無機物等を用いて合成したコーティング液をスピンコートして形成している。

さらに、ゲート絶縁膜４の上面には、半導体層７が設けられ、半導体層７の一端部にはソース電極５が設けられ、他端部にはドレイン電極６が設けられている。このソース電極５及びドレイン電極６の材質には、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ，Ｎｉ等の金属の他、ＩＴＯなどの透明導電材料、ＰＥＤＯＴ等の導電性ポリマーが適用可能である。そして、ソース電極５及びドレイン電極６との間は、所定のチャネル長が形成されている。なお、チャネル長は、ソース電極５の端面からドレイン電極６の端面までの距離と定義されている。

次に、上記の構造からなる薄膜トランジスタ１０の製造方法について説明する。薄膜トランジスタ１０の製造方法は、図２に示すように、基板２の上面に、ゲート電極３を形成するゲート電極形成工程（Ｓ１１）と、基板２の上面に、ゲート電極３を覆うようにしてゲート絶縁膜４を形成する絶縁膜形成工程（Ｓ１２）と、ゲート絶縁膜４上に半導体層７を形成する半導体層形成工程（Ｓ１３）と、レジスト１１を形成するレジスト形成工程（Ｓ１４）と、ゲート電極３をマスクとして、基板２の下面側からレジスト１１を露光する露光工程（Ｓ１５）と、レジストを現像して、焼成する現像工程（Ｓ１６）と、半導体層７をエッチングするエッチング工程（Ｓ１７）と、レジスト１１を剥離する剥離工程（Ｓ１８）とソース電極５及びドレイン電極６を形成するソース・ドレイン電極形成工程（Ｓ１９）とから構成されている。

以下、薄膜トランジスタ１０の製造方法の詳細を説明する。この薄膜トランジスタ１０の製造方法では、はじめに、ゲート電極形成工程（Ｓ１１）を行う。ゲート電極形成工程（Ｓ１１）では、まず、図４に示す基板２を十分に洗浄する。次に、基板２を脱ガスし、図４に示すように、基板２上にスパッタリング法にてＮｉを１５０ｎｍ成膜した。つぎに該Ｎｉ薄膜をフォトリソグラフィにより、所望のゲート電極３のパターンを形成した。ゲート電極３のゲート幅は８０ミクロン、ゲート長は１５ミクロンであった。

次いで、絶縁膜形成工程（Ｓ１２）を行う。この絶縁膜形成工程（Ｓ１２）では、ゲート絶縁膜４として、ゲート電極３上及び基板２上全体にスパッタリング法にて、酸化シリコン薄膜を膜厚２００ｎｍ形成した。スパッタガスとして、酸素ガス、Ａｒガスを用いた。

次いで、半導体層形成工程（Ｓ１３）を行う。この半導体層形成工程（Ｓ１３）では、半導体層７として、ゲート絶縁膜４上全体にスパッタリング法にてＩｎＧａＺｎＯ４酸化物半導体を膜厚３０ｎｍ形成した。スパッタガスとして、酸素ガスとＡｒを用いた。

上記のゲート電極形成工程（Ｓ１１）、絶縁膜形成工程（Ｓ１２）、半導体層形成工程（Ｓ１３）を行うと、平面視、図３に示す状態となり、半導体層７を透過して、内部のゲート電極３が目視できる。図４に示すように、この状態では、薄膜トランジスタ１０は、下部から基板２、ゲート電極３、ゲート絶縁膜４及び半導体層７が積層された状態となっている。

次に、レジスト形成工程（Ｓ１４）を行う。このレジスト形成工程（Ｓ１４）では、半導体層７上に、インクジェット法にて、ポジ型のレジスト１１をゲート電極３上のチャネル形成付近に滴下した。この状態が、図５に示す平面図であり、レジスト１１がゲート幅以上、かつ、ゲート電極３上で隣接するトランジスタと分離するように、平面視、円形に滴下されている。このときポジ型のレジスト１１の液滴のドットは、ゲート幅以上、かつ、ゲート電極３上で隣接するトランジスタと分離するようにドット径、および滴下位置が調整されている。

次いで、レジスト１１を乾燥後、露光工程（Ｓ１５）を行う。この露光工程（Ｓ１５）では、図６に示すように、基板２の裏面（図６に示す下面）より、紫外光を照射した。すると、ゲート電極３がマスクとなり、レジスト１１には、ゲート電極３が投影される部分以外の部分に紫外線が照射される。

次に、現像工程（Ｓ１６）を行う。この現像工程（Ｓ１６）では、レジスト１１はポジ型なので、図７及び図８に示すように、レジスト１１の露光部分を適切な現像液にて除去した。その後、レジスト１１を焼成した。

次いで、エッチング工程（Ｓ１７）を行う。このエッチング工程（Ｓ１７）では、現像工程（Ｓ１６）で、形成したレジスト１１のパターンにより、露出した半導体層７を適切なエッチング液にて除去することで、図９及び図１０に示すように、半導体層７の微細アイランドパターンを完成させた。

次いで、剥離工程（Ｓ１８）を行う。この剥離工程（Ｓ１８）では、図１０に示す半導体層７上のレジスト１１を適切な剥離液にて除去した。レジスト１１を除去した状態を図１１及び図１２に示す。

その後、ソース・ドレイン電極形成工程（Ｓ１９）を行う。このソース・ドレイン電極形成工程（Ｓ１９）では、図１及び図１３に示すように半導体層７のアイランドパターン上で、半導体層７の一端部にソース電極５をスパッタリング法にて形成し、半導体層７の他端部にドレイン電極６をスパッタリング法にて形成した。パターニングはリフトオフ法にて行った。具体的には、半導体層７のアイランド上に互いに離間するようにソース、ドレイン電極パターンをリフトオフ用のレジストにて形成した。次に該レジストと該レジスト除去領域全面にスパッタリング法にてＮｉを膜厚１５０ｎｍ成膜した。次にレジストを適切な剥離液により除去することでソース電極５及びドレイン電極６を完成した。ソース電極５及びドレイン電極６のギャップ間は1０ミクロンであった。上記手法により完成した薄膜トランジスタ１０は良好なオンオフ特性を得る事ができた。

以上説明したように、第一の実施形態のトランジスタの製造方法では、レジスト形成工程（Ｓ１４）で、半導体層形成工程（Ｓ１３）で形成された半導体層７上にポジ型のレジストをインクジェット法により形成し、露光工程（Ｓ１５）で、ゲート電極３を露光マスクとして透明の基板２の裏面側からポジ型のレジスト１１を露光し、現像工程（Ｓ１６）で、露光工程（Ｓ１５）で露光されたポジ型のレジスト１１を現像し、エッチング工程（Ｓ１７）で、現像工程（Ｓ１６）で現像されたポジ型のレジスト１１をマスクとしてゲート絶縁膜４及び半導体層７をエッチングし、剥離工程（Ｓ１８）で、前記ポジ型のレジスト１１を剥離するので、半導体層のパターニングにコーター、精密アライメント露光装置と露光マスクが不要になり、且つ、レジスト使用量を大幅に削減することが可能となる。また、従来技術に比べて微細なパターニングが可能となる。

次に、本発明の第二の実施形態である薄膜トランジスタ２０の製造方法について、図面に基づいて説明する。図１４は、第二の実施形態の製造方法で製造される薄膜トランジスタ２０の断面図であり、図１５は、第二の実施形態の薄膜トランジスタ２０の製造方法のフローチャートであり、図１６は、ソース・ドレイン電極形成工程（Ｓ３１）及び半導体層形成工程（Ｓ３２）を行った後の平面図であり、図１７は、図１６に於けるＸ７−Ｘ７線に於ける矢視方向断面図である。また、図１８は、レジスト形成工程（Ｓ３３）を行った後の平面図であり、図１９は、図１８に於けるＸ８−Ｘ８線に於ける矢視方向断面図である。また、図２０は、第一エッチング工程（Ｓ３４）を行った後の平面図であり、図２１は、図２０に於けるＸ９−Ｘ９線に於ける矢視方向断面図である。また、図２２は、剥離工程（Ｓ３５）を行った後の平面図であり、図２３は、図２２に於けるＸ１０−Ｘ１０線に於ける矢視方向断面図である。また、図２４は、絶縁膜形成工程（Ｓ３６）及びゲート電極形成工程（Ｓ３７）を行った後の平面図であり、図２５は、図２４に於けるＸ１１−Ｘ１１線に於ける矢視方向断面図である。また、図２６は、第二エッチング工程（Ｓ３８）を行った後の平面図である。尚、図１４は、図２６に於けるＸ１２−Ｘ１２線に於ける矢視方向断面図である。

はじめに、薄膜トランジスタ２０の断面構造について説明する。図１４に示す薄膜トランジスタ２０は、所謂、トップゲート構造のＴＦＴである。この薄膜トランジスタ２０は、ガラス基板等の絶縁性材料からなる基板２２を備えている。この基板２２は、合成樹脂で形成することもできる。合成樹脂の一例としては、ＰＥＳ（ポリエーテルスルホン），ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＥＮ（ポリエチレンナフタレート）等が挙げられる。そして、その基板２２の上面には、ソース電極２５及びドレイン電極２６が、所定のチャネル長の離間幅をもって各々設けられている。このソース電極２５及びドレイン電極２６の材質には、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ，Ｎｉ等の金属の他、ＩＴＯなどの透明導電材料、ＰＥＤＯＴ等の導電性ポリマーが適用可能である。そして、ソース電極２５及びドレイン電極２６の間は、所定のチャネル長が形成されている。なお、チャネル長は、ソース電極２５の端面からドレイン電極２６の端面までの距離と定義されている。

また、ソース電極２５及びドレイン電極２６の間を埋めるように、半導体層２７が形成され、当該半導体層２７上には、ゲート絶縁膜２４が設けられている。このゲート絶縁膜２４は、ＰＩ（ポリイミド）等の有機物又はＳｉＯ_２等の無機物等用いて合成したコーティング液をスピンコートして形成している。

また、ゲート絶縁膜２４上には、ゲート電極２３が設けられている。このゲート電極２３の材質には、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ，Ｎｉ等の金属の他、ＩＴＯなどの透明導電材料、ＰＥＤＯＴ等の導電性ポリマーが適用可能である。

次に、上記の構造からなる薄膜トランジスタ２０の製造方法について説明する。薄膜トランジスタ２０の製造方法は、図１５に示すように、基板２２の上面に、ソース電極２５及びドレイン電極２６を形成するソース・ドレイン電極形成工程（Ｓ３１）と、半導体層２７を形成する半導体層形成工程（Ｓ３２）と、レジスト２１を形成するレジスト形成工程（Ｓ３３）と、半導体層２７をエッチングする第一エッチング工程（Ｓ３４）と、レジスト２１を剥離する剥離工程（Ｓ３５）と、ゲート絶縁膜２４を形成する絶縁膜形成工程（Ｓ３６）と、ゲート絶縁膜２４上にゲート電極２３を形成するゲート電極形成工程（Ｓ３７）と、ゲート電極２３をマスクとしてゲート絶縁膜２４及び半導体層２７をエッチングする第二エッチング工程（Ｓ３８）とから構成されている。

以下、薄膜トランジスタ２０の製造方法の詳細を説明する。この薄膜トランジスタ２０の製造方法では、はじめに、ソース・ドレイン電極形成工程（Ｓ３１）を行う。ソース・ドレイン電極形成工程（Ｓ３１）では、まず、図１７に示す基板２２を十分に洗浄する。次に、基板２２を脱ガスし、図１６及び図１７に示すように、基板２２上にスパッタリング法にてＮｉを１５０ｎｍ成膜した。つぎに該Ｎｉ薄膜をフォトリソグラフィにより、所望のソース電極２５及びドレイン電極２６を形成した。ソース電極２５及びドレイン電極２６のギャップ間は1０ミクロンであった。

次いで、半導体層形成工程（Ｓ３２）を行う。この半導体層形成工程（Ｓ３２）では、半導体層２７として、ソース電極２５及びドレイン電極２６形成した基板２２の上面全体にスパッタリング法にてＩｎＧａＺｎＯ４酸化物半導体を膜厚３０ｎｍ形成した。スパッタガスとして、酸素ガスとＡｒを用いた。

次に、レジスト形成工程（Ｓ３３）を行う。このレジスト形成工程（Ｓ３３）では、図１８及び図１９に示すように、半導体層２７上に、インクジェット法にて、アクリル樹脂溶液を、ソース電極２５及びドレイン電極２６間のチャネル領域を覆うように滴下した。滴下されたアクリル樹脂溶液は半導体層２７上で自然乾燥され、アクリル樹脂ドットが形成された。このときアクリル樹脂ドットは、後工程で形成されるゲート幅以上、かつ、ゲート電極上で隣接するトランジスタと分離するようにドット径、および滴下位置が調整されている。

次いで、第一エッチング工程（Ｓ３４）を行う。この第一エッチング工程（Ｓ３４）では、図２０及び図２１に示すように、レジスト形成工程（Ｓ３３）で形成されたアクリル樹脂ドットをレジスト２１として、半導体層２７を適切なエッチング液にて除去した。

次いで、剥離工程（Ｓ３５）を行う。この剥離工程（Ｓ３５）では、図２２及び図２３に示すように、アクリル樹脂ドットからなるレジスト２１をアセトンにて、除去した。これにより、半導体層２７のアイランド化が完成した。

次いで、絶縁膜形成工程（Ｓ３６）を行う。この絶縁膜形成工程（Ｓ３６）では、図２４及び図２５に示すように、ゲート絶縁膜２４として、半導体層２７上と、ソース電極２５及びドレイン電極２６上と基板２２上を覆うようにゲート絶縁膜２４をスピンコート法にて成膜した。ゲート絶縁膜２４としては、メラミンホルムアルデヒドで架橋されたポリビニルフェノールを用いた。

次いで、ゲート電極形成工程（Ｓ３７）を行う。このゲート電極形成工程（Ｓ３７）では、図２４及び図２５に示すように、ゲート絶縁膜２４上にゲート電極２３としてスパッタ法にてＮｉを１５０ｎｍ成膜した。つぎに該Ｎｉ薄膜をフォトリソグラフィにより、所望のゲートパターンを形成した。ゲート幅は８０ミクロン、ゲート長は１５ミクロンであった。

次いで、第二エッチング工程（Ｓ３８）を行う。この第二エッチング工程（Ｓ３８）では、図１４及び図２６に示すように、ゲート電極形成工程（Ｓ３７）で形成されたゲート電極２３をマスクとして、ドライエッチング法により、ゲート絶縁膜２４と半導体層２７を微細エッチングした。ゲート絶縁膜２４のエッチングガスには酸素ガスとＡｒガスを用い、半導体層２７のエッチングにはメタンガスとＡｒガスを用いた。上記手法により完成した薄膜トランジスタ２０は良好なオンオフ特性を得る事ができた。

以上説明したように、第二の実施の形態のトランジスタの製造方法では、レジスト形成工程（Ｓ３３）で、半導体層形成工程（Ｓ３２）で形成された半導体層２７上にレジスト２１をインクジェット法により形成し、第一エッチング工程（Ｓ３４）で、レジスト形成工程（Ｓ３３）で形成されたレジスト２１をマスクとして半導体層２７をエッチングし、剥離工程（Ｓ３５）で、レジスト２１を剥離し、絶縁膜形成工程（Ｓ３６）で、 半導体層２７上及び半導体層２７に覆われていない電極及び基板２２上にゲート絶縁膜２４を形成し、ゲート電極形成工程（Ｓ３７）で、絶縁膜形成工程（Ｓ３６）で形成されたゲート絶縁膜２４上にゲート電極２３を形成し、第二エッチング工程（Ｓ３８）で、ゲート電極形成工程（Ｓ３７）で形成されたゲート電極２３をマスクとして、ゲート絶縁膜２４及び半導体層２７をエッチングするので、半導体層のパターニングにコーター、精密アライメント露光装置、現像装置と露光マスクが不要になり、且つ、レジスト使用量を大幅に削減することが可能となる。また、従来技術に比べて微細なパターニングが可能となる。

尚、本発明のトランジスタの製造方法及びその製造方法により製造された薄膜トランジスタは、上記の実施形態に限られず、各種の変形が可能なことはいうまでもない。例えば、ゲート絶縁膜４の形成には、スパッタリング法以外に、スピンコート法やインクジェット法などの塗布法を用いてもよい。

第一の実施形態である薄膜トランジスタ１０の断面図である。 薄膜トランジスタ１０の製造方法のフローチャートである。 ゲート電極形成工程（Ｓ１１）、絶縁膜形成工程（Ｓ１２）及び半導体層形成工程（Ｓ１３）を行った後の平面図である。 図３に於けるＸ１−Ｘ１線に於ける矢視方向断面図である。 レジスト形成工程（Ｓ１４）を行った後の平面図である。 図５に於けるＸ２−Ｘ２線に於ける矢視方向断面図である。 露光工程（Ｓ１５）及び現像工程（Ｓ１６）を行った後の平面図である。 図７に於けるＸ３−Ｘ３線に於ける矢視方向断面図である。 エッチング工程（Ｓ１７）を行った後の平面図である。 図９に於けるＸ４−Ｘ４線に於ける矢視方向断面図である。 剥離工程（Ｓ１８）を行った後の平面図である。 図１１に於けるＸ５−Ｘ５線に於ける矢視方向断面図である。 ソース・ドレイン電極形成工程（Ｓ１９）を行った後の平面図である。 第二の実施形態である薄膜トランジスタ２０の断面図である。 薄膜トランジスタ２０の製造方法のフローチャートである。 ソース・ドレイン電極形成工程（Ｓ３１）及び半導体層形成工程（Ｓ３２）を行った後の平面図である。 図１６に於けるＸ７−Ｘ７線に於ける矢視方向断面図である。 レジスト形成工程（Ｓ３３）を行った後の平面図である。 図１８に於けるＸ８−Ｘ８線に於ける矢視方向断面図である。 第一エッチング工程（Ｓ３４）を行った後の平面図である。 図２０に於けるＸ９−Ｘ９線に於ける矢視方向断面図である。 剥離工程（Ｓ３５）を行った後の平面図である。 図２２に於けるＸ１０−Ｘ１０線に於ける矢視方向断面図である。 絶縁膜形成工程（Ｓ３６）及びゲート電極形成工程（Ｓ３７）を行った後の平面図である。 図２４に於けるＸ１１−Ｘ１１線に於ける矢視方向断面図である。 第二エッチング工程（Ｓ３８）を行った後の平面図である。

符号の説明

２ 基板
３ ゲート電極
４ ゲート絶縁膜
５ ソース電極
６ ドレイン電極
７ 半導体層
１０ 薄膜トランジスタ
１１ レジスト
２０ 薄膜トランジスタ
２１ レジスト
２２ 基板
２３ ゲート電極
２４ ゲート絶縁膜
２５ ソース電極
２６ ドレイン電極
２７ 半導体層

Claims (3)

1. 基板上に複数配置されたトランジスタの製造方法において、
   半導体層をインクジェット法により、ゲート幅以上、かつ、ゲート電極上で隣接するトランジスタと分離するようにパターニングするパターニング工程と、
   ゲート電極を自己整合マスクとしたエッチングにより前記半導体層を必要とされている大きさにエッチングするエッチング工程と、
   を備えたことを特徴とするトランジスタの製造方法。
2. 透明基板上にゲート電極を形成するゲート電極形成工程と、
   前記ゲート電極形成工程で形成された前記ゲート電極上にゲート絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜形成工程で形成された前記ゲート絶縁膜上に半導体層を形成する半導体層形成工程と、
   前記半導体層形成工程で形成された前記半導体層上にポジ型のレジストをインクジェット法により形成するレジスト形成工程と、
   前記ゲート電極を露光マスクとして前記透明基板の裏面側から前記ポジ型のレジストを露光する露光工程と、
   前記露光工程で露光されたポジ型のレジストを現像する現像工程と、
   前記現像工程で現像されたポジ型のレジストをマスクとしてゲート絶縁膜及び半導体層をエッチングするエッチング工程と、
   前記ポジ型のレジストを剥離する剥離工程と、
   ソース電極及びドレイン電極を形成するソース・ドレイン電極形成工程と
   を備えたことを特徴とするトランジスタの製造方法。
3. 透明基板上にソース電極及びドレイン電極を形成するソース・ドレイン電極形成工程と、
   前記ソース・ドレイン電極形成工程で形成された前記ソース電極及びドレイン電極上に半導体層を形成する半導体層形成工程と、
   前記半導体層形成工程で形成された前記半導体層上にレジストをインクジェット法により形成するレジスト形成工程と、
   前記レジスト形成工程で形成された前記レジストをマスクとして前記半導体層をエッチングする第一エッチング工程と、
   前記レジストを剥離する剥離工程と、
   前記半導体層上及び前記半導体層に覆われていない電極及び基板上にゲート絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜形成工程で形成されたゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
   前記ゲート電極形成工程で形成されたゲート電極を自己整合マスクとして、前記ゲート絶縁膜及び前記半導体層をエッチングする第二エッチング工程と
   を備えたことを特徴とするトランジスタの製造方法。

Images