JP5194526B2 - 薄膜トランジスタの製造方法、画素アレイの製造方法 - Google Patents
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Description
下地部材の上に成膜された電極材料をフォトリソグラフィ法により所定のパターン形状に加工する際に用いた感光性樹脂膜の残留部分を除去せず残留させ、該残留部分を後工程で液体材料を塗布法により所定の領域に塗布するためのバンクとして用いることを特徴とする薄膜トランジスタの製造方法。
前記ソース電極および前記ドレイン電極の上に残留した前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記1に記載の薄膜トランジスタの製造方法。
前記ソース電極および前記ドレイン電極の上に残留した膜厚の異なる2種類の領域からなる前記感光性樹脂膜の膜厚を所定の処理により薄くすることにより、前記膜厚の異なる2種類の領域のうち膜厚の薄い領域の前記感光性樹脂膜を除去し、膜厚の厚い領域の前記感光性樹脂膜を残留させる工程と、
前記ソース電極および前記ドレイン電極の上に残留した膜厚の厚い領域の前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記1に記載の薄膜トランジスタの製造方法。
前記ゲート電極の上に残留した前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記1に記載の薄膜トランジスタの製造方法。
前記ゲート電極の上に残留した膜厚の異なる2種類の領域からなる前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記1に記載の薄膜トランジスタの製造方法。
前記ゲート電極の上に残留した膜厚の異なる2種類の領域からなる前記感光性樹脂膜の膜厚を所定の処理により薄くすることにより、前記膜厚の異なる2種類の領域のうち膜厚の薄い領域の前記感光性樹脂膜を除去し、膜厚の厚い領域の前記感光性樹脂膜を残留させる工程と、
前記ゲート電極の上に残留した膜厚の厚い領域の前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする前記1に記載の薄膜トランジスタの製造方法。
図1に実施形態1によるTFTの製造工程を示す。図1(a)〜図1(j)において、上図は工程断面図、下図は工程平面図である。実施形態1によるTFTは、図1(j)に示すように、ボトムゲート構造のTFT10である。以下図1に基づいて、実施形態1によるTFT10の製造方法を説明する。
図2に実施形態2によるTFTの製造工程を示す。実施形態2によるTFTの製造方法は、実施形態1の場合の変形例であり、ハーフトーン露光を用いたフォトリソグラフィ法により、一部の領域Sa部、Da部が露出したソース電極S、ドレイン電極Dを形成するものである(図2(i))。
図3に実施形態3によるTFTの製造工程を示す。実施形態3によるTFTは、図3(h)に示すように、トップゲート構造のTFT10である。
図4に実施形態4によるTFTの製造工程を示す。実施形態4によるTFTの製造方法は、実施形態3の場合の変形例であり、実施形態2の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法(図4(a)、図1(b))、並びにO2ガスやCF4ガスを用いたドライエッチング(図4(c))を行うことにより、一部の領域Sa部、Da部が露出したソース電極S、ドレイン電極Dを形成するものである。
図5に実施形態5によるTFTの製造工程を示す。実施形態5によるTFTは、図5(h)に示すように、ボトムゲート構造のTFT10である。
2. ソース電極S>フォトレジスト膜103a=層間絶縁膜108a
3. フォトレジスト膜103a>ソース電極S>層間絶縁膜108a
4. フォトレジスト膜103a=ソース電極S>層間絶縁膜108a
尚、高さを同じにするためには、厚めに成膜して、CMP(Chemical Mechanical Polishing)で研磨すればよい。3項の関係の場合、半導体膜107を囲うようにフォトレジスト膜103a、103cが形成されているため、半導体材料107Mが外部に流出し難い構成となる。また、4項の場合、半導体膜107を成膜するときに段差がないため、より良好に結晶化される。
図7に実施形態6によるTFTの製造工程を示す。実施形態6によるTFTの製造方法は、実施形態5の場合の変形例であり、実施形態2の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法により、ゲート電極Ga、Gb、Gcの上に高さの異なるフォトレジスト膜103a、103b、103cを形成するものである(図7(a)、図7(b))。
図8に実施形態7によるTFTの製造工程を示す。実施形態7によるTFTの製造方法は、実施形態5の場合の変形例であり、実施形態2の説明で前述したハーフトーン露光を用いたフォトリソグラフィ法により、ゲート電極Gbの上に高さの異なるフォトレジスト膜103b、103d、103eを形成し(図8(a)、図8(b))、ゲート電極Gbとソース電極S、ドレイン電極Dの一部をオーバーラップさせるものである(図8(g)中A部、B部)。
実施形態8は、2次元マトリクス状に配列され、実施形態3〜7のいずれかの方法により製造されるTFTをそれぞれ備えた複数の画素を有する画素アレイの製造方法に係り、特に、上層配線と下層配線との交差部の配線方法に係るものである。
ゲート線GLのソース線SLとの交差部のパターンの幅Wgを細くすることにより、フォトレジスト膜103を乗り越えることが考えられる。しかしながら、単純に細くするとゲート線GLの抵抗値が高くなるため、所定の間隔を持って細いパターンで繋がるようなゲート線GL1〜GL5にすることが好ましい。具体的はWg>Wch>Wg2の関係を満たすような幅Wg2を設定すればよい(図9(e))。この部分ではべた配線よりも抵抗が高くなるため、ここのみ幅Wgを広くしてもよい。
ハーフトーン露光を用い、ゲート線GLとソース線SLとの交差部のみフォトレジスト膜103を薄くしておく(図9(f))。薄くなったフォトレジスト膜103の上に層間絶縁膜108を成膜すると、後工程でのソース線SLが適切に成膜される。
実施形態5〜7の構造のTFTは、ゲート電極Gの上には、フォトレジスト膜103が成膜され、その周りは層間絶縁膜108で覆われているため、外部の電気回路と接続するためのパッド部を形成することが困難である。実施形態9は、この問題に対応する為のパッド部の形成方法に係るものであり、以下その方法を図10〜図13を用いて説明する。
図10に方法1によるパッド部Pの形成方法を示す。層間絶縁膜108をパッド部Pには成膜せず、パッド部用電極PDをゲート線GLの側面の露出部GLaに接続するように成膜、形成する。層間絶縁膜108のパターンはIJ法等の塗布法で形成するが、パターン精度はあまり高くはない。しかし、パッド部Pは通常、画素部よりも充分に外側に位置するため、塗布法でもこのような形状に形成することが可能である。
図11に方法2によるパッド部Pの形成方法を示す。方法2は、ハーフトーン露光を用いるものである。まず全面にフォトレジスト膜103が成膜された電極層(例えば、ゲート電極層102)をパターンニングするために、フォトレジスト膜103をハーフトーン露光を用いてパターンニングする。このとき、パッド部Pの上に成膜されているフォトレジスト膜103bの膜厚を薄くしておく。次に現像を行い、その後ドライエッチングでフォトレジスト膜103の全体の膜厚を薄くし、フォトレジスト膜103bをすべて除去する。この様にして、パッド部Pを露出させ、パッド用電極PDとする。
図12に方法3によるパッド部Pの形成方法を示す。パッド部Pを露出させて矩形状に形成する。この矩形の内側には層間絶縁膜108を成膜せず、パッド部用電極PDを成膜、形成する。これにより、矩形の内面のゲート線GLa〜GLdすべてがパッド部用電極PDと接続がとれ、接続状態を向上させることができる。
図13に方法4によるパッド部Pの形成方法を示す。まずパッド部Pに開口を持ったフォトレジスト膜103を形成し(図13(a))、開口部にパッド部用電極PD(導電性膜)を成膜、形成する(図13(b))。ここで、パッド部用電極PDの材料は、下層(例えば、ゲート電極層102)の電極材料と異なるもので、下層電極用のエッチング液でエッチングされないものを用いる。この後、下層をエッチングする。例えば、下層の電極材料がAlの場合、AgやAgPd、Auのナノ粒子を用いてパッド部用電極PDを成膜し、塩酸や希硫酸でエッチングすればよい。このように、パッド部Pの開口部はパッド部用電極PDがエッチングされずに残るため、外部との接続が可能となる。パッド部用電極PDと下層のパッド部Pは面Mで接続が取れるため、接続状態を大きく向上させることができる。
IJ法等の塗布法を用いて上層配線を形成する場合、スパッタリング等で成膜した膜に比べ、同じ材料を用いても抵抗値が高くなる。そのため、厚い膜にする必要があるが、厚みは線幅との関係で決まるため、細い線幅にした場合は厚みが薄くなり、抵抗値が高くなるいう問題がある。
図14に方法1による上層配線の形成方法を示す。2つの下層電極(例えば、ゲート電極Ga、Gb)を所定の間隔を隔てた並んだパターンに形成し(図14(a))、その間を層間絶縁膜108で埋める(図14(b))。その後、2つの下層電極の上に形成されているフォトレジスト膜103a、103bをバンクとして、上層電極材料(例えば、ソース・ドレイン電極材料105M)をその間に成膜する(図14(c))。2つの下層電極のパターン間隔を、上層電極材料がぬれ広がる直径よりも小さくしておくと、広がりを抑えられる分、膜厚を厚くすることができる。
図15に方法2による上層配線の形成方法を示す。2つの下層電極(例えば、ゲート電極Ga、Gb)を所定の間隔を得だてた並んだパターンに形成し(図15(a))、その間に上層電極材料(例えば、ソース・ドレイン電極材料105M)を成膜する(図15(b))。下層電極はその側面A部が上層電極と接触するため、補助電極として機能させることができる。
アレイ状にTFTを並べる場合、下層配線と上層配線との接続が必要な場合がある。例えば、下層配線をゲート線GL、上層配線をソース線SLとすると、ゲート線GLはスパッタリング等の方法を用いて抵抗値の低いの緻密な金属膜を形成することが可能であるため、ソース線SLの一部を下層に作成しておき、乗り越え部付近のみ上層で形成することが考えられる。また、画素部に複数のTFTを形成する場合、例えば、表示装置である有機ELの駆動回路においては、スイッチング用TFTのドレイン電極Dがドライビング用TFTのゲート電極Gに繋がるような構成をとなる。ボトムゲート構造のTFT場合、ドレイン電極Dは上層、ゲート電極Gは下層に形成されている為、上層と下層の電極を接続する必要がある。
図16に方法1による上層配線と下層配線との接続方法を示す。層間絶縁膜108のパターンを工夫することにより、コンタクト部Cを形成する。まず、コンタクト部Cに長さがWcの2つの下部電極パターン(例えば、ゲート線GL2a、GL2b)をつなげたパターンGL2cを形成する(図16(a)、図16(b))。次に層間絶縁膜108を、2つの下部電極パターン間への流入を抑えながら成膜する(図16(b))。ここで、層間絶縁膜108の染み出し幅WeよりもWcが大きくなるように下部電極パターンを形成し、また、それに適した特性のそれぞれの材料を選択する。次にスイッチング用TFTに該当するTFTのドレイン電極D1からコンタクト部Cに向かって上層電極D1aを成膜する(図16(c))。これにより、コンタクト部Cでは、フォトレジスト膜103が成膜された下部電極(ゲート電極G2)がその側面G2aで上層電極D1aと接続される。
図17に方法2による上層配線と下層配線との接続方法を示す。層間絶縁膜108の染み出し幅Weを抑える為に、コンタクト部Cにフォトレジスト膜103を用いて仕切りを形成する(図17(a)、図17(b))。この仕切りとなるフォトレジスト膜103a〜103dは、後工程で上層電極D1aが乗り越える必要があるため(図17(c))、細くしておく。仕切りの数は、複数に仕切りを設けることにより、より確実に染み出しを抑えることができる。
図18に方法3による上層配線と下層配線との接続方法を示す。ハーフトーン露光を用いてコンタクト部Cに開口を有する下部電極パターン(例えば、ゲート線GL2d)を形成し(図18(a))、上層電極D1aと面Mで接続する(図18(c))。開口の幅WhはWc-We以上でも以下でも構わないが、WcはWeよりも大きくする。
図19に方法4による上層配線と下層配線との接続方法を示す。方法2の場合において、仕切りとなるフォトレジスト膜103a〜103dの高さをハーフトーン露光を用いて低くしておく(図19(a))。これにより、層間絶縁膜108の染み出しを押さえると共に、上層電極D1aがフォトレジスト膜103a〜103dを乗り越え易くなる。(図18(c))
次に、本発明に係るTFT、画素アレイの製造方法について、実施例を挙げて具体的に説明する。なお、本発明の実施態様はこれらに限定されるものではない。
実施形態2の製造方法に基づいて、ボトムゲート構造のTFT10を備えた画素アレイ1を製造した。以下図20を用いてその詳細を説明する。図20は、実施例1による画素アレイ1の製造工程を示す図である。
実施形態4の製造方法に基づいて、トップゲート構造のTFT10を備えた画素アレイ1を製造した。以下図21を用いてその詳細を説明する。図21は、実施例2による画素アレイ1の製造工程を示す図である。
実施形態5の製造方法に基づいて、ボトムゲート構造のTFT10を備えた画素アレイ1を製造した。以下図22を用いてその詳細を説明する。図22は、実施例3による画素アレイ1の製造工程を示す図である。
図23に実施例4による画素アレイ1の製造工程を示す。実施例3による画素アレイ1は、図23(f)に示す様に、1つの画素に2つのTFT10を有するものである。尚、その製造工程は、図23(a)〜図23(f)に示す様に、実施例3の場合と同様なので説明は省略する。また、このようにして完成させた2つのTFT10の諸特性を測定した結果、実施例3の場合と同様に正常な特性を示すことが確認できた。
10 TFT
101 基板
102 ゲート電極層
102M ゲート電極材料
103、106 フォトレジスト膜
103P フォトレジストパターン
104 ゲート絶縁膜
104M ゲート絶縁膜材料
105 ソース・ドレイン電極層
105M ソース・ドレイン電極材料
107 半導体膜
107M 半導体材料
108 層間絶縁膜
108M 層間絶縁膜材料
51、53 フォトマスク
D ドレイン電極
E 画素電極
DP ドレインパターン
G ゲート電極
GL ゲート線
GP ゲートパターン
P パッド部
PD パッド部用電極
S ソース電極
SL ソース線
SP ソースパターン
107 半導体膜
Claims (15)
- フォトリソグラフィ法および塗布法を用いた薄膜トランジスタの製造方法であって、
下地部材の上に成膜された電極材料をフォトリソグラフィ法により所定のパターン形状に加工する際に用いた感光性樹脂膜の残留部分を除去せず残留させ、該残留部分を後工程で液体材料を塗布法により所定の領域に塗布するためのバンクとして用いるものであり、
前記電極材料をフォトリソグラフィ法により前記所定のパターン形状に加工してソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極の上に残留した前記感光性樹脂膜を前記バンクとして、前記液体材料を塗布法により前記所定の領域に塗布する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 - 前記液体材料として塗布型半導体材料を用い、前記所定の領域に塗布して半導体膜を成膜することを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 前記塗布型半導体材料に対して、前記下地部材のエッチングによって前記電極材料が除去された領域の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高いことを特徴とする請求項2に記載の薄膜トランジスタの製造方法。
- 前記塗布型半導体材料を塗布する前工程で、前記塗布型半導体材料のチャネル幅方向への流出を防止する補助バンクを塗布法により形成することを特徴とする請求項3に記載の薄膜トランジスタの製造方法。
- 前記下地部材がゲート絶縁膜であって、該ゲート絶縁膜の下に所定の形状に加工されたゲート電極が形成されていることを特徴とする請求項2乃至4のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記下地部材が基板であって、該基板の上に前記塗布型半導体材料、ゲート絶縁材料、ゲート電極材料を塗布法により順次塗布積層して、半導体膜、ゲート絶縁膜、ゲート電極を成膜することを特徴とする請求項2乃至4のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記ゲート絶縁材料に対して、前記半導体膜の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高く、前記ゲート電極材料に対して、前記ゲート絶縁膜の表面は、前記バンクを形成する前記感光性樹脂膜の表面よりも親液性が高いことを特徴とする請求項6に記載の薄膜トランジスタの製造方法。
- 前記ゲート絶縁膜の成膜領域を前記ゲート電極の形状より広くすることを特徴とする請求項7に記載の薄膜トランジスタの製造方法。
- 2次元マトリクス状に配列され、請求項1乃至8のいずれか1項に記載の方法により製造される薄膜トランジスタをそれぞれ備えた複数の画素を有することを特徴とする画素アレイの製造方法。
- 複数の前記薄膜トランジスタを接続する下層配線と上層配線の交差部であって、該下層配線の上に形成される前記バンクである前記感光性樹脂膜の高さを、ハーフトーン露光を用いたフォトリソグラフィ法により、前記上層配線の位置よりも低くすることを特徴とする請求項9に記載の画素アレイの製造方法。
- 高さが前記上層配線の位置よりも低くされた感光性樹脂膜の上に層間絶縁膜材料を塗布法により塗布して層間絶縁膜を成膜することを特徴とする請求項10に記載の画素アレイの製造方法。
- 複数の前記薄膜トランジスタを接続する下層配線と上層配線の交差部であって、該下層配線の上に形成されるバンクである感光性樹脂膜の前記上層配線の方向のピッチをチャネル長よりも短くすることを特徴とする請求項9に記載の画素アレイの製造方法。
- 複数の前記薄膜トランジスタを接続し、その上にバンクである感光性樹脂膜が成膜された下層配線の外部装置との電気的接続のためのパッド用電極を、該下層配線の側面に接続することを特徴とする請求項9に記載の画素アレイの製造方法。
- 下地部材の上に成膜された電極材料をエッチングにより所定のパターン形状に加工する際に、前記電極材料の所定の領域に、エッチングにより腐食されない導電性材料を塗布法により塗布して導電性膜を成膜し、該導電性膜を下層配線の外部装置との電気的接続のためのパッド用電極とすることを特徴とする請求項9に記載の画素アレイの製造方法。
- 複数の前記薄膜トランジスタを接続する下層配線と上層配線との接続部に、層間絶縁膜が流入する距離よりも長い開口部を形成することを特徴とする請求項9に記載の画素アレイの製造方法。
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