WO2011086905A1 - アクティブマトリクス基板及びその製造方法 - Google Patents

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oxide semiconductor
semiconductor layer
active matrix
matrix substrate
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原猛
錦博彦
太田純史
水野裕二
近間義雅
会田哲也
鈴木正彦
竹井美智子
中川興史
春本祥征
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シャープ株式会社
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors

Definitions

  • the present invention relates to an active matrix substrate and a manufacturing method thereof, and more particularly to an active matrix substrate using an oxide semiconductor layer and a manufacturing method thereof.
  • an oxide semiconductor semiconductor layer is used instead of a conventional thin film transistor (hereinafter also referred to as “TFT”) using an amorphous silicon semiconductor layer as a switching element of each pixel which is the minimum unit of an image. (Hereinafter, also referred to as “oxide semiconductor layer”) has been proposed.
  • Patent Document 1 discloses an active matrix image display device in which an active layer of a field effect transistor for driving a light control element is made of an amorphous oxide having a predetermined electron carrier concentration. ing.
  • Patent Document 2 discloses an oxide semiconductor channel in a TFT in which an In—M—Zn—O (M is at least one of Ga, Al, and Fe) thin film such as a transparent oxide thin film is used as a channel layer. It is described that by covering the layer with a protective film, a stable TFT operation characteristic can be obtained without causing an unstable operation due to a change in atmosphere.
  • M In—M—Zn—O
  • Patent Document 3 describes that in the method for manufacturing an oxide semiconductor TFT, the surface of the channel layer of the oxide semiconductor is oxidized with an oxidizing agent to adjust the carrier density on the surface of the channel layer.
  • FIG. 17 is a cross-sectional view of a conventional active matrix substrate 120 including a TFT 105 using an oxide semiconductor layer.
  • the active matrix substrate 120 covers the insulating substrate 110, the TFT 105 provided on the insulating substrate 110, the protective insulating layer 115 provided to cover the TFT 105, and the protective insulating layer 115.
  • the pixel electrode 117 is provided on the interlayer insulating layer 116 and is connected to the TFT 105.
  • the TFT 105 includes a gate electrode 111 provided on the insulating substrate 110, a gate insulating layer 112 provided so as to cover the gate electrode 111, and a gate electrode on the gate insulating layer 112.
  • An oxide semiconductor layer 113 provided in an island shape so as to overlap with 111, and a source electrode 114 a and a drain electrode 114 b provided on the oxide semiconductor layer 113 so as to overlap with the gate electrode 111 and to face each other. Yes.
  • the protective insulating layer 115 is often formed by, for example, forming an inorganic insulating film by plasma CVD (Chemical Vapor Deposition) method and patterning the inorganic insulating film.
  • plasma CVD Chemical Vapor Deposition
  • the channel region C of the oxide semiconductor layer 113 exposed from the source electrode 114a and the drain electrode 114b is damaged by plasma, the characteristics of the TFT 105 may be deteriorated. Therefore, in order to suppress the degradation of the TFT characteristics, improvements in the method of forming an inorganic insulating film by plasma CVD, surface treatment of the oxide semiconductor layer, annealing treatment of the oxide semiconductor layer, etc. have been proposed. Since the effect is insufficient or the manufacturing process increases, there is room for improvement.
  • This invention is made
  • the place made into the objective is to suppress the increase in a manufacturing process, to suppress the damage of an oxide semiconductor layer, and to obtain a favorable TFT characteristic. is there.
  • a protective insulating layer is provided with a spin-on glass material over a channel region of an oxide semiconductor layer.
  • an active matrix substrate includes a plurality of pixel electrodes provided in a matrix and a plurality of thin film transistors respectively connected to the pixel electrodes, and the thin film transistors are provided on an insulating substrate.
  • a gate insulating layer provided so as to cover the gate electrode, an oxide semiconductor layer provided on the gate insulating layer and having a channel region provided so as to overlap the gate electrode,
  • a protective insulating layer is provided on the top by a spin-on glass material.
  • the protective insulating layer is provided with the spin-on glass material on the channel region of the oxide semiconductor layer, the spin-on glass material is applied onto the oxide semiconductor layer by a spin coating method or a slit coating method. Then, the coating film is baked and patterned to form a protective insulating layer. Therefore, since the channel region of the oxide semiconductor layer is not exposed to plasma, damage to the channel region of the oxide semiconductor layer is suppressed. Further, since the spin-on glass material coating film is baked when forming the protective insulating layer, H 2 O is generated due to the dehydration polymerization reaction of the spin-on glass material during the baking.
  • the surface layer of the channel region of the oxide semiconductor layer is also etched, so that the channel region of the oxide semiconductor layer is damaged.
  • the oxide semiconductor layer is annealed in the presence of H 2 O due to the generation of H 2 O when the coating film is baked, damage to the channel region of the oxide semiconductor layer is repaired well. Is done. Therefore, the protective insulating layer is formed by applying, baking, and patterning the spin-on glass material, so that damage to the channel region of the oxide semiconductor layer is suppressed and repaired. It is possible to suppress damage to the physical semiconductor layer and obtain good TFT characteristics.
  • the protective insulating layer is formed by a plasma chemical vapor deposition film (CVD film)
  • the channel region of the oxide semiconductor layer is not only damaged by the plasma but also the damaged oxide semiconductor layer.
  • O 2 is hardly supplied to the oxide semiconductor layer by the CVD film on the surface, so that it is difficult to sufficiently repair the oxide semiconductor layer.
  • the hydrogen concentration in the CVD film is increased, O 2 is extracted as H 2 O from the oxide semiconductor layer.
  • TDS Thermal Desorption Spectroscopy
  • SOG spin-on glass material
  • the protective insulating layer may be provided so as to cover the source electrode and the drain electrode.
  • the protective insulating layer is provided so as to cover the source electrode and the drain electrode, the source electrode and the drain electrode are covered with the protective insulating layer provided over the channel region of the oxide semiconductor layer.
  • a thin film transistor is specifically configured.
  • the pixel electrodes may be provided on the protective insulating layer.
  • each pixel electrode is provided on the protective insulating layer, the insulating layer between each pixel electrode and each thin film transistor has a single layer structure of the protective insulating layer, and the active matrix substrate is manufactured. Cost is reduced.
  • An interlayer insulating layer may be provided on the protective insulating layer, and each pixel electrode may be provided on the interlayer insulating layer.
  • the interlayer insulating layer is provided on the protective insulating layer and each pixel electrode is provided on the interlayer insulating layer, the insulating layer between each pixel electrode and each thin film transistor is protected and insulated. A layered structure of layers and interlayer insulating layers is formed.
  • the protective insulating layer may be provided between the source and drain electrodes and the oxide semiconductor layer.
  • an etching mask when the protective insulating layer forms the source and drain electrodes.
  • An etch stopper type thin film transistor that functions as a stopper is specifically configured, and it is difficult to damage the surface layer of the oxide semiconductor layer during etching when forming the source electrode and the drain electrode, thereby improving the TFT characteristics. It is done.
  • An interlayer insulating layer may be provided on the source electrode and the drain electrode so as to cover the protective insulating layer.
  • the interlayer insulating layer is provided over the source electrode and the drain electrode so as to cover the protective insulating layer. Therefore, the etch stopper is covered with the interlayer insulating layer and includes the protective insulating layer as an etch stopper.
  • Type thin film transistors are specifically configured.
  • the interlayer insulating layer may be made of a photosensitive resin film.
  • the interlayer insulating layer is made of a photosensitive resin film, it is possible to form an interlayer insulating layer having a single layer structure without using a photoresist, and manufacturing an active matrix substrate. Cost is reduced.
  • the interlayer insulating layer may be composed of a laminated film in which a chemical vapor deposition film and a photosensitive resin film are laminated in order.
  • the interlayer insulating layer is configured by a stacked film in which a chemical vapor deposition film and a photosensitive resin film are sequentially stacked, an interlayer insulating layer having a stacked structure can be formed without using a photoresist. Therefore, the manufacturing cost of the active matrix substrate is reduced.
  • the method of manufacturing an active matrix substrate according to the present invention includes a plurality of pixel electrodes provided in a matrix and a plurality of thin film transistors respectively connected to the pixel electrodes, and the thin film transistors are provided on an insulating substrate.
  • a gate electrode provided; a gate insulating layer provided to cover the gate electrode; an oxide semiconductor layer having a channel region provided on the gate insulating layer and provided to overlap the gate electrode;
  • the applied spin-on glass material is baked. And a protective insulating layer forming step of patterning the fired spin-on glass material to form a protective insulating layer over the channel region of the oxide semiconductor layer.
  • the oxide semiconductor layer is formed separately from the formation of the source electrode and the drain electrode.
  • An active matrix substrate including a thin film transistor formed with a relatively small size is manufactured.
  • a spin-on glass material is applied by a spin coat method or a slit coat method so as to cover the source electrode and the drain electrode formed on the oxide semiconductor layer, and the applied film is baked and patterned. Since the protective insulating layer is formed over the channel region of the oxide semiconductor layer, the channel region of the oxide semiconductor layer is not exposed to plasma, and damage to the channel region of the oxide semiconductor layer is suppressed.
  • the protective insulating layer is formed in the protective insulating layer forming step, the coating film of the spin-on glass material is baked, so that H 2 O is generated due to the dehydration polymerization reaction of the spin-on glass material during the baking.
  • the metal film is patterned by dry etching in order to form the source electrode and the drain electrode in the source / drain formation step, the surface layer of the channel region of the oxide semiconductor layer is also etched. Although the channel region is damaged, the oxide semiconductor layer is annealed in the presence of H 2 O due to the generation of H 2 O when the coating film is baked in the protective insulating layer forming step. Damage to the channel region of the semiconductor layer is repaired satisfactorily. Therefore, the protective insulating layer is formed by applying, baking, and patterning the spin-on glass material, so that damage to the channel region of the oxide semiconductor layer is suppressed and repaired. It is possible to suppress damage to the physical semiconductor layer and obtain good TFT characteristics.
  • the method of manufacturing an active matrix substrate according to the present invention includes a plurality of pixel electrodes provided in a matrix and a plurality of thin film transistors respectively connected to the pixel electrodes, and the thin film transistors are provided on an insulating substrate.
  • a gate electrode provided; a gate insulating layer provided to cover the gate electrode; an oxide semiconductor layer having a channel region provided on the gate insulating layer and provided to overlap the gate electrode;
  • the semiconductor layer forming step after the oxide semiconductor film and the metal film are sequentially formed, the lower oxide semiconductor film is patterned to form the oxide semiconductor layer, and the upper metal film Since the source electrode and the drain electrode are formed by patterning, an active matrix substrate including a thin film transistor in which the oxide semiconductor layer is relatively large is manufactured in conjunction with the formation of the source electrode and the drain electrode.
  • a spin-on glass material is applied by a spin coat method or a slit coat method so as to cover the source electrode and the drain electrode formed on the oxide semiconductor layer, and the applied film is baked.
  • the protective insulating layer is formed over the channel region of the oxide semiconductor layer by patterning, the channel region of the oxide semiconductor layer is not exposed to plasma, and damage to the channel region of the oxide semiconductor layer is suppressed. Further, when the protective insulating layer is formed in the protective insulating layer forming step, the coating film of the spin-on glass material is baked, so that H 2 O is generated due to the dehydration polymerization reaction of the spin-on glass material during the baking. To do.
  • the metal film is patterned by dry etching in order to form the source electrode and the drain electrode in the source / drain formation step, the surface layer of the channel region of the oxide semiconductor layer is also etched.
  • the oxide semiconductor layer is annealed in the presence of H 2 O due to the generation of H 2 O when the coating film is baked in the protective insulating layer forming step. Damage to the channel region of the semiconductor layer is repaired satisfactorily. Therefore, the protective insulating layer is formed by applying, baking, and patterning the spin-on glass material, so that damage to the channel region of the oxide semiconductor layer is suppressed and repaired. It is possible to suppress damage to the physical semiconductor layer and obtain good TFT characteristics.
  • the semiconductor layer forming step after forming a photosensitive resin film on the metal film, the photosensitive resin film is exposed by half exposure, and a portion where the channel region is formed is relatively thin.
  • the source electrode and the drain electrode may be formed by forming a physical semiconductor layer and further etching the metal film exposed by removing a relatively thin portion by thinning the resist pattern.
  • the metal film is patterned to form the source electrode and the drain electrode, and then the oxide semiconductor film exposed from the source electrode and the drain electrode is etched to form the oxide semiconductor layer. It may be formed.
  • the oxide semiconductor film exposed from the source electrode and the drain electrode is etched to oxidize the metal film. Since the physical semiconductor layer is formed, a thin film transistor in which the oxide semiconductor layer is relatively large is specifically formed in conjunction with the formation of the source electrode and the drain electrode.
  • a resist pattern is formed on the metal film so as to cover a portion where the source electrode and the drain electrode are to be formed, and then the metal film exposed from the resist pattern is etched to form the source film
  • the oxide semiconductor layer may be formed by etching the oxide semiconductor film after forming an electrode and a drain electrode and further covering the portion to be the channel region by reflowing the resist pattern.
  • a resist pattern that covers a portion where the source electrode and the drain electrode are formed is formed on the metal film using one photomask, and the source is formed using the resist pattern. Since the oxide semiconductor layer is formed using the resist pattern formed by forming the electrode and the drain electrode and reflowing the resist pattern, the manufacturing cost of the active matrix substrate is reduced.
  • the method of manufacturing an active matrix substrate according to the present invention includes a plurality of pixel electrodes provided in a matrix and a plurality of thin film transistors respectively connected to the pixel electrodes, and the thin film transistors are provided on an insulating substrate.
  • a gate electrode provided; a gate insulating layer provided to cover the gate electrode; an oxide semiconductor layer having a channel region provided on the gate insulating layer and provided to overlap the gate electrode;
  • the source electrode and the drain electrode are formed in the source / drain formation step after the oxide semiconductor layer is formed in the semiconductor layer formation step, and then the source / drain formation step.
  • an active matrix substrate including a thin film transistor in which an oxide semiconductor layer is relatively small is manufactured.
  • a spin-on glass material is applied by a spin coat method or a slit coat method so as to cover the oxide semiconductor layer, and the applied film is baked and patterned to form a channel region of the oxide semiconductor layer. Since the protective insulating layer is formed thereover, the channel region of the oxide semiconductor layer is not exposed to plasma, and damage to the channel region of the oxide semiconductor layer is suppressed.
  • the protective insulating layer on the channel region of the oxide semiconductor layer serves as an etch stopper for the oxide semiconductor layer. Since it functions, damage to the channel region of the oxide semiconductor layer is suppressed.
  • the protective insulating layer is formed in the protective insulating layer forming step, the coating film of the spin-on glass material is baked, so that H 2 O is generated due to the dehydration polymerization reaction of the spin-on glass material during the baking. To do. Therefore, when the coating film is baked in the protective insulating layer formation step, H 2 O is generated, so that the oxide semiconductor layer is annealed in the presence of H 2 O.
  • the protective insulating layer is formed by applying, baking, and patterning the spin-on glass material, so that damage to the channel region of the oxide semiconductor layer is suppressed and repaired. It is possible to suppress damage to the physical semiconductor layer and obtain good TFT characteristics.
  • the method of manufacturing an active matrix substrate according to the present invention includes a plurality of pixel electrodes provided in a matrix and a plurality of thin film transistors respectively connected to the pixel electrodes, and the thin film transistors are provided on an insulating substrate.
  • a gate electrode provided; a gate insulating layer provided to cover the gate electrode; an oxide semiconductor layer having a channel region provided on the gate insulating layer and provided to overlap the gate electrode;
  • the oxide semiconductor layer is formed by using the formation of the source electrode and the drain electrode.
  • an active matrix substrate including a thin film transistor in which an oxide semiconductor layer is relatively large is manufactured.
  • a spin-on glass material is applied by a spin coat method or a slit coat method so as to cover the oxide semiconductor film constituting the oxide semiconductor layer, and the applied film is baked and patterned. Since the protective insulating layer is formed over the region to be the channel region of the oxide semiconductor layer, the channel region of the oxide semiconductor layer is not exposed to plasma, and damage to the channel region of the oxide semiconductor layer is suppressed.
  • the protective insulating layer on the oxide semiconductor film functions as an etch stopper for the oxide semiconductor film. In addition, damage to the channel region of the oxide semiconductor layer is suppressed.
  • the protective insulating layer is formed in the protective insulating layer forming step, the coating film of the spin-on glass material is baked, so that H 2 O is generated due to the dehydration polymerization reaction of the spin-on glass material during the baking. To do. Therefore, when H 2 O is generated when the coating film is baked in the protective insulating layer forming step, the oxide semiconductor film constituting the oxide semiconductor layer is annealed in the presence of H 2 O.
  • the protective insulating layer is formed by applying, baking, and patterning the spin-on glass material, so that damage to the channel region of the oxide semiconductor layer is suppressed and repaired. It is possible to suppress damage to the physical semiconductor layer and obtain good TFT characteristics.
  • the protective insulating layer is provided with the spin-on glass material on the channel region of the oxide semiconductor layer, the increase in the manufacturing process is suppressed, and the damage to the oxide semiconductor layer is suppressed. TFT characteristics can be obtained.
  • FIG. 1 is a cross-sectional view of a liquid crystal display panel including an active matrix substrate according to the first embodiment.
  • FIG. 2 is a plan view of the active matrix substrate according to the first embodiment.
  • FIG. 3 is an enlarged plan view of the active matrix substrate shown in FIG.
  • FIG. 4 is a cross-sectional view of the active matrix substrate along the line IV-IV in FIG.
  • FIG. 5 is a flowchart showing manufacturing steps of the active matrix substrate according to the first embodiment.
  • FIG. 6 is an explanatory view showing in cross section the manufacturing process of the active matrix substrate according to the first embodiment.
  • FIG. 7 is a cross-sectional view illustrating a manufacturing process of a counter substrate disposed to face the active matrix substrate according to the first embodiment.
  • FIG. 8 is an explanatory view showing the manufacturing process of the active matrix substrate according to the second embodiment in cross section.
  • FIG. 9 is a cross-sectional view illustrating the manufacturing process of the active matrix substrate according to the third embodiment.
  • FIG. 10 is an explanatory view showing the manufacturing process of the active matrix substrate according to the fourth embodiment in cross section.
  • FIG. 11 is a cross-sectional view illustrating the manufacturing process of the active matrix substrate according to the fifth embodiment.
  • FIG. 12 is a cross-sectional view illustrating the manufacturing process of the active matrix substrate according to the sixth embodiment.
  • FIG. 13 is a cross-sectional view illustrating the manufacturing process of the active matrix substrate according to the seventh embodiment.
  • FIG. 14 is an explanatory view showing, in cross section, the manufacturing process of the active matrix substrate according to the eighth embodiment.
  • FIG. 15 is a cross-sectional view illustrating the manufacturing process of the active matrix substrate according to the ninth embodiment.
  • FIG. 16 is a cross-sectional view illustrating the manufacturing process of the active matrix substrate according to the tenth embodiment.
  • FIG. 17 is a cross-sectional view of a conventional active matrix substrate including a TFT using an oxide semiconductor layer.
  • Embodiment 1 of the Invention 1 to 7 show Embodiment 1 of an active matrix substrate and a manufacturing method thereof according to the present invention.
  • FIG. 1 is a cross-sectional view of a liquid crystal display panel 50 including the active matrix substrate 20a of the present embodiment.
  • FIG. 2 is a plan view of the active matrix substrate 20a.
  • 3 is an enlarged plan view of a pixel portion and a terminal portion of the active matrix substrate 20a
  • FIG. 4 is a cross-sectional view of the active matrix substrate 20a taken along line IV-IV in FIG.
  • the liquid crystal display panel 50 includes an active matrix substrate 20a and a counter substrate 30 provided so as to face each other, a liquid crystal layer 40 provided between the active matrix substrate 20a and the counter substrate 30, The active matrix substrate 20 a and the counter substrate 30 are bonded to each other, and a sealing material 35 provided in a frame shape is provided between the active matrix substrate 20 a and the counter substrate 30 to enclose the liquid crystal layer 40. Further, in the liquid crystal display panel 50, as shown in FIG. 1, a display region D for displaying an image is defined in a portion inside the sealing material 35, and a terminal region T is formed in a portion protruding from the counter substrate 30 of the active matrix substrate 20a. Is stipulated.
  • the active matrix substrate 20a includes an insulating substrate 10a and a plurality of scanning wirings 11a provided in the display region D so as to extend parallel to each other on the insulating substrate 10a.
  • a plurality of auxiliary capacitance wirings 11b provided between the scanning wirings 11a and extending in parallel with each other, a plurality of signal wirings 16a provided in parallel with each other in a direction orthogonal to the scanning wirings 11a, and each scanning
  • a plurality of TFTs 5a provided for each intersection of the wiring 11a and each signal wiring 16a, that is, each pixel, a protective insulating layer 17 provided so as to cover each TFT 5a, and a protective insulating layer 17 so as to be covered
  • the provided interlayer insulating layer 18 and a plurality of pixel electrodes 19a provided in a matrix on the interlayer insulating layer 18 and connected to the respective TFTs 5a.
  • an alignment film provided so as to cover the respective pixel electrodes 19a (not shown
  • the scanning wiring 11a is drawn out to the gate terminal region Tg of the terminal region T (see FIG. 1), and is connected to the gate terminal 19b in the gate terminal region Tg.
  • the auxiliary capacity line 11b is connected to the auxiliary capacity terminal 19d via the auxiliary capacity main line 16c and the relay line 11d.
  • the auxiliary capacity trunk line 16c is connected to the auxiliary capacity line 11b through a contact hole Cc formed in the gate insulating layer 12 described later, and through a contact hole Cd formed in the gate insulating layer 12. It is connected to the relay wiring 11d.
  • the signal wiring 16a is led out as a relay wiring 11c to the source terminal region Ts in the terminal region T (see FIG. 1), and is connected to the source terminal 19c in the source terminal region Ts. Yes.
  • the signal wiring 16a is connected to the relay wiring 11c through a contact hole Cb formed in the gate insulating layer 12, as shown in FIG.
  • the TFT 5a includes a gate electrode 11aa provided on the insulating substrate 10, a gate insulating layer 12 provided so as to cover the gate electrode 11aa, and a gate electrode on the gate insulating layer 12.
  • a source electrode 16aa and a drain electrode 16b are provided.
  • the protective insulating layer 17 that covers the source electrode 16aa and the drain electrode 16b, that is, the TFT 5a is provided using a spin-on glass material.
  • the gate electrode 11aa is a portion protruding to the side of the scanning wiring 11a as shown in FIG.
  • the source electrode 16aa is a portion protruding to the side of the signal wiring 16a.
  • the source electrode 16aa is formed by a laminated film of the first conductive layer 14a and the second conductive layer 15a. It is configured.
  • the drain electrode 16 b is configured by a stacked film of the first conductive layer 14 b and the second conductive layer 15 b, and is formed in a stacked film of the protective insulating layer 17 and the interlayer insulating layer 18.
  • the storage capacitor is connected to the pixel electrode 19a through the contact hole Ca and overlaps with the storage capacitor wiring 11b through the gate insulating film 12, thereby forming an auxiliary capacitor.
  • the oxide semiconductor layer 13a is formed of an oxide semiconductor film such as IGZO (In—Ga—Zn—O).
  • the counter substrate 30 includes an insulating substrate 10b, a black matrix 21 provided in a lattice shape on the insulating substrate 10b, and a red color provided between each lattice of the black matrix 21.
  • Layer a color filter layer having a colored layer 22 such as a green layer and a blue layer, a common electrode 23 provided to cover the color filter layer, a photospacer 24 provided on the common electrode 23, and a common electrode
  • an alignment film (not shown) provided so as to cover 23.
  • the liquid crystal layer 40 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the source driver ( A source signal is sent from the not-shown source signal 16a to the source electrode 16aa, and a predetermined charge is written to the pixel electrode 19a via the oxide semiconductor layer 13a and the drain electrode 16b.
  • a predetermined voltage is applied to the auxiliary capacitor.
  • an image is displayed by adjusting the light transmittance of the liquid crystal layer 40 by changing the alignment state of the liquid crystal layer 40 according to the magnitude of the voltage applied to the liquid crystal layer 40 in each pixel. .
  • FIG. 5 is a flowchart showing a manufacturing process of the active matrix substrate 20a.
  • FIG. 6 is an explanatory view showing the manufacturing process of the active matrix substrate 20a in cross section.
  • FIG. 7 is an explanatory view showing the manufacturing process of the counter substrate 30 in cross section. Note that the manufacturing method of this embodiment includes an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a copper film (thickness of about 200 nm to 500 nm) is formed on the entire substrate of the insulating substrate 10a such as a glass substrate by a sputtering method, and then photolithography, wet etching, and the like are performed on the copper film.
  • the scanning wiring 11a see FIG. 3
  • the gate electrode 11aa the gate electrode 11aa
  • the auxiliary capacitance wiring 11b the relay wirings 11c and 11d (see FIG. 3) are formed. (Refer to the gate electrode formation step in FIG. 5).
  • a copper film having a single layer structure is exemplified as the metal film constituting the gate electrode 11aa.
  • a titanium film thickness of about 30 nm to 100 nm
  • Adhesion with the insulating substrate 10a may be improved.
  • a silicon nitride film (thickness of about 200 nm to 500 nm) is formed by CVD on the entire substrate on which the scanning wiring 11a, the gate electrode 11aa, the auxiliary capacitance wiring 11b, and the relay wirings 11c and 11d are formed.
  • an IGZO-based oxide semiconductor film (thickness of about 30 nm to 300 nm) is formed by a CVD method, and then the photolithography is performed on the oxide semiconductor film. Then, wet etching and resist removal cleaning are performed to form the oxide semiconductor layer 13a as shown in FIG. 6B (semiconductor layer forming step in FIG. 5).
  • the gate insulating layer 12 having a single layer structure made of a silicon nitride film is illustrated.
  • the gate insulating layer 12 may be a silicon oxide film (upper layer) even if it has a single layer structure of a silicon oxide film, for example. ) / Silicon nitride film (lower layer).
  • a titanium film (thickness of 30 nm to 100 nm) and a copper film (thickness of about 100 nm to 400 nm) are sequentially formed on the entire substrate on which the oxide semiconductor layer 13a is formed by a sputtering method.
  • the signal wiring 16a see FIG. 3
  • the source The electrode 16aa, the drain electrode 16b, and the storage capacitor trunk line 16c are formed, and the channel region C of the oxide semiconductor layer 13a is exposed (see the source / drain formation step in FIG. 5).
  • the entire substrate on which the signal wiring 16a, the source electrode 16aa, the drain electrode 16b, and the auxiliary capacity trunk line 16c are formed is spin-coated or slit-coated, for example, silanol (Si (OH) 4 ), alkoxysilane, After applying a spin-on glass (SOG) material mainly composed of an organosiloxane resin or the like, baking is performed at 350 ° C., thereby forming an SOG film 17 s having a thickness of about 500 nm to 3000 nm.
  • Si (OH) 4 silanol
  • Si (OH) 4 alkoxysilane
  • a photosensitive organic insulating film is applied to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m by spin coating or slit coating over the entire substrate on which the SOG film 17s is formed, and then applied to the coating film.
  • the interlayer insulating layer 18 is formed. Further, by performing dry etching on the SOG film 17s exposed from the interlayer insulating layer 18, as shown in FIG. A protective insulating layer 17 is formed (see the protective insulating layer forming step in FIG. 5).
  • a transparent conductive film such as, for example, an ITO (Indium-Tin-Oxide) film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the protective insulating layer 17 and the interlayer insulating layer 18 are formed by sputtering. Thereafter, the transparent conductive film is subjected to photolithography, wet etching, and resist peeling and cleaning, so that a pixel electrode 19a, a gate terminal 19b, a source terminal 19c, and an auxiliary capacitance terminal 19d (see FIG. 4) are obtained. 3) (see the pixel electrode forming step in FIG. 5).
  • ITO Indium-Tin-Oxide
  • the active matrix substrate 20a can be manufactured.
  • a black colored photosensitive resin is applied to the entire substrate of the insulating substrate 10b such as a glass substrate by spin coating or slit coating, and then the coated film is exposed and developed to obtain black.
  • a matrix 21 (see FIG. 7A) is formed to a thickness of about 1.0 ⁇ m.
  • a photosensitive resin colored in red, green, or blue is applied to the entire substrate on which the black matrix 21 is formed by spin coating or slit coating, and then the coating film is exposed and developed.
  • the colored layer 22 for example, red layer
  • the other two colors is repeated for the other two colors to form the other two colored layers 22 (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • the common electrode 23 has a thickness as shown in FIG. It is formed in a thickness of about 50 nm to 200 nm.
  • the photo spacer 24 is formed to a thickness of about 4 ⁇ m.
  • the counter substrate 30 can be manufactured as described above.
  • a polyimide resin film is applied to each surface of the active matrix substrate 20a manufactured in the active matrix substrate manufacturing process and the counter substrate 30 manufactured in the counter substrate manufacturing process by a printing method, and then the coating film is applied.
  • an alignment film is formed by performing baking and rubbing treatment.
  • a sealing material made of UV (ultraviolet) curing and thermosetting resin is printed on the surface of the counter substrate 30 on which the alignment film is formed in a frame shape, a liquid crystal material is formed inside the sealing material. Is dripped.
  • the bonded bonded body is released to atmospheric pressure. The surface and the back surface of the bonded body are pressurized.
  • the unnecessary part is removed by dividing the bonding body which hardened the above-mentioned sealing material, for example by dicing.
  • the liquid crystal display panel 50 of the present embodiment can be manufactured.
  • the active matrix substrate 20a and the manufacturing method thereof of the present embodiment after forming the oxide semiconductor layer 13a in the semiconductor layer forming step, the source electrode 16aa and the drain electrode 16b in the source / drain forming step. Therefore, the active matrix substrate 20a including the TFT 5a in which the oxide semiconductor layer 13a is formed relatively small separately from the formation of the source electrode 16aa and the drain electrode 16b can be manufactured.
  • an SOG material is applied by a spin coating method or a slit coating method so as to cover the source electrode 16aa and the drain electrode 16b formed on the oxide semiconductor layer 13a, and the coating film is baked.
  • the protective insulating layer 17 is formed on the channel region C of the oxide semiconductor layer 13a by patterning, the channel region C of the oxide semiconductor layer 13a is not exposed to plasma, and the channel region C of the oxide semiconductor layer 13a is not exposed. Damage can be suppressed. Further, when the protective insulating layer 17 is formed in the protective insulating layer forming step, the coating film of the SOG material is baked, so that H 2 O is generated due to the dehydration polymerization reaction of the SOG material during the baking. .
  • the metal film is patterned by dry etching in order to form the source electrode 16aa and the drain electrode 16b in the source / drain formation step, the surface layer of the channel region C of the oxide semiconductor layer 13a is also etched.
  • the channel region C of the physical semiconductor layer 13a is damaged, H 2 O is generated when the coating film is baked in the protective insulating layer forming step, so that the oxide semiconductor layer 13a is in the presence of H 2 O. Since annealing is performed, damage to the channel region C of the oxide semiconductor layer 13a can be repaired satisfactorily. Therefore, by forming the protective insulating layer 17 by applying, baking, and patterning the SOG material, damage to the channel region C of the oxide semiconductor layer 13a can be suppressed and repaired, and thus an increase in manufacturing steps can be suppressed. Thus, damage to the oxide semiconductor layer 13a can be suppressed and good TFT characteristics can be obtained.
  • the interlayer insulating layer 18 is made of a photosensitive resin film, the interlayer insulating layer 18 having a single layer structure can be formed without using a photoresist. As a result, the manufacturing cost of the active matrix substrate 20a can be reduced.
  • the active matrix substrate 20a of the present embodiment good TFT characteristics and reliability can be obtained, so that the active matrix substrate 20a can be applied to a high-quality display device such as a liquid crystal television.
  • a high-quality display device such as a liquid crystal television.
  • IGZO high mobility and high reliability of TFTs using IGZO, it is possible to increase the size, increase the definition, and improve the driving frequency.
  • Various driving gate drivers and source drivers are available. This circuit can be built in the panel.
  • FIG. 8 is an explanatory view showing the manufacturing process of the active matrix substrate 20b of this embodiment in cross section.
  • the same parts as those in FIGS. 1 to 7 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the active matrix substrate 20a including the TFT 5a in which the oxide semiconductor 13a is formed to be relatively small is illustrated.
  • the TFT 5b in which the oxide semiconductor layer 13b is formed to be relatively large is used.
  • the provided active matrix substrate 20b is illustrated.
  • the active matrix substrate 20b includes a TFT 5b in which the oxide semiconductor layer 13b is formed not only on the upper layer portion of the gate electrode 11aa but also on the entire lower layer portion of the source electrode 16aa and the drain electrode 16b.
  • the other configurations are substantially the same as those of the active matrix substrate 20a of the first embodiment.
  • the gate electrode formation step in the active matrix substrate manufacturing step of the first embodiment is performed, and a silicon nitride film (thickness, for example) is formed on the entire substrate on which the gate electrode 11aa and the auxiliary capacitance wiring 11b are formed by the CVD method.
  • a silicon nitride film thinness, for example
  • an IGZO-based oxide semiconductor film 13 thinness of about 30 nm to 300 nm is continuously formed by CVD, for example.
  • a titanium film (thickness of 30 nm to 100 nm) and a copper film (thickness of about 100 nm to 400 nm) are sequentially formed by a sputtering method to form the metal film 16, and then the copper film of the metal film 16 is formed.
  • Photolithography and wet etching for metal, dry etching for titanium film of metal film 16, and resist By performing the stripping and cleaning, as shown in FIG. 8 (a), to form a source electrode 16aa and the drain electrode 16b, to expose the region to be the channel region C of the oxide semiconductor layer 13a.
  • the oxide semiconductor film 13 exposed from the source electrode 16aa and the drain electrode 16b is subjected to photolithography, wet etching, and resist peeling and cleaning, as shown in FIG.
  • the layer 13b is formed (semiconductor layer forming step).
  • the entire substrate on which the source electrode 16aa, the drain electrode 16b, and the oxide semiconductor layer 13b are formed is spin-coated or slit-coated, for example, silanol (Si (OH) 4 ), alkoxysilane, organic siloxane resin, or the like.
  • Si (OH) 4 silanol
  • alkoxysilane alkoxysilane
  • organic siloxane resin organic siloxane resin
  • a photosensitive organic insulating film is applied to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m by spin coating or slit coating over the entire substrate on which the SOG film 17s is formed, and then applied to the coating film.
  • the interlayer insulating layer 18 is formed. Further, by performing dry etching on the SOG film 17s exposed from the interlayer insulating layer 18, as shown in FIG.
  • the protective insulating layer 17 is formed (protective insulating layer forming step).
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the protective insulating layer 17 and the interlayer insulating layer 18 are formed by sputtering, and then the transparent conductive film By performing photolithography, wet etching, and resist peeling and cleaning on the film, a pixel electrode 19a is formed as shown in FIG. 8D (pixel electrode forming step).
  • the active matrix substrate 20b can be manufactured as described above.
  • the oxide semiconductor film 13 and the metal film 16 are sequentially formed in the semiconductor layer forming step, and then the lower oxide semiconductor film. 13 is patterned to form the oxide semiconductor layer 13b, and the upper metal film 16 is patterned to form the source electrode 16aa and the drain electrode 16b. Therefore, the oxidation is performed in conjunction with the formation of the source electrode 16aa and the drain electrode 16b.
  • the active matrix substrate 20b including the TFT 5b in which the physical semiconductor layer 13b is relatively large can be manufactured.
  • an SOG material is applied by a spin coat method or a slit coat method so as to cover the source electrode 16aa and the drain electrode 16b formed on the oxide semiconductor layer 13b, and the applied film is baked. Since the protective insulating layer 17 is formed over the channel region C of the oxide semiconductor layer 13b by patterning, the channel region C of the oxide semiconductor layer 13b is not exposed to plasma, and the channel region C of the oxide semiconductor layer 13b Damage can be suppressed. Further, when the protective insulating layer 17 is formed in the protective insulating layer forming step, the coating film of the SOG material is baked, so that H 2 O is generated due to the dehydration polymerization reaction of the SOG material during the baking. .
  • the surface layer of the channel region C of the oxide semiconductor layer 13b is also etched.
  • H 2 O is generated when the coating film is baked in the protective insulating layer forming step, so that the oxide semiconductor layer 13b is in the presence of H 2 O. Therefore, the damage of the channel region C of the oxide semiconductor layer 13b can be repaired satisfactorily.
  • the protective insulating layer 17 by applying, baking, and patterning the SOG material, damage to the channel region C of the oxide semiconductor layer 13b can be suppressed and repaired, and thus an increase in manufacturing steps can be suppressed. Thus, damage to the oxide semiconductor layer 13b can be suppressed and good TFT characteristics can be obtained.
  • FIG. 9 is an explanatory diagram showing in cross section the manufacturing process of the active matrix substrate 20b of the present embodiment.
  • the method of manufacturing the active matrix substrate 20b having the TFT 5b in which the oxide semiconductor layer 13b is formed relatively large by using five photomasks is exemplified.
  • the active matrix substrate 20b is manufactured.
  • a method of manufacturing the substrate 20b using four photomasks will be exemplified.
  • the silicon nitride film (12) and the oxide semiconductor film 13 are formed on the entire substrate on which the gate electrode 11aa and the auxiliary capacitance wiring 11b are formed by the CVD method.
  • the metal film 16 is sequentially formed by the sputtering method and the photosensitive resin film R is formed on the metal film 16, for example, a halftone or gray tone having a transmission part, a light shielding part, and a semi-transmission part is formed.
  • a portion where the channel region C is formed is relatively thin, and a portion where the source electrode 16aa and the drain electrode 16b are formed is relatively thick.
  • a resist pattern Raa (see FIG. 9A) is formed.
  • the first conductive layer is formed by performing wet etching on the copper film of the metal film 16 exposed from the resist pattern Raa and dry etching on the titanium film of the metal film 16.
  • the layer 14c and the second conductive layer 15c are formed, and the oxide semiconductor film 13 is further wet-etched to form the oxide semiconductor layer 13b.
  • a relatively thin portion of the resist pattern Raa is removed to form a resist pattern Rab (see FIG. 9B), and then exposed from the resist pattern Rab.
  • the source electrode 16aa and the drain electrode 16b is formed and the channel region C of the oxide semiconductor layer 13b is exposed (semiconductor layer forming step).
  • the entire substrate on which the source electrode 16aa, the drain electrode 16b, and the oxide semiconductor layer 13b are formed is spin-coated or slit-coated, for example, silanol (Si (OH) 4 ), alkoxysilane, organic siloxane resin, or the like.
  • Si (OH) 4 silanol
  • alkoxysilane alkoxysilane
  • organic siloxane resin organic siloxane resin
  • a photosensitive organic insulating film is applied to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m by spin coating or slit coating over the entire substrate on which the SOG film 17s is formed, and then applied to the coating film.
  • an interlayer insulating layer 18 is formed, and further, by performing dry etching on the SOG film 17s exposed from the interlayer insulating layer 18, as shown in FIG.
  • the protective insulating layer 17 is formed (protective insulating layer forming step).
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the protective insulating layer 17 and the interlayer insulating layer 18 are formed by sputtering, and then the transparent conductive film The film is subjected to photolithography, wet etching, and resist removal cleaning to form pixel electrodes 19a as shown in FIG. 9D (pixel electrode forming step).
  • the active matrix substrate 20b can be manufactured as described above.
  • the protective insulating layer 17 is provided on the channel region C of the oxide semiconductor layer 13b with the SOG material, as in the above embodiments. Therefore, an increase in manufacturing steps can be suppressed, damage to the oxide semiconductor layer 13b can be suppressed, and good TFT characteristics can be obtained.
  • the channel of the oxide semiconductor layer 13b is used by using one photomask capable of halftone or graytone half exposure in the semiconductor layer forming step.
  • a resist pattern Raa having a relatively thin region C and a relatively thick source electrode 16aa and drain electrode 16b is formed on the metal film 16 and is oxidized using the resist pattern Raa. Since the source electrode 16aa and the drain electrode 16b are formed using the resist pattern Rab formed by forming the physical semiconductor layer 13b and thinning the resist pattern Raa, the manufacturing cost of the active matrix substrate 20b can be reduced.
  • FIG. 10 is an explanatory view showing the manufacturing process of the active matrix substrate 20b of this embodiment in cross section.
  • the method of manufacturing the active matrix substrate 20b with four photomasks using half exposure is exemplified.
  • four photomasks without using half exposure are used for the active matrix substrate 20b.
  • the method of manufacturing with a mask is illustrated.
  • the silicon nitride film (12) and the oxide semiconductor film 13 are formed on the entire substrate on which the gate electrode 11aa and the auxiliary capacitance wiring 11b are formed by the CVD method. Then, a metal film 16 is sequentially formed by a sputtering method, and a resist pattern Rba (see FIG. 10A) is formed on the metal film 16 so as to cover a portion where the source electrode 16aa and the drain electrode 16b are to be formed. Thereafter, as shown in FIG.
  • wet etching is performed on the copper film of the metal film 16 exposed from the resist pattern Rba, and dry etching is performed on the titanium film of the metal film 16 to thereby form the source electrode 16aa.
  • the drain electrode 16b is formed and a region to be the channel region C of the oxide semiconductor film 13 is exposed.
  • an oxide semiconductor layer 13b is formed by performing wet etching and stripping cleaning of the resist pattern Rbb on the semiconductor film 13 (semiconductor layer forming step).
  • the entire substrate on which the source electrode 16aa, the drain electrode 16b, and the oxide semiconductor layer 13b are formed is spin-coated or slit-coated, for example, silanol (Si (OH) 4 ), alkoxysilane, organic siloxane resin, or the like.
  • Si (OH) 4 silanol
  • alkoxysilane alkoxysilane
  • organic siloxane resin organic siloxane resin
  • a photosensitive organic insulating film is applied to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m by spin coating or slit coating over the entire substrate on which the SOG film 17s is formed, and then applied to the coating film.
  • an interlayer insulating layer 18 is formed, and further, by performing dry etching on the SOG film 17s exposed from the interlayer insulating layer 18, as shown in FIG.
  • the protective insulating layer 17 is formed (protective insulating layer forming step).
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the protective insulating layer 17 and the interlayer insulating layer 18 are formed by sputtering, and then the transparent conductive film The film is subjected to photolithography, wet etching, and resist removal cleaning to form a pixel electrode 19a as shown in FIG. 10D (pixel electrode forming step).
  • the active matrix substrate 20b can be manufactured as described above.
  • the protective insulating layer 17 is provided on the channel region C of the oxide semiconductor layer 13b with the SOG material, as in the above embodiments. Therefore, an increase in manufacturing steps can be suppressed, damage to the oxide semiconductor layer 13b can be suppressed, and good TFT characteristics can be obtained.
  • the resist pattern Rba that covers the portion where the source electrode 16aa and the drain electrode 16b are to be formed is formed using a single photomask in the semiconductor layer forming step. Since the source electrode 16aa and the drain electrode 16b are formed on the film 16, using the resist pattern Rba, and the oxide semiconductor layer 13b is formed using the resist pattern Rbb formed by reflowing the resist pattern Rba. The manufacturing cost of the active matrix substrate 20b can be reduced.
  • FIG. 11 is an explanatory view showing in cross section the manufacturing process of the active matrix substrate 20e of the present embodiment.
  • the active matrix substrate in which the interlayer insulating layer 18 has a single-layer structure is illustrated, but in this embodiment, the active matrix substrate 20e in which the interlayer insulating layer 18 has a laminated structure is illustrated.
  • the active matrix substrate 20e includes an interlayer insulating layer 18 composed of a first interlayer insulating layer 18a and a second interlayer insulating layer 18b, and the other configuration is the active layer of the first embodiment. It is substantially the same as the matrix substrate 20a.
  • the first interlayer insulating layer 18a is formed of a CVD film.
  • the second interlayer insulating layer 18b is made of a photosensitive resin film.
  • the source / drain formation step in the active matrix substrate manufacturing step of the first embodiment is performed, and the entire substrate on which the source electrode 16aa, the drain electrode 16b, and the like are formed is spin-coated or slit-coated, for example, with silanol ( A spin-on glass (SOG) material mainly composed of Si (OH) 4 ), alkoxysilane, organosiloxane resin, etc. is applied and then baked at 350 ° C. to form an SOG film 17 s having a thickness of about 500 nm to 3000 nm. To do.
  • silanol A spin-on glass (SOG) material mainly composed of Si (OH) 4 )
  • alkoxysilane, organosiloxane resin, etc. is applied and then baked at 350 ° C. to form an SOG film 17 s having a thickness of about 500 nm to 3000 nm.
  • a CVD film such as a silicon nitride film (having a thickness of about 100 nm to 700 nm) is formed on the entire substrate on which the SOG film 17s is formed by the CVD method, and the photosensitive film is formed by a spin coating method or a slit coating method.
  • the coated film is exposed and developed to form a second interlayer insulating layer 18b.
  • a protective insulating layer 17 and a first interlayer insulating layer 18a are formed as shown in FIG.
  • a single layer structure CVD film made of a silicon nitride film is exemplified.
  • a silicon oxide film (upper layer) / silicon nitride film A laminated structure of a film (lower layer) may be used.
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the protective insulating layer 17, the first interlayer insulating layer 18a, and the second interlayer insulating layer 18b are formed by sputtering. After the film is formed, the transparent conductive film is subjected to photolithography, wet etching, and resist removal cleaning to form a pixel electrode 19a as shown in FIG. 11B (pixel electrode forming step). ).
  • the active matrix substrate 20e can be manufactured as described above.
  • the protective insulating layer 17 is provided on the channel region C of the oxide semiconductor layer 13a with the SOG material as in the above embodiments. Therefore, an increase in manufacturing steps can be suppressed, damage to the oxide semiconductor layer 13a can be suppressed, and good TFT characteristics can be obtained.
  • the interlayer insulating layer 18 is composed of a laminated film in which a CVD film and a photosensitive resin film are sequentially laminated, so that a photoresist is not used.
  • the interlayer insulating layer 18 having a laminated structure can be formed, and the manufacturing cost of the active matrix substrate 20e can be reduced.
  • FIG. 12 is an explanatory view showing the manufacturing process of the active matrix substrate 20f of the present embodiment in cross section.
  • the active matrix substrate in which the protective insulating layer 17 and the interlayer insulating layer 18 are provided between the TFT and the pixel electrode 19a is illustrated.
  • the matrix substrate 20f is illustrated.
  • the active matrix substrate 20f has only the protective insulating layer 17 between the TFT 5a and the pixel electrode 19a, and the other configuration is substantially the same as that of the active matrix substrate 20a of the first embodiment. Is the same.
  • the source / drain formation step in the active matrix substrate manufacturing step of the first embodiment is performed, and the entire substrate on which the source electrode 16aa, the drain electrode 16b, and the like are formed is spin-coated or slit-coated, for example, with silanol ( A spin-on glass (SOG) material mainly composed of Si (OH) 4 ), alkoxysilane, organosiloxane resin, etc. is applied and then baked at 350 ° C. to form an SOG film 17 s having a thickness of about 500 nm to 3000 nm. To do.
  • silanol A spin-on glass (SOG) material mainly composed of Si (OH) 4 )
  • alkoxysilane, organosiloxane resin, etc. is applied and then baked at 350 ° C. to form an SOG film 17 s having a thickness of about 500 nm to 3000 nm.
  • the protective insulating layer 17 is formed as shown in FIG. 12A by performing photolithography, dry etching, and resist peeling cleaning on the SOG film 17s (see the protective insulating layer forming step). .
  • a pixel electrode 19a is formed as shown in FIG. 12B (pixel electrode forming step).
  • the active matrix substrate 20f can be manufactured as described above.
  • the protective insulating layer 17 is provided on the channel region C of the oxide semiconductor layer 13a with the SOG material, as in the above embodiments. Therefore, an increase in manufacturing steps can be suppressed, damage to the oxide semiconductor layer 13a can be suppressed, and good TFT characteristics can be obtained.
  • each pixel electrode 19a is provided on the protective insulating layer 17, the insulating layer between each pixel electrode 19a and each TFT 5a is protected and insulated.
  • the layer 17 has a single-layer structure, and the manufacturing cost of the active matrix substrate 20f can be reduced.
  • FIG. 13 is an explanatory view showing in cross section the manufacturing process of the active matrix substrate 20g of the present embodiment.
  • the active matrix substrate in which the interlayer insulating layer 18 (second interlayer insulating layer 18b) is formed of a photosensitive resin film is exemplified.
  • the interlayer insulating layer 18c is formed of a CVD film.
  • the configured active matrix substrate 20g is exemplified.
  • the active matrix substrate 20g has an interlayer insulating layer 18c formed of a CVD film, and other configurations are substantially the same as those of the active matrix substrate 20a of the first embodiment. ing.
  • the source / drain formation step in the active matrix substrate manufacturing step of the first embodiment is performed, and the entire substrate on which the source electrode 16aa, the drain electrode 16b, and the like are formed is spin-coated or slit-coated, for example, with silanol ( A spin-on glass (SOG) material mainly composed of Si (OH) 4 ), alkoxysilane, organosiloxane resin, etc. is applied and then baked at 350 ° C. to form an SOG film 17 s having a thickness of about 500 nm to 3000 nm. To do.
  • silanol A spin-on glass (SOG) material mainly composed of Si (OH) 4 )
  • alkoxysilane, organosiloxane resin, etc. is applied and then baked at 350 ° C. to form an SOG film 17 s having a thickness of about 500 nm to 3000 nm.
  • a CVD film such as a silicon nitride film (having a thickness of about 100 nm to 700 nm) is formed on the entire substrate on which the SOG film 17s is formed by CVD, and then photolithography is performed on the CVD film. Then, dry etching and resist removal cleaning are performed to form an interlayer insulating layer 18c, and further, dry etching is performed on the SOG film 17s exposed from the interlayer insulating layer 18c, so that FIG. As shown, a protective insulating layer 17 is formed (see the protective insulating layer forming step).
  • a single layer structure CVD film made of a silicon nitride film is exemplified. However, even if the CVD film has a single layer structure of a silicon oxide film, for example, a silicon oxide film (upper layer) / silicon nitride film A laminated structure of a film (lower layer) may be used.
  • a pixel electrode 19a is formed as shown in FIG. 13B (pixel electrode forming step).
  • the active matrix substrate 20g can be manufactured as described above.
  • the protective insulating layer 17 is provided on the channel region C of the oxide semiconductor layer 13a with the SOG material, as in the above embodiments. Therefore, an increase in manufacturing steps can be suppressed, damage to the oxide semiconductor layer 13a can be suppressed, and good TFT characteristics can be obtained.
  • FIG. 14 is an explanatory view showing the manufacturing process of the active matrix substrate 20h of this embodiment in cross section.
  • an active matrix substrate is illustrated in which the protective insulating layer 17 is provided so as to cover not only the channel region C of the oxide semiconductor layer but also the source electrode aa and the drain electrode 16b.
  • the active matrix substrate 20h in which the insulating layer 17c is provided only on the oxide semiconductor layer 13a is illustrated.
  • a protective insulating layer 17c is provided between the oxide semiconductor layer 13a, the source electrode 16aa, and the drain electrode 16b, and the first interlayer insulating layer 18a and the second interlayer insulating layer 18a.
  • the TFT 5h is covered with an interlayer insulating layer 18 made of an interlayer insulating layer 18b, and other configurations are substantially the same as those of the active matrix substrate 20a of the first embodiment.
  • the semiconductor layer forming step in the active matrix substrate manufacturing step of Embodiment 1 is performed, and the entire substrate on which the oxide semiconductor layer 13a is formed is spin-coated or slit-coated, for example, with silanol (Si (OH 4 )
  • Si (OH 4 ) silanol
  • Si (OH 4 ) a spin-on glass
  • an SOG film 17 s having a thickness of about 500 nm to 3000 nm is formed.
  • the protective insulating layer 17c is formed as shown in FIG. 14A by performing photolithography, dry etching and resist peeling cleaning on the SOG film 17s (protective insulating layer forming step).
  • a titanium film (thickness: 30 nm to 100 nm) and a copper film (thickness: about 100 nm to 400 nm) are sequentially formed on the entire substrate on which the protective insulating layer 17c is formed by a sputtering method.
  • photolithography and wet etching are performed on the copper film of the metal film 16
  • dry etching is performed on the titanium film of the metal film 16
  • resist peeling and cleaning are performed, so that FIG.
  • a source electrode 16aa and a drain electrode 16b are formed (source / drain formation step).
  • a CVD film such as a silicon nitride film (having a thickness of about 100 nm to 700 nm) is formed on the entire substrate on which the source electrode 16aa and the drain electrode 16b are formed by a CVD method.
  • the second interlayer insulating layer 18b is formed by exposing and developing the coated film. Thereafter, dry etching is performed on the CVD film exposed from the second interlayer insulating layer 18b to form the first interlayer insulating layer 18a as shown in FIG. 14C (interlayer insulating layer forming step). ).
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) is formed by sputtering on the entire substrate on which the first interlayer insulating layer 18a and the second interlayer insulating layer 18b are formed. Then, the transparent conductive film is subjected to photolithography, wet etching, and resist removal cleaning, thereby forming a pixel electrode 19a as shown in FIG. 14D (pixel electrode forming step).
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm)
  • the active matrix substrate 20h can be manufactured as described above.
  • the active matrix 20h and the manufacturing method thereof according to the present embodiment after the oxide semiconductor layer 13a is formed in the semiconductor layer forming step, the protective insulating layer forming step is performed, and then the source is formed in the source / drain forming step. Since the electrode 16aa and the drain electrode 16b are formed, the active matrix substrate 20h including the TFT 5h in which the oxide semiconductor layer 13a is formed relatively small separately from the formation of the source electrode 16aa and the drain electrode 16b can be manufactured. .
  • an SOG material is applied by a spin coat method or a slit coat method so as to cover the oxide semiconductor layer 13a, and the applied film is baked and patterned to form a channel of the oxide semiconductor layer 13a. Since the protective insulating layer 17c is formed over the region C, the channel region C of the oxide semiconductor layer 13a is not exposed to plasma, and damage to the channel region C of the oxide semiconductor layer 13a can be suppressed. Further, when the metal film 16 is patterned by dry etching in order to form the source electrode 16aa and the drain electrode 16b in the source / drain formation step, the protective insulating layer 17c on the channel region C of the oxide semiconductor layer 13a is oxidized.
  • the protective insulating layer 17c is formed in the protective insulating layer forming step, the coating film of the SOG material is baked, so that H 2 O is generated due to the dehydration polymerization reaction of the SOG material during the baking. . Therefore, when baking the coated film with a protective insulating layer formation step, by the H 2 O is generated, since the oxide semiconductor layer 13a is annealed in the presence of H 2 O, if the oxide semiconductor layer 13a Even if the channel region C is damaged, the damage of the channel region C of the oxide semiconductor layer 13a can be repaired satisfactorily.
  • the protective insulating layer 17c by applying, baking, and patterning a spin-on glass material, damage to the channel region C of the oxide semiconductor layer 13a can be suppressed and repaired, and thus an increase in manufacturing steps is suppressed. Thus, damage to the oxide semiconductor layer 13a can be suppressed and good TFT characteristics can be obtained.
  • the protective insulating layer 17c since the protective insulating layer 17c is provided between the source electrode 16aa and the drain electrode 16b and the oxide semiconductor layer 13a, the protective insulating layer 17c includes the source electrode 16aa and By functioning as an etch stopper when forming the drain electrode 16b, the surface layer of the oxide semiconductor layer 13a is hardly damaged during etching when forming the source electrode 16aa and the drain electrode 16b, and the TFT characteristics are improved. be able to.
  • FIG. 15 is an explanatory view showing in cross section the manufacturing process of the active matrix substrate 20i of the present embodiment.
  • the active matrix substrate 20h in which the interlayer insulating layer 18 covering the TFT 5h in which the protective insulating layer 17c is provided between the source electrode 16aa and the drain electrode 16b and the oxide semiconductor layer 13a has a stacked structure is illustrated.
  • an active matrix substrate 20 i in which the interlayer insulating layer 18 has a single layer structure is illustrated.
  • the active matrix substrate 20i has an interlayer insulating layer 18 having a single layer structure so as to cover the TFT 5h, and the other configuration is substantially the same as that of the active matrix substrate 20h of the eighth embodiment. It is the same.
  • the source / drain formation step in the active matrix substrate manufacturing step of Embodiment 8 is performed, and the entire substrate on which the source electrode 16aa, the drain electrode 16b, and the like are formed is spin-coated or slit-coated, for example, photosensitive.
  • the organic insulating film is applied to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m, the coated film is exposed and developed to form an interlayer insulating layer 18 as shown in FIG. Form (interlayer insulating layer forming step).
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the interlayer insulating layer 18 is formed by sputtering
  • a photoconductive film is applied to the transparent conductive film.
  • a pixel electrode 19a is formed as shown in FIG. 15B (pixel electrode forming step).
  • the active matrix substrate 20i can be manufactured as described above.
  • the protective insulating layer 17c is provided by the SOG material on the channel region C of the oxide semiconductor layer 13a as in the eighth embodiment. Therefore, an increase in manufacturing steps can be suppressed, damage to the oxide semiconductor layer 13a can be suppressed, and good TFT characteristics can be obtained.
  • the interlayer insulating layer 18 is made of a photosensitive resin film, the interlayer insulating layer 18 having a single layer structure can be formed without using a photoresist. In addition, the manufacturing cost of the active matrix substrate 20i can be reduced.
  • FIG. 16 is an explanatory view showing the manufacturing process of the active matrix substrate 20j of this embodiment in cross section.
  • the active matrix substrate including the TFT 5h in which the oxide semiconductor 13a is relatively small is illustrated.
  • the oxide semiconductor layer 13b is relatively
  • An active matrix substrate 20j having a large TFT 5j is illustrated.
  • the active matrix substrate 20j includes a TFT 5j in which the oxide semiconductor layer 13b is formed not only on the upper layer portion of the gate electrode 11aa but also on the entire lower layer portion of the source electrode 16aa and the drain electrode 16b.
  • the other configurations are substantially the same as those of the active matrix substrate 20h of the eighth embodiment.
  • the gate electrode formation step in the active matrix substrate manufacturing step of the first embodiment is performed, and a silicon nitride film (thickness, for example) is formed on the entire substrate on which the gate electrode 11aa and the auxiliary capacitance wiring 11b are formed by the CVD method.
  • a silicon nitride film thinness, for example
  • an IGZO-based oxide semiconductor film 13 thinness of about 30 nm to 300 nm is continuously formed by CVD, for example.
  • a spin-on glass (SOG) material mainly composed of, for example, silanol (Si (OH) 4 ), alkoxysilane, or organic siloxane resin by spin coating or slit coating, baking is performed at 350 ° C.
  • Si (OH) 4 silanol
  • alkoxysilane alkoxysilane
  • organic siloxane resin organic siloxane resin
  • baking is performed at 350 ° C.
  • an SOG film 17s having a thickness of about 500 nm to 3000 nm is formed.
  • the SOG film 17s is subjected to photolithography, dry etching, and resist peeling cleaning to form a protective insulating layer 17c as shown in FIG. 16A (protective insulating layer forming step).
  • the gate insulating layer 12 having a single layer structure made of a silicon nitride film has been illustrated. ) / Silicon nitride film (lower layer).
  • a titanium film (thickness: 30 nm to 100 nm) and a copper film (thickness: about 100 nm to 400 nm) are sequentially formed on the entire substrate on which the protective insulating layer 17c is formed by a sputtering method.
  • the copper film of the metal film 16 is subjected to photolithography and wet etching, the titanium film of the metal film 16 is dry-etched, the oxide semiconductor film is wet-etched, and the resist is removed and washed.
  • the source electrode 16aa, the drain electrode 16b, and the oxide semiconductor layer 13b are formed (semiconductor layer forming step).
  • a CVD film such as a silicon nitride film (having a thickness of about 100 nm to 700 nm) is formed by CVD on the entire substrate on which the source electrode 16aa, the drain electrode 16b, and the oxide semiconductor layer 13b are formed.
  • a photosensitive organic insulating film is applied to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m by a spin coating method or a slit coating method, and then the second interlayer is exposed and developed.
  • the insulating layer 18b is formed, and further, the first interlayer insulating layer 18a is formed as shown in FIG. 16C by performing dry etching on the CVD film exposed from the second interlayer insulating layer 18b. (Interlayer insulating layer forming step).
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) is formed by sputtering on the entire substrate on which the first interlayer insulating layer 18a and the second interlayer insulating layer 18b are formed. Then, the transparent conductive film is subjected to photolithography, wet etching, and resist peeling cleaning, thereby forming a pixel electrode 19a as shown in FIG. 16D (pixel electrode forming step).
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm)
  • the active matrix substrate 20j can be manufactured as described above.
  • the source electrode 16aa and the drain electrode 16b are formed in the semiconductor layer forming step. Since the oxide semiconductor layer 13b is formed by use, an active matrix substrate 20j including the TFT 5j in which the oxide semiconductor layer 13b is relatively large is manufactured in conjunction with the formation of the source electrode 16aa and the drain electrode 16b. be able to.
  • an SOG material is applied by a spin coat method or a slit coat method so as to cover the oxide semiconductor film 13 constituting the oxide semiconductor layer 13b, and the applied film is baked and patterned.
  • the protective insulating layer 17c is formed over the region to be the channel region C of the oxide semiconductor layer 13b, the channel region C of the oxide semiconductor layer 13b is not exposed to plasma, and the channel region C of the oxide semiconductor layer 13b Damage can be suppressed. Further, when the metal film 16 is patterned by dry etching in order to form the source electrode 16aa and the drain electrode 16b in the semiconductor layer forming step, the protective insulating layer 17c on the oxide semiconductor film 13 is formed on the oxide semiconductor film 13. Since it functions as an etch stopper, damage to the channel region C of the oxide semiconductor layer 13a can be suppressed.
  • the coating film of the SOG material is baked, so that H 2 O is generated due to the dehydration polymerization reaction of the SOG material during the baking. . Therefore, when the coating film is baked in the protective insulating layer forming step, H 2 O is generated, so that the oxide semiconductor film 13 constituting the oxide semiconductor layer 13b is annealed in the presence of H 2 O. Even if the region to be the channel region C of the oxide semiconductor film 13 is damaged, the damage to the region to be the channel region C of the oxide semiconductor film 13 can be repaired satisfactorily.
  • the protective insulating layer 17c by applying, baking, and patterning the SOG material, damage to the channel region C of the oxide semiconductor layer 13b can be suppressed and repaired, and thus an increase in manufacturing steps can be suppressed. Thus, damage to the oxide semiconductor layer 13b can be suppressed and good TFT characteristics can be obtained.
  • the wiring layer a copper (Cu) / titanium (Ti) laminated structure is exemplified as the wiring layer.
  • the lower layer metal is molybdenum (Mo), molybdenum nitride (MoN), Titanium nitride (TiN), tungsten (W), niobium (Nb), tantalum (Ta), molybdenum titanium (MoTi), molybdenum tungsten (MoW), or the like may be used.
  • the IGZO (In—Ga—Zn—O) system is exemplified as the oxide semiconductor.
  • the oxide semiconductor includes an (In—Si—Zn—O) system, (In—Al—), and the like. Zn—O), (Sn—Si—Zn—O), (Sn—Al—Zn—O), (Sn—Ga—Zn—O), (Ga—Si—Zn—O), (Ga—Al—Zn—O), (In—Cu—Zn—O), (Sn—Cu—Zn—O), (Zn—O), (In—O), etc. Also good.
  • the SOG film that does not have photosensitivity is exemplified, but the SOG film may have photosensitivity.
  • an active matrix substrate in which the electrode of the TFT connected to the pixel electrode is used as the drain electrode is illustrated.
  • the present invention is an active matrix in which the electrode of the TFT connected to the pixel electrode is referred to as a source electrode. It can also be applied to a substrate.
  • an active matrix substrate having a Cs on Common structure is illustrated, but the present invention can also be applied to an active matrix substrate having a Cs on Gate structure.
  • a liquid crystal display panel provided with an active matrix substrate has been exemplified as the display panel.
  • the present invention includes an organic EL (Electro-Luminescence) display panel, an inorganic EL display panel, an electrophoretic display panel, and the like. It can be applied to other display panels.
  • the present invention suppresses an increase in manufacturing steps, suppresses damage to the oxide semiconductor layer, and obtains good TFT characteristics. Therefore, a high-definition image display at a high frame rate can be achieved. This is useful for an active matrix substrate used for a large-sized liquid crystal television or the like that can be used.

Abstract

　マトリクス状に設けられた複数の画素電極（１９ａ）と、各画素電極（１９ａ）にそれぞれ接続された複数のＴＦＴ（５ａ）とを備え、各ＴＦＴ（５ａ）が、絶縁基板（１０ａ）に設けられたゲート電極（１１ａａ）と、ゲート電極（１１ａａ）を覆うように設けられたゲート絶縁層（１２）と、ゲート絶縁層（１２）上に設けられ、ゲート電極（１１ａａ）に重なるように設けられたチャネル領域（Ｃ）を有する酸化物半導体層（１３ａ）と、酸化物半導体層（１３ａ）上にゲート電極（１１ａａ）に重なると共にチャネル領域（Ｃ）を挟んで互いに対峙するように設けられたソース電極（１６ａａ）及びドレイン電極（１６ｂ）とを備え、酸化物半導体層（１３ａ）のチャネル領域（Ｃ）上には、スピンオンガラス材料により保護絶縁層（１７）が設けられている。

Description

アクティブマトリクス基板及びその製造方法
　本発明は、アクティブマトリクス基板及びその製造方法に関し、特に、酸化物半導体の半導体層を用いたアクティブマトリクス基板及びその製造方法に関するものである。
　近年、アクティブマトリクス基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンの半導体層を用いた従来の薄膜トランジスタ（以下、「ＴＦＴ」とも称する）に代わって、酸化物半導体の半導体層（以下、「酸化物半導体層」とも称する）を用いたＴＦＴが提案されている。
　例えば、特許文献１には、光制御素子を駆動するための電界効果型トランジスタの活性層が所定の電子キャリア濃度を有する非晶質酸化物により構成されたアクティブマトリクス型の画像表示装置が開示されている。
　また、特許文献２には、透明酸化物薄膜などのＩｎ－Ｍ－Ｚｎ－Ｏ（Ｍは、Ｇａ、Ａｌ、Ｆｅのうち少なくとも１種）薄膜をチャネル層に用いたＴＦＴにおいて、酸化物半導体チャネル層上を保護膜で覆うことにより、雰囲気の変化に起因する不安定動作をおこさず、安定したＴＦＴ動作特性が得られる、と記載されている。
　また、特許文献３には、酸化物半導体ＴＦＴの製造方法において、酸化物半導体のチャネル層の表面を酸化剤で酸化して、チャネル層の表面のキャリア密度を調整することが記載されている。
特開２００６－１６５５２８号公報 特開２００７－７３７０５号公報 米国特許出願公開第２００９／１４０２４３号明細書
　図１７は、酸化物半導体層を用いたＴＦＴ１０５を備えた従来のアクティブマトリクス基板１２０の断面図である。
　アクティブマトリクス基板１２０は、図１７に示すように、絶縁基板１１０と、絶縁基板１１０上に設けられたＴＦＴ１０５と、ＴＦＴ１０５を覆うように設けられた保護絶縁層１１５と、保護絶縁層１１５を覆うように設けられた層間絶縁層１１６と、層間絶縁層１１６上に設けられ、ＴＦＴ１０５に接続された画素電極１１７とを備えている。ここで、ＴＦＴ１０５は、図１７に示すように、絶縁基板１１０上に設けられたゲート電極１１１と、ゲート電極１１１を覆うように設けられたゲート絶縁層１１２と、ゲート絶縁層１１２上にゲート電極１１１に重なるように島状に設けられた酸化物半導体層１１３と、酸化物半導体層１１３上にゲート電極１１１に重なると共に互いに対峙するように設けられたソース電極１１４ａ及びドレイン電極１１４ｂとを備えている。
　ところで、保護絶縁層１１５は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により無機絶縁膜を成膜して、その無機絶縁膜をパターニングして形成されることが多いので、アクティブマトリクス基板１２０では、ソース電極１１４ａ及びドレイン電極１１４ｂから露出する酸化物半導体層１１３のチャネル領域Ｃがプラズマによりダメージを受けることにより、ＴＦＴ１０５の特性が低下するおそれがある。そこで、このＴＦＴの特性低下を抑制するために、プラズマＣＶＤ法による無機絶縁膜の成膜方法における改良、酸化物半導体層の表面処理、酸化物半導体層のアニール処理などが提案されているものの、その効果が不十分であったり、製造工程が増加してしまったりするので、改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、製造工程の増加を抑制して、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることにある。
　上記目的を達成するために、本発明は、酸化物半導体層のチャネル領域上にスピンオンガラス材料により保護絶縁層を設けるようにしたものである。
　具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板であって、上記酸化物半導体層のチャネル領域上には、スピンオンガラス材料により保護絶縁層が設けられていることを特徴とする。
　上記の構成によれば、酸化物半導体層のチャネル領域上に、スピンオンガラス材料により保護絶縁層が設けられているので、酸化物半導体層上にスピンオンガラス材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、保護絶縁層を形成することになる。そのため、酸化物半導体層のチャネル領域がプラズマに曝されないので、酸化物半導体層のチャネル領域のダメージが抑制される。また、保護絶縁層を形成する際には、スピンオンガラス材料の塗布膜を焼成するので、その焼成の際にスピンオンガラス材料の脱水重合反応に起因してＨ２Ｏが発生する。ここで、ソース電極及びドレイン電極を形成するために金属膜をドライエッチングでパターニングする際には、酸化物半導体層のチャネル領域の表層もエッチングされるので、酸化物半導体層のチャネル領域がダメージを受けるものの、塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層がＨ２Ｏの存在下でアニールされるので、酸化物半導体層のチャネル領域のダメージが良好に修復される。したがって、保護絶縁層をスピンオンガラス材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層のチャネル領域のダメージが抑制されると共に修復されるので、製造工程の増加を抑制して、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることが可能になる。
　これに対して、保護絶縁層をプラズマ化学蒸着膜（ＣＶＤ膜）により形成する場合には、酸化物半導体層のチャネル領域がプラズマによりダメージを受けるだけでなく、そのダメージを受けた酸化物半導体層をアニール処理で修復する際に、表面のＣＶＤ膜によって酸化物半導体層にＯ２が供給され難くなるので、酸化物半導体層の十分な修復も困難になってしまう。さらに、ＣＶＤ膜の膜中の水素濃度が高くなると、逆に酸化物半導体層からＯ２をＨ２Ｏとして引き抜いてしまう。なお、ＣＶＤ膜及びスピンオンガラス材料による膜（ＳＯＧ）膜のＴＤＳ（Thermal Desorption Spectroscopy：昇温脱離分析）のデータによると、ＣＶＤ膜では、４５０℃程度まで昇温してもＨ２Ｏが発生せず、ＳＯＧ膜では、スピンオンガラス材料の脱水重合反応に起因して、４５０℃程度まで昇温する際に１５０℃程度からＨ２Ｏが発生し始める、という知見が得られている。
　上記保護絶縁層は、上記ソース電極及びドレイン電極を覆うように設けられていてもよい。
　上記の構成によれば、保護絶縁層がソース電極及びドレイン電極を覆うように設けられているので、ソース電極及びドレイン電極が酸化物半導体層のチャネル領域上に設けられた保護絶縁層によって覆われた薄膜トランジスタが具体的に構成される。
　上記各画素電極は、上記保護絶縁層上に設けられていてもよい。
　上記の構成によれば、各画素電極が保護絶縁層上に設けられているので、各画素電極と各薄膜トランジスタとの間の絶縁層が保護絶縁層の単層構造になり、アクティブマトリクス基板の製造コストが低減される。
　上記保護絶縁層上には、層間絶縁層が設けられ、上記各画素電極は、上記層間絶縁層上に設けられていてもよい。
　上記の構成によれば、保護絶縁層上に層間絶縁層が設けられ、各画素電極がその層間絶縁層上に設けられているので、各画素電極と各薄膜トランジスタとの間の絶縁層が保護絶縁層及び層間絶縁層の積層構造になる。
　上記保護絶縁層は、上記ソース電極及びドレイン電極と上記酸化物半導体層との間に設けられていてもよい。
　上記の構成によれば、保護絶縁層がソース電極及びドレイン電極と酸化物半導体層との間に設けられているので、保護絶縁層がソース電極及びドレイン電極を形成する際のエッチングのマスク（エッチストッパ）として機能するエッチストッパ型の薄膜トランジスタが具体的に構成され、ソース電極及びドレイン電極を形成する際のエッチング時に酸化物半導体層の表層のダメージが受け難くなることにより、ＴＦＴ特性の向上が図られる。
　上記ソース電極及びドレイン電極の上層には、上記保護絶縁層を覆うように層間絶縁層が設けられていてもよい。
　上記の構成によれば、ソース電極及びドレイン電極の上層に保護絶縁層を覆うように層間絶縁層が設けられているので、層間絶縁層で覆われ、エッチストッパとして保護絶縁層を備えたエッチストッパ型の薄膜トランジスタが具体的に構成される。
　上記層間絶縁層は、感光性樹脂膜により構成されていてもよい。
　上記の構成によれば、層間絶縁層が感光性樹脂膜により構成されているので、フォトレジストを用いることなく、単層構造の層間絶縁層を形成することが可能になり、アクティブマトリクス基板の製造コストが低減される。
　上記層間絶縁層は、化学蒸着膜及び感光性樹脂膜が順に積層された積層膜により構成されていてもよい。
　上記の構成によれば、層間絶縁層が化学蒸着膜及び感光性樹脂膜が順に積層された積層膜により構成されているので、フォトレジストを用いることなく、積層構造の層間絶縁層を形成することが可能になり、アクティブマトリクス基板の製造コストが低減される。
　また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板を製造する方法であって、絶縁基板上に上記ゲート電極を形成するゲート電極形成工程と、上記ゲート電極形成工程で形成されたゲート電極を覆うように上記ゲート絶縁層を形成した後に、該ゲート絶縁層上に上記酸化物半導体層を形成する半導体層形成工程と、上記半導体層形成工程で形成された酸化物半導体層上に上記ソース電極及びドレイン電極を形成するソースドレイン形成工程と、上記ソースドレイン形成工程で形成されたソース電極及びドレイン電極を覆うように、スピンオンガラス材料を塗布した後に、該塗布されたスピンオンガラス材料を焼成し、該焼成されたスピンオンガラス材料をパターニングして、上記酸化物半導体層のチャネル領域上に保護絶縁層を形成する保護絶縁層形成工程とを備えることを特徴とする。
　上記の方法によれば、半導体層形成工程で酸化物半導体層を形成した後に、ソースドレイン形成工程でソース電極及びドレイン電極を形成するので、ソース電極及びドレイン電極の形成と別途に酸化物半導体層が相対的に小さく形成された薄膜トランジスタを備えたアクティブマトリクス基板が製造される。そして、保護絶縁層形成工程では、酸化物半導体層上に形成されたソース電極及びドレイン電極を覆うように、スピンオンガラス材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、酸化物半導体層のチャネル領域上に保護絶縁層を形成するので、酸化物半導体層のチャネル領域がプラズマに曝されなくなり、酸化物半導体層のチャネル領域のダメージが抑制される。また、保護絶縁層形成工程で保護絶縁層を形成する際には、スピンオンガラス材料の塗布膜を焼成するので、その焼成の際にスピンオンガラス材料の脱水重合反応に起因してＨ２Ｏが発生する。ここで、ソースドレイン形成工程でソース電極及びドレイン電極を形成するために金属膜をドライエッチングでパターニングする際には、酸化物半導体層のチャネル領域の表層もエッチングされるので、酸化物半導体層のチャネル領域がダメージを受けるものの、保護絶縁層形成工程で塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層がＨ２Ｏの存在下でアニールされるので、酸化物半導体層のチャネル領域のダメージが良好に修復される。したがって、保護絶縁層をスピンオンガラス材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層のチャネル領域のダメージが抑制されると共に修復されるので、製造工程の増加を抑制して、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることが可能になる。
　また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板を製造する方法であって、絶縁基板上に上記ゲート電極を形成するゲート電極形成工程と、上記ゲート電極形成工程で形成されたゲート電極を覆うように上記ゲート絶縁層を形成した後に、該ゲート絶縁層上に酸化物半導体膜及び金属膜を順に成膜し、該金属膜をパターニングして、上記ソース電極及びドレイン電極を形成し、該酸化物半導体膜をパターニングして、上記酸化物半導体層を形成する半導体層形成工程と、上記半導体層形成工程で形成されたソース電極及びドレイン電極を覆うように、スピンオンガラス材料を塗布した後に、該塗布されたスピンオンガラス材料を焼成し、該焼成されたスピンオンガラス材料をパターニングして、上記酸化物半導体層のチャネル領域上に保護絶縁層を形成する保護絶縁層形成工程とを備えることを特徴とする。
　上記の方法によれば、半導体層形成工程において、酸化物半導体膜及び金属膜を順に成膜した後に、下層の酸化物半導体膜をパターニングして酸化物半導体層を形成すると共に、上層の金属膜をパターニングしてソース電極及びドレイン電極を形成するので、ソース電極及びドレイン電極の形成と連動して酸化物半導体層が相対的に大きく形成された薄膜トランジスタを備えたアクティブマトリクス基板が製造される。そして、そして、保護絶縁層形成工程では、酸化物半導体層上に形成されたソース電極及びドレイン電極を覆うように、スピンオンガラス材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、酸化物半導体層のチャネル領域上に保護絶縁層を形成するので、酸化物半導体層のチャネル領域がプラズマに曝されなくなり、酸化物半導体層のチャネル領域のダメージが抑制される。また、保護絶縁層形成工程で保護絶縁層を形成する際には、スピンオンガラス材料の塗布膜を焼成するので、その焼成の際にスピンオンガラス材料の脱水重合反応に起因してＨ２Ｏが発生する。ここで、ソースドレイン形成工程でソース電極及びドレイン電極を形成するために金属膜をドライエッチングでパターニングする際には、酸化物半導体層のチャネル領域の表層もエッチングされるので、酸化物半導体層のチャネル領域がダメージを受けるものの、保護絶縁層形成工程で塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層がＨ２Ｏの存在下でアニールされるので、酸化物半導体層のチャネル領域のダメージが良好に修復される。したがって、保護絶縁層をスピンオンガラス材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層のチャネル領域のダメージが抑制されると共に修復されるので、製造工程の増加を抑制して、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることが可能になる。
　上記半導体層形成工程では、上記金属膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフ露光で露光して、上記チャネル領域を形成する部分が相対的に薄く、上記ソース電極及びドレイン電極を形成する部分が相対的に厚くなったレジストパターンを形成し、続いて、該レジストパターンから露出する金属膜及び該金属膜の下層の酸化物半導体膜をエッチングして、上記酸化物半導体層を形成し、さらに、該レジストパターンを薄膜化することにより相対的に薄い部分を除去して露出させた金属膜をエッチングして、上記ソース電極及びドレイン電極を形成してもよい。
　上記の方法によれば、半導体層形成工程において、例えば、透過部、遮光部及び半透過部を備えたハーフトーン又はグレイトーンのハーフ露光が可能な１枚のフォトマスクを用いて、酸化物半導体層のチャネル領域を形成する部分が相対的に薄く、ソース電極及びドレイン電極を形成する部分が相対的に厚くなったレジストパターンを金属膜上に形成し、そのレジストパターンを用いて酸化物半導体層を形成し、そのレジストパターンを薄膜化して形成したレジストパターンを用いてソース電極及びドレイン電極を形成するので、アクティブマトリクス基板の製造コストが低減される。
　上記半導体層形成工程では、上記金属膜をパターニングして、上記ソース電極及びドレイン電極を形成した後に、該ソース電極及びドレイン電極から露出する酸化物半導体膜をエッチングして、上記酸化物半導体層を形成してもよい。
　上記の方法によれば、半導体層形成工程において、金属膜をパターニングして、ソース電極及びドレイン電極を形成した後に、それらのソース電極及びドレイン電極から露出する酸化物半導体膜をエッチングして、酸化物半導体層を形成するので、ソース電極及びドレイン電極の形成と連動して酸化物半導体層が相対的に大きく形成された薄膜トランジスが具体的に形成される。
　上記半導体層形成工程では、上記金属膜上に上記ソース電極及びドレイン電極を形成する部分を覆うようにレジストパターンを形成し、続いて、該レジストパターンから露出する金属膜をエッチングして、上記ソース電極及びドレイン電極を形成し、さらに、該レジストパターンをリフローすることにより上記チャネル領域となる部分を覆った後に、上記酸化物半導体膜をエッチングして、上記酸化物半導体層を形成してもよい。
　上記の方法によれば、半導体層形成工程において、１枚のフォトマスクを用いて、ソース電極及びドレイン電極を形成する部分を覆うレジストパターンを金属膜上に形成し、そのレジストパターンを用いてソース電極及びドレイン電極を形成し、そのレジストパターンをリフローして形成したレジストパターンを用いて酸化物半導体層を形成するので、アクティブマトリクス基板の製造コストが低減される。
　また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板を製造する方法であって、絶縁基板上に上記ゲート電極を形成するゲート電極形成工程と、上記ゲート電極形成工程で形成されたゲート電極を覆うように上記ゲート絶縁層を形成した後に、該ゲート絶縁層上に上記酸化物半導体層を形成する半導体層形成工程と、上記半導体層形成工程で形成された酸化物半導体層を覆うように、スピンオンガラス材料を塗布した後に、該塗布されたスピンオンガラス材料を焼成し、該焼成されたスピンオンガラス材料をパターニングして、上記酸化物半導体層のチャネル領域上に保護絶縁層を形成する保護絶縁層形成工程と、上記保護絶縁層形成工程で形成された保護絶縁層上に上記ソース電極及びドレイン電極を形成するソースドレイン形成工程とを備えることを特徴とする。
　上記の方法によれば、半導体層形成工程で酸化物半導体層を形成した後に、保護絶縁層形成工程を経て、ソースドレイン形成工程でソース電極及びドレイン電極を形成するので、ソース電極及びドレイン電極の形成と別途に酸化物半導体層が相対的に小さく形成された薄膜トランジスタを備えたアクティブマトリクス基板が製造される。そして、保護絶縁層形成工程では、酸化物半導体層を覆うように、スピンオンガラス材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、酸化物半導体層のチャネル領域上に保護絶縁層を形成するので、酸化物半導体層のチャネル領域がプラズマに曝されなくなり、酸化物半導体層のチャネル領域のダメージが抑制される。また、ソースドレイン形成工程でソース電極及びドレイン電極を形成するために金属膜をドライエッチングでパターニングする際には、酸化物半導体層のチャネル領域上の保護絶縁層が酸化物半導体層のエッチストッパとして機能するので、酸化物半導体層のチャネル領域のダメージが抑制される。また、保護絶縁層形成工程で保護絶縁層を形成する際には、スピンオンガラス材料の塗布膜を焼成するので、その焼成の際にスピンオンガラス材料の脱水重合反応に起因してＨ２Ｏが発生する。そのため、保護絶縁層形成工程で塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層がＨ２Ｏの存在下でアニールされるので、仮に、酸化物半導体層のチャネル領域がダメージを受けたとしても、酸化物半導体層のチャネル領域のダメージが良好に修復される。したがって、保護絶縁層をスピンオンガラス材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層のチャネル領域のダメージが抑制されると共に修復されるので、製造工程の増加を抑制して、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることが可能になる。
　また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板を製造する方法であって、絶縁基板上に上記ゲート電極を形成するゲート電極形成工程と、上記ゲート電極形成工程で形成されたゲート電極を覆うように上記ゲート絶縁層を形成した後に、該ゲート絶縁層上に酸化物半導体膜を成膜し、続いて、スピンオンガラス材料を塗布した後に、該塗布されたスピンオンガラス材料を焼成し、該焼成されたスピンオンガラス材料をパターニングして、上記酸化物半導体層のチャネル領域となる領域上に保護絶縁層を形成する保護絶縁層形成工程と、上記保護絶縁層形成工程で形成された保護絶縁層を覆うように金属膜を成膜した後に、該金属膜をパターニングして、上記ソース電極及びドレイン電極を形成し、続いて、該ソース電極及びドレイン電極から露出する酸化物半導体膜をエッチングして、上記酸化物半導体層を形成する半導体層形成工程とを備えることを特徴とする。
　上記の方法によれば、半導体層形成工程でソース電極及びドレイン電極を形成した後に、そのソース電極及びドレイン電極の形成を利用して酸化物半導体層を形成するので、ソース電極及びドレイン電極の形成と連動して酸化物半導体層が相対的に大きく形成された薄膜トランジスタを備えたアクティブマトリクス基板が製造される。そして、保護絶縁層形成工程では、酸化物半導体層を構成する酸化物半導体膜を覆うように、スピンオンガラス材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、酸化物半導体層のチャネル領域となる領域上に保護絶縁層を形成するので、酸化物半導体層のチャネル領域がプラズマに曝されなくなり、酸化物半導体層のチャネル領域のダメージが抑制される。また、半導体層形成工程でソース電極及びドレイン電極を形成するために金属膜をドライエッチングでパターニングする際には、酸化物半導体膜上の保護絶縁層が酸化物半導体膜のエッチストッパとして機能するので、酸化物半導体層のチャネル領域のダメージが抑制される。また、保護絶縁層形成工程で保護絶縁層を形成する際には、スピンオンガラス材料の塗布膜を焼成するので、その焼成の際にスピンオンガラス材料の脱水重合反応に起因してＨ２Ｏが発生する。そのため、保護絶縁層形成工程で塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層を構成する酸化物半導体膜がＨ２Ｏの存在下でアニールされるので、仮に、酸化物半導体膜のチャネル領域となる領域がダメージを受けたとしても、酸化物半導体膜のチャネル領域となる領域のダメージが良好に修復される。したがって、保護絶縁層をスピンオンガラス材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層のチャネル領域のダメージが抑制されると共に修復されるので、製造工程の増加を抑制して、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることが可能になる。
　本発明によれば、酸化物半導体層のチャネル領域上にスピンオンガラス材料により保護絶縁層が設けられているので、製造工程の増加を抑制して、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
図１は、実施形態１に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図である。 図２は、実施形態１に係るアクティブマトリクス基板の平面図である。 図３は、図２に示すアクティブマトリクス基板を拡大した平面図である。 図４は、図３中のIV－IV線に沿ったアクティブマトリクス基板の断面図である。 図５は、実施形態１に係るアクティブマトリクス基板の製造工程を示すフローチャートである。 図６は、実施形態１に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図７は、実施形態１に係るアクティブマトリクス基板に対向して配置される対向基板の製造工程を断面で示す説明図である。 図８は、実施形態２に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図９は、実施形態３に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図１０は、実施形態４に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図１１は、実施形態５に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図１２は、実施形態６に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図１３は、実施形態７に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図１４は、実施形態８に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図１５は、実施形態９に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図１６は、実施形態１０に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。 図１７は、酸化物半導体層を用いたＴＦＴを備えた従来のアクティブマトリクス基板の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図７は、本発明に係るアクティブマトリクス基板及びその製造方法の実施形態１を示している。具体的に図１は、本実施形態のアクティブマトリクス基板２０ａを備えた液晶表示パネル５０の断面図である。また、図２は、アクティブマトリクス基板２０ａの平面図である。さらに、図３は、アクティブマトリクス基板２０ａの画素部及び端子部を拡大した平面図であり、図４は、図３中のIV－IV線に沿ったアクティブマトリクス基板２０ａの断面図である。
　液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた液晶層４０と、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着すると共にアクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３５とを備えている。また、液晶表示パネル５０では、図１に示すように、シール材３５の内側の部分に画像表示を行う表示領域Ｄが規定され、アクティブマトリクス基板２０ａの対向基板３０から突出する部分に端子領域Ｔが規定されている。
　アクティブマトリクス基板２０ａは、図２、図３及び図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、各走査配線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線１１ｂと、各走査配線１１ａと直交する方向に互いに平行に延びるように設けられた複数の信号配線１６ａと、各走査配線１１ａ及び各信号配線１６ａの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた保護絶縁層１７と、保護絶縁層１７を覆うように設けられた層間絶縁層１８と、層間絶縁層１８上にマトリクス状に設けられ、各ＴＦＴ５ａにそれぞれ接続された複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
　走査配線１１ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のゲート端子領域Ｔｇに引き出され、そのゲート端子領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
　補助容量配線１１ｂは、図３に示すように、補助容量幹線１６ｃ及び中継配線１１ｄを介して補助容量端子１９ｄに接続されている。ここで、補助容量幹線１６ｃは、後述するゲート絶縁層１２に形成されたコンタクトホールＣｃを介して補助容量配線１１ｂに接続されていると共に、ゲート絶縁層１２に形成されたコンタクトホールＣｄを介して中継配線１１ｄに接続されている。
　信号配線１６ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のソース端子領域Ｔｓに中継配線１１ｃとして引き出され、そのソース端子領域Ｔｓにおいて、ソース端子１９ｃに接続されている。ここで、信号配線１６ａは、図３に示すように、ゲート絶縁層１２に形成されたコンタクトホールＣｂを介して中継配線１１ｃに接続されている。
　ＴＦＴ５ａは、図３及び図４に示すように、絶縁基板１０上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上でゲート電極１１ａａに重なるように島状に設けられたチャネル領域Ｃを有する酸化物半導体層１３ａと、酸化物半導体層１３ａ上にゲート電極１１ａａに重なると共にチャネル領域Ｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。ここで、酸化物半導体層１３ａのチャネル領域Ｃ上には、ソース電極１６ａａ及びドレイン電極１６ｂ、すなわち、ＴＦＴ５ａを覆う保護絶縁層１７がスピンオンガラス材料により設けられている。そして、ゲート電極１１ａａは、図３に示すように、走査配線１１ａの側方への突出した部分である。また、ソース電極１６ａａは、図３に示すように、信号配線１６ａの側方への突出した部分であり、図４に示すように、第１導電層１４ａ及び第２導電層１５ａの積層膜により構成されている。さらに、ドレイン電極１６ｂは、図３及び図４に示すように、第１導電層１４ｂ及び第２導電層１５ｂの積層膜により構成され、保護絶縁層１７及び層間絶縁層１８の積層膜に形成されたコンタクトホールＣａを介して画素電極１９ａに接続されていると共に、ゲート絶縁膜１２を介して補助容量配線１１ｂと重なることにより補助容量を構成している。また、酸化物半導体層１３ａは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系などの酸化物半導体膜により形成されている。
　対向基板３０は、後述する図７（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１並びにブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層と、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０では、各画素において、ゲートドライバ（不図示）からゲート信号が走査配線１１ａを介してゲート電極１１ａａに送られて、ＴＦＴ５ａがオン状態になったときに、ソースドライバ（不図示）からソース信号が信号配線１６ａを介してソース電極１６ａａに送られて、酸化物半導体層１３ａ及びドレイン電極１６ｂを介して、画素電極１９ａに所定の電荷が書き込まれる。このとき、アクティブマトリクス基板２０ａの各画素電極１９ａと対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。そして、液晶表示パネル５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
　次に、本実施形態の液晶表示パネル５０の製造方法の一例について図５、図６及び図７を用いて説明する。ここで、図５は、アクティブマトリクス基板２０ａの製造工程を示すフローチャートである。また、図６は、アクティブマトリクス基板２０ａの製造工程を断面で示す説明図である。さらに、図７は、対向基板３０の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、アクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
　＜アクティブマトリクス基板作製工程＞
　まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、銅膜（厚さ２００ｎｍ～５００ｎｍ程度）などを成膜した後に、その銅膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図６（ａ）に示すように、走査配線１１ａ（図３参照）、ゲート電極１１ａａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄ（図３参照）を形成する（図５中のゲート電極形成工程参照）。なお、本実施形態では、ゲート電極１１ａａを構成する金属膜として、単層構造の銅膜を例示したが、例えば、銅膜の下層にチタン膜（厚さ３０ｎｍ～１００ｎｍ程度）を設けることにより、絶縁基板１０ａとの密着性を向上させてもよい。
　続いて、走査配線１１ａ、ゲート電極１１ａａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）を成膜してゲート絶縁層１２を形成した後に、ＣＶＤ法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０ｎｍ～３００ｎｍ程度）を成膜し、その後、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図６（ｂ）に示すように、酸化物半導体層１３ａを形成する（図５中の半導体層形成工程）。なお、本実施形態では、窒化シリコン膜からなる単層構造のゲート絶縁層１２を例示したが、ゲート絶縁層１２は、例えば、酸化シリコン膜の単層構造であっても、酸化シリコン膜（上層）／窒化シリコン膜（下層）の積層構造であってもよい。
　さらに、酸化物半導体層１３ａが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ～１００ｎｍ）及び銅膜（厚さ１００ｎｍ～４００ｎｍ程度）などを順に成膜した後に、その銅膜に対してフォトリソグラフィ及びウエットエッチング、そのチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図６（ｃ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成すると共に、酸化物半導体層１３ａのチャネル領域Ｃを露出させる（図５中のソースドレイン形成工程参照）。
　続いて、信号配線１６ａ、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。
　その後、ＳＯＧ膜１７ｓが形成された基板全体に、スピンコート法又はスリットコート法により、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布した後に、その塗布膜に対して、露光及び現像を行うことにより、層間絶縁層１８を形成し、さらに、層間絶縁層１８から露出するＳＯＧ膜１７ｓに対して、ドライエッチングを行うことにより、図６（ｄ）に示すように、保護絶縁層１７を形成する（図５中の保護絶縁層形成工程参照）。
　最後に、保護絶縁層１７及び層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ、ソース端子１９ｃ及び補助容量端子１９ｄ（図３参照）を形成する（図５中の画素電極形成工程参照）。
　以上のようにして、アクティブマトリクス基板２０ａを作製することができる。
　＜対向基板作製工程＞
　まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、ブラックマトリクス２１（図７（ａ）参照）を厚さ１．０μｍ程度に形成する。
　続いて、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図７（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ～２００ｎｍ程度に形成する。
　最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
　以上のようにして、対向基板３０を作製することができる。
　＜液晶注入工程＞
　まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　続いて、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシールを硬化させる。
　最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ａ及びその製造方法によれば、半導体層形成工程で酸化物半導体層１３ａを形成した後に、ソースドレイン形成工程でソース電極１６ａａ及びドレイン電極１６ｂを形成するので、ソース電極１６ａａ及びドレイン電極１６ｂの形成と別途に酸化物半導体層１３ａが相対的に小さく形成されたＴＦＴ５ａを備えたアクティブマトリクス基板２０ａを製造することができる。そして、保護絶縁層形成工程では、酸化物半導体層１３ａ上に形成されたソース電極１６ａａ及びドレイン電極１６ｂを覆うように、ＳＯＧ材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、酸化物半導体層１３ａのチャネル領域Ｃ上に保護絶縁層１７を形成するので、酸化物半導体層１３ａのチャネル領域Ｃがプラズマに曝されなくなり、酸化物半導体層１３ａのチャネル領域Ｃのダメージを抑制することができる。また、保護絶縁層形成工程で保護絶縁層１７を形成する際には、ＳＯＧ材料の塗布膜を焼成するので、その焼成の際にＳＯＧ材料の脱水重合反応に起因してＨ２Ｏが発生する。ここで、ソースドレイン形成工程でソース電極１６ａａ及びドレイン電極１６ｂを形成するために金属膜をドライエッチングでパターニングする際には、酸化物半導体層１３ａのチャネル領域Ｃの表層もエッチングされるので、酸化物半導体層１３ａのチャネル領域Ｃがダメージを受けるものの、保護絶縁層形成工程で塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層１３ａがＨ２Ｏの存在下でアニールされるので、酸化物半導体層１３ａのチャネル領域Ｃのダメージを良好に修復することができる。したがって、保護絶縁層１７をＳＯＧ材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層１３ａのチャネル領域Ｃのダメージを抑制すると共に修復することができるので、製造工程の増加を抑制して、酸化物半導体層１３ａのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　また、本実施形態のアクティブマトリクス基板２０ａによれば、層間絶縁層１８が感光性樹脂膜により構成されているので、フォトレジストを用いることなく、単層構造の層間絶縁層１８を形成することが可能になり、アクティブマトリクス基板２０ａの製造コストを低減することができる。
　また、本実施形態のアクティブマトリクス基板２０ａによれば、良好なＴＦＴ特性及び信頼性を得ることができるので、液晶テレビなどの高品位な表示装置にアクティブマトリクス基板２０ａを適用することができる。特に、ＩＧＺＯを用いたＴＦＴの高移動度、高信頼性を利用することにより、大型化、高精細化、及び駆動周波数の向上を図ることができ、駆動用のゲートドライバ及びソースドライバなどの種々の回路をパネル内に作り込むこともできる。
　《発明の実施形態２》
　図８は、本実施形態のアクティブマトリクス基板２０ｂの製造工程を断面で示す説明図である。なお、以下の各実施形態において、図１～図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、酸化物半導体１３ａが相対的に小さく形成されたＴＦＴ５ａを備えたアクティブマトリクス基板２０ａ例示したが、本実施形態では、酸化物半導体層１３ｂが相対的に大きく形成されたＴＦＴ５ｂを備えたアクティブマトリクス基板２０ｂを例示する。
　アクティブマトリクス基板２０ｂは、図８（ｄ）に示すように、酸化物半導体層１３ｂがゲート電極１１ａａの上層部だけでなく、ソース電極１６ａａ及びドレイン電極１６ｂの下層部全体にも形成されたＴＦＴ５ｂを有し、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと実質的に同じになっている。
　次に、本実施形態のアクティブマトリクス基板２０ｂの製造方法の一例について図８を用いて説明する。
　まず、上記実施形態１のアクティブマトリクス基板作製工程におけるゲート電極形成工程を行って、ゲート電極１１ａａ及び補助容量配線１１ｂなどが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）を成膜してゲート絶縁層１２を形成した後に、ＣＶＤ法により、例えば、ＩＧＺＯ系の酸化物半導体膜１３（厚さ３０ｎｍ～３００ｎｍ程度）を連続して成膜し、さらに、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ～１００ｎｍ）及び銅膜（厚さ１００ｎｍ～４００ｎｍ程度）などを順に成膜して金属膜１６を成膜し、その後、金属膜１６の銅膜に対してフォトリソグラフィ及びウエットエッチング、金属膜１６のチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図８（ａ）に示すように、ソース電極１６ａａ及びドレイン電極１６ｂを形成すると共に、酸化物半導体層１３ａのチャネル領域Ｃとなる領域を露出させる。
　続いて、ソース電極１６ａａ及びドレイン電極１６ｂから露出する酸化物半導体膜１３に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図８（ｂ）に示すように、酸化物半導体層１３ｂを形成する（半導体層形成工程）。
　さらに、ソース電極１６ａａ、ドレイン電極１６ｂ及び酸化物半導体層１３ｂが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。
　その後、ＳＯＧ膜１７ｓが形成された基板全体に、スピンコート法又はスリットコート法により、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布した後に、その塗布膜に対して、露光及び現像を行うことにより、層間絶縁層１８を形成し、さらに、層間絶縁層１８から露出するＳＯＧ膜１７ｓに対して、ドライエッチングを行うことにより、図８（ｃ）に示すように、保護絶縁層１７を形成する（保護絶縁層形成工程）。
　最後に、保護絶縁層１７及び層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図８（ｄ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｂを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｂ及びその製造方法によれば、半導体層形成工程において、酸化物半導体膜１３及び金属膜１６を順に成膜した後に、下層の酸化物半導体膜１３をパターニングして酸化物半導体層１３ｂを形成すると共に、上層の金属膜１６をパターニングしてソース電極１６ａａ及びドレイン電極１６ｂを形成するので、ソース電極１６ａａ及びドレイン電極１６ｂの形成と連動して酸化物半導体層１３ｂが相対的に大きく形成されたＴＦＴ５ｂを備えたアクティブマトリクス基板２０ｂを製造することができる。そして、保護絶縁層形成工程では、酸化物半導体層１３ｂ上に形成されたソース電極１６ａａ及びドレイン電極１６ｂを覆うように、ＳＯＧ材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、酸化物半導体層１３ｂのチャネル領域Ｃ上に保護絶縁層１７を形成するので、酸化物半導体層１３ｂのチャネル領域Ｃがプラズマに曝されなくなり、酸化物半導体層１３ｂのチャネル領域Ｃのダメージを抑制することができる。また、保護絶縁層形成工程で保護絶縁層１７を形成する際には、ＳＯＧ材料の塗布膜を焼成するので、その焼成の際にＳＯＧ材料の脱水重合反応に起因してＨ２Ｏが発生する。ここで、ソースドレイン形成工程でソース電極１６ａａ及びドレイン電極１６ｂを形成するために金属膜１６をドライエッチングでパターニングする際には、酸化物半導体層１３ｂのチャネル領域Ｃの表層もエッチングされるので、酸化物半導体層１３ｂのチャネル領域Ｃがダメージを受けるものの、保護絶縁層形成工程で塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層１３ｂがＨ２Ｏの存在下でアニールされるので、酸化物半導体層１３ｂのチャネル領域Ｃのダメージを良好に修復することができる。したがって、保護絶縁層１７をＳＯＧ材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層１３ｂのチャネル領域Ｃのダメージを抑制すると共に修復することができるので、製造工程の増加を抑制して、酸化物半導体層１３ｂのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　《発明の実施形態３》
　図９は、本実施形態のアクティブマトリクス基板２０ｂの製造工程を断面で示す説明図である。
　上記実施形態２では、酸化物半導体層１３ｂが相対的に大きく形成されたＴＦＴ５ｂを有するアクティブマトリクス基板２０ｂを５枚のフォトマスクを用いて製造する方法を例示したが、本実施形態では、アクティブマトリクス基板２０ｂを４枚のフォトマスクを用いて製造する方法を例示する。
　具体的に本実施形態のアクティブマトリクス基板２０ｂの製造方法の一例について図９を用いて説明する。
　まず、上記実施形態２のアクティブマトリクス基板２０ｂの製造方法と同様に、ゲート電極１１ａａ及び補助容量配線１１ｂなどが形成された基板全体に、ＣＶＤ法により窒化シリコン膜（１２）及び酸化物半導体膜１３を、スパッタリング法により金属膜１６を順に成膜し、金属膜１６上に感光性樹脂膜Ｒを成膜した後に、例えば、透過部、遮光部及び半透過部を備えたハーフトーン又はグレイトーンのフォトマスクを介して感光性樹脂膜Ｒを露光した後に、現像することにより、チャネル領域Ｃを形成する部分が相対的に薄く、ソース電極１６ａａ及びドレイン電極１６ｂを形成する部分が相対的に厚くなったレジストパターンＲａａ（図９（ａ）参照）を形成する。その後、図９（ａ）に示すように、レジストパターンＲａａから露出する金属膜１６の銅膜に対してウエットエッチング、及び金属膜１６のチタン膜に対してドライエッチングを行うことにより、第１導電層１４ｃ及び第２導電層１５ｃを形成し、さらに、酸化物半導体膜１３に対して、ウエットエッチングを行うことにより、酸化物半導体層１３ｂを形成する。
　続いて、レジストパターンＲａａをアッシングで薄肉化することにより、レジストパターンＲａａの相対的に薄い部分を除去して、レジストパターンＲａｂ（図９（ｂ）参照）を形成した後に、レジストパターンＲａｂから露出する第２導電層１５ｃに対してウエットエッチング、第１導電層１４ｃに対してドライエッチング及びレジストパターンＲａｂの剥離洗浄を行うことにより、図９（ｂ）に示すように、ソース電極１６ａａ及びドレイン電極１６ｂを形成すると共に、酸化物半導体層１３ｂのチャネル領域Ｃを露出させる（半導体層形成工程）。
　さらに、ソース電極１６ａａ、ドレイン電極１６ｂ及び酸化物半導体層１３ｂが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。
　その後、ＳＯＧ膜１７ｓが形成された基板全体に、スピンコート法又はスリットコート法により、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布した後に、その塗布膜に対して、露光及び現像を行うことにより、層間絶縁層１８を形成し、さらに、層間絶縁層１８から露出するＳＯＧ膜１７ｓに対して、ドライエッチングを行うことにより、図９（ｃ）に示すように、保護絶縁層１７を形成する（保護絶縁層形成工程）。
　最後に、保護絶縁層１７及び層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図９（ｄ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｂを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｂ及びその製造方法によれば、上記各実施形態と同様に、酸化物半導体層１３ｂのチャネル領域Ｃ上にＳＯＧ材料により保護絶縁層１７が設けられているので、製造工程の増加を抑制して、酸化物半導体層１３ｂのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　また、本実施形態のアクティブマトリクス基板２０ｂの製造方法によれば、半導体層形成工程において、ハーフトーン又はグレイトーンのハーフ露光が可能な１枚のフォトマスクを用いて、酸化物半導体層１３ｂのチャネル領域Ｃを形成する部分が相対的に薄く、ソース電極１６ａａ及びドレイン電極１６ｂを形成する部分が相対的に厚くなったレジストパターンＲａａを金属膜１６上に形成し、そのレジストパターンＲａａを用いて酸化物半導体層１３ｂを形成し、そのレジストパターンＲａａを薄膜化して形成したレジストパターンＲａｂを用いてソース電極１６ａａ及びドレイン電極１６ｂを形成するので、アクティブマトリクス基板２０ｂの製造コストを低減することができる。
　《発明の実施形態４》
　図１０は、本実施形態のアクティブマトリクス基板２０ｂの製造工程を断面で示す説明図である。
　上記実施形態３では、アクティブマトリクス基板２０ｂをハーフ露光を用いて４枚のフォトマスクで製造する方法を例示したが、本実施形態では、アクティブマトリクス基板２０ｂをハーフ露光を用いないで４枚のフォトマスクで製造する方法を例示する。
　具体的に本実施形態のアクティブマトリクス基板２０ｂの製造方法の一例について図１０を用いて説明する。
　まず、上記実施形態２のアクティブマトリクス基板２０ｂの製造方法と同様に、ゲート電極１１ａａ及び補助容量配線１１ｂなどが形成された基板全体に、ＣＶＤ法により窒化シリコン膜（１２）及び酸化物半導体膜１３を、スパッタリング法により金属膜１６を順に成膜し、金属膜１６上にソース電極１６ａａ及びドレイン電極１６ｂを形成する部分を覆うようにレジストパターンＲｂａ（図１０（ａ）参照）を形成する。その後、図１０（ａ）に示すように、レジストパターンＲｂａから露出する金属膜１６の銅膜に対してウエットエッチング、及び金属膜１６のチタン膜に対してドライエッチングを行うことにより、ソース電極１６ａａ及びドレイン電極１６ｂを形成すると共に、酸化物半導体膜１３のチャネル領域Ｃとなる領域を露出させる。
　続いて、レジストパターンＲｂａをリフローすることにより、酸化物半導体膜１３のチャネル領域Ｃとなる領域を覆うレジストパターンＲｂｂ（図１０（ｂ）参照）を形成した後に、レジストパターンＲｂｂから露出する酸化物半導体膜１３に対して、ウエットエッチング及びレジストパターンＲｂｂの剥離洗浄を行うことにより、図１０（ｂ）に示すように、酸化物半導体層１３ｂを形成する（半導体層形成工程）。
　さらに、ソース電極１６ａａ、ドレイン電極１６ｂ及び酸化物半導体層１３ｂが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。
　その後、ＳＯＧ膜１７ｓが形成された基板全体に、スピンコート法又はスリットコート法により、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布した後に、その塗布膜に対して、露光及び現像を行うことにより、層間絶縁層１８を形成し、さらに、層間絶縁層１８から露出するＳＯＧ膜１７ｓに対して、ドライエッチングを行うことにより、図１０（ｃ）に示すように、保護絶縁層１７を形成する（保護絶縁層形成工程）。
　最後に、保護絶縁層１７及び層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１０（ｄ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｂを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｂ及びその製造方法によれば、上記各実施形態と同様に、酸化物半導体層１３ｂのチャネル領域Ｃ上にＳＯＧ材料により保護絶縁層１７が設けられているので、製造工程の増加を抑制して、酸化物半導体層１３ｂのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　また、本実施形態のアクティブマトリクス基板２０ｂの製造方法によれば、半導体層形成工程において、１枚のフォトマスクを用いて、ソース電極１６ａａ及びドレイン電極１６ｂを形成する部分を覆うレジストパターンＲｂａを金属膜１６上に形成し、そのレジストパターンＲｂａを用いてソース電極１６ａａ及びドレイン電極１６ｂを形成し、そのレジストパターンＲｂａをリフローして形成したレジストパターンＲｂｂを用いて酸化物半導体層１３ｂを形成するので、アクティブマトリクス基板２０ｂの製造コストを低減することができる。
　《発明の実施形態５》
　図１１は、本実施形態のアクティブマトリクス基板２０ｅの製造工程を断面で示す説明図である。
　上記各実施形態では、層間絶縁層１８が単層構造であるアクティブマトリクス基板を例示したが、本実施形態では、層間絶縁層１８が積層構造であるアクティブマトリクス基板２０ｅを例示する。
　アクティブマトリクス基板２０ｅは、図１１（ｂ）に示すように、第１層間絶縁層１８ａ及び第２層間絶縁層１８ｂにより構成された層間絶縁層１８を備え、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと実質的に同じになっている。ここで、第１層間絶縁層１８ａは、ＣＶＤ膜により構成されている。また、第２層間絶縁層１８ｂは、感光性樹脂膜により構成されている。
　次に、本実施形態のアクティブマトリクス基板２０ｅの製造方法の一例について図１１を用いて説明する。
　まず、上記実施形態１のアクティブマトリクス基板作製工程におけるソースドレイン形成工程を行って、ソース電極１６ａａ及びドレイン電極１６ｂなどが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。
　続いて、ＳＯＧ膜１７ｓが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ１００ｎｍ～７００ｎｍ程度）などのＣＶＤ膜を成膜し、スピンコート法又はスリットコート法により、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布した後に、その塗布膜に対して、露光及び現像を行うことにより、第２層間絶縁層１８ｂを形成し、さらに、第２層間絶縁層１８ｂから露出するＣＶＤ膜及びその下層のＳＯＧ膜１７ｓに対して、ドライエッチングを行うことにより、図１１（ａ）に示すように、保護絶縁層１７及び第１層間絶縁層１８ａを形成する（保護絶縁層形成工程参照）。なお、本実施形態では、窒化シリコン膜からなる単層構造のＣＶＤ膜を例示したが、ＣＶＤ膜は、例えば、酸化シリコン膜の単層構造であっても、酸化シリコン膜（上層）／窒化シリコン膜（下層）の積層構造であってもよい。
　最後に、保護絶縁層１７、第１層間絶縁層１８ａ及び第２層間絶縁層１８ｂが形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１１（ｂ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｅを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｅ及びその製造方法によれば、上記各実施形態と同様に、酸化物半導体層１３ａのチャネル領域Ｃ上にＳＯＧ材料により保護絶縁層１７が設けられているので、製造工程の増加を抑制して、酸化物半導体層１３ａのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　また、本実施形態のアクティブマトリクス基板２０ｅの製造方法によれば、層間絶縁層１８がＣＶＤ膜及び感光性樹脂膜が順に積層された積層膜により構成されているので、フォトレジストを用いることなく、積層構造の層間絶縁層１８を形成することができ、アクティブマトリクス基板２０ｅの製造コストを低減することができる。
　《発明の実施形態６》
　図１２は、本実施形態のアクティブマトリクス基板２０ｆの製造工程を断面で示す説明図である。
　上記各実施形態では、ＴＦＴと画素電極１９ａとの間に保護絶縁層１７及び層間絶縁層１８が設けられたアクティブマトリクス基板を例示したが、本実施形態では、層間絶縁層１８が省略されたアクティブマトリクス基板２０ｆを例示する。
　アクティブマトリクス基板２０ｆは、図１２（ｂ）に示すように、ＴＦＴ５ａと画素電極１９ａとの間に保護絶縁層１７だけを有し、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと実質的に同じになっている。
　次に、本実施形態のアクティブマトリクス基板２０ｆの製造方法の一例について図１２を用いて説明する。
　まず、上記実施形態１のアクティブマトリクス基板作製工程におけるソースドレイン形成工程を行って、ソース電極１６ａａ及びドレイン電極１６ｂなどが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。
　続いて、ＳＯＧ膜１７ｓに対して、フォトリソグラフィ、ドライエッチング及びレジストの剥離洗浄を行うことにより、図１２（ａ）に示すように、保護絶縁層１７を形成する（保護絶縁層形成工程参照）。
　最後に、保護絶縁層１７が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１２（ｂ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｆを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｆ及びその製造方法によれば、上記各実施形態と同様に、酸化物半導体層１３ａのチャネル領域Ｃ上にＳＯＧ材料により保護絶縁層１７が設けられているので、製造工程の増加を抑制して、酸化物半導体層１３ａのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　また、本実施形態のアクティブマトリクス基板２０ｆの製造方法によれば、各画素電極１９ａが保護絶縁層１７上に設けられているので、各画素電極１９ａと各ＴＦＴ５ａとの間の絶縁層が保護絶縁層１７の単層構造になり、アクティブマトリクス基板２０ｆの製造コストを低減することができる。
　《発明の実施形態７》
　図１３は、本実施形態のアクティブマトリクス基板２０ｇの製造工程を断面で示す説明図である。
　上記実施形態１～５では、層間絶縁層１８（第２層間絶縁層１８ｂ）が感光性樹脂膜により構成されたアクティブマトリクス基板を例示したが、本実施形態では、層間絶縁層１８ｃがＣＶＤ膜により構成されたアクティブマトリクス基板２０ｇを例示する。
　アクティブマトリクス基板２０ｇは、図１３（ｂ）に示すように、ＣＶＤ膜により構成された層間絶縁層１８ｃを有し、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと実質的に同じになっている。
　次に、本実施形態のアクティブマトリクス基板２０ｇの製造方法の一例について図１３を用いて説明する。
　まず、上記実施形態１のアクティブマトリクス基板作製工程におけるソースドレイン形成工程を行って、ソース電極１６ａａ及びドレイン電極１６ｂなどが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。
　続いて、ＳＯＧ膜１７ｓが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ１００ｎｍ～７００ｎｍ程度）などのＣＶＤ膜を成膜した後に、そのＣＶＤ膜に対して、フォトリソグラフィ、ドライエッチング及びレジストの剥離洗浄を行うことにより、層間絶縁層１８ｃを形成し、さらに、層間絶縁層１８ｃから露出するＳＯＧ膜１７ｓに対して、ドライエッチングを行うことにより、図１３（ａ）に示すように、保護絶縁層１７を形成する（保護絶縁層形成工程参照）。なお、本実施形態では、窒化シリコン膜からなる単層構造のＣＶＤ膜を例示したが、ＣＶＤ膜は、例えば、酸化シリコン膜の単層構造であっても、酸化シリコン膜（上層）／窒化シリコン膜（下層）の積層構造であってもよい。
　最後に、保護絶縁層１７及び層間絶縁層１８ｃが形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１３（ｂ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｇを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｇ及びその製造方法によれば、上記各実施形態と同様に、酸化物半導体層１３ａのチャネル領域Ｃ上にＳＯＧ材料により保護絶縁層１７が設けられているので、製造工程の増加を抑制して、酸化物半導体層１３ａのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　《発明の実施形態８》
　図１４は、本実施形態のアクティブマトリクス基板２０ｈの製造工程を断面で示す説明図である。
　上記各実施形態では、保護絶縁層１７が酸化物半導体層のチャネル領域Ｃだけでなくソース電極ａａ及びドレイン電極１６ｂを覆うように設けられたアクティブマトリクス基板を例示したが、本実施形態では、保護絶縁層１７ｃが酸化物半導体層１３ａ上だけに設けられたアクティブマトリクス基板２０ｈを例示する。
　アクティブマトリクス基板２０ｈは、図１４（ｄ）に示すように、酸化物半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ｂとの間に保護絶縁層１７ｃが設けられ、第１層間絶縁層１８ａ及び第２層間絶縁層１８ｂからなる層間絶縁層１８で覆われたＴＦＴ５ｈを有し、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと実質的に同じになっている。
　次に、本実施形態のアクティブマトリクス基板２０ｈの製造方法の一例について図１４を用いて説明する。
　まず、上記実施形態１のアクティブマトリクス基板作製工程における半導体層形成工程を行って、酸化物半導体層１３ａが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成し、さらに、ＳＯＧ膜１７ｓに対して、フォトリソグラフィ、ドライエッチング及びレジストの剥離洗浄を行うことにより、図１４（ａ）に示すように、保護絶縁層１７ｃを形成する（保護絶縁層形成工程）。
　続いて、保護絶縁層１７ｃが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ～１００ｎｍ）及び銅膜（厚さ１００ｎｍ～４００ｎｍ程度）などを順に成膜して金属膜１６を成膜した後に、金属膜１６の銅膜に対してフォトリソグラフィ及びウエットエッチング、金属膜１６のチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図１４（ｂ）に示すように、ソース電極１６ａａ及びドレイン電極１６ｂを形成する（ソースドレイン形成工程）。
　そして、ソース電極１６ａａ及びドレイン電極１６ｂが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ１００ｎｍ～７００ｎｍ程度）などのＣＶＤ膜を成膜し、さらに、スピンコート法又はスリットコート法により、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布した後に、その塗布膜に対して、露光及び現像を行うことにより、第２層間絶縁層１８ｂを形成し、その後、第２層間絶縁層１８ｂから露出するＣＶＤ膜に対して、ドライエッチングを行うことにより、図１４（ｃ）に示すように、第１層間絶縁層１８ａを形成する（層間絶縁層形成工程）。
　最後に、第１層間絶縁層１８ａ及び第２層間絶縁層１８ｂが形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１４（ｄ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｈを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス２０ｈ及びその製造方法によれば、半導体層形成工程で酸化物半導体層１３ａを形成した後に、保護絶縁層形成工程を経て、ソースドレイン形成工程でソース電極１６ａａ及びドレイン電極１６ｂを形成するので、ソース電極１６ａａ及びドレイン電極１６ｂの形成と別途に酸化物半導体層１３ａが相対的に小さく形成されたＴＦＴ５ｈを備えたアクティブマトリクス基板２０ｈを製造することができる。そして、保護絶縁層形成工程では、酸化物半導体層１３ａを覆うように、ＳＯＧ材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、酸化物半導体層１３ａのチャネル領域Ｃ上に保護絶縁層１７ｃを形成するので、酸化物半導体層１３ａのチャネル領域Ｃがプラズマに曝されなくなり、酸化物半導体層１３ａのチャネル領域Ｃのダメージを抑制することができる。また、ソースドレイン形成工程でソース電極１６ａａ及びドレイン電極１６ｂを形成するために金属膜１６をドライエッチングでパターニングする際には、酸化物半導体層１３ａのチャネル領域Ｃ上の保護絶縁層１７ｃが酸化物半導体層１３ａのエッチストッパとして機能するので、酸化物半導体層１３ａのチャネル領域Ｃのダメージを抑制することができる。また、保護絶縁層形成工程で保護絶縁層１７ｃを形成する際には、ＳＯＧ材料の塗布膜を焼成するので、その焼成の際にＳＯＧ材料の脱水重合反応に起因してＨ２Ｏが発生する。そのため、保護絶縁層形成工程で塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層１３ａがＨ２Ｏの存在下でアニールされるので、仮に、酸化物半導体層１３ａのチャネル領域Ｃがダメージを受けたとしても、酸化物半導体層１３ａのチャネル領域Ｃのダメージを良好に修復することができる。したがって、保護絶縁層１７ｃをスピンオンガラス材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層１３ａのチャネル領域Ｃのダメージを抑制すると共に修復することができるので、製造工程の増加を抑制して、酸化物半導体層１３ａのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　また、本実施形態のアクティブマトリクス２０ｈによれば、保護絶縁層１７ｃがソース電極１６ａａ及びドレイン電極１６ｂと酸化物半導体層１３ａとの間に設けられているので、保護絶縁層１７ｃがソース電極１６ａａ及びドレイン電極１６ｂを形成する際のエッチストッパとして機能することにより、ソース電極１６ａａ及びドレイン電極１６ｂを形成する際のエッチング時に酸化物半導体層１３ａの表層のダメージが受け難くなり、ＴＦＴ特性の向上を図ることができる。
　《発明の実施形態９》
　図１５は、本実施形態のアクティブマトリクス基板２０ｉの製造工程を断面で示す説明図である。
　上記実施形態８では、ソース電極１６ａａ及びドレイン電極１６ｂと酸化物半導体層１３ａとの間に保護絶縁層１７ｃが設けられたＴＦＴ５ｈを覆う層間絶縁層１８が積層構造であるアクティブマトリクス基板２０ｈを例示したが、本実施形態では、層間絶縁層１８が単層構造であるアクティブマトリクス基板２０ｉを例示する。
　アクティブマトリクス基板２０ｉは、図１５（ｂ）に示すように、ＴＦＴ５ｈを覆うように単層構造の層間絶縁層１８を有し、その他の構成が上記実施形態８のアクティブマトリクス基板２０ｈと実質的に同じになっている。
　次に、本実施形態のアクティブマトリクス基板２０ｉの製造方法の一例について図１５を用いて説明する。
　まず、上記実施形態８のアクティブマトリクス基板作製工程におけるソースドレイン形成工程を行って、ソース電極１６ａａ及びドレイン電極１６ｂなどが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布した後に、その塗布膜に対して、露光及び現像を行うことにより、図１５（ａ）に示すように、層間絶縁層１８を形成する（層間絶縁層形成工程）。
　さらに、層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１５（ｂ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｉを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｉ及びその製造方法によれば、上記実施形態８と同様に、酸化物半導体層１３ａのチャネル領域Ｃ上にＳＯＧ材料により保護絶縁層１７ｃが設けられているので、製造工程の増加を抑制して、酸化物半導体層１３ａのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　また、本実施形態のアクティブマトリクス基板２０ｉによれば、層間絶縁層１８が感光性樹脂膜により構成されているので、フォトレジストを用いることなく、単層構造の層間絶縁層１８を形成することができ、アクティブマトリクス基板２０ｉの製造コストを低減することができる。
　《発明の実施形態１０》
　図１６は、本実施形態のアクティブマトリクス基板２０ｊの製造工程を断面で示す説明図である。
　上記実施形態８及び９では、酸化物半導体１３ａが相対的に小さく形成されたＴＦＴ５ｈを備えたアクティブマトリクス基板を例示したが、本実施形態のアクティブマトリクス２０ｂでは、酸化物半導体層１３ｂが相対的に大きく形成されたＴＦＴ５ｊを備えたアクティブマトリクス基板２０ｊを例示する。
　アクティブマトリクス基板２０ｊは、図１６（ｄ）に示すように、酸化物半導体層１３ｂがゲート電極１１ａａの上層部だけでなく、ソース電極１６ａａ及びドレイン電極１６ｂの下層部全体にも形成されたＴＦＴ５ｊを有し、その他の構成が上記実施形態８のアクティブマトリクス基板２０ｈと実質的に同じになっている。
　次に、本実施形態のアクティブマトリクス基板２０ｈの製造方法の一例について図１６を用いて説明する。
　まず、上記実施形態１のアクティブマトリクス基板作製工程におけるゲート電極形成工程を行って、ゲート電極１１ａａ及び補助容量配線１１ｂなどが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）を成膜してゲート絶縁層１２を形成した後に、ＣＶＤ法により、例えば、ＩＧＺＯ系の酸化物半導体膜１３（厚さ３０ｎｍ～３００ｎｍ程度）を連続して成膜し、さらに、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布した後に、３５０℃で焼成することにより、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。その後、ＳＯＧ膜１７ｓに対して、フォトリソグラフィ、ドライエッチング及びレジストの剥離洗浄を行うことにより、図１６（ａ）に示すように、保護絶縁層１７ｃを形成する（保護絶縁層形成工程）。なお、本実施形態では、窒化シリコン膜からなる単層構造のゲート絶縁層１２を例示したが、ゲート絶縁層１２は、例えば、酸化シリコン膜の単層構造であっても、酸化シリコン膜（上層）／窒化シリコン膜（下層）の積層構造であってもよい。
　続いて、保護絶縁層１７ｃが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ～１００ｎｍ）及び銅膜（厚さ１００ｎｍ～４００ｎｍ程度）などを順に成膜して金属膜１６を成膜した後に、金属膜１６の銅膜に対してフォトリソグラフィ及びウエットエッチング、金属膜１６のチタン膜に対してドライエッチング、酸化物半導体膜のウエットエッチング並びにレジストの剥離洗浄を行うことにより、図１６（ｂ）に示すように、ソース電極１６ａａ、ドレイン電極１６ｂ及び酸化物半導体層１３ｂを形成する（半導体層形成工程）。
　そして、ソース電極１６ａａ、ドレイン電極１６ｂ及び酸化物半導体層１３ｂが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ１００ｎｍ～７００ｎｍ程度）などのＣＶＤ膜を成膜した後に、スピンコート法又はスリットコート法により、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布し、その後、その塗布膜に対して、露光及び現像を行うことにより、第２層間絶縁層１８ｂを形成し、さらに、第２層間絶縁層１８ｂから露出するＣＶＤ膜に対して、ドライエッチングを行うことにより、図１６（ｃ）に示すように、第１層間絶縁層１８ａを形成する（層間絶縁層形成工程）。
　最後に、第１層間絶縁層１８ａ及び第２層間絶縁層１８ｂが形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１６（ｄ）に示すように、画素電極１９ａを形成する（画素電極形成工程）。
　以上のようにして、アクティブマトリクス基板２０ｊを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｊ及びその製造方法によれば、半導体層形成工程でソース電極１６ａａ及びドレイン電極１６ｂを形成した後に、そのソース電極１６ａａ及びドレイン電極１６ｂの形成を利用して酸化物半導体層１３ｂを形成するので、ソース電極１６ａａ及びドレイン電極１６ｂの形成と連動して酸化物半導体層１３ｂが相対的に大きく形成されたＴＦＴ５ｊを備えたアクティブマトリクス基板２０ｊを製造することができる。そして、保護絶縁層形成工程では、酸化物半導体層１３ｂを構成する酸化物半導体膜１３を覆うように、ＳＯＧ材料をスピンコート法又はスリットコート法で塗布し、その塗布膜を焼成及びパターニングして、酸化物半導体層１３ｂのチャネル領域Ｃとなる領域上に保護絶縁層１７ｃを形成するので、酸化物半導体層１３ｂのチャネル領域Ｃがプラズマに曝されなくなり、酸化物半導体層１３ｂのチャネル領域Ｃのダメージを抑制することができる。また、半導体層形成工程でソース電極１６ａａ及びドレイン電極１６ｂを形成するために金属膜１６をドライエッチングでパターニングする際には、酸化物半導体膜１３上の保護絶縁層１７ｃが酸化物半導体膜１３のエッチストッパとして機能するので、酸化物半導体層１３ａのチャネル領域Ｃのダメージを抑制することができる。また、保護絶縁層形成工程で保護絶縁層１７ｃを形成する際には、ＳＯＧ材料の塗布膜を焼成するので、その焼成の際にＳＯＧ材料の脱水重合反応に起因してＨ２Ｏが発生する。そのため、保護絶縁層形成工程で塗布膜を焼成する際に、Ｈ２Ｏが発生することにより、酸化物半導体層１３ｂを構成する酸化物半導体膜１３がＨ２Ｏの存在下でアニールされるので、仮に、酸化物半導体膜１３のチャネル領域Ｃとなる領域がダメージを受けたとしても、酸化物半導体膜１３のチャネル領域Ｃとなる領域のダメージを良好に修復することができる。したがって、保護絶縁層１７ｃをＳＯＧ材料の塗布、焼成及びパターニングにより形成することにより、酸化物半導体層１３ｂのチャネル領域Ｃのダメージを抑制すると共に修復することができるので、製造工程の増加を抑制して、酸化物半導体層１３ｂのダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる。
　なお、上記各実施形態では、配線層として、銅（Ｃｕ）／チタン（Ｔｉ）の積層構造を例示したが、下層の金属は、チタンの他に、モリブデン（Ｍｏ）、窒化モリブデン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、モリブデンチタン（ＭｏＴｉ）、モリブデンタングステン（ＭｏＷ）などであってもよい。
　また、上記各実施形態では、酸化物半導体として、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系を例示したが、酸化物半導体は、（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系、（Ｓｎ－Ｓｉ－Ｚｎ－Ｏ）系、（Ｓｎ－Ａｌ－Ｚｎ－Ｏ）系、（Ｓｎ－Ｇａ－Ｚｎ－Ｏ）系、（Ｇａ－Ｓｉ－Ｚｎ－Ｏ）系、（Ｇａ－Ａｌ－Ｚｎ－Ｏ）系、（Ｉｎ－Ｃｕ－Ｚｎ－Ｏ）系、（Ｓｎ－Ｃｕ－Ｚｎ－Ｏ）系、（Ｚｎ－Ｏ）系、（Ｉｎ－Ｏ）系などであってもよい。
　また、上記各実施形態では、ＳＯＧ膜として、感光性を有していないものを例示したが、ＳＯＧ膜は、感光性を有しているものであってもよい。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたアクティブマトリクス基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶアクティブマトリクス基板にも適用することができる。
　また、上記各実施形態では、Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造のアクティブマトリクス基板を例示したが、本発明は、Ｃｓ ｏｎ Ｇａｔｅ構造のアクティブマトリクス基板にも適用することができる。
　また、上記各実施形態では、表示パネルとして、アクティブマトリクス基板を備えた液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）表示パネル、無機ＥＬ表示パネル、電気泳動表示パネルなどの他の表示パネルにも適用することができる。
　以上説明したように、本発明は、製造工程の増加を抑制して、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることができるので、高フレームレートで高精細な画像表示が可能な大型の液晶テレビなどに用いるアクティブマトリクス基板について有用である。
Ｃ　　　　　チャネル領域
Ｒ　　　　　感光性樹脂膜
Ｒａａ，Ｒａｂ，Ｒｂａ，Ｒｂｂ　　レジストパターン
５ａ，５ｂ，５ｈ，５ｊ　　ＴＦＴ
１０ａ　　　絶縁基板
１１ａａ　　ゲート電極
１２　　　　ゲート絶縁層
１３　　　　酸化物半導体膜
１３ａ，１３ｂ　　　酸化物半導体層
１６　　　　金属膜
１６ａａ　　ソース電極
１６ｂ　　　ドレイン電極
１７，１７ｃ　　　　保護絶縁層
１７ｓ　　　ＳＯＧ膜（スピンオンガラス材料）
１８　　　　層間絶縁層
１９ａ　　　画素電極
２０ａ，２０ｂ，２０ｅ～２０ｊ　　アクティブマトリクス基板

Claims (15)

  1. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、
    　上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板であって、
    　上記酸化物半導体層のチャネル領域上には、スピンオンガラス材料により保護絶縁層が設けられていることを特徴とするアクティブマトリクス基板。
  2. 　請求項１に記載されたアクティブマトリクス基板において、
    　上記保護絶縁層は、上記ソース電極及びドレイン電極を覆うように設けられていることを特徴とするアクティブマトリクス基板。
  3. 　請求項２に記載されたアクティブマトリクス基板において、
    　上記各画素電極は、上記保護絶縁層上に設けられていることを特徴とするアクティブマトリクス基板。
  4. 　請求項２に記載されたアクティブマトリクス基板において、
    　上記保護絶縁層上には、層間絶縁層が設けられ、
    　上記各画素電極は、上記層間絶縁層上に設けられていることを特徴とするアクティブマトリクス基板。
  5. 　請求項１に記載されたアクティブマトリクス基板において、
    　上記保護絶縁層は、上記ソース電極及びドレイン電極と上記酸化物半導体層との間に設けられていることを特徴とするアクティブマトリクス基板。
  6. 　請求項５に記載されたアクティブマトリクス基板において、
    　上記ソース電極及びドレイン電極の上層には、上記保護絶縁層を覆うように層間絶縁層が設けられていることを特徴とするアクティブマトリクス基板。
  7. 　請求項４又は６に記載されたアクティブマトリクス基板において、
    　上記層間絶縁層は、感光性樹脂膜により構成されていることを特徴とするアクティブマトリクス基板。
  8. 　請求項４又は６に記載されたアクティブマトリクス基板において、
    　上記層間絶縁層は、化学蒸着膜及び感光性樹脂膜が順に積層された積層膜により構成されていることを特徴とするアクティブマトリクス基板。
  9. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、
    　上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板を製造する方法であって、
    　絶縁基板上に上記ゲート電極を形成するゲート電極形成工程と、
    　上記ゲート電極形成工程で形成されたゲート電極を覆うように上記ゲート絶縁層を形成した後に、該ゲート絶縁層上に上記酸化物半導体層を形成する半導体層形成工程と、
    　上記半導体層形成工程で形成された酸化物半導体層上に上記ソース電極及びドレイン電極を形成するソースドレイン形成工程と、
    　上記ソースドレイン形成工程で形成されたソース電極及びドレイン電極を覆うように、スピンオンガラス材料を塗布した後に、該塗布されたスピンオンガラス材料を焼成し、該焼成されたスピンオンガラス材料をパターニングして、上記酸化物半導体層のチャネル領域上に保護絶縁層を形成する保護絶縁層形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。
  10. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、
    　上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板を製造する方法であって、
    　絶縁基板上に上記ゲート電極を形成するゲート電極形成工程と、
    　上記ゲート電極形成工程で形成されたゲート電極を覆うように上記ゲート絶縁層を形成した後に、該ゲート絶縁層上に酸化物半導体膜及び金属膜を順に成膜し、該金属膜をパターニングして、上記ソース電極及びドレイン電極を形成し、該酸化物半導体膜をパターニングして、上記酸化物半導体層を形成する半導体層形成工程と、
    　上記半導体層形成工程で形成されたソース電極及びドレイン電極を覆うように、スピンオンガラス材料を塗布した後に、該塗布されたスピンオンガラス材料を焼成し、該焼成されたスピンオンガラス材料をパターニングして、上記酸化物半導体層のチャネル領域上に保護絶縁層を形成する保護絶縁層形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。
  11. 　請求項１０に記載されたアクティブマトリクス基板の製造方法において、
    　上記半導体層形成工程では、上記金属膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフ露光で露光して、上記チャネル領域を形成する部分が相対的に薄く、上記ソース電極及びドレイン電極を形成する部分が相対的に厚くなったレジストパターンを形成し、続いて、該レジストパターンから露出する金属膜及び該金属膜の下層の酸化物半導体膜をエッチングして、上記酸化物半導体層を形成し、さらに、該レジストパターンを薄膜化することにより相対的に薄い部分を除去して露出させた金属膜をエッチングして、上記ソース電極及びドレイン電極を形成することを特徴とするアクティブマトリクス基板の製造方法。
  12. 　請求項１０に記載されたアクティブマトリクス基板の製造方法において、
    　上記半導体層形成工程では、上記金属膜をパターニングして、上記ソース電極及びドレイン電極を形成した後に、該ソース電極及びドレイン電極から露出する酸化物半導体膜をエッチングして、上記酸化物半導体層を形成することを特徴とするアクティブマトリクス基板の製造方法。
  13. 　請求項１２に記載されたアクティブマトリクス基板の製造方法において、
    　上記半導体層形成工程では、上記金属膜上に上記ソース電極及びドレイン電極を形成する部分を覆うようにレジストパターンを形成し、続いて、該レジストパターンから露出する金属膜をエッチングして、上記ソース電極及びドレイン電極を形成し、さらに、該レジストパターンをリフローすることにより上記チャネル領域となる部分を覆った後に、上記酸化物半導体膜をエッチングして、上記酸化物半導体層を形成することを特徴とするアクティブマトリクス基板の製造方法。
  14. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、
    　上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板を製造する方法であって、
    　絶縁基板上に上記ゲート電極を形成するゲート電極形成工程と、
    　上記ゲート電極形成工程で形成されたゲート電極を覆うように上記ゲート絶縁層を形成した後に、該ゲート絶縁層上に上記酸化物半導体層を形成する半導体層形成工程と、
    　上記半導体層形成工程で形成された酸化物半導体層を覆うように、スピンオンガラス材料を塗布した後に、該塗布されたスピンオンガラス材料を焼成し、該焼成されたスピンオンガラス材料をパターニングして、上記酸化物半導体層のチャネル領域上に保護絶縁層を形成する保護絶縁層形成工程と、
    　上記保護絶縁層形成工程で形成された保護絶縁層上に上記ソース電極及びドレイン電極を形成するソースドレイン形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。
  15. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極にそれぞれ接続された複数の薄膜トランジスタとを備え、
    　上記各薄膜トランジスタが、絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、上記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に上記ゲート電極に重なると共に上記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えたアクティブマトリクス基板を製造する方法であって、
    　絶縁基板上に上記ゲート電極を形成するゲート電極形成工程と、
    　上記ゲート電極形成工程で形成されたゲート電極を覆うように上記ゲート絶縁層を形成した後に、該ゲート絶縁層上に酸化物半導体膜を成膜し、続いて、スピンオンガラス材料を塗布した後に、該塗布されたスピンオンガラス材料を焼成し、該焼成されたスピンオンガラス材料をパターニングして、上記酸化物半導体層のチャネル領域となる領域上に保護絶縁層を形成する保護絶縁層形成工程と、
    　上記保護絶縁層形成工程で形成された保護絶縁層を覆うように金属膜を成膜した後に、該金属膜をパターニングして、上記ソース電極及びドレイン電極を形成し、続いて、該ソース電極及びドレイン電極から露出する酸化物半導体膜をエッチングして、上記酸化物半導体層を形成する半導体層形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。
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