WO2011074175A1 - 表示装置及びその製造方法 - Google Patents

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WO2011074175A1
WO2011074175A1 PCT/JP2010/006607 JP2010006607W WO2011074175A1 WO 2011074175 A1 WO2011074175 A1 WO 2011074175A1 JP 2010006607 W JP2010006607 W JP 2010006607W WO 2011074175 A1 WO2011074175 A1 WO 2011074175A1
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film
opening
display device
electrode
planarizing
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PCT/JP2010/006607
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Inventor
光田慎一郎
Original Assignee
シャープ株式会社
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    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Definitions

  • the present invention relates to a display device such as a liquid crystal display device and a manufacturing method thereof.
  • active matrix display devices such as liquid crystal display devices have been in great demand, and are used in a wide range of fields such as so-called liquid crystal televisions and mobile phones. Along with this, there is a strong demand in the market for higher display quality.
  • a liquid crystal display device includes a TFT substrate in which a plurality of TFTs (thin film transistors) are provided for each of a plurality of pixels, a counter substrate opposed to the TFT substrate, and a liquid crystal layer sealed between the TFT substrate and the counter substrate. is doing.
  • a plurality of TFTs are formed on a glass substrate, and each TFT is covered with a passivation film (hereinafter referred to as a PAS film) as a protective film. Further, a planarizing film is formed on the surface of the PAS film. A pixel electrode made of ITO (Indium Tin Oxide) or the like is formed on the surface of the planarizing film. A contact hole is formed in the PAS film for conducting the TFT and the pixel electrode.
  • a passivation film hereinafter referred to as a PAS film
  • a planarizing film is formed on the surface of the PAS film.
  • a pixel electrode made of ITO (Indium Tin Oxide) or the like is formed on the surface of the planarizing film.
  • a contact hole is formed in the PAS film for conducting the TFT and the pixel electrode.
  • the planarizing film is made of a photosensitive resin and the planarizing film is used as a resist (for example, Patent Document 1). And 2 etc.).
  • the resist for forming the contact hole functions as a planarizing film, the resist removing step can be eliminated.
  • the surface of the flattening film is not a little etched during the dry etching of the PAS film, and thus it is inevitable that the surface of the flattening film is formed in an uneven shape.
  • the surface of the pixel electrode is also formed in an uneven shape, which causes a problem of a decrease in display contrast.
  • the present invention has been made in view of such various points, and an object of the present invention is to improve display quality so that pixel electrodes can be formed flat.
  • the present invention is directed to a method for manufacturing a display device.
  • Forming the first planarizing film by exposing and developing the first planarizing film, and forming the first opening through the first planarizing film, and using the first planarizing film as a resist.
  • the electrode is exposed As described above, the pixel electrode is formed on the surface of the second flattening film so as to cover the electrode exposed from the second flattening film and the step of forming the second opening through the second flattening film.
  • a switching element is formed on a substrate.
  • a protective film that covers the electrodes of the switching elements is formed on the substrate.
  • a first planarizing film made of a photosensitive material is formed on the surface of the protective film. Thereafter, the first flattening film is exposed and developed, thereby forming a first opening through the first flattening film.
  • the protective film exposed from the first opening is dry-etched to expose the electrode of the switching element from the protective film.
  • the first planarizing film is slightly etched, so that the surface of the first planarizing film is formed in an uneven shape.
  • a second planarizing film made of the same material as that of the first planarizing film is formed on the surface of the first planarizing film so as to cover the electrode exposed from the protective film.
  • a second opening is formed through the second planarization film so that the electrode is exposed from the second planarization film.
  • a pixel electrode is formed on the surface of the second planarization film so as to cover the electrode exposed from the second planarization film.
  • the step of stripping the resist for forming the contact hole is not required, and the surface of the first planarization film formed in an uneven shape by dry etching is formed by the second planarization film. Since planarization is performed, it is possible to improve display quality by forming pixel electrodes flat.
  • the step of stripping the resist for forming the contact hole is not required, and the surface of the first planarization film formed in an uneven shape by dry etching is planarized by the second planarization film. Accordingly, the display quality can be improved by forming the pixel electrode flat.
  • FIG. 1 is an enlarged plan view showing a part of the liquid crystal display device according to the first embodiment.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is an enlarged plan view showing a part of FIG.
  • FIG. 4 is a cross-sectional view taken along the line IV-IV in FIGS.
  • FIG. 5 shows the gate electrode formed on the insulating substrate in the manufacturing process of the liquid crystal display device, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 6 shows the TFT island-like semiconductor layer formed on the insulating substrate in the manufacturing process of the liquid crystal display device, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 7 shows a TFT formed on an insulating substrate in the manufacturing process of the liquid crystal display device, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 8 shows the first planarization film formed on the insulating substrate in the manufacturing process of the liquid crystal display device, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 9 shows the first planarization film after dry etching in the manufacturing process of the liquid crystal display device, and is a cross-sectional view corresponding to the line XI-XI in FIG. FIG.
  • FIG. 10 shows the second planarizing film laminated on the first planarizing film in the manufacturing process of the liquid crystal display device, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 11 is a cross-sectional view taken along line XI-XI in FIG. 1, showing the pixel electrode formed on the second planarizing film in the manufacturing process of the liquid crystal display device.
  • FIG. 12 shows auxiliary capacitance electrodes formed on the insulating substrate in the manufacturing process of the liquid crystal display device, and is a cross-sectional view taken along the line IV-IV in FIG. FIG.
  • FIG. 13 shows the hole island semiconductor layer formed on the insulating substrate in the manufacturing process of the liquid crystal display device, and is a cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 14 shows the drain electrode formed on the insulating substrate in the manufacturing process of the liquid crystal display device, and is a cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 15 shows the first opening formed in the first planarization film 21 in the manufacturing process of the liquid crystal display device, and is a cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 16 shows a PAS film that has been dry-etched in the manufacturing process of the liquid crystal display device, and is a cross-sectional view taken along the line IV-IV in FIG. FIG.
  • FIG. 17 shows a second planarization film that covers the exposed drain electrode in the manufacturing process of the liquid crystal display device, and is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 18 shows the second opening formed in the second planarization film in the manufacturing process of the liquid crystal display device, and is a cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 19 shows the pixel electrode formed on the second planarizing film in the manufacturing process of the liquid crystal display device, and is a cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 20 is a cross-sectional view illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 21 shows the second opening formed in the second planarization film in the manufacturing process of the liquid crystal display device, and is equivalent to FIG.
  • FIG. 22 shows the pixel electrode formed on the second planarization film in the manufacturing process of the liquid crystal display device, and is a view corresponding to FIG.
  • Embodiment 1 of the Invention 1 to 20 show Embodiment 1 of the present invention.
  • FIG. 1 is an enlarged plan view showing a part of the liquid crystal display device according to the first embodiment.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is an enlarged plan view showing a part of FIG.
  • FIG. 4 is a cross-sectional view taken along the line IV-IV in FIGS.
  • FIG. 20 is a cross-sectional view illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • the liquid crystal display device S will be described as an example.
  • the liquid crystal display device S is provided between a TFT substrate 31 as an active matrix substrate, a counter substrate 32 arranged to face the TFT substrate 31, and the TFT substrate 31 and the counter substrate 32. And a liquid crystal layer 33 which is a display medium layer.
  • the liquid crystal display device S has a display area (not shown) and a frame-like non-display area (not shown) provided around the display area. In the display area, a plurality of pixels (not shown) arranged in a matrix are formed.
  • the counter substrate 32 is provided with a color filter, a common electrode, etc. (not shown).
  • the liquid crystal layer 33 is sealed by a sealing member 34 provided between the TFT substrate 31 and the counter substrate 32.
  • a plurality of source wirings 9 extending in parallel to each other and a plurality of gate wirings 2 extending orthogonally to these are formed on the TFT substrate 31. That is, the wiring group including the gate wiring 2 and the source wiring 9 is formed in a lattice shape as a whole. For example, the pixels are formed in the lattice area.
  • a TFT (Thin-Film Transistor) 11 as a switching element and a pixel electrode 14 connected thereto are formed.
  • the TFT 11 is connected to the gate line 2 and the source line 9. Further, an auxiliary capacitance line 4 is formed between the adjacent gate lines 2.
  • the TFT substrate 31 has a transparent insulating substrate 1 such as a glass substrate, and the gate wiring 2, the gate electrode 2b, the auxiliary capacitance wiring 4, and the auxiliary capacitance electrode are formed on the surface thereof. 4b is formed.
  • a gate signal input terminal 2 a is formed at the end of the gate wiring 2.
  • an auxiliary capacitance signal input terminal 4 a is formed at the end of the auxiliary capacitance wiring 4.
  • a gate insulating film 7 is formed to cover the gate wiring 2, the gate electrode 2b, the auxiliary capacitance wiring 4, and the auxiliary capacitance electrode 4b.
  • the gate insulating film 7 is made of, for example, SiNx.
  • a TFT portion island-like semiconductor layer 8 is formed so as to overlap the gate electrode 2b, and a hole portion island-like semiconductor layer 20 is formed so as to overlap the auxiliary capacitance electrode 4b.
  • Each of the TFT part island-like semiconductor layer 8 and the hole part island-like semiconductor layer 20 has an ia-Si film 8a made of intrinsic amorphous silicon and an n + a-Si film 8b which is an ohmic contact layer laminated thereon. ing.
  • a source electrode 9 b and a source wiring 9 are formed so as to cover a part of the TFT part island-like semiconductor layer 8.
  • a source signal input terminal 9 c is formed at the end of the source wiring 9.
  • a drain electrode 10 is formed on the surface of the gate insulating film 7 so as to cover a part of the TFT island-like semiconductor layer 8 and a part of the hole island-like semiconductor layer 20.
  • the TFT 11 having the gate electrode 2b, the TFT part island-like semiconductor layer 8, the source electrode 9b, and the drain electrode 10 is formed on the insulating substrate 1.
  • a passivation film (hereinafter referred to as a PAS film) 12 is formed as a protective film covering the source electrode 9b, the drain electrode 10 and the like.
  • the PAS film 12 is made of an inorganic film such as SiNx.
  • the surface of the PAS film 12 is formed in an uneven shape reflecting the shape of the source electrode 9b, the drain electrode 10 and the like.
  • a first planarizing film 21 as a resin insulating film is formed on the surface of the PAS film 12.
  • the first planarization film 21 is made of, for example, an acrylic resin containing a photosensitive agent as a photosensitive material.
  • the first planarizing film 21 is also used as a resist when the PAS film 12 is etched.
  • the surface of the first planarizing film 21 on the second planarizing film 22 side is formed in a slightly uneven shape in the etching process of the PAS film 12.
  • a second planarizing film 22 is formed on the surface of the first planarizing film 21.
  • the second planarizing film 22 is made of the same material as the first planarizing film 21 and has a surface that is flatter than the first planarizing film 21.
  • a contact hole 15 is formed as an opening that penetrates the second planarizing film 22, the first planarizing film 21, and the PAS film 12.
  • the inner peripheral surface of the contact hole 15 is constituted by the side surfaces of the second planarizing film 22, the first planarizing film 21, and the PAS film 12.
  • a pixel electrode 14 is formed inside the contact hole 15 and on the surface of the second planarization film 22.
  • the pixel electrode 14 is made of, for example, a transparent conductive film such as ITO, and is electrically connected to the drain electrode 10 of the TFT 11.
  • Switching element formation process First, as shown in FIGS. 5 to 7 and FIGS. 12 to 14, a step of forming a switching element is performed.
  • FIG. 5 shows the gate electrode 2b formed on the insulating substrate 1, and is a cross-sectional view corresponding to the line XI-XI in FIG. 6 shows the TFT part island-like semiconductor layer 8 formed on the insulating substrate 1, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 7 shows the TFT 11 formed on the insulating substrate 1, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 12 shows the auxiliary capacitance electrode 4b formed on the insulating substrate 1, and is a cross-sectional view corresponding to the line IV-IV in FIG.
  • FIG. 13 shows the hole portion island-shaped semiconductor layer 20 formed on the insulating substrate 1, and is a cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 14 shows the drain electrode 10 formed on the insulating substrate 1, and is a cross-sectional view corresponding to the line IV-IV in FIG.
  • a metal thin film such as Ti, Al, Cr or the like is formed on the cleaned insulating substrate 1 such as a glass substrate by a sputtering method or the like.
  • a resist pattern through a resist coating process, an exposure process, and a development process, dry etching or wet etching is performed.
  • the gate electrode 2b, the gate wiring 2, the gate signal input terminal 2a, the auxiliary capacitance electrode 4b, the auxiliary capacitance wiring 4, and the auxiliary capacitance signal input terminal 4a are formed on the insulating substrate 1.
  • a gate insulating film 7 made of SiNx is formed on the entire surface of the insulating substrate 1 using SiH 4 , NH 3 , and N 2 gas by P-CVD.
  • an ia-Si film 8a as an ia-Si layer made of intrinsic amorphous silicon and an n + a-Si layer doped with phosphorus (P) as an ohmic contact layer are formed on the surface of the gate insulating film 7 by P-CVD.
  • an n + a-Si film 8b is formed.
  • the n + a-Si film 8b uses SiH 4 or H 2 gas in which 0.5% of PH 3 gas is mixed.
  • the ia-Si film 8a and the n + a-Si film 8b formed as described above are formed by the first island including the ia-Si film 8a and the n + a-Si film 8b so as to overlap the gate electrode 2b by photolithography or the like.
  • the TFT island-like semiconductor layer 8 as a semiconductor layer is patterned.
  • a hole island semiconductor as a second island semiconductor layer made of amorphous silicon so as to partially overlap the auxiliary capacitance electrode 4b via the gate insulating film 7 Layer 20 is formed.
  • a thin metal film such as Ti, Al, Cr, etc. is formed on the entire surface of the substrate by sputtering or the like, and one end of the TFT portion island-like semiconductor layer 8 is formed by photolithography.
  • the drain electrode 10 is overlapped with the hole island semiconductor layer 20 on the auxiliary capacitance electrode 4b at the other end, and at a portion overlapping with the hole island semiconductor layer 20 as shown in FIGS. A pattern is formed so as to have the notch 16. Then, a part of the hole portion island-shaped semiconductor layer 20 is exposed from the drain electrode 10 inside the notch 16.
  • the n + a-Si film 8b portion of the hole island-like semiconductor layer 20 exposed from the notch 16 on the auxiliary capacitance electrode 4b is removed by etching.
  • the TFT part island-like semiconductor layer 8 overlapping the gate electrode 2b is etched using the source electrode 9b and the drain electrode 10 overlapping the mask as a mask, so that the n + a-Si film 8b of the TFT part island-like semiconductor layer 8 is etched. Are separated from each other. In this way, the TFT 11 is formed.
  • PAS film formation process Next, as shown in FIGS. 8 and 15, a process of forming a PAS film 12 that is a protective film covering the drain electrode 10 of the TFT 11 on the insulating substrate 1 is performed.
  • FIG. 8 shows the first planarization film 21 formed on the insulating substrate 1, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 15 shows the first opening 23 formed in the first planarizing film 21, and is a cross-sectional view taken along the line IV-IV in FIG.
  • a PAS film 12 as a first protective film made of SiNx is formed on the entire surface of the substrate by using SiH 4 , NH 3 , and N 2 gas by P-CVD.
  • the surface of the PAS film 12 is formed in a concavo-convex shape reflecting the stepped surfaces such as the drain electrode 10, the source electrode 9 b, and the hole portion island-shaped semiconductor layer 20.
  • a first planarization film 21 that is a resin insulating film is formed on the surface of the PAS film 12. That is, the first planarizing film 21 made of an acrylic resin containing an insulating photosensitive agent is applied to the entire surface of the PAS film 12 by a spin coat method or the like.
  • an area corresponding to a predetermined pattern of the mask is exposed to the first planarizing film 21 using an exposure apparatus, and the exposed area of the first planarizing film 21 is removed in the developing process.
  • the exposure amount at this time is, for example, 130 mJ to 140 mJ.
  • a first opening 23 is formed in the first planarization film 21 above the drain electrode 10 overlapping the hole island-like semiconductor layer 20. Further, the notch 16 of the drain electrode 10 described above is disposed inside the first opening 23. Next, the first planarizing film 21 is cured by performing a heat treatment or the like.
  • FIG. 9 shows the first planarization film 21 after dry etching, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 16 shows the dry-etched PAS film 12 and is a cross-sectional view corresponding to the line IV-IV in FIG.
  • a mixed gas of CF 4 and O 2 is used in a dry etcher in RIE mode, and the PAS film 12 exposed from the first opening 23 is dry-etched using the first planarization film 21 as a resist. As a result, the drain electrode 10 is exposed from the PAS film 12.
  • the drain electrode 10 exposed from the PAS film 12 serves as a mask, and the hole portion island-shaped semiconductor layer 20 overlapping the drain electrode 10 remains without being etched.
  • the hole portion island-shaped semiconductor layer 20 overlapping the drain electrode 10 remains without being etched.
  • a part of the region that does not overlap with the drain electrode 10 in the hole part island-like semiconductor layer 20 is etched.
  • the third opening 26 serving as an opening exposing the drain electrode 10 from the PAS film 12 becomes the first planarization film 21 and the PAS. Formed on the film 12. Further, as shown in FIGS. 9 and 16, the surface of the first planarizing film 21 is damaged by etching and is formed in an uneven shape.
  • FIG. 10 shows the second planarizing film 22 laminated on the first planarizing film 21, and is a cross-sectional view corresponding to the line XI-XI in FIG.
  • FIG. 17 shows the second planarization film 22 that covers the exposed drain electrode 10, and is a cross-sectional view taken along the line IV-IV in FIG.
  • the second planarizing film 22 made of the same material as the first planarizing film 21 is covered with the drain electrode 10 exposed from the PAS film 12 and a part of the hole portion island-shaped semiconductor layer 20. It is formed on the surface of the first planarizing film 21.
  • the second planarizing film 22 is formed by applying an acrylic resin containing an insulating photosensitive agent to the inside of the third opening 26 and the entire surface of the first planarizing film 21 by a spin coating method or the like. . Thereby, the uneven surface of the first planarizing film 21 is planarized.
  • the thickness of the second planarizing film 22 formed in this way is, for example, about 1000 nm to 3000 nm.
  • the thickness of the first planarizing film 21 is, for example, about 1000 nm to 2000 nm
  • the total thickness of the first planarizing film 21 and the second planarizing film 22 is about 3000 nm to 4000 nm.
  • a second opening 24 is formed through the second planarization film 22 so that the drain electrode 10 is exposed from the second planarization film 22.
  • FIG. 18 shows the second opening 24 formed in the second planarizing film 22 and is a cross-sectional view corresponding to the line IV-IV in FIG.
  • the second planarizing film 22 on the hole island-like semiconductor layer 20 is passed through the same mask as that used for forming the first opening 23 using the exposure apparatus. To expose.
  • the amount of exposure at this time is larger than that in the case of the first opening 23, for example, 150 mJ to 170 mJ.
  • the second planarizing film 22 in the third opening 26 is removed and the drain electrode 10 overlapping the hole-portion island-like semiconductor layer 20.
  • a second opening 24 is formed above the first opening 24.
  • the second opening 24 is formed larger than the third opening 26, and the inner peripheral surface of the second opening 24 is disposed outside the outer edge of the third opening 26.
  • a contact hole 15 is formed as a recess including the second opening 24 and the third opening 26.
  • the second planarizing film 22 is cured by performing a heat treatment or the like.
  • the pixel electrode 14 is formed on the surface of the second planarization film 22 so as to cover the drain electrode 10 exposed from the second planarization film 22.
  • FIG. 11 shows the pixel electrode 14 formed on the second planarizing film 22, and is a cross-sectional view taken along the line XI-XI in FIG.
  • FIG. 19 shows the pixel electrode 14 formed on the second planarizing film 22, and is a cross-sectional view corresponding to the line IV-IV in FIG.
  • a transparent conductive film made of, for example, ITO (Indium Tin Oxide) or the like to be the pixel electrode 14 is formed by sputtering or the like on the surface of the second planarizing film 22 and inside the contact hole 15. Subsequently, the pixel electrode 14 connected to the drain electrode 10 is formed by patterning this into a predetermined shape by a photolithography method or the like.
  • ITO Indium Tin Oxide
  • the conductive film constituting the pixel electrode 14 is not necessarily limited to ITO, and may be a reflective display electrode by using, for example, a non-light-transmitting conductive film such as Al or Ag.
  • the TFT substrate 31 is manufactured.
  • the counter substrate 32 is manufactured by forming a counter electrode, a color filter, or the like on another insulating substrate. Then, the TFT substrate 31 and the counter substrate 32 are bonded together via the liquid crystal layer 33 and the seal member 34, whereby the liquid crystal display device S is manufactured.
  • the PAS film 12 is first dry-etched using the first planarizing film 21 as a resist, and then the surface of the first planarizing film 21 is made of the same material as the first planarizing film 21. Since the second planarizing film 22 to be formed is formed, the step of stripping the resist for forming the contact hole 15 can be eliminated.
  • the surface of the first planarizing film 21 is formed in an uneven shape.
  • the surface of the first planarization film 21 formed in an uneven shape by this dry etching can be planarized by the second planarization film 22.
  • the pixel electrode 14 can be formed flat on the surface of the second flattening film 22 made of the same material as the first flattening film 21, so that the display quality can be improved.
  • the second opening 24 formed in the second planarizing film 22 is formed larger than the third opening 26, a part of the second planarizing film 22 is located inside the third opening 26. Since it is not formed, the drain electrode 10 and the pixel electrode 14 can be reliably conducted even if the third opening 26 is formed to be relatively small.
  • Embodiment 2 of the Invention >> 21 and 22 show Embodiment 2 of the present invention.
  • FIG. 21 shows the second opening 24 formed in the second planarizing film 22 in the manufacturing process of the liquid crystal display device S, and is equivalent to FIG.
  • FIG. 22 shows the pixel electrode 14 formed on the second planarizing film 22 in the manufacturing process of the liquid crystal display device S, which corresponds to FIG.
  • the same parts as those in FIGS. 1 to 20 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the second opening 24 formed in the second planarization film is formed larger than the third opening 26, whereas in the second embodiment, the second opening 24 is the third opening.
  • the difference is that it is smaller than 26. That is, as shown in FIG. 21, the second opening 24 is smaller than the third opening 26, so that the inner surface of the third opening 26 is covered with the second planarization film 22.
  • the second opening 24 in the first embodiment in the step of forming the second opening 24 in the first embodiment, while using the same mask as the mask used for forming the first opening 23, The exposure amount is made smaller than in the case of the first embodiment.
  • the second opening 24 can be formed smaller than the third opening 26, and the inner surface of the third opening 26 can be covered with the second planarization film 22.
  • the pixel electrode 14 is formed in the same manner as in the first embodiment.
  • a transparent conductive film such as ITO which becomes the pixel electrode 14 is formed by sputtering or the like on the surface of the second planarizing film 22 and inside the contact hole 15.
  • the pixel electrode 14 is formed by patterning into a predetermined shape by a photolithography method or the like.
  • the second opening 24 formed in the second planarizing film 22 is formed to be smaller than the third opening 26 so that the inner surface of the third opening 26 is covered by the second planarizing film 22. Therefore, the inner peripheral surface of the contact hole in which the pixel electrode 14 is formed can be a gentle surface. As a result, disconnection of the pixel electrode 14 on the inner peripheral surface of the contact hole can be prevented.
  • the liquid crystal display device has been described as an example.
  • the present invention is not limited to this, and is widely applied to other display devices such as an organic EL display device having a TFT and other switching elements. Can do.
  • the present invention is useful for a display device such as a liquid crystal display device and a method for manufacturing the same.
  • S Liquid crystal display device 1 Insulating substrate 10 Drain electrode (electrode of switching element) 11 TFT (switching element) 12 PAS film (protective film) 14 Pixel electrode 15 Contact hole (opening) 21 First planarization film 22 Second planarization film 23 First opening 24 Second opening 26 Third opening

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Abstract

　表示装置の製造方法は、第１平坦化膜をレジストとして保護膜をドライエッチングする工程と、第１平坦化膜と同じ材料からなる第２平坦化膜を、保護膜から露出している電極を覆うように、第１平坦化膜の表面に形成する工程と、第２平坦化膜を露光及び現像することにより第２開口部を貫通形成する工程と、第２平坦化膜から露出している電極を覆うように、第２平坦化膜の表面に画素電極を形成する工程とを有する。

Description

表示装置及びその製造方法
　本発明は、例えば液晶表示装置等の表示装置、及びその製造方法に関するものである。
　近年、例えば液晶表示装置等のアクティブマトリクス型表示装置は、その需要が極めて高くなっており、いわゆる液晶テレビや携帯電話機等の広い分野で用いられている。また、これに伴って、表示の高品位化が市場において強く求められている。
　液晶表示装置を例に挙げて、従来の表示装置について説明する。液晶表示装置は、一般に、複数のＴＦＴ（薄膜トランジスタ）が複数の画素毎に設けられたＴＦＴ基板と、これに対向する対向基板と、ＴＦＴ基板及び対向基板の間に封入された液晶層とを有している。
　ＴＦＴ基板は、例えばガラス基板上に複数のＴＦＴが形成され、各ＴＦＴは保護膜としてのパッシベーション膜（以下、ＰＡＳ膜と称する）により覆われている。さらに、このＰＡＳ膜の表面には平坦化膜が形成されている。そして、平坦化膜の表面にＩＴＯ（Indium Tin Oxide）等からなる画素電極が形成されている。ＰＡＳ膜には、上記ＴＦＴと画素電極とを導通させるためのコンタクトホールが形成されている。
　従来より、フォトリソグラフィによって上記ＰＡＳ膜にコンタクトホールを形成するために、上記平坦化膜を感光性樹脂によって構成し、当該平坦化膜をレジストとして用いることが知られている（例えば、特許文献１及び２等参照）。
　特許文献１及び２に記載されている製造方法では、まず、ＰＡＳ膜の表面に塗布した平坦化膜を露光及び現像し、当該平坦化膜をレジストとして形成する。その後、平坦化膜から露出しているＰＡＳ膜をドライエッチングしてコンタクトホールを形成する。次に、平坦化膜の表面及びコンタクトホールの内部に画素電極を形成している。
　この製造方法によれば、上記コンタクトホールを形成するためのレジストが、平坦化膜として機能するために、レジストの除去工程を不要にすることができる。
特開２００１－００５０３３号公報 特開２００１－２７２６９８号公報
　しかしながら、上記従来の製造方法では、ＰＡＳ膜のドライエッチングの際に平坦化膜の表面も少なからずエッチングされてしまうため、その平坦化膜の表面が凹凸状に形成されることが避けられない。その結果、平坦化膜の凹凸状表面を反映して、画素電極の表面も凹凸状に形成されるため、表示のコントラストの低下が問題となる。
　本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、画素電極を平坦に形成し得るようにして、表示品位の向上を図ることにある。
　上記の目的を達成するために、本発明は、表示装置の製造方法を対象としている。
　そして、基板上にスイッチング素子を形成する工程と、上記基板上に上記スイッチング素子の電極を覆う保護膜を形成する工程と、上記保護膜の表面に、感光性材料からなる第１平坦化膜を形成する工程と、上記第１平坦化膜を露光及び現像することにより、該第１平坦化膜に第１開口部を貫通形成する工程と、上記第１平坦化膜をレジストとして、上記第１開口部から露出している上記保護膜をドライエッチングすることにより、当該保護膜から上記スイッチング素子の電極を露出させる工程と、上記第１平坦化膜と同じ材料からなる第２平坦化膜を、上記保護膜から露出している電極を覆うように、上記第１平坦化膜の表面に形成する工程と、上記第２平坦化膜を露光及び現像することにより、該第２平坦化膜から上記電極が露出するように、該第２平坦化膜に第２開口部を貫通形成する工程と、上記第２平坦化膜から露出している電極を覆うように、該第２平坦化膜の表面に画素電極を形成する工程とを有する。
　　　－作用－
　次に、本発明の作用について説明する。
　本発明では、まず、基板上にスイッチング素子を形成する。次に、基板上にスイッチング素子の電極を覆う保護膜を形成する。次に、保護膜の表面に、感光性材料からなる第１平坦化膜を形成する。その後、第１平坦化膜を露光及び現像することにより、この第１平坦化膜に第１開口部を貫通形成する。
　次に、第１平坦化膜をレジストとして、第１開口部から露出している保護膜をドライエッチングすることにより、当該保護膜からスイッチング素子の電極を露出させる。このとき、保護膜だけでなく、第１平坦化膜も僅かにエッチングされることから、この第１平坦化膜の表面が凹凸状に形成されてしまう。
　その後、１平坦化膜と同じ材料からなる第２平坦化膜を、保護膜から露出している電極を覆うように、第１平坦化膜の表面に形成する。次に、第２平坦化膜を露光及び現像することにより、この第２平坦化膜から上記電極が露出するように、当該第２平坦化膜に第２開口部を貫通形成する。その後、第２平坦化膜から露出している電極を覆うように、この第２平坦化膜の表面に画素電極を形成する。以上の工程を経て表示装置が製造される。
　よって、本発明によれば、コンタクトホールを形成するためのレジストを剥離する工程が不要になり、しかも、ドライエッチングによって凹凸状に形成された第１平坦化膜の表面が第２平坦化膜によって平坦化されるため、画素電極を平坦に形成して、表示品位の向上を図ることが可能になる。
　本発明によれば、コンタクトホールを形成するためのレジストを剥離する工程が不要になり、しかも、ドライエッチングによって凹凸状に形成された第１平坦化膜の表面を第２平坦化膜によって平坦化できるため、画素電極を平坦に形成して、表示品位の向上を図ることができる。
図１は、本実施形態１の液晶表示装置の一部を拡大してを示す平面図である。 図２は、図１におけるII－II線断面図である。 図３は、図１の一部を拡大して示す平面図である。 図４は、図１及び図３におけるIV－IV線断面図である。 図５は、液晶表示装置の製造工程において、絶縁性基板に形成されたゲート電極を示すものであり、図１におけるXI－XI線断面相当図である。 図６は、液晶表示装置の製造工程において、絶縁性基板上に形成されたＴＦＴ部島状半導体層を示すものであり、図１におけるXI－XI線断面相当図である。 図７は、液晶表示装置の製造工程において、絶縁性基板上に形成されたＴＦＴを示すものであり、図１におけるXI－XI線断面相当図である。 図８は、液晶表示装置の製造工程において、絶縁性基板上に形成された第１平坦化膜を示すものであり、図１におけるXI－XI線断面相当図である。 図９は、液晶表示装置の製造工程において、ドライエッチング後の第１平坦化膜を示すものであり、図１におけるXI－XI線断面相当図である。 図１０は、液晶表示装置の製造工程において、第１平坦化膜に積層された第２平坦化膜を示すものであり、図１におけるXI－XI線断面相当図である。 図１１は、液晶表示装置の製造工程において、第２平坦化膜に形成された画素電極を示すものであり、図１におけるXI－XI線断面図である。 図１２は、液晶表示装置の製造工程において、絶縁性基板に形成された補助容量電極を示すものであり、図１におけるIV－IV線断面相当図である。 図１３は、液晶表示装置の製造工程において、絶縁性基板上に形成されたホール部島状半導体層を示すものであり、図１におけるIV－IV線断面相当図である。 図１４は、液晶表示装置の製造工程において、絶縁性基板上に形成されたドレイン電極を示すものであり、図１におけるIV－IV線断面相当図である。 図１５は、液晶表示装置の製造工程において、第１平坦化膜２１に形成された第１開口部を示すものであり、図１におけるIV－IV線断面相当図である。 図１６は、液晶表示装置の製造工程において、ドライエッチングされたＰＡＳ膜を示すものであり、図１におけるIV－IV線断面相当図である。 図１７は、液晶表示装置の製造工程において、露出したドレイン電極を覆う第２平坦化膜を示すものであり、図１におけるIV－IV線断面相当図である。 図１８は、液晶表示装置の製造工程において、第２平坦化膜に形成された第２開口部を示すものであり、図１におけるIV－IV線断面相当図である。 図１９は、液晶表示装置の製造工程において、第２平坦化膜に形成された画素電極を示すものであり、図１におけるIV－IV線断面相当図である。 図２０は、本実施形態１の液晶表示装置の概略構成を示す断面図である。 図２１は、液晶表示装置の製造工程において、第２平坦化膜に形成された第２開口部を示すものであり、図１８相当図である。 図２２は、液晶表示装置の製造工程において、第２平坦化膜に形成された画素電極を示すものであり、図１９相当図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図２０は、本発明の実施形態１を示している。
　図１は、本実施形態１の液晶表示装置の一部を拡大してを示す平面図である。図２は、図１におけるII－II線断面図である。図３は、図１の一部を拡大して示す平面図である。図４は、図１及び図３におけるIV－IV線断面図である。図２０は、本実施形態１の液晶表示装置の概略構成を示す断面図である。
　本実施形態１では、液晶表示装置Ｓを例に挙げて説明する。
　液晶表示装置Ｓは、図２０に示すように、アクティブマトリクス基板としてのＴＦＴ基板３１と、ＴＦＴ基板３１に対向して配置された対向基板３２と、ＴＦＴ基板３１及び対向基板３２の間に設けられた表示媒体層である液晶層３３とを有する。
　また、液晶表示装置Ｓは、表示領域（不図示）と、その周囲に設けられた額縁状の非表示領域（不図示）とを有している。表示領域には、マトリクス状に配置された複数の画素（不図示）が形成されている。
　対向基板３２には、それぞれ図示省略のカラーフィルタ及び共通電極等が形成されている。また、液晶層３３は、上記ＴＦＴ基板３１と対向基板３２との間に設けられたシール部材３４によって封止されている。
　一方、ＴＦＴ基板３１には、図１に示すように、互いに並行して延びる複数のソース配線９と、これらに直交して延びる複数のゲート配線２とが形成されている。すなわち、ゲート配線２及びソース配線９からなる配線群は、全体として格子状に形成されている。例えば、その格子状の領域に上記画素が形成されている。各画素には、スイッチング素子としてのＴＦＴ（Thin-Film Transistor：薄膜トランジスタ）１１と、これに接続された画素電極１４とが形成されている。また、ＴＦＴ１１は、上記ゲート配線２及びソース配線９に接続されている。また、隣り合うゲート配線２同士の間には、補助容量配線４が形成されている。
　また、ＴＦＴ基板３１は、図２に示すように、例えばガラス基板等の透明な絶縁性基板１を有し、その表面上に上記ゲート配線２、ゲート電極２ｂ、補助容量配線４及び補助容量電極４ｂが形成されている。ゲート配線２の端部には、ゲート信号入力端子２ａが形成されている。一方、補助容量配線４の端部には補助容量信号入力端子４ａが形成されている。
　絶縁性基板１には、上記ゲート配線２、ゲート電極２ｂ、補助容量配線４及び補助容量電極４ｂを覆うゲート絶縁膜７が形成されている。ゲート絶縁膜７は、例えばＳｉＮｘにより構成されている。ゲート絶縁膜７の表面には、ゲート電極２ｂに重なるようにＴＦＴ部島状半導体層８が形成されると共に、補助容量電極４ｂに重なるようにホール部島状半導体層２０が形成されている。
　ＴＦＴ部島状半導体層８及びホール部島状半導体層２０は、それぞれ、真性アモルファスシリコンからなるｉａ－Ｓｉ膜８ａと、これに積層されたオーミックコンタクト層であるｎ＋ａ－Ｓｉ膜８ｂとを有している。
　ゲート絶縁膜７の表面には、上記ＴＦＴ部島状半導体層８の一部を覆うように、ソース電極９ｂ及びソース配線９が形成されている。ソース配線９の端部には、図１及び図２に示すように、ソース信号入力端子９ｃが形成されている。また、ゲート絶縁膜７の表面には、ＴＦＴ部島状半導体層８の一部と、ホール部島状半導体層２０の一部とを覆うように、ドレイン電極１０が形成されている。
　こうして、上記ゲート電極２ｂ、ＴＦＴ部島状半導体層８、ソース電極９ｂ及びドレイン電極１０を有するＴＦＴ１１が、絶縁性基板１上に形成されている。
　上記絶縁性基板１上には、上記ソース電極９ｂ及びドレイン電極１０等を覆う保護膜としてのパッシベーション膜（以下、ＰＡＳ膜と称する。）１２が形成されている。ＰＡＳ膜１２は、例えばＳｉＮｘ等の無機膜によって構成されている。ＰＡＳ膜１２の表面は、上記ソース電極９ｂ及びドレイン電極１０等の形状を反映して、凹凸状に形成されている。
　ＰＡＳ膜１２の表面には、樹脂絶縁膜としての第１平坦化膜２１が形成されている。第１平坦化膜２１は、感光性材料として、例えば感光剤を含むアクリル樹脂によって構成されている。第１平坦化膜２１は、ＰＡＳ膜１２をエッチングする際のレジストとしても用いられる。この第１平坦化膜２１の第２平坦化膜２２側の表面は、ＰＡＳ膜１２のエッチング工程において僅かに凹凸状に形成されている。
　さらに、第１平坦化膜２１の表面には、第２平坦化膜２２が形成されている。第２平坦化膜２２は、第１平坦化膜２１と同じ材料によって構成され、第１平坦化膜２１よりも平坦な表面を有している。
　上記補助容量電極４ｂ及びドレイン電極１０上には、上記第２平坦化膜２２、第１平坦化膜２１、及びＰＡＳ膜１２を貫通する開口部としてのコンタクトホール１５が形成されている。コンタクトホール１５の内周面は、上記第２平坦化膜２２、第１平坦化膜２１、及びＰＡＳ膜１２の各側面によって構成されている。
　そして、コンタクトホール１５の内側及び上記第２平坦化膜２２の表面には、画素電極１４が形成されている。画素電極１４は、例えばＩＴＯ等の透明導電膜からなり、ＴＦＴ１１のドレイン電極１０に電気的に接続されている。
　　－製造方法－
　次に、上記液晶表示装置Ｓの製造方法について説明する。
　　（スイッチング素子形成工程）
　まず、図５～図７、及び図１２～図１４に示すように、スイッチング素子を形成する工程を行う。
　ここで、図５は、絶縁性基板１に形成されたゲート電極２ｂを示すものであり、図１におけるXI－XI線断面相当図である。図６は、絶縁性基板１上に形成されたＴＦＴ部島状半導体層８を示すものであり、図１におけるXI－XI線断面相当図である。図７は、絶縁性基板１上に形成されたＴＦＴ１１を示すものであり、図１におけるXI－XI線断面相当図である。
　また、図１２は、絶縁性基板１に形成された補助容量電極４ｂを示すものであり、図１におけるIV－IV線断面相当図である。図１３は、絶縁性基板１上に形成されたホール部島状半導体層２０を示すものであり、図１におけるIV－IV線断面相当図である。図１４は、絶縁性基板１上に形成されたドレイン電極１０を示すものであり、図１におけるIV－IV線断面相当図である。
　図５及び図１２に示すように、まず、洗浄したガラス基板等の絶縁性基板１上にＴｉ、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等により成膜し、これを例えばフォトリソグラフィ法により、レジスト塗布工程、露光工程、及び現像工程を経てレジストパターンを形成した後、ドライエッチング又はウエットエッチングする。このことにより、ゲート電極２ｂ、ゲート配線２、ゲート信号入力端子２ａ、補助容量電極４ｂ、補助容量配線４、補助容量信号入力端子４ａを絶縁性基板１上に形成する。
　次に、図６及び図１３に示すように、Ｐ－ＣＶＤ法によりＳｉＨ４、ＮＨ３、Ｎ２ガスを使用し、ＳｉＮｘからなるゲート絶縁膜７を絶縁性基板１上の全面に形成する。
　次に、ゲート絶縁膜７の表面にＰ－ＣＶＤ法により真性アモルファスシリコンであるｉａ－Ｓｉ層としてのｉａ－Ｓｉ膜８ａ、及びオーミツクコンタクト層であるリン（Ｐ）をドーピングしたｎ＋ａ－Ｓｉ層としてのｎ＋ａ－Ｓｉ膜８ｂを成膜する。
　このとき、原料ガスとしてｉａ－Ｓｉ膜８ａは、ＳｉＨ４又はＨ２を使用する。一方、ｎ＋ａ－Ｓｉ膜８ｂは、ＰＨ３ガスが０．５％混在しているＳｉＨ４、Ｈ２ガスを使用する。
　上記のように成膜したｉａ－Ｓｉ膜８ａ及びｎ＋ａ－Ｓｉ膜８ｂを、フォトリソグラフィー法等によって、ゲート電極２ｂと重なるようにｉａ－Ｓｉ膜８ａ及びｎ＋ａ－Ｓｉ膜８ｂからなる第１の島状半導体層としてのＴＦＴ部島状半導体層８をパターン形成する。これと同時に、図１３に示すように、補助容量電極４ｂ上にゲート絶縁膜７を介してその一部が重畳するようにアモルファスシリコンからなる第２の島状半導体層としてのホール部島状半導体層２０を形成する。
　次に、図７及び図１４に示すように、スパッタリング法等によりＴｉ、Ａｌ、Ｃｒ等の金属薄膜を基板全面に形成し、フォトリソグラフィー法を経て上記ＴＦＴ部島状半導体層８にその一端が重畳するドレイン電極１０と、ソース電極９ｂと、このソース電極９ｂに接続されるソース配線９と、ソース信号入力端子９ｃとが形成される。
　このとき、ドレイン電極１０は、その他端が前記補助容量電極４ｂ上のホール部島状半導体層２０と重なると共に、図３及び図４に示すように、ホール部島状半導体層２０と重なる部分に切り欠き部１６を有するように、パターン形成される。そして、上記切り欠き部１６の内側において、ホール部島状半導体層２０の一部をドレイン電極１０から露出させる。
　次に、図７及び図１４に示すように、補助容量電極４ｂ上の切り欠き部１６から露出しているホール部島状半導体層２０のｎ＋ａ－Ｓｉ膜８ｂ部分をエッチング処理して除去すると同時に、ゲート電極２ｂと重なっているＴＦＴ部島状半導体層８を、これに重なっているソース電極９ｂ及びドレイン電極１０をマスクとしてエッチングすることにより、ＴＦＴ部島状半導体層８のｎ＋ａ－Ｓｉ膜８ｂを互いに分離させる。こうして、ＴＦＴ１１を形成する。
　　（ＰＡＳ膜形成工程）
　次に、図８及び図１５に示すように、絶縁性基板１上に上記ＴＦＴ１１のドレイン電極１０を覆う保護膜であるＰＡＳ膜１２を形成する工程を行う。
　図８は、絶縁性基板１上に形成された第１平坦化膜２１を示すものであり、図１におけるXI－XI線断面相当図である。図１５は、第１平坦化膜２１に形成された第１開口部２３を示すものであり、図１におけるIV－IV線断面相当図である。
　図８及び図１５に示すように、Ｐ－ＣＶＤ法によりＳｉＨ４、ＮＨ３、Ｎ２ガスを使用し、ＳｉＮｘからなる第１の保護膜であるＰＡＳ膜１２を基板上の全面に形成する。ＰＡＳ膜１２の表面は、上記ドレイン電極１０、ソース電極９ｂ、及びホール部島状半導体層２０等の段差状表面を反映して、凹凸状に形成される。
　なお、ＰＡＳ膜１２は、ＳｉＮｘ以外にも例えばＳｉＯ２等の他の無機膜を適用することができる。
　　（第１平坦化膜形成工程）
　次に、図８及び図１５に示すように、ＰＡＳ膜１２の表面に、樹脂絶縁膜である第１平坦化膜２１を形成する。すなわち、ＰＡＳ膜１２表面の全体に、絶縁性を有する感光剤を含むアクリル樹脂からなる第１平坦化膜２１をスピンコート法等によって塗布する。
　　（第１開口部形成工程）
　次に、図１５に示すように、第１平坦化膜２１を露光及び現像することにより、この第１平坦化膜２１に第１開口部２３を間津形成する工程を行う。
　すなわち、上記第１平坦化膜２１に対し、露光装置を用いてマスクの所定パターンに応じた領域を感光させ、現像工程において第１平坦化膜２１の感光領域を除去する。このときの露光量は、例えば１３０ｍＪ～１４０ｍＪとする。
　このことにより、第１平坦化膜２１には、ホール部島状半導体層２０に重なっているドレイン電極１０の上方に、第１開口部２３が形成される。また、上述したドレイン電極１０の切り欠き部１６は、第１開口部２３の内側に配置される。次いで、加熱処理等を行うことにより、この第１平坦化膜２１を硬化させる。
　　（エッチング工程）
　次に、図９及び図１６に示すように、ＰＡＳ膜１２をエッチングする工程を行う。
　ここで、図９は、ドライエッチング後の第１平坦化膜２１を示すものであり、図１におけるXI－XI線断面相当図である。図１６は、ドライエッチングされたＰＡＳ膜１２を示すものであり、図１におけるIV－IV線断面相当図である。
　例えば、ＲＩＥモードのドライエッチャーにてＣＦ４及びＯ２の混合ガスを使用し、上記第１平坦化膜２１をレジストとして、第１開口部２３から露出しているＰＡＳ膜１２をドライエッチングする。このことにより、当該ＰＡＳ膜１２からドレイン電極１０を露出させる。
　このとき、ＰＡＳ膜１２から露出したドレイン電極１０がマスクとなり、このドレイン電極１０に重なっているホール部島状半導体層２０はエッチングされずに残る。一方、ホール部島状半導体層２０におけるドレイン電極１０に重なっていない領域は、図１６に示すように、その一部がエッチングされる。
　こうして、第１開口部２３が形成されていた領域がエッチングされることにより、ＰＡＳ膜１２からドレイン電極１０を露出させる開口部としての第３開口部２６が、上記第１平坦化膜２１及びＰＡＳ膜１２に形成される。また、第１平坦化膜２１の表面は、図９及び図１６に示すように、エッチングによる損傷を受けて凹凸状に形成されることとなる。
　　（第２平坦化膜形成工程）
　次に、図１０及び図１７に示すように、第２平坦化膜２２の形成工程を行う。
　図１０は、第１平坦化膜２１に積層された第２平坦化膜２２を示すものであり、図１におけるXI－XI線断面相当図である。図１７は、露出したドレイン電極１０を覆う第２平坦化膜２２を示すものであり、図１におけるIV－IV線断面相当図である。
　すなわち、第１平坦化膜２１と同じ材料からなる第２平坦化膜２２を、ＰＡＳ膜１２から露出しているドレイン電極１０とホール部島状半導体層２０の一部とを覆うように、上記第１平坦化膜２１の表面に形成する。
　第２平坦化膜２２は、第３開口部２６の内部及び上記第１平坦化膜２１の表面全体に、絶縁性を有する感光剤を含むアクリル樹脂をスピンコート法等により塗布することによって形成する。このことにより、第１平坦化膜２１の凹凸状表面が平坦化される。
　こうして形成する第２平坦化膜２２の厚みは、例えば１０００ｎｍ～３０００ｎｍ程度とする。一方、上記第１平坦化膜２１の厚みは、例えば１０００ｎｍ～２０００ｎｍ程度とし、第１平坦化膜２１及び第２平坦化膜２２の厚みの合計が、３０００ｎｍ～４０００ｎｍ程度なるように形成する。
　　（第２開口部形成工程）
　次に、図１８に示すように、第２平坦化膜２２からドレイン電極１０が露出するように、第２平坦化膜２２に第２開口部２４を貫通形成する。
　図１８は、第２平坦化膜２２に形成された第２開口部２４を示すものであり、図１におけるIV－IV線断面相当図である。
　すなわち、上記第１開口部２３と同様に、露光装置を用いて第１開口部２３の形成に用いたマスクと同じマスクを介して、ホール部島状半導体層２０上の第２平坦化膜２２を露光する。このときの露光量は、上記第１開口部２３の場合よりも大きくして、例えば１５０ｍＪ～１７０ｍＪとする。
　続いて、露光された第２平坦化膜２２を現像することによって、第３開口部２６内の第２平坦化膜２２を除去すると共に、ホール部島状半導体層２０に重なっているドレイン電極１０の上方に第２開口部２４を形成する。このことにより、第２開口部２４を第３開口部２６よりも大きく形成し、第２開口部２４の内周面を、第３開口部２６の外縁よりも外側に配置させる。そして、この第２開口部２４と第３開口部２６とを含む凹部として、コンタクトホール１５が形成されている。次いで、加熱処理等を行うことにより、この第２平坦化膜２２を硬化させる。
　　（画素電極形成工程）
　次に、図１１及び図１９に示すように、第２平坦化膜２２から露出しているドレイン電極１０を覆うように、この第２平坦化膜２２の表面に画素電極１４を形成する。
　図１１は、第２平坦化膜２２に形成された画素電極１４を示すものであり、図１におけるXI－XI線断面図である。図１９は、第２平坦化膜２２に形成された画素電極１４を示すものであり、図１におけるIV－IV線断面相当図である。
　すなわち、第２平坦化膜２２の表面及びコンタクトホール１５の内部に、画素電極１４となる例えばＩＴＯ（Indium Tin Oxide：インジウムすず酸化物）等からなる透明導電膜をスパッタリング法等によって成膜する。続いて、これをフォトリソグラフィ法等により所定形状にパターニングすることによって、ドレイン電極１０に接続された画素電極１４を形成する。
　なお、画素電極１４を構成する導電膜は、必ずしもＩＴＯに限らず、例えば、Ａｌ、Ａｇ等の非光透過性の導電性膜を用いることにより、反射型の表示電極としてもよい。
　その後、図示しないが、上記画素電極１４を覆うように配向膜を成膜して、ＴＦＴ基板３１を製造する。一方、他の絶縁性基板に対向電極やカラーフィルタ等を形成して対向基板３２を製造する。そして、上記ＴＦＴ基板３１と対向基板３２とを、液晶層３３及びシール部材３４を介して貼り合わせることにより、液晶表示装置Ｓを製造する。
　　－実施形態１の効果－
　したがって、この実施形態１によると、まず、第１平坦化膜２１をレジストとしてＰＡＳ膜１２をドライエッチングした後、その第１平坦化膜２１の表面に、第１平坦化膜２１と同じ材料からなる第２平坦化膜２２を形成するようにしたので、コンタクトホール１５を形成するためのレジストを剥離する工程を不要にすることができる。
　ここで、第１平坦化膜２１をレジストとして、第１開口部２３から露出しているＰＡＳ膜１２をドライエッチングする際に、第１平坦化膜２１の表面が凹凸状に形成されてしまう。このドライエッチングによって凹凸状に形成された第１平坦化膜２１の表面を第２平坦化膜２２によって平坦化することができる。その結果、第１平坦化膜２１と同じ材料によって構成した第２平坦化膜２２の表面に画素電極１４を平坦に形成できるため、表示品位の向上を図ることができる。
　さらに、第２平坦化膜２２に形成する第２開口部２４を第３開口部２６よりも大きく形成するようにしたので、第２平坦化膜２２の一部が第３開口部２６の内側に形成されないことから、第３開口部２６を比較的小さく形成しても、ドレイン電極１０と画素電極１４とを確実に導通させることが可能になる。
　《発明の実施形態２》
　図２１及び図２２は、本発明の実施形態２を示している。
　図２１は、液晶表示装置Ｓの製造工程において、第２平坦化膜２２に形成された第２開口部２４を示すものであり、図１８相当図である。図２２は、液晶表示装置Ｓの製造工程において、第２平坦化膜２２に形成された画素電極１４を示すものであり、図１９相当図である。尚、以降の実施形態では、図１～図２０と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、第２平坦化膜に形成した第２開口部２４を第３開口部２６よりも大きく形成したのに対し、本実施形態２では、第２開口部２４を第３開口部２６よりも小さく形成した点で相違している。すなわち、図２１に示すように、第２開口部２４が第３開口部２６よりも小さいことにより、第３開口部２６の内側表面が第２平坦化膜２２によって覆われている。
　本実施形態２の液晶表示装置Ｓを製造する場合には、上記実施形態１における第２開口部２４を形成する工程において、第１開口部２３の形成に用いたマスクと同じマスクを用いつつ、露光量を上記実施形態１の場合よりも小さくする。このことにより、第２開口部２４を第３開口部２６よりも小さく形成し、第２平坦化膜２２によって第３開口部２６の内側表面を覆うことができる。
　その後、上記実施形態１と同様に画素電極１４の形成工程を行う。そのことにより、図２２に示すように、第２平坦化膜２２の表面及びコンタクトホール１５の内部に、画素電極１４となる例えばＩＴＯ等の透明導電膜をスパッタリング法等により成膜する。続いて、フォトリソグラフィ法等により所定形状にパターニングすることによって、画素電極１４を形成する。
　したがって、本実施形態２によっても、上記実施形態１と同様の効果を得ることができる。そのことに加え、第２平坦化膜２２に形成する第２開口部２４を第３開口部２６よりも小さく形成し、第２平坦化膜２２によって第３開口部２６の内側表面を覆うようにしたので、画素電極１４が形成されるコンタクトホールの内周面をなだらかな表面にすることができる。その結果、このコンタクトホール内周面における画素電極１４の段切れを防止することができる。
　《その他の実施形態》
　上記実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、ＴＦＴや、その他のスイッチング素子を有する有機ＥＬ表示装置等の他の表示装置について、広く適用することができる。
　以上説明したように、本発明は、例えば液晶表示装置等の表示装置、及びその製造方法について有用である。
　　　　　　Ｓ　　　液晶表示装置
　　　　　　１　　　絶縁性基板 
　　　　　１０　　　ドレイン電極（スイッチング素子の電極） 
　　　　　１１　　　ＴＦＴ（スイッチング素子） 
　　　　　１２　　　ＰＡＳ膜（保護膜）
　　　　　１４　　　画素電極 
　　　　　１５　　　コンタクトホール（開口部） 
　　　　　２１　　　第１平坦化膜 
　　　　　２２　　　第２平坦化膜 
　　　　　２３　　　第１開口部 
　　　　　２４　　　第２開口部 
　　　　　２６　　　第３開口部 

Claims (9)

  1. 　基板上にスイッチング素子を形成する工程と、
    　上記基板上に上記スイッチング素子の電極を覆う保護膜を形成する工程と、
    　上記保護膜の表面に、感光性材料からなる第１平坦化膜を形成する工程と、
    　上記第１平坦化膜を露光及び現像することにより、該第１平坦化膜に第１開口部を貫通形成する工程と、
    　上記第１平坦化膜をレジストとして、上記第１開口部から露出している上記保護膜をドライエッチングすることにより、当該保護膜から上記スイッチング素子の電極を露出させる工程と、
    　上記第１平坦化膜と同じ材料からなる第２平坦化膜を、上記保護膜から露出している電極を覆うように、上記第１平坦化膜の表面に形成する工程と、
    　上記第２平坦化膜を露光及び現像することにより、該第２平坦化膜から上記電極が露出するように、該第２平坦化膜に第２開口部を貫通形成する工程と、
    　上記第２平坦化膜から露出している電極を覆うように、該第２平坦化膜の表面に画素電極を形成する工程とを有する
    ことを特徴とする表示装置の製造方法。
  2. 　請求項１に記載された表示装置の製造方法において、
    　上記ドライエッチングする工程では、上記保護膜から上記電極を露出させる開口部としての第３開口部が、上記第１平坦化膜及び上記保護膜に形成され、
    　上記第２開口部を形成する工程では、上記第２開口部を上記第３開口部よりも大きく形成する
    ことを特徴とする表示装置の製造方法。
  3. 　請求項１に記載された表示装置の製造方法において、
    　上記ドライエッチングする工程では、上記保護膜から上記電極を露出させる開口部としての第３開口部が、上記第１平坦化膜及び上記保護膜に形成され、
    　上記第２開口部を形成する工程では、上記第２開口部を上記第３開口部よりも小さく形成することにより、該第２平坦化膜によって上記第３開口部の内側表面を覆う
    ことを特徴とする表示装置の製造方法。
  4. 　請求項１乃至３の何れか１つに記載された表示装置の製造方法において、
    　上記保護膜は無機膜によって構成されている
    ことを特徴とする表示装置の製造方法。
  5. 　請求項１乃至４の何れか１つに記載された表示装置の製造方法において、
    　上記第１平坦化膜及び上記第２平坦化膜は、感光剤を含むアクリル樹脂によって構成されている
    ことを特徴とする表示装置の製造方法。
  6. 　基板上に形成されたスイッチング素子と、
    　上記スイッチング素子の電極を覆うように、上記基板上に形成された保護膜と、
    　上記保護膜の表面に形成されると共に感光性材料からなる第１平坦化膜と、
    　上記第１平坦化膜の表面に形成され、該第１平坦化膜と同じ材料からなる第２平坦化膜と、
    　上記スイッチング素子の電極上に形成され、上記第１平坦化膜、上記第２平坦化膜及び上記保護膜を貫通する開口部と、
    　上記開口部の内側及び上記第２平坦化膜の表面に形成され、上記スイッチング素子の電極に接続された画素電極とを備えている
    ことを特徴とする表示装置。
  7. 　請求項６に記載された表示装置において、
    　上記第１平坦化膜の上記第２平坦化膜側の表面は、凹凸状に形成されている
    ことを特徴とする表示装置。
  8. 　請求項６又は７に記載された表示装置において、
    　上記保護膜は無機膜によって構成されている
    ことを特徴とする表示装置。
  9. 　請求項６乃至８の何れか１つに記載された表示装置において、
    　上記第１平坦化膜及び上記第２平坦化膜は、感光剤を含むアクリル樹脂によって構成されている
    ことを特徴とする表示装置。
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