KR20080054941A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 액정 표시 장치의 고해상도 및 대형화가 가능하며 제조 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 위에 게이트 전극과 게이트 패드를 포함하는 게이트 라인을 형성하는 단계; 상기 게이트 금속 패턴을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 산화물 반도체 패턴을 형성하는 단계; 상기 산화물 반도체 패턴 위에 화소 전극을 형성하는 단계; 상기 화소 전극 위에 소스 전극을 포함하는 데이터 라인 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURIG THE SAME}
도 1는 본 발명에 따른 박막 트랜지스터 기판를 나타내는 평면도이다.
도 2는 도 1에 도시된 Ⅰ-Ⅰ´,Ⅱ-Ⅱ´,Ⅲ-Ⅲ´를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 3 및 도 4는 본 발명에 따른 박막 트랜지스터 기판 제조 방법 중 제1 도전 패턴군의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 5 및 도 6에 도시된 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 게이트 절연막, 산화물 반도체 패턴의 제조 방법을 구체적으로 설명하기 위한 평면도 및 단면도이다.
도 7a 내지 도 7e는 도 5 및 도 6에 도시된 박막 트랜지스터 기판의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 8 및 도 9에 도시된 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 소스 및 드레인 전극, 화소 전극, 게이트 상부 전극, 데이터 상/하부 전극을 포함하는 제2 도전 패턴군의 제조 방법을 구체적으로 설명하기 위한 평면도 및 단면도이다.
도 10a 내지 도 10d는 도 8 및 도 9에 도시된 박막 트랜지스터 기판의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 11 및 도 12는 본 발명에 따른 박막 트랜지스터 기판 제조 방법 중 컬럼 스페이서의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
<도면의 주요 부분에 대한 설명>
101 : 기판 102 : 게이트 전극
105 : 제1 도전층 107 : 제2 도전층
108 : 게이트 절연막 122 : 화소 전극
124 : 데이터 라인 126 : 소스 전극
128 : 드레인 전극 130 : 박막 트랜지스터
150 : 게이트 패드 160 : 데이터 패드
200 : 제1 회절 노광 마스크 210 : 제2 회절 노광 마스크
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 특히 액정 표시 장치의 고해상도 및 대형화가 가능하며 제조 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정 표시 장치는 액정셀들이 액티브 매트릭스(Active Matrix) 형태로 배열된 액정 표시 패널(이하, 액정 패널)과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 표시 패널은 액정을 사이에 두고 실링재에 의해 합착된 칼라 필터 기판과 박막 트랜지스터 기판을 구비한다.
칼라 필터 기판은 절연 기판 상에 적층된 블랙 매트릭스 및 칼라 필터와 공통 전극을 구비한다.
박막 트랜지스터 기판은 하부 절연 기판 상에 교차하게 형성된 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 구비한다. 박막 트랜지스터는 게이트 라인으로부터의 스캔 신호에 응답하여 데이터 라인으로부터의 데이터 신호를 화소 전극으로 공급한다.
한편, 박막 트랜지스터의 액티브층으로 아몰퍼스-실리콘(Amorphous-Si), 폴리-실리콘(Poiy-Si), 산화 아연 계열으로 이용된다. 아몰퍼스-실리콘을 이용한 박막 트랜지스터는 저온 공정에서 제작할 수 있지만, 이동도가 작고, 정전류 조건을 만족하지 않는다. 그리고, 폴리-실리콘을 이용한 박막 트랜지스터는 높은 이동도, 정전류 조건을 만족하지만, 균일성이 좋지 않아 대면적화가 어렵고 고온 공정이 필요하다. 반면에 산화 아연 계열의 산화물 반도체층을 이용한 박막 트랜지스터는 저온 공정에서 증착가능하며, 적당한 이동도와 정전류 조건 또한 만족한다.
하지만, 산화물 반도체층을 이용한 박막 트랜지스터는 소스 및 드레인 전극 을 ITO(Indum Tin Oxide) 등과 같은 투명 전극을 이용하거나 금(Au) 등을 이용하게 된다. 따라서, 투명 전극으로 소스 및 드레인 전극을 형성할 경우 대면적 적용시 저항값이 높아져 큰 지연 현상이 발생한다. 또한, 금으로 소스 및 드레인 전극을 형성할 경우 재료비 상승에 대한 문제점이 발생한다.
따라서, 본 발명의 기술적 과제는 액정 표시 장치의 고해상도 및 대형화가 가능하며 제조 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 위에 게이트 전극과 게이트 패드를 포함하는 게이트 라인을 형성하는 단계; 상기 게이트 금속 패턴을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 산화물 반도체 패턴을 형성하는 단계; 상기 산화물 반도체 패턴 위에 화소 전극을 형성하는 단계; 상기 화소 전극 위에 소스 전극을 포함하는 데이터 라인 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 단계를 포함한다.
여기서, 상기 화소 전극은 ITO(Indum Tin Oxide) 또는 IZO(Indum Zinc Oxide)로 형성된다.
또한, 상기 화소 전극은 ITO(Indum Tin Oxide) 또는 IZO(Indum Zinc Oxide)로 형성된다.
그리고, 상기 데이터 라인은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티탄(Ti), 알루미늄-니켈(Al-Ni) 합금, Cu 합금, Mo 합금 및 Al 합금으로 형성된다.
한편, 상기 산화물 반도체 패턴은 산화 아연 계열의 물질을 포함하는 산화물 반도체층으로 형성된다.
상기 제1 도전 패턴군 상에 상기 게이트 절연막 및 상기 산화물 반도체 패턴을 형성하는 단계는 상기 제1 도전 패턴군 상에 상기 게이트 절연막 및 상기 산화물 반도체층을 적층하는 단계; 상기 산화물 반도체층 위에 두께가 다른 제1 및 제2 포토레지스트 패턴을 형성하는 단계; 상기 제1 및 제2 포토레지스트 패턴을 식각 마스크로 상기 산화물 반도층과 상기 게이트 절연막을 식각하여 상기 게이트 패드를 드러내는 컨택홀을 형성하는 단계; 상기 제1 및 제2 포토레지스트 패턴을 애싱하여 상기 제1 포토레지스트 패턴보다 얇은 상기 제2 포토레지스트 패턴을 제거하는 단계; 및 상기 제2 포토레지스트 패턴이 제거된 부분을 통해 노출된 상기 산화물 반도체층을 제거하여 상기 산화물 반도체 패턴을 형성하는 단계를 포함한다.
상기 산화물 반도체 패턴 상에 상기 화소 전극, 상기 소스 및 상기 드레인 전극을 형성하는 단계는 상기 산화물 반도체 패턴 상에 제1 및 제2 도전층을 적층하는 단계; 상기 제1 및 제2 도전층 위에 두께가 다른 제3 및 제4 포토레지스트 패턴을 형성하는 단계; 상기 제3 및 제4 포토레지스트 패턴을 이용하여 상기 제1 및 제2 도전층을 패터닝해서 상기 산화물 반도체 패턴을 노출시키는 단계; 상기 제3 및 제4 포토레지스트 패턴을 애싱하여 상기 제3 포토레지스트 패턴보다 얇은 상기 제4 포토레지스트 패턴을 제거해서 상기 제2 도전층을 노출시키는 단계; 및 상기 제4 포토레지스트 패턴이 제거된 부분을 통해 노출된 상기 제2 도전층을 제거하여 상기 제1 도전층으로 이루어진 상기 화소 전극을 형성하고, 상기 제2 도전층으로 이루어진 상기 소스/드레인 전극을 형성하는 단계를 포함한다.
여기서, 상기 화소 전극은 상기 제1 도전층을 고온 열처리함으로써 아몰퍼스 투명 전극을 폴리화시키는 것을 더 포함하는 것을 특징으로 한다.
한편, 상기 데이터 라인 및 상기 드레인 전극 상에 유기 절연막으로 컬럼 스페이서를 형성하는 단계를 포함한다.
상기 데이터 라인 및 상기 드레인 전극 컬럼 스페이서를 형성하는 단계는 상기 데이터 라인 및 상기 드레인 전극 상에 유기 절연 물질을 도포하는 단계; 및 상기 유기 절연 물질을 패터닝하여 컬럼 스페이서를 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 게이트 전극 및 게이트 패드를 포함하는 게이트 라인; 상기 게이트 라인 위에 형성된 산화물 반도체층; 상기 산화물 반도체층 위에 형성된 화소 전극; 상기 화소 전극 위에 형성되며, 상기 화소 전극과 전기적으로 연결된 소스 전극; 및 상기 화소 전극 위에 형성되며, 상기 화소 전극과 전기적으로 연결된 드레인 전극을 포함한다.
여기서, 상기 화소 전극은 상기 산화물 반도체층과 접촉되며, 상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이의 층에 형성된다.
그리고, 상기 산화물 반도체층은 산화 아연 계열의 물질을 포함한다.
또한, 상기 게이트 패드 위에 형성된 접촉부재를 더 포함하며, 상기 접촉부재는 상기 화소 전극과 동일한 물질로 형성된다. 여기서, 접촉부재는 상세한 설명에 있어서, 게이트 패드 상부 전극으로 표현된다.
그리고, 상기 화소 전극은 ITO(Indum Tin Oxide) 또는 IZO(Indum Zinc Oxide)을 포함한다.
한편, 상기 소스 및 드레인 전극은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티탄(Ti), 알루미늄-니켈(Al-Ni) 합금, Cu 합금, Mo 합금 및 Al 합금으로 형성된다.
그리고, 상기 소스 및 드레인 전극 상에 유기 절연 물질을 이용하여 컬럼 스페이서를 더 포함한다.
상기 기술적 과제 외에 본 발명의 기술적 과제 및 특징들은 첨부한 도면들을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 이하, 첨부한 도면들을 참조하여 바람직한 실시 예에 대하여 설명한다.
도 1는 본 발명에 따른 박막 트랜지스터 기판를 나타내는 평면도이고, 도 2는 도 1에 도시된 Ⅰ-Ⅰ´,Ⅱ-Ⅱ´,Ⅲ-Ⅲ´를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(101) 위에 게이트 절연막(106)을 사이에 두고 교차하게 형성된 게이트 라인(104) 및 데이터 라인(128)과, 그 교차 구조와 접속된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 서브 화소 영역에 형성되어 박막 트랜지스터(130)와 접속된 화소 전극(122)과, 게이트 라인(104)과 접속된 게이트 패드(150), 데이터 라인(128)과 접속된 데이터 패드(160)를 구비한다.
박막 트랜지스터(130)는 게이트 라인(104)의 스캔 신호에 응답하여 데이터 라인(128)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(104)과 접속된 게이트 전극(102), 데이터 라인(128)과 접속된 소스 전극(126), 소스 전극(126)과 마주하며 화소 전극(122)과 접속된 드레인 전극(128), 게이트 절연막(108)을 사이에 두고 게이트 전극(102)과 중첩되어 소스 전극(126)과 드레인 전극(128) 사이에 채널을 형성하는 산화물 반도체층(123)을 구비한다. 이때, 산화물 반도체층(123)은 예를 들어 산화 아연(ZnO) 계열 물질로, 산화 아연(ZnO)을 포함한다. 또한, 산화 아연(ZnO)에 인듐(In) 및 갈륨(Ga) 등을 더 포함할 수도 있다. 예를 들면, 산화물 반도체는 InZnO 또는 GaInZnO를 포함할 수 있다. 여기서 Ga,In,Zn는 1:1:1로 포함될 수 있고, 2:2:1로 포함될 수도 있다.
게이트 라인(104)은 게이트 패드(150)를 통해 공급되는 스캔 신호를 박막 트랜지스터(130)의 게이트 전극(102)에 공급한다. 게이트 라인(104)과 게이트 전극(102)은 하부 기판(101) 위에 불투명한 금속층으로 형성된다. 이를 위해, 불투명한 금속층으로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), Cu 합금, Mo 합금, Al 합금 등이 이용된다.
데이터 라인(124)은 게이트 라인(104)과 교차하여 화소 영역을 마련하며 데 이터 패드(160)를 통해 공급되는 화소 신호를 박막 트랜지스터(130)의 소스 전극(126)에 공급한다.
한편, 본 발명에 따른 박막 트랜지스터(130)의 데이터 라인(124), 소스 및 드레인 전극(126,128)은 투명 도전층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 데이터 라인(124), 소스 및 드레인 전극(126,128)은 투명 도전층을 이용한 제1 도전층(105)과, 저저항 금속을 이용한 제2 도전층(107)이 적층된 복층 구조로 형성된다. 제1 도전층(105)으로는 p-ITO(Poly Indum Tin Oxide)가, 제2 도전층(135)으로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티탄(Ti), 알루미늄-니켈(Al-Ni) 합금, Cu 합금, Mo 합금 및 Al 합금 등으로 이용된다.
이때, 소스 및 드레인 전극(126,128)에 포함된 제1 도전층(105)은 산화물 반도체층(123) 사이에 접촉이 잘 형성될 수 있게 해주며, 종래 산화물 반도체층 위에 형성된 투명 도전층보다 얇게 형성된다. 따라서, 본 발명은 제1 도전층(105)인 투명 도전층을 얇게 형성함으로써 종래 소스 및 드레인 전극을 투명 전극층으로만 형성하여 대면적시 저항이 커지는 것을 방지할 수 있다. 또한, 소스 및 드레인 전극(126,128)에 포함된 제2 도전층(107)은 저저항 금속을 사용함으로써 비디오 신호의 지연을 방지할 수 있다.
화소 전극(122)은 게이트 절연막(108) 상에 드레인 전극(128)의 제1 도전층(105)이 연장되어 형성된다. 여기서, 화소 전극(122)은 드레인 전극(128)과 접속된다. 이러한 화소 전극(122)은 박막 트랜지스터(130)를 통해 비디오 신호가 공급되면, 공통 전압이 공급된 공통 전극과 전계를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에 배열된 액정 분자들이 유전율 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
게이트 패드(150)는 게이트 드라이버(미도시)와 접속되어 그 게이트 드라이버로부터의 스캔 신호를 게이트 라인(104)에 공급한다. 이를 위해, 게이트 패드(150)는 게이트 라인(104)으로부터 연장된 게이트 패드 하부 전극(152)과, 게이트 절연막(108)을 관통하는 게이트 패드 컨택홀(154)을 통해 게이트 패드 하부 전극(152)과 접속된 게이트 패드 상부 전극(156)으로 구성된다.
데이터 패드(160)는 데이터 드라이버(미도시)와 접속되어 그 데이터 드라이버로부터의 화소 신호를 데이터 라인(124)에 공급한다. 이를 위해, 데이터 패드(160)는 게이트 절연막(108) 위에 데이터 라인(124)으로부터 연장된 제1 도전층(105)으로 이루어진 데이터 패드 하부 전극(166)과, 제2 도전층(107)으로 이루어진 데이터 패드 상부 전극(168)으로 구성된다.
컬럼 스페이서(138)는 칼라 필터 기판과 박막 트랜지스터 기판을 합착하기 위해서 가열 압착하는 경우 압축 변형됨으로써 액정 적하 마진을 충분히 확보할 수 있게 하고 블랙 매트릭스 벽과 박막 트랜지스터 기판이 직접 접촉하는 것을 방지한다. 이러한, 컬럼 스페이서(138)는 박막 트랜지스터(130)가 형성된 하부 기판(101) 상에 유기막 공정을 이용하여 컬럼 스페이서(138)를 형성한다. 이에 따라, 컬럼 스페이서(138)를 형성하기 위한 증착 공정 및 식각 공정이 필요없게 됨으로써 공정이 단순화될 수 있다.
도 3 내지 도 12는 본 발명에 따른 박막 트랜지스터 기판을 설명하기 위한 평면도 및 단면도들이다.
도 3 및 도 4는 본 발명에 따른 박막 트랜지스터 기판 제조 방법 중 제1 도전 패턴군의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 3 및 도 4에 도시된 바와 같이 하부 기판(101) 상에 게이트 라인(104) 및 게이트 전극(102)과 게이트 패드(150) 하부 전극을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층 적층된다. 게이트 금속층은 포토리소그래피공정과 식각 공정에 의해 패터닝됨으로써 게이트 라인(100) 및 게이트 전극과 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트 금속층으로는 알루미늄(AL), 몰리브덴(MO), 크롬(Cr), 구리(Cu) 등으로 이용된다.
도 5 및 도 6에 도시된 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 게이트 절연막, 산화물 반도체 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 그리고, 도 7a 내지 도 7e는 도 5 및 도 6에 도시된 박막 트랜지스터 기판의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 5 및 도 6에 도시된 바와 같이 제1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(108)이 형성되고, 그 위에 산화물 반도체 패턴(123)이 형성된다. 이러한 산화물 반도체 패턴(123)은 회절 노광 마스크 또는 하프 톤(Half Tone)을 이용한 하나의 마스크 공정으로 형성된다. 여기서, 제1 회절 노광 마스크 (200)를 이용한 경우를 예를 들어 설명하기로 한다.
도 7a를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(108) 및 산화물 반도체층(153)이 형성된다. 구체적으로, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 무기 절연 물질 및 산화물 반도체층이 전면 증착됨으로써 게이트 절연막(108) 및 산화물 반도체층(153)이 형성된다. 게이트 절연막(108)으로는 PECVD(Plasma Enhanced Chemical Vapor Deposion)등의 증착 방법을 통해 무기 절연 물질이 이용된다. 게이트 절연막(108)으로는 질화 실리콘(SiOx), 산화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다. 산화물 반도체층(153)은 MOCVD(Metal Organic Chemical Vapor Deposition) 법이나 스퍼터링 방법 등의 증착 방법을 통해 적층되며, 산화물 반도체층(153)으로는 예를 들어 산화 아연 계열을 이용한다.
도 7b를 참조하면, 산화물 반도체층(153) 상에 스핀리스 또는 스핀 코팅 등의 코팅 방법을 통해 포토레지스트(143)가 전면 도포된다. 이어서, 산화물 반도체 층(153) 상에 포토레지스트(143)가 도포된 다음, 제1 회절 노광 마스크(200)를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 도 7c에 도시된 바와 같이 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴(202a, 202b)이 형성된다.
구체적으로, 제1 회절 노광 마스크(200)는 석영 기판(208) 상에 차단층(204)이 형성된 차단 영역(S11)과, 석영 기판(208) 상에 다수개의 슬릿들(206)이 형성된 슬릿 영역(S12)과, 석영 기판(208)만 존재하는 투과 영역(S13)을 구비한다. 차단 영역(S11)은 산화물 반도체층(153)이 형성될 영역에서 노광 공정시 자외선을 차단함으로써 현상 공정 후 도 7c에 도시된 바와 같이 제1 포토레지스트 패턴(202a)이 남게 된다. 슬릿 영역(S12)은 산화물 반도체 패턴(123)이 형성될 영역을 제외한 영역, 게이트 패드(150)에서 게이트 패드 컨택홀(154)이 형성될 영역을 제외한 영역에 노광 공정시 자외선을 회절시킴으로써 현상 공정 후 도 7c에 도시된 바와 같이 제1 포토레지스트 패턴(202a)보다 두께가 얇은 제2 포토레지스트 패턴(202b)가 남게 된다. 그리고, 투과 영역(S13)은 자외선을 모두 투과시킴으로써 현상 후 도 7c에 도시된 바와 같이 모두 투과시킴으로써 현상 후 도 7c에 도시된 바와 같이 게이트 패드 위의 포토레지스트가 제거된다.
제1 회절 노광 마스크(200)를 이용하여 제1 포토레지스트 패턴(202a)과 제2 포토레지스트 패턴(202b)를 포함한 제1 포토레지스트 패턴군을 형성한다. 제1 포토레지스트 패턴군을 마스크로 게이트 패드 영역 위의 산화물 반도체층(153) 및 게이트 절연막(108)을 식각하여 게이트 패드 위의 컨택홀(154)을 형성한다.
7d를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1 포토레지스터 패턴군을 소정 두께만큼 식각하여 제2 포토레지스트 패턴군을 형성한다. 즉 제2 포토레지스트 패턴군은 두께가 얇아진 제1 포토레지스트 패턴만을 포함한다. 또한, 제2 포토레지스트 패턴(202b)은 제거된다. 이어서, 도 7e를 참조하면, 애싱된 제1 포토레지스트 패턴(202a)를 마스크로 이용하여 노출된 산화물 반도체층(153)을 식각한다. 그 결과, 하부 기판(101) 상에 산화물 반도체 패턴(123)이 형성되며, 게이트 패드를 드러내는 컨택홀(154)이 형성된다.
도 8 및 도 9에 도시된 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 소스 및 드레인 전극, 화소 전극, 게이트 상부 전극, 데이터 상/하부 전극을 포함하는 제2 도전 패턴군의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 그리고, 도 10a 내지 도 10d는 도 8 및 도 9에 도시된 박막 트랜지스터 기판의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 8 및 도 9에 도시된 바와 같이 산화물 반도체층(123)이 형성된 하부 기판(101) 상에 소스 및 드레인 전극(126,128), 화소 전극(122), 게이트 패드 상부 전극(156), 데이터 상/하부 전극(166,168)을 포함하는 제2 도전 패턴군이 형성된다. 이러한 제2 도전 패턴군은 회절 노광 마스크 또는 하프 톤(Half Tone)을 이용한 하나의 마스크 공정으로 형성된다. 여기서, 제2 회절 노광 마스크(210)를 이용한 경우를 예를 들어 설명하기로 한다.
도 10a를 참조하면, 산화물 반도체층(123)이 형성된 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 도전층(133), 제2 도전층(135)이 형성된다. 제1 도전층(133)으로는 ITO(Indum Tin Oxide) 또는 IZO(Indum Zinc Oxide)가 이용될 수 있다. 제2 도전층(135)으로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티탄(Ti), 알루미늄-니켈(Al-Ni) 합금, Cu 합금, Mo 합금 및 Al 합금 등이 이용될 수 있다.
도 10b를 참조하면, 제1 및 제2 도전층(133,135) 상에 스핀리스 또는 스핀 코팅 등의 코팅 방법을 통해 포토레지스트(145)가 전면 도포된다. 제1 및 제2 도 전층(133,135) 상에 포토레지스트(145)가 도포된 다음, 제2 회절 노광 마스크(210)를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 도 10c에 도시된 바와 같이 서로 다른 두께를 갖는 제3 및 제4 포토레지스트 패턴(212a,212b)이 형성된다.
구체적으로, 제2 회절 노광 마스크(210)는 석영 기판(218) 상에 차단층(214)이 형성된 차단 영역(S21)과, 석영 기판(218) 상에 다수개의 슬릿들(216)이 형성된 슬릿 영역(S22)과, 석영 기판(218)만 존재하는 투과 영역(S23)을 구비한다. 차단 영역(S21)은 소스 및 드레인 전극(126,128)이 형성될 영역에서 노광 공정시 자외선을 차단함으로써 현상 공정 후 도 10c에 도시된 바와 같이 제3 포토레지스트 패턴(212a)이 남게 된다. 슬릿 영역(S22)는 화소 전극(122), 게이트 패드 상부 전극(156)이 형성될 영역에 노광 공정시 자외선을 회절시킴으로써 현상 공정 후 도 10c에 도시된 바와 같이 제3 포토레지스트 패턴(212a)보다 두께가 얇은 제4 포토레지스트 패턴(212b)이 남게 된다. 그리고, 투과 영역(S23)은 자외선을 모두 투과시킴으로써 현상 후 도 10c에 도시된 바와 같이 포토레지스트가 제거된다.
제3 및 제4 포토레지스트 패턴(212a,212b)을 마스크로 이용한 식각 공정으로 제1 및 제2 도전층(105,107)이 도 10c에 도시된 바와 같이 패터닝됨으로써 산화물 반도체층(123)이 노출된다. 이어서, 도 10d에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 제3 포토레지스트 패턴(212a)의 두께는 얇아지게 되고, 제4 포토레지스트 패턴(212b)은 제거된다. 그리고, 애싱된 제3 포토레지스트 패턴 (212a)를 마스크로 이용한 식각 공정으로 노출된 제2 도전층(107)이 제거된다. 제1 및 제2 도전층(105,107)으로 이루어진 소스 및 드레인 전극(126,128)이 형성되고, 제1 도전층(105)으로 이루어진 화소 전극(122), 게이트 패드 상부 전극(156)이 형성된다. 한편, 아모퍼스 투명 전극(133)으로 이루어진 화소 전극을 가열로에 투입된 후 고온 열처리함으로써 아모퍼스 투명 전극(133)이 폴리화(122)된다. 이후, 도 9에 도시된 바와 같이 소스 및 드레인 전극(126,128), 데이터 상/하부 전극(166,168)에 형성된 제3 포토레지스트 패턴(212a)이 스트립 공정으로 제거된다.
도 11 및 도 12는 본 발명에 따른 박막 트랜지스터 기판 제조 방법 중 컬럼 스페이서의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 11 및 도 12에 도시된 바와 같이 제2 도전 패턴군이 형성된 하부 기판(101) 상에 스핀 코팅 또는 스핀리스 코팅 공정을 통해 유기 보호막이 형성된다. 여기서, 유기 보호막으로는 아크릴 등과 같은 유기 절연 물질이 이용된다. 이러한 유기 보호막이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 컬럼 스페이서(138)가 형성된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 산화물 반도체층과 소스/드레인 전극의 접촉이 잘 형성될 수 있게 제1 도전층과, 저저항으로 형성된 제2 도전층으로 소스/드레인 전극이 형성된다. 따라서, 대면적시 저항이 커져 신호 지연이 발생하는 것을 방지할 수 있다.
또한, 소스/드레인 전극 중 한층이 연장되어 화소 전극이 형성됨으로써 제조 공정이 단순화될 수 있다. 그리고, 제1 도전층은 투명 전극으로, 제2 도전층은 저저항인 금속층으로 형성함으로써 재료비를 감소할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술된 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.

Claims (17)

  1. 기판 위에 게이트 전극과 게이트 패드를 포함하는 게이트 라인을 형성하는 단계;
    상기 게이트 금속 패턴을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴 위에 화소 전극을 형성하는 단계;
    상기 화소 전극 위에 소스 전극을 포함하는 데이터 라인 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 화소 전극은 상기 산화물 반도체 패턴과 접촉되며, 상기 산화물 반도체 패턴과 상기 소스 전극 및 상기 드레인 전극 사이의 층에 형성되는 박막 트랜지스터 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 화소 전극은 ITO(Indum Tin Oxide) 또는 IZO(Indum Zinc Oxide)로 형성되는 박막 트랜지스터 기판의 제조 방법.
  4. 제2항에 있어서,
    상기 데이터 라인은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티탄(Ti), 알루미늄-니켈(Al-Ni) 합금, Cu 합금, Mo 합금 및 Al 합금으로 형성되는 박막 트랜지스터 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 산화물 반도체 패턴은 산화 아연 계열의 물질을 포함하는 산화물 반도체층으로 형성되는 박막 트랜지스터 기판의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 도전 패턴군 상에 상기 게이트 절연막 및 상기 산화물 반도체 패턴을 형성하는 단계는
    상기 제1 도전 패턴군 상에 상기 게이트 절연막 및 상기 산화물 반도체층을 적층하는 단계;
    상기 산화물 반도체층 위에 두께가 다른 제1 및 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제1 및 제2 포토레지스트 패턴을 식각 마스크로 상기 산화물 반도체층과 상기 게이트 절연막을 식각하여 상기 게이트 패드를 드러내는 컨택홀을 형성하는 단계;
    상기 제1 및 제2 포토레지스트 패턴을 애싱하여 상기 제1 포토레지스트 패턴 보다 얇은 상기 제2 포토레지스트 패턴을 제거하는 단계; 및
    상기 제2 포토레지스트 패턴이 제거된 부분을 통해 노출된 상기 산화물 반도체층을 제거하여 상기 산화물 반도체 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  7. 제1항에 있어서,
    상기 산화물 반도체 패턴 상에 상기 화소 전극, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는
    상기 산화물 반도체 패턴 상에 제1 및 제2 도전층을 적층하는 단계;
    상기 제1 및 제2 도전층 위에 두께가 다른 제3 및 제4 포토레지스트 패턴을 형성하는 단계;
    상기 제3 및 제4 포토레지스트 패턴을 이용하여 상기 제1 및 제2 도전층을 패터닝해서 상기 산화물 반도체 패턴을 노출시키는 단계;
    상기 제3 및 제4 포토레지스트 패턴을 애싱하여 상기 제3 포토레지스트 패턴보다 얇은 상기 제4 포토레지스트 패턴을 제거해서 상기 제2 도전층을 노출시키는 단계; 및
    상기 제4 포토레지스트 패턴이 제거된 부분을 통해 노출된 상기 제2 도전층을 제거하여 상기 제1 도전층으로 이루어진 상기 화소 전극을 형성하고, 상기 제2 도전층으로 이루어진 상기 소스/드레인 전극 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 화소 전극은 상기 제1 도전층을 고온 열처리함으로써 아몰퍼스 투명 전극을 폴리화시키는 것을 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  9. 제1항에 있어서,
    상기 데이터 라인 및 드레인 전극 상에 유기 절연막으로 컬럼 스페이서를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 데이터 라인 및 드레인 전극 상에 컬럼 스페이서를 형성하는 단계는
    상기 데이터 라인, 드레인 전극 및 화소 전극 상에 유기 절연 물질을 도포하는 단계; 및
    상기 유기 절연 물질을 패터닝하여 컬럼 스페이서를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 게이트 전극 및 게이트 패드를 포함하는 게이트 라인;
    상기 게이트 라인 위에 형성된 산화물 반도체층;
    상기 산화물 반도체층 위에 형성된 화소 전극;
    상기 화소 전극 위에 형성되며, 상기 화소 전극과 전기적으로 연결된 소스 전극; 및
    상기 화소 전극 위에 형성되며, 상기 화소 전극과 전기적으로 연결된 드레인 전극을 포함하는 박막 트랜지스터 기판.
  12. 제11항에 있어서,
    상기 화소 전극은 상기 산화물 반도체층과 접촉되며, 상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이의 층에 형성되는 박막 트랜지스터 기판.
  13. 제11항에 있어서,
    상기 산화물 반도체층은 산화 아연 계열의 물질을 포함하는 박막 트랜지스터 기판.
  14. 제11항에 있어서,
    상기 게이트 패드 위에 형성된 접촉부재를 더 포함하며, 상기 접촉부재는 상기 화소 전극과 동일한 물질로 형성되는 박막 트랜지스터 기판.
  15. 제14항에 있어서,
    상기 화소 전극은 ITO(Indum Tin Oxide) 또는 IZO(Indum Zinc Oxide)을 포함하는 박막 트랜지스터 기판.
  16. 제14항에 있어서,
    상기 소스 및 드레인 전극은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티탄(Ti), 알루미늄-니켈(Al-Ni) 합금, Cu 합금, Mo 합금 및 Al 합금으로 형성되는 박막 트랜지스터 기판.
  17. 제11항에 있어서,
    상기 소스 및 드레인 전극 상에 유기 절연 물질을 이용하여 컬럼 스페이서를 더 포함하는 박막 트랜지스터 기판.
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