KR101245424B1 - 콘택트 구조, 기판, 표시장치, 그리고 상기 콘택트 구조 및 상기 기판의 제조방법 - Google Patents

콘택트 구조, 기판, 표시장치, 그리고 상기 콘택트 구조 및 상기 기판의 제조방법 Download PDF

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Abstract

기판(3) 상에 배치되는 TFT(17)이다. TFT(17)에는, 게이트 전극(31), 게이트 절연막(32), 반도체(33), 소스 전극(34), 드레인 전극(35), 및 보호막(36)이 구비된다. 반도체(33)는, 금속 산화물 반도체로 이루어지며, 소스 전극(34)에 접하는 소스부(33a)와, 드레인 전극(35)에 접하는 드레인부(33b)와, 소스 전극(34)과 드레인 전극(35)으로부터 노출되는 채널부(33c)를 갖는다. 소스부(33a) 및 드레인부(33b) 각각에 상대적으로 전기저항이 작은 도전층(37)이 형성된다. 채널부(33c)는 도전층(37)이 제거된다.

Description

콘택트 구조, 기판, 표시장치, 그리고 상기 콘택트 구조 및 상기 기판의 제조방법{CONTACT STRUCTURE, SUBSTRATE, DISPLAY DEVICE, AND METHODS FOR MANUFACTURING THE CONTACT STRUCTURE AND THE SUBSTRATE}
본 발명은, 액정 디스플레이 등의 표시장치에 관한며, 특히 이 기판에 있어서 금속 산화물 반도체를 이용한 박막 트랜지스터와 콘택트 구조 등에 관한 것이다.
금속 산화물 반도체를 이용한 박막 트랜지스터(TFT)에서는, 채널부의 신뢰성을 확보하기 위해, 반도체층 상에 절연성 보호층(에칭 스토퍼)을 형성하는 것이 일반적이다. 이 경우, 소스 전극 및 드레인 전극과 반도체층과의 접속은, 이 보호층에 2개의 접속용 구멍(콘택트 홀)을 형성하고, 이들 콘택트 홀을 통해 이루어진다.
그러나, 이 구조의 경우, 2개의 콘택트 홀을 소정의 틈새(clearance)로 하여 정밀도 높게 형성할 필요가 있으므로, 고 정밀도의 소형 트랜지스터를 실현하는 것이 어렵다는 문제가 있다. 또, 미세한 콘택트 홀에서는, 안정된 접속상태의 확보가 어렵다는 문제도 있다. 또한, 금속 산화물 반도체와 전극과의 접합 부위에서는, 금속 산화물 반도체에 함유되는 산소가 전극측으로 이행하면, 전극 표면에 산화물이 형성되어 버리고, 이것이 전기적 장벽이 되어 적절한 옴 접촉(ohmic contact)을 확보할 수 없게 될 우려가 있다.
이에 대해, 채널부나 소스부, 드레인부, 화소 전극이 금속 산화물 반도체로 형성되고, 이 금속 산화물 반도체 막의 콘택트 홀을 포함하는 일부의 영역을 저 저항화한 TFT가 개시되어 있다(특허문헌 1). 여기에는, 보텀 게이트(bottom gate) 구조의 TFT로의 적용예나 금속 산화물 반도체에 InGaZnO4를 이용하는 것도 개시되어 있다.
또한, 금속 산화물 반도체 막에서는, 막 중의 산소공공(oxygen vacancy)이 전자도너(electron donor)로서 작용하는 것과 산소를 이탈시키면 산소공공에 남겨진 전자가 반도체 캐리어(carrier)로서 작용하는 것, 플라즈마 처리 등을 행함으로써 금속 산화물 반도체의 도전율 저감화가 가능해지는 것 등도 개시되어 있다.
그리고, 이 TFT에서는, 최상층의 보호 절연막을 형성한 후, 이 보호 절연막에 형성된 개구부를 통해 이들 채널부 등의 일부를 환원성 플라즈마에 노출시킴으로써, 채널부 등에 저(低) 저항인 영역을 형성한다.
또, 소스 신호선과 금속 산화물 반도체와의 사이에서 양호한 옴 접촉(ohmic contact)을 실현하기 위해, 금속 산화물 반도체 막을 원하는 섬형상으로 패터닝 한 후에, 수소 플라즈마 처리를 행하고, 그 후, 금속 산화물 반도체 막 상에 소스 금속막을 성막하고, 패터닝하여 소스 신호선을 형성하는 것도 개시되어 있다.
단, 수소 플라즈마 처리와 소스 금속막의 성막(成膜)은 대기에 노출하지 않고 연속하여 행하며, 그 후, 소스 신호선이나 금속 산화물 반도체 막 상에 보호 절연막을 형성한다. 전술한 플라즈마 처리는, 이들 일련의 처리 후에 행해진다.
[선행기술문헌]
[특허문헌]
특허문헌 1 : 일본 특허공개 2008-40343호 공보
특허문헌 1의 TFT와 같이, 개구를 통해 금속 산화물 반도체 막의 일부만을 저 저항화시키는 경우, 개구에 노출되는 부분뿐만이 아니라 그 주변부도 저 저항화되어 버린다. 때문에, 예를 들어, 소스부와 드레인부를 저 저항화한 경우에는, 예기치 않게 그 사이의 채널부에까지 저 저항인 영역이 확대되어 버리고, 트랜지스터 특성의 불안정을 초래할 우려가 있다.
또, 금속 산화물 반도체 막을 패터닝한 후에 수소 플라즈마 처리를 행하면 금속 산화물 반도체 막의 표면 전체가 저 저항화된다. 채널부에 상당하는 부분의 표면도 저 저항화되어 버리므로, 트랜지스터 특성에 지장을 초래할 우려가 있다.
여기서, 본 발명의 목적은, 전기특성이나 신뢰성이 우수한 박막 트랜지스터 등을 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명에서는, 금속 산화물 반도체의 특성을 활용하면서 박막 트랜지스터나 콘택트 구조를 개량했다.
본 발명의 하나는, 기판 상에 형성되는 박막 트랜지스터(TFT)이다. 이 TFT는, 게이트 전극과, 상기 게이트 전극에 피복되는 게이트 절연막과, 상기 게이트 절연막을 개재하여 상기 게이트 전극과 대향 배치되는 반도체와, 상기 반도체를 개재하여 접속되는 소스 전극 및 드레인 전극과, 상기 반도체, 상기 소스 전극 및 상기 드레인 전극에 피복되는 보호막을 구비한다.
상기 반도체는, 금속 산화물 반도체로 이루어지며, 상면이 상기 소스 전극에 접하는 소스부와, 상기 소스 전극과 떨어진 상면에서 상기 드레인 전극에 접하는 드레인부와, 상기 소스부와 상기 드레인부와의 사이에서 상면이 이들로부터 노출되는 채널부를 갖는다. 그리고, 상기 소스부 및 상기 드레인부 각각의 상면 부분에, 상대적으로 전기저항이 작은 도전층이 형성되고, 상기 채널부 상면 부분은, 상기 도전층이 제거된다.
이와 같은 TFT에 의하면, 반도체에 있어서 소스 전극이 접하는 부분과 드레인 전극이 접하는 부분에 도전층이 형성되므로, 상세한 것은 후술하나, 소스 전극 등과 반도체와의 사이에서 양호한 밀착성을 얻을 수 있다. 따라서, 소스 전극 등과 반도체와의 사이에서 안정된 도전성을 확보할 수 있어, 전기특성을 향상시킬 수 있다.
또한, 채널부의 상면 부분에 대해서는, 도전층이 제거되므로, 금속 산화물 반도체 본래의 특성을 발휘시킬 수 있어, 트랜지스터 특성의 신뢰성을 향상시킬 수 있다.
본 발명의 다른 하나는, 기판 상에 형성되는 콘택트 구조이다(제 1 콘택트 구조). 이 콘택트 구조는, 게이트선과, 상기 게이트선에 피복되는 게이트 절연막과, 상기 게이트선 근방에 위치하고 상기 게이트 절연막 상에 배치되는 제 1 단자와, 상기 제 1 단자에 접속되는 제 1 전극과, 상기 제 1 단자 및 상기 제 1 전극에 피복되는 보호막과, 상기 보호막 상에 배치되고, 상기 제 1 단자를 이용하여 상기 제 1 전극에 접속되는 제 2 전극을 구비한다.
상기 제 1 단자는, 금속 산화물 반도체로 이루어지며, 상면이 상기 제 1 전극에 접하는 제 1 접속부와, 상기 제 1 전극과 떨어진 상면에서 상기 보호막에 접하는 피복부와, 상기 제 1 접속부와 상기 피복부와의 사이에서 상면이 상기 제 1 전극 및 상기 보호막으로부터 노출되는 제 1 노출부를 갖는다. 그리고, 상기 제 1 접속부 및 상기 제 1 노출부 각각의 상면 부분에, 상대적으로 전기저항이 작은 도전층이 형성되고, 상기 제 1 노출부의 상면에 상기 제 2 전극이 접한다.
본래, 표준상태의 금속 산화물 반도체는 도전성을 얻지 못하므로, 제 1 단자는 단자로써 기능할 수 없다. 이에 반해, 이 콘택트 구조의 경우, 제 1 단자에 도전성 있는 도전층이 형성되므로, 도전층을 개재하여 다른 전극을 전기적으로 접속할 수 있고, 단자로써 기능시킬 수 있다.
또한, 이 제 1 단자는, 에칭 스토퍼로써도 기능한다. 이 콘택트 구조에서는, 예를 들어, 보호막 상의 제 2 전극을 그 하측의 제 1 전극과 접속하기 위해, 보호막을 에칭하여 보호막으로부터 제 1 노출부를 노출시키는 처리가 행해진다. 이 때, 게이트 절연막도 에칭되어, 그 하측에 위치하는 게이트선이 노출될 우려가 있다. 게이트선이 노출되면, 제 1 전극과 제 2 전극을 접속할 때에 게이트선도 접속되어 버릴 우려가 있다. 이에 반해, 이 콘택트 구조의 경우, 게이트 절연막 상에 제 1 단자가 배치되므로, 에칭 작용이 게이트 절연막에 미치지 않게 할 수 있어, 제 1 전극 등에 게이트선이 접속되어 버리는 것을 저지할 수 있다.
제 1 단자를 이용함으로써, 제 1 전극과 제 2 전극을 각각 면으로 접속할 수 있으므로, 안정되게 접속할 수 있어, 전기특성을 향상시킬 수 있다. 또, 제 1 단자는 전술한 반도체와 같은 구성이므로, 박막 트랜지스터의 반도체와 아울러 형성할 수 있다. 따라서, 재료와 공정의 삭감을 도모할 수 있어, 생산성이 우수하다.
본 발명의 또 다른 하나는, 기판 상에 형성된 콘택트 구조이다(제 2 콘택트 구조). 이 콘택트 구조는, 보조 게이트 전극과, 상기 보조 게이트 전극에 피복되는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 제 2 단자와, 상기 제 2 단자에 접속되는 제 3 전극과, 상기 제 2 단자 및 상기 제 3 전극에 피복되는 보호막과, 상기 보호막 상에 형성되고, 상기 제 2 단자를 이용하여 상기 제 3 전극에 접속되는 접속 전극을 구비한다.
상기 제 2 단자는, 상면 부분에 상대적으로 전기저항이 작은 도전층이 형성된 금속 산화물 반도체로 이루어지며, 상면이 상기 제 3 전극에 접하고, 상기 보호막에 의해 피복되는 제 3 접속부와, 상면이 노출되거나 상기 제 3 전극에 의해 피복되고, 상기 보호막으로부터 노출되는 제 2 노출부를 구비한다. 그리고, 상기 제 2 노출부 근방에는, 상기 보조 게이트 전극의 상면이 상기 게이트 절연막으로부터 노출되는 전극 노출부가 형성되고, 상기 전극 노출부의 상면과, 상기 제 2 노출부의 상면에 상기 접속 전극이 접한다.
이와 같은 콘택트 구조에 의하면, 전술한 제 1 콘택트 구조와 같이, 금속 산화물 반도체로 이루어진 제 2 단자에 도전층이 형성되므로, 단자로써 기능시키는 것이 가능하고, 면 접촉에 의해 안정되게 접속할 수 있다. 또, 박막 트랜지스터의 반도체와 아울러 형성할 수 있어, 게이트 절연막을 보호하는 에칭 스토퍼로써 기능시킬 수 있다.
또한, 이 콘택트 구조의 경우, 게이트 절연막 밑에 위치하는 보조 게이트 전극과 그 위에 위치하는 제 3 전극을 접속하는 것이므로, 에칭 작용을 이용하여 제 2 노출부의 노출과 동시에 전극 노출부도 노출시킬 수 있어, 생산성이 우수하다.
본 발명의 또 다른 하나는, 액티브 매트릭스 구동방식이 기판이다. 이 기판은, 평행으로 연장되는 복수의 소스선과, 상기 소스선과 직교하여 평행으로 연장되는 복수의 게이트선과, 상기 소스선과 상기 게이트선에 의해 구획되는 격자상 영역의 각각에 배치되는 복수의 화소 전극과, 상기 화소 전극의 각각에 대응하여 배치되는 복수의 TFT를 구비한다.
그리고, 상기 TFT에, 전술한 TFT가 이용되며, 상기 게이트 전극은 상기 게이트선과 접속되고, 상기 소스 전극은 상기 소스선과 접속되며, 상기 드레인 전극은 상기 화소 전극과 접속된다.
이 기판에 의하면, 전술한 TFT가 이용되므로, 신뢰성이 우수한 트랜지스터 특성을 발휘시킬 수 있어, 화상표시를 안정되게 행할 수 있다.
특히, 상기 드레인 전극과 상기 화소 전극과의 접속 부분에, 전술한 제 1 콘택트 구조가 이용되며, 상기 제 1 전극이 상기 드레인 전극이 되고, 상기 제 2 전극이 상기 화소 전극이 되도록 하는 것이 바람직하다.
이렇게 하면, 드레인 전극과 화소 전극과의 사이를 안정되게 접속할 수 있다.
보다 바람직하게는, 기판이, 추가로, 상기 게이트선과 평행으로 연장되는 복수의 보조 용량선과, 상기 게이트선과 평행으로 연장되어, 상기 보조 용량선의 각각과 접속되는 공통선과, 상기 드레인 전극의 각각과 상기 보조 용량선의 각각에 접속되는 복수의 콘덴서(capacitor)를 구비하고, 상기 보조 용량선과 상기 공통선과의 접속 부분에, 제 2 콘택트 구조가 이용되며, 상기 보조 게이트 전극이 상기 보조 용량선이 되고, 상기 제 3 전극이 상기 공통선이 되도록 한다.
이렇게 하면, 보조 게이트 전극과 공통선과의 사이도 안정되게 접속할 수 있다.
이 경우, 상기 반도체, 상기 제 1 단자 및 상기 제 2 단자 각각의 상기 금속 산화물 반도체에 동일 소재를 이용하는 것이 바람직하다.
이렇게 하면, 반도체와 제 1 단자, 제 2 단자를 한번에 형성할 수 있으므로 생산성이 우수하다.
상기 제 1 단자 및 상기 제 2 단자 중, 적어도 어느 하나의 상기 금속 산화물 반도체에, 두께가 다른 부위가 포함되어도 된다.
예를 들어, 제 1 단자와 제 2 단자의 에칭 스토퍼 부분 등, 금속 산화물 반도체의 두께를 의도적으로 다르게 함으로써, 한층 더 각 부재의 기능을 효과적으로 발휘시킬 수 있다.
구체적으로는, 상기 금속 산화물 반도체가, In, Ga, Zn의 적어도 어느 하나를 함유하도록 하면 된다.
추가로, 상기 화소 전극과 상기 접속 전극에 동일 소재를 이용하는 것이 바람직하다.
이렇게 하면, 화소 전극과 접속 전극에 대해서도 한번에 형성할 수 있으므로, 한층 더 생산성이 우수하다.
이와 같은 기판을 구비하는 표시장치라면, TFT 등이 전기적 특성이 우수하므로, 신뢰성이 향상된다.
전술한 TFT는 불소, 수소, 붕소(boron)의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출됨으로써, 상기 반도체의 상면 부분에 상기 도전층을 형성하는 도전층 형성공정과, 상기 반도체로부터 상기 채널부의 상기 도전층을 제거하는 도전층 제거공정을 포함하는 제조방법에 의해 제조할 수 있다.
불소 등의 원소를 함유하는 플라즈마에 노출됨으로써, 반도체의 상면 부분을 개질(reforming)할 수 있고, 도전층을 형성할 수 있다. 이 도전층에 의해, 소스부 및 드레인부, 그리고 소스 전극 및 드레인 전극을 밀착시킬 수 있다. 그리고, 이 반도체 채널부로부터 도전층을 제거함으로써, 채널부에 대해서는 금속 산화물 반도체 본래의 상태로 회복시킬 수 있어, 양호한 트랜지스터 특성을 발휘시킬 수 있다.
전술한 제 1 콘택트 구조는, 불소, 수소, 붕소의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출됨으로써, 상기 제 1 단자의 상면 부분에 상기 도전층을 형성하는 도전층 형성공정과, 상기 제 1 전극을 소정의 패턴으로 형성하는 제 1 전극 형성공정과, 상기 제 1 단자 및 상기 제 1 전극을 피복하도록 상기 보호막을 형성하는 보호막 형성공정과, 불소를 함유하는 가스를 이용하여 상기 보호막을 에칭함으로써, 상기 제 1 노출부의 상면을 노출시키는 콘택트 홀 형성공정과, 상기 제 1 노출부의 상면과 접하도록 상기 제 2 전극을 소정의 패턴으로 형성하는 제 2 전극 형성공정을 포함하는 제조방법에 의해 제조할 수 있다.
이 제조방법에 의하면, 예를 들어, 제 1 단자에 도전층을 형성한 후, 제 1 전극을 패터닝한다. 다음에, 이들을 피복하도록 보호막을 형성한다. 그리고, 이 보호막을 불소계 가스를 이용하여 에칭하고, 콘택트 홀을 형성하여 제 1 단자의 제 1 노출부를 노출시킨다. 이 때, 불소계의 가스는, 보호막뿐만 아니라 게이트 절연막에도 작용하나, 게이트 절연막 상에는 제 1 단자가 배치되므로, 그 밑의 게이트 절연막을 보호할 수 있다.
또, 금속 산화물 반도체는, 불소계 가스에 의해 개질되어 저 저항화되므로, 제 1 단자의 노출면에 새로 도전층을 형성하는 것이나 도전층을 강화할 수 있다.
전술한 제 2 콘택트 구조는, 불소, 수소, 붕소의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출됨으로써, 상기 제 2 단자의 상면 부분에 상기 도전층을 형성하는 도전층 형성공정과, 상기 제 3 전극을 소정의 패턴으로 형성하는 제 3 전극 형성공정과, 상기 제 2 단자 및 상기 제 3 전극을 피복하도록 상기 보호막을 형성하는 보호막 형성공정과, 불소를 함유하는 가스를 이용하여 상기 보호막을 에칭함으로써, 상기 제 2 노출부 및 상기 전극 노출부 각각의 상면을 노출시키는 콘택트 홀 형성공정과, 상기 제 2 노출부 및 상기 전극 노출부 각각의 상면과 접하도록 상기 접속 전극을 소정의 패턴으로 형성하는 접속 전극 형성공정을 포함하는 제조방법에 의해 제조할 수 있다.
이 제조방법에 의하면, 보호막에 콘택트 홀을 형성할 때에는, 제 2 노출부뿐만 아니라 전극 노출부도 동시에 노출시킬 수 있다. 따라서, 공수(工數)의 삭감을 도모할 수 있으므로, 생산성이 우수하다.
전술한 기판은, 예를 들어, 다음과 같은 공정을 포함하는 제조방법으로 제조할 수 있다.
기판 상에 소정의 도전성 소재를 성막하여 패터닝함으로써, 상기 게이트선, 상기 게이트 전극 및 상기 보조 용량선을 형성한다(게이트선 등 형성공정). 소정의 절연성 소재를 성막함으로써, 상기 게이트선, 상기 게이트 전극 및 상기 보조 용량선을 피복하도록 상기 게이트 절연막을 형성한다(게이트 절연막 형성공정). 상기 게이트 절연막 상에, 상기 반도체, 상기 제 1 단자 및 상기 제 2 단자를 형성한다(반도체 등 형성공정). 상기 반도체 등 형성공정 후, 소정의 도전성 소재를 성막하여 패터닝함으로써, 상기 소스선, 상기 소스 전극, 상기 드레인 전극 및 상기 공통선을 형성한다(소스선 등 형성공정). 소스선 등 형성공정 후, 상기 반도체로부터 상기 채널부의 상기 도전층을 제거한다(도전층 제거공정). 소정의 절연성 소재를 성막함으로써, 상기 소스선, 상기 소스 전극, 상기 드레인 전극 및 상기 공통선을 피복하도록 상기 보호막을 형성한다(보호막 형성공정).
그리고, 상기 반도체 등 형성공정은, 금속 산화물 반도체 막을 성막하여 패터닝하는 반도체 패터닝 공정과, 상기 반도체 패터닝 공정 전이나 후에 행해지는, 상기 금속 산화물 반도체의 상면을 불소, 수소, 붕소의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출하는 도전층 형성공정을 포함한다.
이들 일련의 공정을 거침으로써, 전술한 TFT와 제 1 단자, 제 2 단자를 동시에 형성할 수 있다.
또한, 이들 공정에 추가로, 다음과 같은 공정을 포함함으로써, 화소 전극과 접속 전극을 동시에 형성할 수 있다.
불소를 함유하는 가스를 이용하여 상기 보호막을 에칭함으로써, 상기 제 1 노출부, 상기 제 2 노출부 및 상기 전극 노출부 각각의 상면을 노출시킨다(콘택트 홀 형성공정). 상기 콘택트 홀 형성공정 후, 소정의 도전성 소재를 성막하여 패터닝함으로써, 상기 화소 전극 및 상기 접속 전극을 형성한다(화소 전극 등 형성공정).
이들 제조방법에서는, 특히, 상기 도전층 형성공정의 상기 플라즈마에 함유되는 원소에, 불소 또는 붕소의 적어도 어느 하나를 이용하는 것이 바람직하다.
이렇게 하면, 상세한 것은 후술하나, 안정된 도전층을 형성할 수 있어, 어닐처리(annealing) 등에 의해 도전층의 저항값이 회복하는 것을 억제할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 생산성을 손상시키는 일없이, 전기특성이나 신뢰성이 우수한 TFT 등을 형성할 수 있다.
도 1은, 제 1 실시형태의 액정 디스플레이를 나타내는 개략 사시도이다.
도 2는, TFT 기판 요부(要部)의 개략을 나타내는 확대 평면도이다.
도 3은, 도 2의 화살표 A 범위의 개략 단면도이다.
도 4는, 반도체 요부의 단면을 나타내는 사진이다. (a)는 플라즈마 처리를 행하지 않은 경우, (b)는 플라즈마 처리를 행한 경우를 나타낸다.
도 5는, 도 2의 화살표 B 범위의 개략 단면도이다.
도 6은, 도 2의 화살표 C 범위의 개략 단면도이다.
도 7은, TFT 기판의 제조공정을 나타내는 흐름도이다.
도 8은, 반도체 등 형성공정을 나타내는 흐름도이다.
도 9(a)～(i)는, TFT의 형성과정을 나타내는 개략 단면도이다.
도 10(a)～(h)는, 제 1 콘택트 구조의 형성과정을 나타내는 개략 단면도이다.
도 11(a)～(j)은, 제 2 콘택트 구조의 형성과정을 나타내는 개략 단면도이다.
도 12는, TFT 기판의 형성과정을 나타내는 개략 평면도이다.
도 13은, TFT 기판의 형성과정을 나타내는 개략 평면도이다.
도 14는, 어닐 등의 처리에 의한 저항값의 변화를 나타낸 개략도이다.
도 15는, TFT 기판의 형성과정을 나타내는 개략 평면도이다.
도 16은, 제 2 실시형태의 도 3에 상당하는 도이다.
도 17은, 제 2 실시형태의 도 5에 상당하는 도이다.
도 18은, 제 2 실시형태의 도 6에 상당하는 도이다.
도 19(a)～(h)는, 제 2 실시형태의 TFT 형성과정을 나타내는 개략 단면도이다.
도 20(a)～(f)은, 제 2 실시형태의 제 1 콘택트 구조의 형성과정을 나타내는 개략 단면도이다.
도 21(a)～(h)은, 제 2 실시형태의 제 2 콘택트 구조의 형성과정을 나타내는 개략 단면도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다. 단, 이하의 설명은, 본질적으로 예시에 지나지 않으며, 본 발명, 그 적용물 또는 그 용도를 제한하는 것은 아니다.
-제 1 실시형태-
<표시장치>
도 1에, 본 발명을 적용한 본 실시형태의 액정 디스플레이(표시장치)의 패널(1)을 나타낸다. 이 액정 디스플레이는, 동영상 표시가 가능한 컬러 디스플레이이며, 패널(1)의 표시영역(1a)에는, 복수의 화소가 매트릭스상으로 배열된다. 그리고, 액정 디스플레이에 한정되지 않고 유기 EL 디스플레이에도 적용 가능하다.
패널(1)은, 한 쌍의 기판(2, 3)을 맞붙임으로써 형성되며, 이들 기판(2, 3) 사이에는, 액정층이 봉입(封入)된다(도시 생략). 그 한쪽의 기판(2)이, 소정의 배열로 적색, 녹색, 청색의 각 색의 컬러 필터가 설치된 CF 기판이며, 다른 쪽 기판(3)이 액티브 매트릭스 구동방식의 TFT 기판이다. TFT 기판(3)에는, 베이스 기판(10) 상에 소정의 패턴으로 형성된 도전성 소재나 절연성 소재의 막을 적층함으로써 박막 트랜지스터(TFT(17))와 콘택트 구조(19, 20)가 배치된다(도 3, 도 5, 도 6 참조).
<TFT 기판>
도 2에, TFT 기판(3)의 요부(표시영역(1a)의 좌단(左端) 부분)의 확대도를 나타낸다. 도 2에서, 2점 쇄선의 우측이 표시영역(1a)이다. 표시영역(1a)에서는, 소스선(11)과 게이트선(12)이 매트릭스상으로 형성되어 있으며, 이들에 의해 격자상으로 구획된 영역(투명부(13)) 각각에, 각 화소(1b)에 대응하여 직사각형의 화소전극(14)이 1개씩 배치된다. 본 실시형태의 화소 전극(14)에는, 투명하고 도전성이 우수한 소재로 ITO가 이용된다. 또, 베이스 기판(10)은, 유리나 수지 등으로 이루어진 절연성 기판이다. 본 실시형태에서는, 유리 기판이 이용된다.
구체적으로는, 좌우방향(행방향)에 평행으로 연장되는 것이 게이트선(12)이고, 이들에 직교하여 상하방향(열방향)에 평행으로 연장되는 것이 소스선(11)이다. 그리고, 인접하는 2개의 게이트선(12, 12) 사이에는, 게이트선(12)과 평행으로 연장되는 보조 용량선(15)이 배치된다. 또, 표시영역(1a)의 외측에는, 소스선(11)과 평행으로 연장되는 공통선(16)이 배치된다. 이 공통선(16)에, 보조 용량선(15) 각각의 일단(一端)이 접속된다.
각 투명부(13)의 게이트선(12)과 소스선(11)과의 교차부위(도 2에서는 왼쪽 하측) 근방에, 각 화소 전극(14)에 대응하여 TFT(17)가 배치된다. 각 투명부(13)의 중앙부분에 위치하고, 투명부(13)를 횡단하는 보조 용량선(15)과 상하로 겹치도록 배치되는 콘덴서(18)이며, 각 콘덴서(18)는 보조 용량선(15)과 접속된다. 화소전극(14) 및 콘덴서(18)의 각각은, TFT(17)를 개재하여 소스선(11)과 접속된다.
본 실시형태에서는, 후술하는 바와 같이, TFT(17), 화소 전극(14)과 TFT(17)와의 접속부분(제 1 콘택트 구조(19)), 그리고, 공통선(16)과 보조 용량선(15)과의 접속부분(제 2 콘택트 구조(20))에 전기특성의 향상을 도모하는 개량이 이루어진다.
<TFT>
도 3에 상세하게 나타내듯이, 본 실시형태의 TFT(17)는, 역 지그재그(보텀 게이트) 구조의 TFT(17)이며, 베이스 기판(10) 상에 배치된다. TFT(17)에는, 게이트 전극(31)과 게이트 절연막(32), 반도체(33), 소스 전극(34), 드레인 전극(35), 보호막(36) 등이 구비되어 있다.
게이트 전극(31)은, 게이트선(12)과 일체로 형성되어 있으며, 게이트선(12)에 있어서 소스선(11)과의 교차부위 근방 부분으로부터 투명부(13)를 향해 돌출된다. 게이트 전극(31) 등에는, 도전성이 우수한 소재, 예를 들어, Ti(티타늄)이나 Al(알루미늄) 등의 금속이나 산화물, 이들의 적층체 등이 이용된다. 본 실시형태에서는, Ti의 사이에 Al을 끼운 3층 구조의 적층체가 이용된다(Ti／Al／Ti). 그리고, 보조 용량선(15)도 게이트 전극(31) 등과 같은 소재이다. 패터닝에 의해 이들은 연속하여 일체로 형성된다.
게이트 절연막(32)은, 그 위에 배치되는 소스 전극(34) 등과 그 밑에 배치되는 게이트 전극(31) 등을 절연시키기 위해 형성되며, 게이트 절연막(32)에 의해 게이트 전극(31) 등은 피복된다. 게이트 절연막(32)의 소재는, 절연성이 높은(단차 피복(step coverage)이 우수한 것도 포함함) 것에 더불어, 유전율이 높고 리크(leakage) 전류가 낮은 것이 바람직하다. 예를 들어, 실리콘 산화막이나 실리콘 질화막, 알루미나(Al2O3), 이들의 적층막 등을 사용할 수 있다. 본 실시형태에서는 실리콘 산화막이 이용된다. 게이트 절연막(32)의 두께는 250㎚ 정도이다.
반도체(33)는, 게이트 절연막(32)을 개재하고 게이트 전극(31)과 대향하도록 배치된다. 이 반도체(33)에는 금속 산화물 반도체가 이용된다. 구체적으로는, In(인듐), Ga(갈륨), Zn(아연)을 함유하는 비정질(amorphous) 금속 산화물 반도체(In-Ga-Zn-O계, IGZO라고도 함)가 이용된다. 단, IGZO에 한정되지 않고, ZnO이나 Zn-Sn-O, SrTiO3, In2O3, CuAlO2 등의 금속 산화물 반도체를 이용하는 것도 가능하다. 반도체(33)의 상면 부분에는, 개질함으로써 도전층(37)이 형성된다(별도 후술). 이 반도체(33)를 개재하고 소스 전극(34)과 드레인 전극(35)이 접속된다.
소스 전극(34)은, 소스선(11)과 일체로 형성되며, 소스선(11)에 있어서 게이트선(12)과의 교차부위 근방 부분에서 투명부(13)를 향해 돌출된다. 소스 전극(34)의 돌출단 부분은, 반도체(33) 상면에 접한다.
드레인 전극(35)은, 소스 전극(34)과 떨어진 반도체(33) 상면에 한쪽 단부가 접한 상태에서, 반도체(33)를 사이에 끼우고 소스 전극(34)의 반대측으로 연장되도록 배치된다. 드레인 전극(35)의 측연(側緣)으로부터 투명부(13)의 중앙부분을 향해 연장부(35a)가 연장되며, 이 연장부(35a)에 의해 드레인 전극(35)과 콘덴서(18)가 접속된다. 드레인 전극(35)의 다른 쪽 단부는 제 1 단자(42)를 이용하여 화소 전극(14)에 접속된다.
반도체(33)에 접속된 소스 전극(34) 단부의 선단(先端)과 드레인 전극(35) 단부의 선단은, 소정 거리 떨어져 서로 대향한다. 따라서, 반도체(33)에는, 상면이 소스 전극(34)에 접하는 부분, 드레인 전극(35)에 접하는 부분, 및 이들 사이에서 반도체(33)의 상면이 노출되는 부분이 존재한다. 편의상, 이들을 차례로 소스부(33a), 드레인부(33b), 채널부(33c)라 부른다.
소스 전극(34)과, 소스선(11), 드레인 전극(35)은 같은 소재이며, 게이트 전극(31) 등과 마찬가지로 도전성이 우수한 소재가 이용된다. 본 실시형태에서는, Ti층(38) 상에 Al층(39)이 적층된 2층 구조의 적층체가 이용된다(Al／Ti). 따라서 반도체(33)에는 하층의 Ti층(38)이 접한다. 패터닝에 의해 이들은 연속하여 일체로 형성된다.
보호막(36)(패시베이션막(passivation film))은, 반도체(33)와 소스 전극(34), 드레인 전극(35)을 보호하기 위해 형성되며, 이들 반도체(33) 등은 보호막(36)에 의해 피복된다. TFT(17)에서는, 소스 전극(34)과 드레인 전극(35), 반도체(33)의 채널부(33c) 각각의 상면에 보호막(36)이 접하고 있다. 보호막(36)의 소재는, 게이트 절연막(32)의 소재와 마찬가지이며, 절연성이 우수한 것이면 된다. 본 실시형태에서는 두께가 250㎚ 정도의 실리콘 산화막이 이용된다. 여기서, 보호막(36) 상측에는 화소 전극(14)이 형성된다.
(도전층)
반도체(33) 중, 소스부(33a)와 드레인부(33b)의 상면 부분에는, 다른 부분과 비교하여 의미가 있게 전기저항이 작은 도전층(37)이 형성된다. 도전층(37)은, 소스전극(34) 등과의 밀착성을 높이기 위해 형성된 것이며, 반도체(33)의 상면을 불소나 수소, 붕소를 함유하는 플라즈마에 노출시킴으로써 형성된다(상세한 것은 후술).
도 4에, 반도체(33)의 상면에 플라즈마 처리를 행한 경우와 행하지 않은 경우의 단면구조를 나타낸다. 도 4의 (a)가 플라즈마 처리를 행하지 않은 경우, (b)가 플라즈마 처리를 행한 경우이다. 이들 도면에서 알 수 있듯이, 플라즈마 처리를 행하지 않은 경우에는, 반도체(33)의 상면으로부터의 드레인 전극(35)의 부상(浮上)이 확인되는 데 반해, 플라즈마 처리를 행한 경우에는, 반도체(33)와 드레인 전극(35)과의 일체화가 확인된다.
따라서, 반도체(33)의 표면을 개질하여 도전층(37)을 형성함으로써, 소스 전극(34)이나 드레인 전극(35)과 반도체(33)와의 밀착성을 높일 수 있어, 양자 사이에서 안정된 전기특성을 얻을 수 있다. 또, 도전층(37)의 형성은 소스전극(34) 등과의 사이에서 양호한 옴 접촉을 확보할 수 있다는 이점도 있다.
채널부(33c) 상면 부분에 대해서는, 도전층(37)을 제거함으로써, 상면이 움푹 패이는 제거부(40)가 형성된다. 채널부(33c)에 도전층(37)이 존재하면, 소스 전극(34)과 드레인 전극(35)이 도통(導通)하여 TFT(17)의 ON／OFF 제어가 적절하게 기능하지 않을 우려가 있다. 이에 대해, 채널부(33c)의 도전층(37)을 제거함으로써, 금속 산화물 반도체 본래의 기능을 적절하게 발휘할 수 있고, TFT(17)의 ON／OFF 제어를 안정되게 기능시킬 수 있다.
<제 1 콘택트 구조>
도 5에, TFT(17)와 화소전극(14)과의 접속부분에 있어서 제 1 콘택트 구조(19)를 나타낸다. 이 제 1 콘택트 구조(19)는, TFT(17)의 반도체(33)에 이용되는 금속 산화물 반도체를 활용함으로써, 보호막(36) 밑에 형성되는 TFT(17)의 드레인 전극(35)과, 그 위에 형성되는 화소전극(14)과의 사이에서 양호한 전기특성이 얻어지도록 개량된다.
제 1 콘택트 구조(19)는, 제 1 단자(42)나 TFT(17)의 드레인 전극(35)(제 1 전극), 보호막(36), 화소전극(14)(제 2 전극) 등으로 구성되고, 베이스 기판(10) 위에 성막된 게이트 절연막(32) 위에 형성된다(베이스 기판(10) 위 직접 형성해도 된다). 제 1 콘택트 구조(19)는, 각 투명부(13) 내부의 게이트선(12) 근방에 배치되고, 드레인 전극(35)의 다른 쪽 단부와 일부 겹치도록 배치된다.
제 1 단자(42)는, TFT(17)의 반도체(33)와 같은 금속 산화물 반도체인 IGZO로 이루어지고, 반도체(33)와 동시에 게이트 절연막(32) 상에 형성된다. 제 1 단자(42)의 한쪽 단부에 드레인 전극(35)이 접속된다. 본 실시형태의 경우, 드레인 전극(35)의 Ti층(38)은 Al층(39)보다 선단이 돌출된다. 드레인 전극(35)과 제 1 단자(42) 상측에는 보호막(36)이 형성되며, 드레인 전극(35)과, 제 1 단자(42)의 다른 쪽 단부는 보호막(36)에 의해 피복된다. 제 1 단자(42) 중간 부분의 상면은, 콘택트 홀의 형성에 의해 보호막(36)으로부터 노출된다. 또, 드레인 전극(35) Ti층(38)의 선단(先端) 부분도 콘택트 홀의 형성에 의해 보호막(36)으로부터 노출된다.
따라서, 제 1 단자(42)에는 상면이 드레인 전극(35)에 접하는 부분과, 보호막(36)에 의해 피복되어 이에 접하는 부분과, 이들 사이에서 드레인 전극(35)과 보호막(36)으로부터 제 1 단자(42)의 상면이 노출되는 부분이 존재한다. 편의상, 이들을 차례로 제 1 접속부(42a), 피복부(42b), 제 1 노출부(42c)라 한다.
제 1 단자(42)의 상면 부분에는 도전층(37)이 형성된다. 구체적으로는, 피복부(42b)를 제외한 제 1 접속부(42a) 및 제 1 노출부(42c)의 상면 부분에 도전층(37)이 형성된다. 또, 제 1 단자(42)의 상면에는, 표면이 한 단 움푹 패인 단부(段部)(44)가 형성된다. 이 단부(44)는, 피복부(42b)측에 형성되고, 피복부(42b)와 제 1 노출부(42c)에 형성된다.
보호막(36)과 제 1 단자(42) 상측에는 화소 전극(14)이 형성되고, 화소 전극(14)은, 제 1 단자(42)를 이용하여 드레인 전극(35)과 접속된다. 제 1 콘택트 구조(19)의 부분에 있어서 화소 전극(14)은 분단된다. 구체적으로는, 제 1 접속부(42a) 상방에 위치하는 보호막(36)의 끊어진 곳을 경계로 단차상으로 분단된다.
드레인 전극(35) 중, 상층의 Al층(39)은 보호막(36)보다 단면(端面)이 안쪽으로 들어간다. 화소 전극(14)의 소재인 ITO는 Al와 접하면 전식(galvanic corrosion)이 발생하므로, 이와 같이 보호막(36)의 끊어진 곳에서 Al층(39)의 단면을 후퇴시킴으로써 전식을 방지한다.
제 1 단자(42) 중, 제 1 접속부(42a) 및 제 1 노출부(42c)의 표면 부분에는, 전기 저항이 작은 도전층(37)이 형성된다. 따라서, 본래에는 도통성이 없는 금속 산화물 반도체라도, 제 1 단자(42)는 드레인 전극(35)과 화소 전극(14)을 전기적으로 접속하는 단자로써 기능한다. 제 1 단자(42)는, 드레인 전극(35) 및 화소 전극(14)의 각각과 면접촉에 의해 접하므로, 접촉면적을 크게 취할 수 있어, 양호하고 안정된 전기특성을 얻을 수 있다.
또, 제 1 단자(42)는 단자로써의 기능뿐만 아니라 에칭 스토퍼로써도 기능한다. 예를 들어, 보호막(36)에 콘택트 홀을 형성할 때에는 불소계 가스를 이용하여 에칭이 행해지나, 불소계 가스에 노출되는 부분에 대해서는 보호막(36)뿐만 아니라 게이트 절연막(32)도 제거되어 버린다.
이에 반해, 금속 산화물 반도체는, 불소계 가스의 에칭작용에 대해 내성이 있으므로(선택성이 높으므로), 거의 제거되지 않는다. 따라서, 제 1 콘택트 구조(19)에서는, 콘택트 홀이 형성되는 영역에 IGZO로 이루어진 제 1 단자(42)를 형성함으로써, 그 하측에 게이트 절연막(32)이 깎이는 것을 방지하고 있다.
제 1 콘택트 구조(19)의 근방에는 게이트선(12)이 배치되므로, 게이트 절연막(32)이 깎이고 게이트선(12)이 노출되어 버리면, 화소 전극(14)을 형성했을 때에 게이트선(12)과 화소 전극(14)이 단락(短絡)될 우려가 있다. 이에 반해, 제 1 콘택트 구조(19)에서는 IGZO에 의해 불소계 가스가 게이트 절연막(32)에 작용하는 것을 방지할 수 있으므로, 이와 같은 문제를 없앨 수 있다.
제 1 단자(42)는, 반도체(33) 형성 시에 동시에 형성할 수 있으므로, 생산성이 우수한 점에서도 유리하다.
<제 2 콘택트 구조>
도 6에, 보조 용량선(15)과 공통선(16)과의 접속부분에 있어서 제 2 콘택트 구조(20)를 나타낸다. 이 제 2 콘택트 구조(20)도 또한, TFT(17) 반도체(33)에 이용되는 금속 산화물 반도체를 활용함으로써, 게이트 절연막(32) 밑에 형성된 보조 용량선(15)과, 그 위에 형성된 공통선(16)에 의해 양호한 전기특성이 얻어지도록 개량된다.
제 2 콘택트 구조(20)는, 보조 용량선(15)(보조 게이트 전극)과, 게이트 절연막(32), 제 2 단자(51), 공통선(16)(제 3 전극), 보호막(36), 접속 전극(52) 등으로 구성되고, 베이스 기판(10) 상에 형성된다.
보조 용량선(15)은, 게이트선(12)과 같은 소재로 이루어지며, 게이트선(12)과 동시에 패터닝에 의해 베이스 기판(10) 위에 형성된다. 보조 용량선(15) 위에는 게이트 절연막(32)이 형성되고, 보조 용량선(15)은 게이트 절연막(32)에 의해 피복된다.
제 2 단자(51)는, 반도체(33)나 제 1 단자(42)와 같은 금속 산화물 반도체인 IGZO로 이루어지며, 이들과 동시에 게이트 절연막(32) 상에 형성된다. 제 2 콘택트 구조(20)에서는, 제 2 단자(51)는 게이트 절연막(32)을 개재하여 보조 용량선(15)의 단부 상방에 배치된다. 공통선(16)은 제 2 단자(51)를 이용하여 접속 전극(52)과 접속되며, 또한 이 접속 전극(52)을 개재하여 보조 용량선(15)과 접속된다. 공통선(16)은, 소스선(11) 등과 같은 재료로 이루어지며(Al／Ti), 소스선(11) 등과 동시에 패터닝에 의해 형성된다.
제 2 단자(51)의 상면에 공통선(16)이 접한다. 본 실시형태의 경우도 공통선(16)의 Ti층(38)은 Al층(39)보다 선단이 돌출된다. 공통선(16) 상측에는 보호막(36)이 형성되며, Al층(39)과 제 2 단자(51)의 일부는 보호막(36)에 의해 피복된다. 그리고, 콘택트 홀의 형성에 의해, 제 2 단자(51) 및 Ti층(38)의 각 선단부분은 보호막(36)으로부터 노출된다. 따라서, 제 2 단자(51)에는, 상면이 공통선(16)에 접하여, 보호막(36)에 의해 피복된 부분과, 상면이 노출되거나 Ti층(38)에 의해 피복되어, 보호막(36)으로부터 노출된 부분이 존재한다. 편의상, 이들을 차례로 제 3 접속부(51a), 제 2 노출부(51b)라 한다.
제 2 단자(51)에 있어서도, 그 상면 부분, 구체적으로는, 제 3 접속부(51a) 및 제 2 노출부(51b)의 상면 부분에 도전층(37)이 형성된다. 제 2 노출부(51b) 근방에는, 콘택트 홀의 형성에 의해, 보조 용량선(15)의 상면이 게이트 절연막(32)으로부터 노출되는 부분이 형성된다(전극 노출부(53)).
제 2 단자(51)의 제 2 노출부(51b) 및 전극 노출부(53) 각각의 상면에 접하도록 접속 전극(52)이 형성된다. 접속 전극(52)은, 화소 전극(14)과 같은 ITO로 이루어지며, 화소 전극(14)과 동시에 패터닝에 의해 형성된다. 접속 전극(52)과 공통선(16)의 Al층(39)과의 사이에서 전식이 발생하는 것을 방지하기 위해, 공통선(16) 중, 상층의 Al층(39)은 보호막(36)보다 단면이 안쪽으로 들어간다.
제 2 단자(51)의 상면 부분에도 도통성(導通性)을 가지며, 전기가 흐르는 도전층(37)이 형성된다. 따라서, 제 2 단자(51)는 공통선(16)과 접속 전극(52)을 전기적으로 접속하는 단자로써 기능한다. 제 2 단자(51)는, 공통선(16)과 접속 전극(52)과 면접촉에 의해 접하므로, 접촉면적을 크게 취할 수 있어, 양호하고 안정된 전기특성을 얻을 수 있다.
또, 제 2 단자(51)도 단자로써의 기능뿐만 아니라 에칭 스토퍼로써도 기능한다. 즉, 제 2 콘택트 구조(20)에도, 콘택트 홀이 형성되는 영역의 일부분에 IGZO로 이루어진 제 2 단자(51)가 형성되므로, 그 하측의 게이트 절연막(32)이 깎이는 것을 방지할 수 있다.
한편, 콘택트 홀이 형성되는 영역의 나머지 부분의 하방에는, 보조 용량선(15)이 위치하도록 설정된다. 이 부분의 게이트 절연막(32)은 불소계 가스에 의해 에칭되므로, 보조 용량선(15)의 상면이 노출된다. 따라서, 불소계 가스를 이용하여 제 2 단자(51)의 일부와 보조 용량선(15)의 일부를 포함하는 영역에 콘택트 홀을 형성함으로써, 제 2 단자(51)와 보조 용량선(15) 각각의 상면을 동시에 노출시킬 수 있으므로, 접속 전극(52)의 접속을 공수를 늘리지 않고 행할 수 있다.
<TFT 기판의 제조방법>
다음에, 도 7의 흐름도를 참조하면서, TFT 기판(3)의 제조방법에 대해 설명한다. TFT(17)와 제 1 콘택트 구조(19), 제 2 콘택트 구조(20)는, 이 TFT 기판(3)에 있어서 일련의 제조공정을 통해 동시에 제조된다.
이들 흐름도에 나타내듯이, 본 실시형태의 TFT 기판(3)의 제조방법은, 게이트 전극(31) 등을 형성하는 게이트선 형성공정(단계(S1))과 게이트 절연막(32)을 형성하는 게이트 절연막 형성공정(단계(S2)), 반도체(33) 등을 형성하는 반도체 등 형성공정(단계(S3)), 소스 전극(34) 등을 형성하는 소스선 등 형성공정(단계(S4)), 채널부(33c)의 도전층(37)을 제거하는 도전층 제거공정(단계(S5)), 보호막(36)을 형성하는 보호막 형성공정(단계(S6)), 콘택트 홀을 형성하는 콘택트 홀 형성공정(단계(S7)), 소스 전극(34) 중, Al층(39)을 후퇴시키는 Al층 제거공정(단계(S8)), 화소 전극(14) 등을 형성하는 화소 전극 등 형성공정(단계(S9)) 등으로 구성된다.
그리고, 반도체 등 형성공정에는, 도 8에 나타내듯이, 반도체 막을 패터닝하는 반도체 패터닝 공정(단계(S31))과, 도전층(37)을 형성하는 도전층 형성공정(단계(S32))이 포함된다.
이들 일련의 공정 중, TFT(17)는, 단계(S1)～단계(S6)의 공정에 의해 제조할 수 있다. 그리고, 제 1 콘택트 구조(19) 및 제 2 콘택트 구조(20)는, 단계(S1)~단계(S9)의 공정에 의해 제조할 수 있다. 이들 일련의 공정에 대응한 TFT(17)의 형성과정을 도 9에 나타낸다. 마찬가지로, 제 1 콘택트 구조(19)는 도 10에, 제 2 콘택트 구조(20)는 도 11에 각각 나타낸다.
(게이트선 등 형성공정)
본 공정에서는, 베이스 기판(10) 상에, 도전성 소재를 성막하여 패터닝함으로써, 게이트선(12), 게이트 전극(31) 및 보조 용량선(15)을 형성한다. 예를 들어, 스퍼터링(sputtering)법에 의해, 베이스 기판(10) 상면 전체에 도전성 금속막을 소정 두께로 성막한다. 다음에, 포토 레지스트법을 이용하여 패터닝한다. 구체적으로는, 스핀 코팅법(spin coating)에 의해, 이 금속막 전체에 감광성 수지막(포토 레지스트)을 도포한다. 그 후, 포토 마스크를 이용하여 이 포토 레지스트를 패터닝함으로써, 소정의 레지스트 패턴을 형성한다.
그리고, 이 레지스트 패턴으로부터 노출되는 금속막의 부분을 Ÿ‡ 에칭(wet etching)에 의해 제거한다. 계속해서, 필요없게 된 레지스트 패턴을 박리한다. 이렇게 함으로써, 도 12에 나타내는 소정 패턴(점으로 나타냄)의 게이트선(12)이나 게이트 전극(31), 보조 용량선(15)을 베이스 기판(10) 상에 형성할 수 있다. 그리고, 본 실시형태에서는 이들 처리를 반복하여 행함으로써, 게이트선(12) 등을 3층 구조의 적층체로 한다.
본 공정 후에는, TFT(17)와 제 2 콘택트 구조(20)는, 각각의 대응도에 있어서 (a)에 나타내는 상태가 된다.
(게이트 절연막 형성공정)
본 공정에서는, 소정의 절연성 소재를 성막함으로써, 게이트선(12), 게이트 전극(31) 및 보조 용량선(15)을 피복하도록 게이트 절연막(32)을 형성한다. 예를 들어, 원료가스로 SiH4-N2O나 TEOS(Tetraethoxysilane:테트라에톡시실란)을 이용한 플라즈마 CVD(Chemical Vapor Deposition)법에 의해, 게이트 전극(31) 등이 형성된 베이스 기판(10) 상면 전체에, 산화 실리콘막으로 성막하여 게이트 절연막(32)을 형성한다. 본 공정 후에는, TFT(17)와 제 2 콘택트 구조(20)는, 각각의 대응도에 있어서 (b)에 나타내는 상태가 된다.
(반도체 등 형성공정)
본 공정에서는, 반도체 패터닝 공정과 도전층 형성공정이 행해진다. 도 8의 (a)와 (b)에 나타내듯이, 도전층 형성공정은 반도체 패터닝 공정 전에 행하여도 되고, 반도체 패터닝 공정 후에 행하여도 된다. 여기서는, 반도체 패터닝 공정 후에 행하는 경우에 대해 설명한다.
(반도체 패터닝 공정)
본 공정에서는, 게이트선 등 형성공정과 마찬가지 처리에 의해, 반도체(33)와 제 1 단자(42), 제 2 단자(51)를 형성한다. 구체적으로는, 스퍼터링법에 의해, 게이트 절연막(32)을 형성한 베이스 기판(10) 상면 전체에 IGZO로 이루어진 금속 산화물 반도체 막(IGZO막)을 소정 두께로 성막한다. 스퍼터링법에 한정되지 않고 도포법을 이용해도 된다. 다음에, 스핀 코팅법에 의해, 이 IGZO막 전체에 포토 레지스트를 도포한다.
그 후, 포토 마스크를 이용하여 이 포토 레지스트를 패터닝함으로써, 소정의 레지스트 패턴을 형성한다. 그리고, 이 레지스트 패턴으로부터 노출되는 IGZO막의 부분을 옥살산(oxalic acid) 등을 이용한 Ÿ‡ 에칭에 의해 제거한다. 계속해서, 필요없게 된 레지스트 패턴을 박리함으로써, 도 13에 나타내는 소정 패턴(점으로 나타냄)의 반도체(33) 등을 형성한다. 본 공정 후에는 TFT(17)와 제 2 콘택트 구조(20)는, 각각의 대응도에 있어서 (c)에 나타내는 상태가 된다.
(도전층 형성공정)
본 공정에서는, 형성한 반도체(33) 등의 상면을 불소, 수소, 붕소(boron)의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출함으로써, 반도체(33) 등의 표면 부분에 도전층(37)을 형성한다. 예를 들어, CVD법과 도핑법 등을 이용하여, 반도체(33) 등이 형성된 베이스 기판(10)의 상면을 플라즈마 분위기 하에 소정 시간 노출시키면 된다. 이렇게 함으로써, 노출되는 반도체(33) 등의 표면 부분이 개질되어, 도전층(37)이 형성된다.
본 공정의 플라즈마가 함유된 원소에는, 특히 불소 또는 붕소의 적어도 어느 하나를 이용하는 것이 바람직하다. 도전층(37)의 형성 후에는, 통상, 어닐처리나 세척처리가 행해지나, 불소나 붕소라면, 도전층(37) 형성 후에 어닐처리나 세척처리를 행하여도 저항값이 크게 변화하지 않고, 안정된 도전층(37)을 형성할 수 있기 때문이다.
도 14에, IGZO에 대해 불소나 붕소, 수소 각각을 함유하는 플라즈마 처리를 행한 후에, 어닐처리(350℃, 1시간)와 세척처리를 행한 경우에 있어서 저항값의 변화를 나타낸다. 도 14에 있어서, 동그라미가 어닐처리 등을 행하기 전의 저항값이며, 사각형이 어닐처리 등을 행한 후의 저항값이다. 가로축의 IGZO는 플라즈마 미처리의 비교 대조이며, 붕소나 불소, 수소는 각각의 원소로 플라즈마 처리를 행한 시험결과를 나타낸다.
도 14에 나타내듯이, 붕소나 불소, 수소를 함유한 플라즈마 처리를 행함으로써, IGZO는 저항값이 저하된다. 그 후, 어닐처리 등을 행한 경우, 붕소나 불소에서는, 저항값은 크게 변화하지 않고 안정되어 있으나, 수소의 경우, 저항값이 크게 변화하여 고저항이 되는 저항값의 회복이 확인되었다.
따라서, 도전층(37)의 형성에 붕소나 불소를 이용함으로써, 안정된 도전층(37)을 형성할 수 있으므로, 전기특성이 우수한 고품질의 TFT(17)와 콘택트 구조 등을 얻을 수 있다.
본 공정 후에는, TFT(17)는 대응도에 있어서 (d)에 나타내는 상태가 되며, 제 1 콘택트 구조(19)는 대응도에 있어서 (a)에 나타내는 상태가 되고, 제 2 콘택트 구조(20)는 대응도에 있어서 (d)에 나타내는 상태가 된다.
(소스선 등 형성공정)
본 공정에서는, 소정의 도전성 소재를 성막하여 패터닝함으로써, 소스선(11), 소스 전극(34), 드레인 전극(35) 및 공통선(16)을 형성한다. 구체적으로는, 예를 들어, 스퍼터링법에 의해, 반도체(33) 등이 형성된 베이스 기판(10) 상면 전체에 도전성 금속막을 소정 두께로 성막한다. 본 실시형태에서는, 먼저, Ti를 이용하여 하층의 Ti층(38)을 형성한다(예를 들어, 30㎚ 두께). 그리고, 이 Ti층(38) 상에 적층하도록, Al를 이용하여 상층의 Al층(39)을 형성한다(예를 들어, 200㎚ 두께). 본 공정 후에는, TFT(17)는 대응도에 있어서 (e)에 나타내는 상태가 되고, 제 1 콘택트 구조(19)는 대응도에 있어서 (b)에 나타내는 상태가 되며, 제 2 콘택트 구조(20)는 대응도에 있어서 (e)에 나타내는 상태가 된다.
다음에, 포토 레지스트법을 이용하여 Ti층(38)은 그대로 하고 Al층(39)을 패터닝한다 (Al층 패터닝 공정). 구체적으로는, 스핀 코팅법에 의해, 이 금속막 전체에 포토 레지스트를 도포한다. 그 후, 포토 마스크를 이용하여 이 포토 레지스트를 패터닝함으로써, 소정의 레지스트 패턴을 형성한다.
그리고, 예를 들어, 아세트산(acetic acid)이나 인산(phosphoric acid), 질산(nitric acid)의 혼합액 등을 이용하여, 이 레지스트 패턴으로부터 노출되는 Al층(39)의 부분을 Ÿ‡ 에칭에 의해 제거한다. 이 때, IGZO가 노출되어 있으면, IGZO도 에칭되어 버리나, Ti층(38)에 의해 피복되어 있으므로 IGZO는 보호된다. 본 공정 후에는, TFT(17)는 대응도에 있어서 (f)에 나타내는 상태가 되며, 제 1 콘택트 구조(19)는 대응도에 있어서 (c)에 나타내는 상태가 되고, 제 2 콘택트 구조(20)는 대응도에 있어서 (f)에 나타내는 상태가 된다.
계속해서, 염소가스 또는 불소가스를 이용하여 Ti층(38)을 드라이 에칭(dry etching)에 의해, 패터닝한다(Ti층 패터닝 공정). 그리고, 필요없게 된 레지스트 패턴을 박리한다. 본 공정 후에는, 도 15에 나타내는 소정 패턴(점으로 나타냄)의 소스선(11), 소스 전극(34), 드레인 전극(35) 및 공통선(16) 등이 형성된다. 그리고, TFT(17)는 대응도에 있어서 (g)에 나타내는 상태가 되며, 제 1 콘택트 구조(19)는 대응도에 있어서 (d)에 나타내는 상태가 되고, 제 2 콘택트 구조(20)는 대응도에 있어서 (g)에 나타내는 상태가 된다.
(도전층 제거공정)
본 공정에서는, 포토 레지스트법을 이용하여 드라이 에칭함으로써, 반도체(33)로부터 채널부(33c)의 도전층(37)을 제거하는 처리가 행해진다. 구체적으로는, 스핀 코팅법에 의해 포토 레지스트를 도포한 후, 포토 마스크를 이용하여 이 포토 레지스트를 패터닝함으로써, 소정의 레지스트 패턴을 형성한다. 그리고, 이 레지스트 패턴으로부터 노출되는 채널부(33c) 부분을 염소가스를 이용한 드라이 에칭에 의해 제거한다.
Ti층 패터닝 공정에서 염소가스를 이용한 경우에는, 동 공정에서 연속하여 도전층(37)을 제거할 수 있다. 따라서, 이 경우에는, 본 공정을 생략해도 된다. 본 공정 후에는, TFT(17)는 도전층(37)의 일부가 제거되어 제거부(40)가 형성되고, 대응도에 있어서 (h)에 나타내는 상태가 되며, 제 1 콘택트 구조(19)는 도전층(37)의 일부가 제거되어 단부(段部)(44)가 형성되고, 대응도에 있어서 (e)에 나타내는 상태가 된다.
(보호막 형성공정)
본 공정에서는, 소정의 절연성 소재를 성막함으로써, 소스선(11), 소스 전극(34), 드레인 전극(35) 및 공통선(16)을 피복하도록 보호막(36)을 형성한다. 구체적으로는, 게이트 절연막(32)과 마찬가지로, 원료가스로 SiH4-N2O나 TEOS를 이용한 플라즈마 CVD법에 의해, 베이스 기판(10) 상면 전체에 산화 실리콘막을 성막하여 보호막(36)을 형성한다. 본 공정 후에는, TFT(17)는 대응도에 있어서 (i)에 나타내는 상태가 되고, 제 1 콘택트 구조(19)는 대응도에 있어서 (f)에 나타내는 상태가 되며, 제 2 콘택트 구조(20)는 대응도에 있어서 (h)에 나타내는 상태가 된다.
(콘택트 홀 형성공정)
본 공정에서는, 예를 들어, CF4와 SF6 등의 불소를 함유한 가스(불소계 가스)를 이용하여 보호막(36)을 에칭함으로써, 제 1 노출부(42c), 제 2 노출부(51b) 및 전극 노출부(53) 각각의 상면을 노출시킨다. 구체적으로는, 스핀 코팅법에 의해 포토 레지스트를 도포한 후, 포토 마스크를 이용하여 이 이 포토 레지스트를 패터닝함으로써, 소정의 레지스트 패턴을 형성한다. 그리고, 이 레지스트 패턴으로부터 노출되는 제 1 노출부(42c) 및 제 2 노출부(51b)의 부분을 불소계 가스를 이용한 드라이 에칭에 의해 제거하고, 콘택트 홀을 형성한다.
이 때, 보호막(36)과 게이트 절연막(32)은 선택성이 낮아 에칭되나, Al층(39)과 반도체(33) 등은 불소계 가스에 대해 내성이 있으므로(선택성이 높으므로), 에칭 작용을 거의 받지 않는다. 그리고, 제 1 콘택트 구조(19)에서는, 레지스트 패턴으로부터 노출되는 부분에 임하는 제 1 단자(42)의 단부(段部) 표면 부분에는, 불소를 함유한 가스에 노출됨으로써 다시 도전층(37)이 형성된다. 따라서, 애스펙트비(aspect ratio)가 다른 콘택트 구조를 간단히 형성할 수 있다. 본 공정 후에는, 제 1 콘택트 구조(19)는 대응도에 있어서 (g)에 나타내는 상태가 되고, 제 2 콘택트 구조(20)는 대응도에 있어서 (i)에 나타내는 상태가 된다.
(Al층 제거공정)
본 공정에서는, 콘택트 홀에 임하는 Al층(39)의 단부(端部)가, 보호막(36)보다 안쪽으로 들어가도록(후퇴하도록) 에칭한다. 구체적으로는, 예를 들어, TMAH(Tetramethyl ammonium hydroxide, 수산화 테트라메틸암모늄) 용액 등의 알칼리 용액을 이용하여 에칭한다. 산(酸) 용액을 이용하여도 Al층(39)을 에칭할 수 있으나, 이 경우, IGZO도 에칭되므로 바람직하지 않다. 본 공정 후에는, 제 1 콘택트 구조(19)는 대응도에 있어서 (h)에 나타내는 상태가 되고, 제 2 콘택트 구조(20)는 대응도에 있어서 (j)에 나타내는 상태가 된다.
(화소 전극 등 형성공정)
본 공정에서는, 소정의 도전성 소재를 성막하여 패터닝함으로써, 화소 전극(14) 및 접속 전극(52)을 형성한다. 구체적으로는, 스퍼터링법 등에 의해, Al층 제거공정 후의 베이스 기판(10) 상면 전체에 ITO를 소정 두께로 성막하고, 그 후, 포토 레지스트법을 이용하여 패터닝하면 된다. 이렇게 함으로써, 도 3 등에 나타내는 형태의 TFT(17)와 제 1 콘택트 구조(19), 제 2 콘택트 구조(20)를 형성할 수 있다.
-제 2 실시형태-
본 실시형태에서는, 제 1 실시형태와 달리, 소스 전극(34) 등에 불소계 가스에 내성이 있는(선택성이 높은) Al이 이용되지 않고, Ti등의 불소계 가스에 내성이 없는(선택성이 낮은) 다른 금속(융점이 높은 금속)만이 사용된다. 이하의 설명에서는, 제 1 실시형태와 다른 구성에 대해 상세히 설명하기로 하고, 제 1 실시형태와 마찬가지 구성에 대해서는 동일 부호를 사용하고 그 설명은 생략한다.
<TFT>
도 16에, 본 실시형태의 TFT(17)를 나타낸다. 도 16에 나타내듯이, 이 TFT(17)의 소스 전극(34)과 드레인 전극(35)에는, 소재로 Ti만이 이용되고, Ti층(38)만이 형성된다. Ti 대신에, 예를 들어, W(텅스텐), Mo(몰리부덴), Ta(탄탈) 등, 다른 금속을 이용하여도 된다.
<제 1 콘택트 구조>
도 17에, 본 실시형태의 제 1 콘택트 구조(19)를 나타낸다. 도 17에 나타내듯이, 이 제 1 콘택트 구조(19)의 제 1 단자(42)에는, 콘택트 홀에 임하는 드레인 전극(35)(Ti층(38)) 및 보호막(36)의 단면(端面)이 동일 평면이 되며, 콘택트 홀의 형성에 의해 보호막(36)으로부터 노출되는 부분에 Ti층(38)은 형성되지 않는다. 즉, 제 1 접속부(42a)는 보호막(36)에 의해 피복되며, 보호막(36)으로부터 노출되는 부분 거의가 제 1 노출부(42c)가 되며, 거기에 화소 전극(14)이 접한다. 또, 안쪽으로 들어간 Al층(39)이 없으므로, 화소 전극(14)은, 콘택트 홀의 부분에서 분단되는 일없이 이어져 일체로 형성된다.
<제 2 콘택트 구조>
도 18에, 본 실시형태의 제 2 콘택트 구조(20)를 나타낸다. 도 18에 나타내듯이, 이 제 2 콘택트 구조(20)의 제 2 단자(51)의 경우도, 제 1 단자(42)와 마찬가지로, 콘택트 홀에 임하는 드레인 전극(35)(Ti층 (38)) 및 보호막(36)의 단면(端面)이 동일 평면이 되며, 콘택트 홀의 형성에 의해 보호막(36)으로부터 노출되는 부분에 Ti층(38)은 형성되지 않는다. 따라서, 제 2 노출부(51b)에서는, 제 2 단자(51)의 상면이 노출되고, 거기에 접속 전극(52)이 접한다. 또, 제 1 콘택트 구조(19)와 마찬가지로, 접속 전극(52)은 콘택트 홀의 부분에서 분단되는 일없이 이어져 일체로 형성된다.
<TFT 기판의 제조방법>
다음에, 본 실시형태의 TFT 기판의 제조방법에 대해 설명한다.
도 7에 나타내듯이, 본 실시형태의 TFT 기판 제조방법의 경우도 제 1 실시형태와 마찬가지로, 게이트선 등 형성공정(단계(S1))과 게이트 절연막 형성공정(단계(S2)), 반도체 등 형성공정(단계(S3)), 도전층 제거공정(단계(S5)), 보호막 형성공정(단계(S6)), 콘택트 홀 형성공정(단계(S7)), 화소 전극 등 형성공정(단계(S9)) 등으로 구성되고, 반도체 등 형성공정에는, 반도체 패터닝 공정(단계(S31))과, 도전층 형성공정(단계(S32))이 포함된다.
단, 본 실시형태의 제조방법의 경우, 도 7의 공정 중, 소스선 등 형성공정(단계(S4))에서 형성되는 것은 Ti층(38)만이며, Al층(39)이 없으므로, Al층(39) 제거공정(단계(S8))은 포함되지 않는다.
이들 일련의 공정 중, TFT(17)는, 단계(S1)～단계(S6)의 공정에 의해 제조할 수 있고, 제 1 콘택트 구조(19) 및 제 2 콘택트 구조(20)는, 단계(S1)~단계(S9)의 공정에 의해 제조할 수 있다. 이들 일련의 공정에 대응한 TFT(17)의 형성과정을 도 19에, 제 1 콘택트 구조(19)는 도 20에, 제 2 콘택트 구조(20)는 도 21에 각각 나타낸다.
(게이트선 등 형성공정 등)
게이트선 등 형성공정이나 게이트 절연막 형성공정, 반도체 등 형성공정에 있어서 TFT(17) 등의 상태는, 제 1 실시형태와 마찬가지이다. 구체적으로는 게이트선 등 형성공정 후에는, TFT(17)와 제 2 콘택트 구조(20)는 각 대응도에 있어서 (a)에 나타내는 상태가 된다. 또, 게이트 절연막 형성공정 후에는, TFT(17)와 제 2 콘택트 구조(20)는 각 대응도에 있어서 (b)에 나타내는 상태가 되고, 반도체 패터닝 공정 후에는, TFT(17)와 제 2 콘택트 구조(20)는 각 대응도에 있어서 (c)로 나타내는 상태가 된다. 그리고, 도전층 형성공정 후에는, TFT(17)는 대응도에 있어서 (d)에 나타내는 상태가 되며, 제 1 콘택트 구조(19)는 대응도에 있어서 (a)에 나타내는 상태가 되고, 제 2 콘택트 구조(20)는 대응도에 있어서 (d)에 나타내는 상태가 된다.
(소스선 등 형성공정)
본 공정에서는, Ti층(38)만으로 이루어진 소스선(11) 등을 형성한다. Al층(39)을 형성할 필요가 없어지므로, 공정을 삭감할 수 있는 이점이 있다. 구체적으로는, 예를 들어, 스퍼터링법에 의해, 반도체(33) 등이 형성된 베이스 기판(10) 상면 전체에 Ti막을 소정 두께로 성막한다. 본 공정 후에는, TFT(17)는 대응도에 있어서 (e)에 나타내는 상태가 되고, 제 1 콘택트 구조(19)는 대응도에 있어서 (b)에 나타내는 상태가 되며, 제 2 콘택트 구조(20)는 대응도에 있어서 (e)에 나타내는 상태가 된다.
다음에, 염소가스 또는 불소가스를 이용하여 Ti막을 드라이 에칭에 의해, 패터닝한다(Ti층 패터닝 공정). 그리고, 필요없게 된 레지스트 패턴을 박리한다. 본 공정 후에는, TFT(17)는 대응도에 있어서 (f)에 나타내는 상태가 되고, 제 1 콘택트 구조(19)는 대응도에 있어서 (c)에 나타내는 상태가 되며, 제 2 콘택트 구조(20)는 대응도에 있어서 (f)에 나타내는 상태가 된다.
(도전층 제거공정)
제 1 실시형태와 마찬가지로, 본 공정에서는, 포토 레지스트법을 이용하여 드라이 에칭함에 의해, 반도체(33)로부터 채널부(33c)의 도전층(37)을 제거하는 처리가 행해진다. 본 공정 후에는, TFT(17)는 대응도에 있어서 (g)에 나타내는 상태가 되고, 제 1 콘택트 구조(19)는 대응도에 있어서 (d)에 나타내는 상태가 된다.
(보호막 형성공정)
본 공정도 제 1 실시형태와 마찬가지 처리가 행해진다. 본 공정 후에는, TFT(17)는 대응도에 있어서 (h)에 나타내는 상태가 되며, 제 1 콘택트 구조(19)는 대응도에 있어서 (e)에 나타내는 상태가 되고, 제 2 콘택트 구조(20)는 대응도에 있어서 (g)에 나타내는 상태가 된다.
(콘택트 홀 형성공정)
본 공정에서는, 불소를 함유하는 가스를 이용하여 보호막(36)을 에칭함에 의해 콘택트 홀을 형성하고, 제 1 노출부(42c), 제 2 노출부(51b) 및 전극 노출부(53) 각각의 상면을 노출시킨다.
이 때, 제 1 단자(42)와 제 2 단자(51)는, 제 1 실시형태와 비교하여, 에칭 스토퍼로써 한층 더 기능한다. 즉, 본 실시형태의 경우, Ti는 Al와 달리 불소계 가스에 의해 강한 에칭작용을 받는다. 따라서, 콘택트 홀이 형성되는 부분에 임하는 드레인 전극(35)과 공통선(16)은 소실하므로, 드레인 전극(35) 등만으로는 그 후에 형성되는 화소 전극(14)이나 접속 전극(52)과의 접속이 어려워지고, 단락(短絡)을 초래할 우려도 있다.
이에 반해, IGZO는 불소계 가스에 대해 내성이 있으므로, 콘택트 홀이 형성되는 부분에 제 1 단자(42) 등을 임하도록 함으로써, 제 1 단자(42) 등에 의해 에칭 작용을 억제할 수 있다(에칭 스토퍼). 게다가, 불소계 가스에 의한 작용에 의해, 제 1 단자(42) 등의 상면 부분은 환원되므로, 새로운 도전층(37)의 형성과 도전층(37)을 강화할 수 있다. 따라서, 도전성이 향상되고, 그 후에 형성되는 화소 전극(14) 등과 드레인 전극(35) 등과의 사이에서 양호한 전기특성을 얻을 수 있다.
또한, 콘택트 홀이 형성되는 부분에 보조 용량선(15)을 위치시킴으로써, 동시에 보조 용량선(15)의 상면도 노출시킬 수 있으므로, 공정의 간략화가 가능해진다.
본 공정 후에는, 제 1 콘택트 구조(19)는 대응도에 있어서 (f)에 나타내는 상태가 되며, 제 2 콘택트 구조(20)는 대응도에 있어서 (h)에 나타내는 상태가 된다.
(화소 전극 등 형성공정)
본 공정도 제 1 실시형태와 마찬가지 처리가 행해진다. 본 공정 후에는, TFT(17)나 제 1 콘택트 구조(19), 제 2 콘택트 구조(20)는 도 16 등에 나타내는 상태가 된다.
[산업상 이용 가능성]
본 발명의 박막 트랜지스터 등은, PC나 TV의 디스플레이, 비디오 카메라, 디지털 카메라, 내비게이션 시스템, 음향 재생장치(카오디오, 오디오 콤포넌트 등), 게임기, 휴대정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등) 등에 이용할 수 있다.
1 : 패널 1a : 표시영역
3 : TFT 기판 10 : 베이스 기판
11 : 소스선 12 : 게이트선
13 : 투명부 14 : 화소 전극
15 : 보조 용량선 16 : 공통선
17 : TFT 19 : 제 1 콘택트 구조
20 : 제 2 콘택트 구조 31 : 게이트 전극
32 : 게이트 절연막 33 : 반도체
33a : 소스부 33b : 드레인부
33c : 채널부 34 : 소스 전극
35 : 드레인 전극 36 : 보호막
37 : 도전층 38 : Ti층
39 : Al층 40 : 제거부
42 : 제 1 단자 42a : 제 1 접속부
42b : 피복부 42c : 제 1 노출부
44 : 단부 51 : 제 2 단부
51a : 제 3 접속부 51b : 제 2 노출부
52 : 접속 전극 53 : 전극 노출부

Claims (18)

  1. 삭제
  2. 기판 상에 배치되는 콘택트 구조에 있어서,
    게이트선과,
    상기 게이트선에 피복되는 게이트 절연막과,
    상기 게이트선 근방에 위치하고, 상기 게이트 절연막 상에 배치되는 제 1 단자와,
    상기 제 1 단자에 접속되는 제 1 전극과,
    상기 제 1 단자 및 상기 제 1 전극에 피복되는 보호막과,
    상기 보호막 상에 배치되고, 상기 제 1 단자를 이용하여 상기 제 1 전극에 접속되는 제 2 전극을 구비하며,
    상기 제 1 단자는,
    금속 산화물 반도체로 이루어지며,
    상면이 상기 제 1 전극에 접하는 제 1 접속부와,
    상기 제 1 전극과 떨어진 상면에서 상기 보호막에 접하는 피복부와,
    상기 제 1 접속부와 상기 피복부와의 사이에서 상면이 상기 제 1 전극 및 상기 보호막으로부터 노출되는 제 1 노출부를 가지며,
    상기 제 1 접속부 및 상기 제 1 노출부 각각의 상면 부분에, 상대적으로 전기저항이 작은 도전층이 형성되고,
    상기 제 1 노출부의 상면에 상기 제 2 전극이 접하는 콘택트 구조.
  3. 기판 상에 형성된 콘택트 구조에 있어서,
    보조 게이트 전극과,
    상기 보조 게이트 전극에 피복되는 게이트 절연막과,
    상기 게이트 절연막 상에 배치되는 제 2 단자와,
    상기 제 2 단자에 접속되는 제 3 전극과,
    상기 제 2 단자 및 상기 제 3 전극에 피복되는 보호막과,
    상기 보호막 상에 배치되고, 상기 제 2 단자를 이용하여 상기 제 3 전극에 접속되는 접속 전극을 구비하며,
    상기 제 2 단자는,
    상면 부분에 상대적으로 전기저항이 작은 도전층이 형성된 금속 산화물 반도체로 이루어지며,
    상면이 상기 제 3 전극에 접하고, 상기 보호막에 의해 피복되는 제 3 접속부와,
    상면이 노출되거나 상기 제 3 전극에 의해 피복되어, 상기 보호막으로부터 노출되는 제 2 노출부를 가지며,
    상기 제 2 노출부 근방에는, 상기 보조 게이트 전극의 상면이 상기 게이트 절연막으로부터 노출되는 전극 노출부가 형성되고,
    상기 전극 노출부의 상면과, 상기 제 2 노출부의 상면에 상기 접속 전극이 접하는 콘택트 구조.
  4. 삭제
  5. 액티브 매트릭스 구동방식의 기판에 있어서,
    평행으로 연장되는 복수의 소스선과,
    상기 소스선과 직교하여 평행으로 연장되는 복수의 게이트선과,
    상기 소스선과 상기 게이트선에 의해 구획되는 격자상 영역의 각각에 배치되는 복수의 화소 전극과,
    상기 화소 전극의 각각에 대응하여 배치되는 복수의 박막 트랜지스터를 구비하며,
    상기 박막 트랜지스터는,
    게이트 전극과,
    상기 게이트 전극에 피복되는 게이트 절연막과,
    상기 게이트 절연막을 개재하여 상기 게이트 전극과 대향 배치되는 반도체와,
    상기 반도체를 개재하여 접속되는 소스 전극 및 드레인 전극과,
    상기 반도체, 상기 소스 전극 및 상기 드레인 전극에 피복되는 보호막을 구비하며,
    상기 반도체는,
    금속 산화물 반도체로 이루어지며,
    상면이 상기 소스 전극에 접하는 소스부와,
    상기 소스 전극과 떨어진 상면에서 상기 드레인 전극에 접하는 드레인부와,
    상기 소스부와 상기 드레인부와의 사이에서 상면이 상기 소스 전극 및 상기 드레인 전극으로부터 노출되는 채널부를 가지며,
    상기 소스부 및 상기 드레인부 각각의 상면 부분에, 상대적으로 전기저항이 작은 도전층이 형성되고,
    상기 채널부 상면 부분은, 상기 도전층이 제거되며,
    상기 게이트 전극은 상기 게이트선과 접속되고, 상기 소스 전극은 상기 소스선과 접속되며, 상기 드레인 전극은 상기 화소 전극과 접속되고,
    상기 드레인 전극과 상기 화소 전극과의 접속 부분에, 청구항 2에 기재한 콘택트 구조가 이용되며,
    상기 제 1 전극이 상기 드레인 전극이 되고, 상기 제 2 전극이 상기 화소 전극이 되는 기판.
  6. 청구항 5에 있어서, 추가로,
    상기 게이트선과 평행으로 연장되는 복수의 보조 용량선과,
    상기 소스선과 평행으로 연장되고, 상기 보조 용량선의 각각과 접속되는 공통선과,
    상기 드레인 전극의 각각과 상기 보조 용량선의 각각에 접속되는 복수의 콘덴서를 구비하고,
    상기 보조 용량선과 상기 공통선과의 접속 부분에, 청구항 3에 기재한 콘택트 구조가 이용되며,
    상기 보조 게이트 전극이 상기 보조 용량선이 되고, 상기 제 3 전극이 상기 공통선이 되는 기판.
  7. 청구항 6에 있어서,
    상기 반도체, 상기 제 1 단자 및 상기 제 2 단자 각각의 상기 금속 산화물 반도체에 동일 소재가 이용되는 기판.
  8. 청구항 7에 있어서,
    상기 제 1 단자 및 상기 제 2 단자 중, 적어도 어느 하나의 상기 금속 산화물 반도체에, 두께가 다른 부위가 포함되는 기판.
  9. 청구항 7 또는 8에 있어서,
    상기 금속 산화물 반도체가, In, Ga, Zn의 적어도 어느 하나를 함유하는 기판.
  10. 청구항 7에 있어서,
    상기 화소 전극과 상기 접속 전극에 동일 소재가 이용되는 기판.
  11. 청구항 5에 기재한 기판을 구비하는 표시장치.
  12. 삭제
  13. 청구항 2에 기재한 콘택트 구조를 제조하는 방법에 있어서,
    불소, 수소, 붕소의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출함으로써, 상기 제 1 단자의 상면 부분에 상기 도전층을 형성하는 도전층 형성공정과,
    상기 제 1 전극을 소정의 패턴으로 형성하는 제 1 전극 형성공정과,
    상기 제 1 단자 및 상기 제 1 전극을 피복하도록 상기 보호막을 형성하는 보호막 형성공정과,
    불소를 함유하는 가스를 이용하여 상기 보호막을 에칭함으로써, 상기 제 1 노출부의 상면을 노출시키는 콘택트 홀 형성공정과, 상기 제 1 노출부의 상면과 접하도록 상기 제 2 전극을 소정의 패턴으로 형성하는 제 2 전극 형성공정을 포함하는 제조방법.
  14. 청구항 3에 기재한 콘택트 구조를 제조하는 방법에 있어서,
    불소, 수소, 붕소의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출함으로써, 상기 제 2 단자의 상면 부분에 상기 도전층을 형성하는 도전층 형성공정과,
    상기 제 3 전극을 소정의 패턴으로 형성하는 제 3 전극 형성공정과,
    상기 제 2 단자 및 상기 제 3 전극을 피복하도록 상기 보호막을 형성하는 보호막 형성공정과,
    불소를 함유하는 가스를 이용하여 상기 보호막을 에칭함으로써, 상기 제 2 노출부 및 상기 전극 노출부 각각의 상면을 노출시키는 콘택트 홀 형성공정과,
    상기 제 2 노출부 및 상기 전극 노출부 각각의 상면과 접하도록 상기 접속 전극을 소정의 패턴으로 형성하는 접속 전극 형성공정을 포함하는 제조방법.
  15. 청구항 7에 기재한 기판을 제조하는 방법에 있어서,
    기판 상에 소정의 도전성 소재를 성막하여 패터닝함으로써, 상기 게이트선, 상기 게이트 전극 및 상기 보조 용량선을 형성하는 게이트선 등 형성공정과,
    소정의 절연성 소재를 성막함으로써, 상기 게이트선, 상기 게이트 전극 및 상기 보조 용량선을 피복하도록 상기 게이트 절연막을 형성하는 게이트 절연막 형성공정과,
    상기 게이트 절연막 상에, 상기 반도체, 상기 제 1 단자 및 상기 제 2 단자를 형성하는 반도체 등 형성공정과,
    상기 반도체 등 형성공정 후, 소정의 도전성 소재를 성막하여 패터닝함으로써, 상기 소스선, 상기 소스 전극, 상기 드레인 전극 및 상기 공통선을 형성하는 소스선 등 형성공정과,
    소스선 등 형성공정 후, 상기 반도체로부터 상기 채널부의 상기 도전층을 제거하는 도전층 제거공정과,
    소정의 절연성 소재를 성막함으로써, 상기 소스선, 상기 소스 전극, 상기 드레인 전극 및 상기 공통선을 피복하도록 상기 보호막을 형성하는 보호막 형성공정을 포함하고,
    상기 반도체 등 형성공정이,
    금속 산화물 반도체 막을 성막하여 패터닝하는 반도체 패터닝 공정과,
    상기 반도체 패터닝 공정 전이나 후에 행해지는, 상기 금속 산화물 반도체의 상면을 불소, 수소, 붕소의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출하는 도전층 형성공정을 포함하는 제조방법.
  16. 청구항 10에 기재한 기판을 제조하는 방법에 있어서,
    기판 상에 소정의 도전성 소재를 성막하여 패터닝함으로써, 상기 게이트선, 상기 게이트 전극 및 상기 보조 용량선을 형성하는 게이트선 등 형성공정과,
    소정의 절연성 소재를 성막함으로써, 상기 게이트선, 상기 게이트 전극 및 상기 보조 용량선을 피복하도록 상기 게이트 절연막을 형성하는 게이트 절연막 형성공정과,
    상기 게이트 절연막 상에 금속 산화물 반도체 막을 성막하여 패터닝하는 반도체 패터닝 공정과, 이 반도체 패터닝 공정 전이나 후에, 상기 금속 산화물 반도체의 상면을 불소, 수소, 붕소의 적어도 어느 하나의 원소를 함유하는 플라즈마에 노출하는 도전층 형성공정이 행해지는 반도체 등 형성공정과,
    상기 반도체 등 형성공정 후, 소정의 도전성 소재를 성막하여 패터닝함으로써, 상기 소스선, 상기 소스 전극, 상기 드레인 전극 및 상기 공통선을 형성하는 소스선 등 형성공정과,
    소스선 등 형성공정 후, 상기 반도체로부터 상기 채널부의 상기 도전층을 제거하는 도전층 제거공정과,
    소정의 절연성 소재를 성막함으로써, 상기 소스선, 상기 소스 전극, 상기 드레인 전극 및 상기 공통선을 피복하도록 상기 보호막을 형성하는 보호막 형성공정과,
    불소를 함유하는 가스를 이용하여 상기 보호막을 에칭함으로써, 상기 제 1 노출부, 상기 제 2 노출부 및 상기 전극 노출부 각각의 상면을 노출시키는 콘택트 홀 형성공정과,
    상기 콘택트 홀 형성공정 후, 소정의 도전성 소재를 성막하여 패터닝함으로써, 상기 화소 전극 및 상기 접속 전극을 형성하는 화소 전극 등 형성공정을 포함하는 제조방법.
  17. 청구항 13～16 중 어느 한 항에 기재한 제조방법에 있어서,
    상기 도전층 형성공정의 상기 플라즈마에 함유되는 원소에, 불소 또는 붕소의 적어도 어느 하나가 이용되는 제조방법.
  18. 삭제
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