JP5149464B2 - コンタクト構造、基板、表示装置、並びに前記コンタクト構造及び前記基板の製造方法 - Google Patents
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Description
本発明は、液晶ディスプレイ等の表示装置に関し、特にその基板における金属酸化物半導体を用いた薄膜トランジスタやコンタクト構造等に関する。
金属酸化物半導体を用いた薄膜トランジスタ（ＴＦＴ）では、チャネル部の信頼性を確保するために、半導体層の上に絶縁性の保護層（エッチストッパー）を形成するのが一般的である。この場合、ソース電極及びドレイン電極と半導体層との接続は、この保護層に２つの接続用の孔（コンタクトホール）を形成し、これらコンタクトホールを通じて行われる。
しかし、この構造の場合、２つのコンタクトホールを所定のクリアランスで精度高く形成する必要があるため、高精度な小型トランジスタを実現するのが難しいという問題がある。また、微細なコンタクトホールでは、安定した接続状態の確保が難しいという問題もある。更に、金属酸化物半導体と電極との接合部位では、金属酸化物半導体に含まれる酸素が電極側に移行すると、電極の表面に酸化物が形成されてしまい、これが電気的障壁となって適切なオーミック接触を確保できなくなるおそれがある。
それに対し、チャネル部やソース部、ドレイン部、画素電極が金属酸化物半導体で形成され、その金属酸化物半導体膜におけるコンタクトホールを含む一部の領域を低抵抗化したＴＦＴが開示されている（特許文献１）。そこには、ボトムゲート構造のＴＦＴへの適用例や金属酸化物半導体にＩｎＧａＺｎＯ４を用いることも開示されている。
更に、金属酸化物半導体膜では、膜中の酸素空孔が電子ドナーとして作用することや酸素を離脱させると酸素空孔に残された電子が半導体のキャリヤとして作用すること、プラズマ処理等を施すことで金属酸化物半導体の導電率の低減化が可能になることなども示されている。
そして、このＴＦＴでは、最上層の保護絶縁膜を形成した後、その保護絶縁膜に形成された開口部を通じてこれらチャネル部等の一部を還元性プラズマ等に曝すことにより、チャネル部等に低抵抗な領域を形成している。
また、ソース信号線と金属酸化物半導体との間で良好なオーミックコンタクトを実現するために、金属酸化物半導体膜を所望のアイランド形状にパターニングした後に、水素プラズマ処理を施し、その後、金属酸化物半導体膜の上にソース金属膜を成膜し、パターニングしてソース信号線を形成することも開示されている。
ただし、水素プラズマ処理とソース金属膜の成膜は大気に曝さずに連続して行い、その後、ソース信号線や金属酸化物半導体膜の上に保護絶縁膜を形成している。上述したプラズマ処理は、これら一連の処理の後に行われる。
特許文献１のＴＦＴのように、開口を通じて金属酸化物半導体膜の一部だけを低抵抗化させる場合、開口に露出する部分だけでなくその周辺部も低抵抗化されてしまう。そのため、例えば、ソース部とドレイン部とを低抵抗化した場合には、予期せずその間のチャネル部にまで低抵抗な領域が及んでしまい、トランジスタ特性の不安定を招くおそれがある。
また、金属酸化物半導体膜をパターニングした後に水素プラズマ処理を施すと金属酸化物半導体膜の表面全体が低抵抗化する。チャネル部に相当する部分の表面も低抵抗化してしまうため、トランジスタ特性に支障を来すおそれがある。
そこで、本発明の目的は、電気特性や信頼性に優れた薄膜トランジスタ等を提供することにある。
上記目的を達成するために、本発明では、金属酸化物半導体の特性を活用しながら薄膜トランジスタやコンタクト構造を工夫した。
本発明の１つは、基板上に設けられる薄膜トランジスタ（ＴＦＴ）である。このＴＦＴは、ゲート電極と、前記ゲート電極に被覆されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体と、前記半導体を介して接続されるソース電極及びドレイン電極と、前記半導体、前記ソース電極及び前記ドレイン電極に被覆される保護膜と、を備える。
前記半導体は、金属酸化物半導体からなり、上面が前記ソース電極に接するソース部と、前記ソース電極と離れた上面において前記ドレイン電極に接するドレイン部と、前記ソース部と前記ドレイン部との間で上面がこれらから露出するチャネル部と、を有している。そして、前記ソース部及び前記ドレイン部のそれぞれの上面部分に、相対的に電気抵抗の小さい導電層が形成され、前記チャネル部の上面部分は、前記導電層が取り除かれている。
このようなＴＦＴによれば、半導体におけるソース電極が接する部分とドレイン電極が接する部分とに導電層が形成されているので、詳細は後述するが、ソース電極等と半導体との間で良好な密着性を得ることができる。従って、ソース電極等と半導体との間で安定した導通性を確保することができ、電気特性を向上させることができる。
更に、チャネル部の上面部分については導電層が取り除かれているので、金属酸化物半導体本来の特性を発揮させることができ、トランジスタ特性の信頼性を向上することができる。
本発明の他の１つは、基板上に設けられるコンタクト構造である（第１コンタクト構造）。このコンタクト構造は、ゲート線と、前記ゲート線に被覆されるゲート絶縁膜と、前記ゲート線の近傍に位置し、前記ゲート絶縁膜の上に設けられる第１端子と、前記第１端子に接続される第１電極と、前記第１端子及び前記第１電極に被覆される保護膜と、前記保護膜の上に設けられ、前記第１端子を用いて前記第１電極に接続される第２電極と、を備える。
前記第１端子は、金属酸化物半導体からなり、上面が前記第１電極に接する第１接続部と、前記第１電極と離れた上面において前記保護膜に接する被覆部と、前記第１接続部と前記被覆部との間で上面が前記第１電極及び前記保護膜から露出する第１露出部と、を有している。そして、前記第１接続部及び前記第１露出部のそれぞれの上面部分に、相対的に電気抵抗の小さい導電層が形成され、前記第１露出部の上面に前記第２電極が接している。
本来、常態の金属酸化物半導体は導通性が得られないため、第１端子は端子として機能し得ない。それに対し、このコンタクト構造の場合、第１端子に導通性のある導電層が形成されているので、導電層を介して異なる電極を電気的に接続することができ、端子として機能させることができる。
更に、この第１端子は、エッチストッパーとしても機能する。このコンタクト構造では、例えば、保護膜の上の第２電極をその下側の第１電極と接続するために、保護膜をエッチングして保護膜から第１露出部を露出させる処理が行われる。その際、ゲート絶縁膜もエッチングされ、その下側に位置するゲート線が露出するおそれがある。ゲート線が露出すると、第１電極と第２電極とを接続する際にゲート線も接続されてしまうおそれがある。それに対し、このコンタクト構造の場合、ゲート絶縁膜の上に第１端子が設けられているので、エッチングの作用がゲート絶縁膜に及ばないようにでき、第１電極等にゲート線が接続されてしまうのを阻止できる。
第１端子を用いることで、第１電極と第２電極とをそれぞれ面で接続することができるので、安定して接続することができ、電気特性を向上させることができる。また、第１端子は上述した半導体と同じ構成であるので、薄膜トランジスタの半導体と併せて形成することができる。従って、材料や工程の削減が図れ、生産性に優れる。
本発明のまた他の１つは、基板上に設けられるコンタクト構造である（第２コンタクト構造）。このコンタクト構造は、補助ゲート電極と、前記補助ゲート電極に被覆されるゲート絶縁膜と、前記ゲート絶縁膜の上に設けられる第２端子と、前記第２端子に接続される第３電極と、前記第２端子及び前記第３電極に被覆される保護膜と、前記保護膜の上に設けられ、前記第２端子を用いて前記第３電極に接続される接続電極と、を備える。
前記第２端子は、上面部分に相対的に電気抵抗の小さい導電層が形成された金属酸化物半導体からなり、上面が前記第３電極に接し、前記保護膜で被覆される第３接続部と、上面が露出するか前記第３電極によって被覆され、前記保護膜から露出する第２露出部と、を有している。そして、前記第２露出部の近傍には、前記補助ゲート電極の上面が前記ゲート絶縁膜から露出する電極露出部が形成され、前記電極露出部の上面と、前記第２露出部の上面とに前記接続電極が接している。
このようなコンタクト構造によれば、上述した第１コンタクト構造と同じく、金属酸化物半導体からなる第２端子に導電層が形成されているので、端子として機能させることができるし、面接触により安定して接続できる。また、薄膜トランジスタの半導体と併せて形成することができ、ゲート絶縁膜を保護するエッチストッパーとしても機能させることもできる。
更に、このコンタクト構造の場合、ゲート絶縁膜の下に位置する補助ゲート電極とその上に位置する第３電極とを接続するものであることから、エッチングの作用を利用して第２露出部の露出と同時に電極露出部も露出させることができ、生産性に優れる。
本発明の更に他の１つは、アクティブマトリクス駆動方式の基板である。この基板は、平行に延びる複数のソース線と、前記ソース線と直交して平行に延びる複数のゲート線と、前記ソース線と前記ゲート線とで区画される格子状の領域のそれぞれに配置される複数の画素電極と、前記画素電極のそれぞれに対応して設けられる複数のＴＦＴと、を備える。
そして、前記ＴＦＴに、上述したＴＦＴが用いられ、前記ゲート電極は前記ゲート線と接続され、前記ソース電極は前記ソース線と接続され、前記ドレイン電極は前記画素電極と接続されている。
この基板によれば、上述したＴＦＴが用いられているので、信頼性に優れたトランジスタ特性を発揮させることができ、画像表示を安定して行うことができる。
特に、前記ドレイン電極と前記画素電極との接続部分に、上述した第１コンタクト構造が用いられていて、前記第１電極が前記ドレイン電極とされ、前記第２電極が前記画素電極とされているようにするのが好ましい。
そうすれば、ドレイン電極と画素電極との間を安定して接続することができる。
より好ましくは、基板が、更に、前記ゲート線と平行に延びる複数の補助容量線と、前記ソース線と平行に延び、前記補助容量線のそれぞれと接続されるコモン線と、前記ドレイン電極のそれぞれと前記補助容量線のそれぞれとに接続される複数のキャパシタと、を備え、前記補助容量線と前記コモン線との接続部分に、第２コンタクト構造が用いられていて、前記補助ゲート電極が前記補助容量線とされ、前記第３電極が前記コモン線とされているようにする。
そうすれば、補助ゲート電極とコモン線との間も安定して接続することができる。
この場合、前記半導体、前記第１端子及び前記第２端子のそれぞれの前記金属酸化物半導体に同一の素材を用いるのが好ましい。
そうすれば、半導体や第１端子、第２端子を一度にまとめて形成することができるので、生産性に優れる。
前記第１端子及び前記第２端子のうち、少なくともいずれか１つの前記金属酸化物半導体に、厚みの異なる部位が含まれていてもよい。
例えば、第１端子や第２端子のエッチストッパーの部分など、金属酸化物半導体の厚みを意図的に異ならせることで、よりいっそう各部材の機能を効果的に発揮させることができる。
具体的には、前記金属酸化物半導体が、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれか１つを含むようにすればよい。
更に、前記画素電極と前記接続電極とに同一の素材を用いるのが好ましい。
そうすれば、画素電極と接続電極についても一度にまとめて形成できるので、よりいっそう生産性に優れる。
このような基板を備える表示装置であれば、ＴＦＴ等が電気的特性に優れるので、信頼性が向上する。
上述したＴＦＴは、フッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝すことにより、前記半導体の上面部分に前記導電層を形成する導電層形成工程と、前記半導体から前記チャネル部の前記導電層を除去する導電層除去工程と、を含む製造方法によって製造することができる。
フッ素等の元素を含むプラズマに曝すことで、半導体の上面部分を改質することができ、導電層を形成することができる。この導電層により、ソース部やドレイン部とソース電極やドレイン電極とを密着させることができる。そして、その半導体のチャネル部から導電層を除去することで、チャネル部については金属酸化物半導体本来の状態に回復させることができ、良好なトランジスタ特性を発揮させることができる。
上述した第１コンタクト構造は、フッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝すことにより、前記第１端子の上面部分に前記導電層を形成する導電層形成工程と、前記第１電極を所定のパターンで形成する第１電極形成工程と、前記第１端子及び前記第１電極を被覆するように前記保護膜を形成する保護膜形成工程と、フッ素を含むガスを用いて前記保護膜をエッチングすることにより、前記第１露出部の上面を露出させるコンタクトホール形成工程と、前記第１露出部の上面と接するように前記第２電極を所定のパターンで形成する第２電極形成工程と、を含む製造方法によって製造することができる。
この製造方法によれば、例えば、第１端子に導電層を形成した後、第１電極をパターニングする。次に、これらを被覆するように保護膜を形成する。そして、その保護膜をフッ素系のガスを用いてエッチングし、コンタクトホールを形成して第１端子の第１露出部を露出させる。このとき、フッ素系のガスは、保護膜だけでなくゲート絶縁膜にも作用するが、ゲート絶縁膜の上には第１端子が設けられているので、その下のゲート絶縁膜を保護することができる。
また、金属酸化物半導体は、フッ素系ガスによって改質されて低抵抗化するので、第１端子の露出面に新たに導電層を形成することや導電層を強化することができる。
上述した第２コンタクト構造は、フッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝すことにより、前記第２端子の上面部分に前記導電層を形成する導電層形成工程と、前記第３電極を所定のパターンで形成する第３電極形成工程と、前記第２端子及び前記第３電極を被覆するように前記保護膜を形成する保護膜形成工程と、フッ素を含むガスを用いて前記保護膜をエッチングすることにより、前記第２露出部及び前記電極露出部のそれぞれの上面を露出させるコンタクトホール形成工程と、前記第２露出部及び前記電極露出部のそれぞれの上面と接するように前記接続電極を所定のパターンで形成する接続電極形成工程と、を含む製造方法によって製造することができる。
この製造方法によれば、保護膜にコンタクトホールを形成する際には、第２露出部だけでなく電極露出部も同時に露出させることができる。従って、工数の削減が図れるので、生産性に優れる。
上述した基板は、例えば、次のような工程を含む製造方法で製造することができる。
基板上に所定の導電性素材を成膜してパターニングすることにより、前記ゲート線、前記ゲート電極及び前記補助容量線を形成する（ゲート線等形成工程）。所定の絶縁性素材を成膜することにより、前記ゲート線、前記ゲート電極及び前記補助容量線を被覆するように前記ゲート絶縁膜を形成する（ゲート絶縁膜形成工程）。前記ゲート絶縁膜の上に、前記半導体、前記第１端子及び前記第２端子を形成する（半導体等形成工程）。前記半導体等形成工程の後、所定の導電性素材を成膜してパターニングすることにより、前記ソース線、前記ソース電極、前記ドレイン電極及び前記コモン線を形成する（ソース線等形成工程）。ソース線等形成工程の後、前記半導体から前記チャネル部の前記導電層を除去する（導電層除去工程）。所定の絶縁性素材を成膜することにより、前記ソース線、前記ソース電極、前記ドレイン電極及び前記コモン線を被覆するように前記保護膜を形成する（保護膜形成工程）。
そして、前記半導体等形成工程は、金属酸化物半導体膜を成膜してパターニングする半導体パターニング工程と、前記半導体パターニング工程の前か後に行われる、前記金属酸化物半導体の上面をフッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝す導電層形成工程とを含む。
これら一連の工程を経ることで、上述したＴＦＴや第１端子、第２端子を同時にまとめて形成することができる。
更に、これら工程に加え、次のような工程を含むことで、画素電極と接続電極とを同時にまとめて形成することができる。
フッ素を含むガスを用いて前記保護膜をエッチングすることにより、前記第１露出部、前記第２露出部及び前記電極露出部のそれぞれの上面を露出させる（コンタクトホール形成工程）。前記コンタクトホール形成工程の後、所定の導電性素材を成膜してパターニングすることにより、前記画素電極及び前記接続電極を形成する（画素電極等形成工程）。
これら製造方法では、特に、前記導電層形成工程の前記プラズマに含まれる元素に、フッ素又はホウ素の少なくともいずれか１つを用いるのが好ましい。
そうすれば、詳細は後述するが、安定した導電層を形成することができ、アニール処理等によって導電層の抵抗値が回復するのを抑制することができる。
以上説明したように、本発明によれば、生産性を損なうことなく、電気特性や信頼性に優れたＴＦＴ等を形成することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。ただし、以下の説明は、本質的に例示に過ぎず、本発明、その適用物あるいはその用途を制限するものではない。
−第１実施形態−
＜表示装置＞
図１に、本発明を適用した本実施形態における液晶ディスプレイ（表示装置）のパネル１を示す。この液晶ディスプレイは、動画表示が可能なカラーディスプレイであり、パネル１の表示領域１ａには、複数の画素がマトリクス状に配列されている。なお、液晶ディスプレイに限らず有機ＥＬディスプレイにも適用可能である。
＜表示装置＞
図１に、本発明を適用した本実施形態における液晶ディスプレイ（表示装置）のパネル１を示す。この液晶ディスプレイは、動画表示が可能なカラーディスプレイであり、パネル１の表示領域１ａには、複数の画素がマトリクス状に配列されている。なお、液晶ディスプレイに限らず有機ＥＬディスプレイにも適用可能である。
パネル１は、一対の基板２、３を貼り合わせることによって形成されており、これら基板２，３の間には、液晶層が封入されている（図示せず）。その一方の基板２が、所定の配列で赤、緑、青の各色のカラーフィルタが設けられたＣＦ基板であり、他方の基板３がアクティブマトリクス駆動方式のＴＦＴ基板である。ＴＦＴ基板３には、ベース基板１０の上に所定パターンに形成された導電性素材や絶縁性素材の膜を積層することによって薄膜トランジスタ（ＴＦＴ１７）やコンタクト構造１９，２０が設けられている（図３、図５、図６参照）。
＜ＴＦＴ基板＞
図２に、ＴＦＴ基板３の要部（表示領域１ａの左端部分）の拡大図を示す。同図において、２点鎖線の右側が表示領域１ａである。表示領域１ａでは、ソース線１１とゲート線１２とがマトリクス状に形成されていて、これらによって格子状に区画された領域（透明部１３）のそれぞれに、各画素１ｂに対応して矩形の画素電極１４が１つずつ配置されている。本実施形態の画素電極１４には、透明で導電性に優れた素材としてＩＴＯが用いられている。また、ベース基板１０は、ガラスや樹脂などからなる絶縁性の基板である。本実施形態では、ガラス基板が用いられている。
図２に、ＴＦＴ基板３の要部（表示領域１ａの左端部分）の拡大図を示す。同図において、２点鎖線の右側が表示領域１ａである。表示領域１ａでは、ソース線１１とゲート線１２とがマトリクス状に形成されていて、これらによって格子状に区画された領域（透明部１３）のそれぞれに、各画素１ｂに対応して矩形の画素電極１４が１つずつ配置されている。本実施形態の画素電極１４には、透明で導電性に優れた素材としてＩＴＯが用いられている。また、ベース基板１０は、ガラスや樹脂などからなる絶縁性の基板である。本実施形態では、ガラス基板が用いられている。
具体的には、左右方向（行方向）に平行に延びているのがゲート線１２であり、これらに直交して上下方向（列方向）に平行に延びているのがソース線１１である。そして、隣接する２つのゲート線１２、１２の間には、ゲート線１２と平行に延びる補助容量線１５が配置されている。また、表示領域１ａの外側には、ソース線１１と平行に延びるコモン線１６が配置されている。このコモン線１６に、補助容量線１５のそれぞれの一端が接続されている。
各透明部１３におけるゲート線１２とソース線１１との交差部位（同図では左下側）の近傍に、各画素電極１４に対応してＴＦＴ１７が設けられている。各透明部１３の中央部分に位置し、透明部１３を横切る補助容量線１５と上下に重なるように設けられているのはキャパシタ１８であり、各キャパシタ１８は補助容量線１５と接続されている。画素電極１４及びキャパシタ１８のそれぞれは、ＴＦＴ１７を介してソース線１１と接続されている。
本実施形態では、後述するように、ＴＦＴ１７、画素電極１４とＴＦＴ１７との接続部分（第１コンタクト構造１９）、そして、コモン線１６と補助容量線１５との接続部分（第２コンタクト構造２０）に電気特性の向上を図る工夫が施されている。
＜ＴＦＴ＞
図３に詳しく示すように、本実施形態のＴＦＴ１７は、逆スタガ（ボトムゲート）構造のＴＦＴ１７であり、ベース基板１０の上に設けられている。ＴＦＴ１７には、ゲート電極３１やゲート絶縁膜３２、半導体３３、ソース電極３４、ドレイン電極３５、保護膜３６などが備えられている。
図３に詳しく示すように、本実施形態のＴＦＴ１７は、逆スタガ（ボトムゲート）構造のＴＦＴ１７であり、ベース基板１０の上に設けられている。ＴＦＴ１７には、ゲート電極３１やゲート絶縁膜３２、半導体３３、ソース電極３４、ドレイン電極３５、保護膜３６などが備えられている。
ゲート電極３１は、ゲート線１２と一体に形成されていて、ゲート線１２におけるソース線１１との交差部位の近傍の部分から透明部１３に向かって突出している。ゲート電極３１等には、導電性に優れた素材、例えば、Ｔｉ（チタン）やＡｌ（アルミニウム）等の金属や酸化物、これらの積層体等が用いられる。本実施形態では、Ｔｉの間にＡｌを挟んだ３層構造の積層体が用いられている（Ｔｉ／Ａｌ／Ｔｉ）。なお、補助容量線１５もゲート電極３１等と同じ素材である。パターニングによってこれらは連続して一体に形成される。
ゲート絶縁膜３２は、その上に配置されるソース電極３４等とその下に配置されるゲート電極３１等とを絶縁するために設けられ、ゲート絶縁膜３２によってゲート電極３１等は被覆されている。ゲート絶縁膜３２の素材は、絶縁性が高い（ステップカバレッジが優れることも含む）ことに加え、誘電率が高くてリーク電流が低いものが好ましい。例えば、シリコン酸化膜やシリコン窒化膜、アルミナ（Ａｌ２Ｏ３）、これらの積層膜などが使用できる。本実施形態ではシリコン酸化膜が用いられている。ゲート絶縁膜３２の厚みは２５０ｎｍ程度である。
半導体３３は、ゲート絶縁膜３２を介してゲート電極３１と対向するように配置されている。この半導体３３には金属酸化物半導体が用いられている。具体的には、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）を含むアモルファスな金属酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、ＩＧＺＯともいう）が用いられている。ただし、ＩＧＺＯに限らず、ＺｎＯやＺｎ−Ｓｎ−Ｏ、ＳｒＴｉＯ３、Ｉｎ２Ｏ３、ＣｕＡｌＯ２等の金属酸化物半導体を用いることも可能である。半導体３３の上面部分には、改質することによって導電層３７が形成されている（別途後述）。この半導体３３を介してソース電極３４とドレイン電極３５とが接続されている。
ソース電極３４は、ソース線１１と一体に形成されていて、ソース線１１におけるゲート線１２との交差部位の近傍の部分から透明部１３に向かって突出している。ソース電極３４の突端部分は、半導体３３の上面に接している。
ドレイン電極３５は、ソース電極３４と離れた半導体３３の上面に一方の端部が接した状態で、半導体３３を挟んでソース電極３４の反対側に延びるように配置されている。ドレイン電極３５の側縁から透明部１３の中央部分に向かって延出部３５ａが延びており、この延出部３５ａによってドレイン電極３５とキャパシタ１８とが接続されている。ドレイン電極３５の他方の端部は第１端子４２を利用して画素電極１４に接続されている。
半導体３３に接続されたソース電極３４の端部の先端とドレイン電極３５の端部の先端とは、所定距離離れて互いに対向している。従って、半導体３３には、上面がソース電極３４に接する部分と、ドレイン電極３５に接する部分と、これらの間で半導体３３の上面が露出する部分とが存在する。便宜上、これらを順にソース部３３ａ、ドレイン部３３ｂ、チャネル部３３ｃと称する。
ソース電極３４やソース線１１、ドレイン電極３５は同じ素材であり、ゲート電極３１等と同様に導電性に優れた素材が用いられる。本実施形態では、Ｔｉ層３８の上にＡｌ層３９が積層された２層構造の積層体が用いられている（Ａｌ／Ｔｉ）。従って半導体３３には下層のＴｉ層３８が接する。パターニングによってこれらは連続して一体に形成される。
保護膜３６（パッシベーション膜）は、半導体３３やソース電極３４、ドレイン電極３５を保護するために設けられ、これら半導体３３等は保護膜３６によって被覆されている。ＴＦＴ１７では、ソース電極３４やドレイン電極３５、半導体３３のチャネル部３３ｃのそれぞれの上面に保護膜３６が接している。保護膜３６の素材は、ゲート絶縁膜３２の素材と同様であり、絶縁性に優れるものであればよい。本実施形態では厚みが２５０ｎｍ程度のシリコン酸化膜が用いられている。なお、保護膜３６の上側には画素電極１４が形成されている。
（導電層）
半導体３３のうち、ソース部３３ａとドレイン部３３ｂの上面部分には、他の部分と比べて有意に電気抵抗の小さい導電層３７が形成されている。導電層３７は、ソース電極３４等との密着性を高めるために形成されたものであり、半導体３３の上面をフッ素や水素、ホウ素を含むプラズマに曝すことによって形成される（詳細は後述）。
半導体３３のうち、ソース部３３ａとドレイン部３３ｂの上面部分には、他の部分と比べて有意に電気抵抗の小さい導電層３７が形成されている。導電層３７は、ソース電極３４等との密着性を高めるために形成されたものであり、半導体３３の上面をフッ素や水素、ホウ素を含むプラズマに曝すことによって形成される（詳細は後述）。
図４に、半導体３３の上面にプラズマ処理を施した場合とそうでない場合の断面構造を示す。同図の（ａ）がプラズマ処理を施していない場合、（ｂ）がプラズマ処理を施した場合である。これら図から明らかなように、プラズマ処理を施していない場合には、半導体３３の上面からのドレイン電極３５の浮き上がりが認められるのに対し、プラズマ処理を施した場合には、半導体３３とドレイン電極３５との一体化が認められる。
従って、半導体３３の表面を改質して導電層３７を形成することにより、ソース電極３４やドレイン電極３５と半導体３３との密着性を高めることができ、両者の間で安定した電気特性を得ることができる。また、導電層３７の形成はソース電極３４等との間で良好なオーミック接触が確保できる利点もある。
チャネル部３３ｃの上面部分については、導電層３７を取り除くことにより、上面が窪む除去部４０が形成されている。チャネル部３３ｃに導電層３７が存在すると、ソース電極３４とドレイン電極３５とが導通してＴＦＴ１７のオンオフ制御が適切に機能しないおそれがある。それに対し、チャネル部３３ｃの導電層３７を取り除くことで、金属酸化物半導体本来の機能を適切に発揮させることができ、ＴＦＴ１７のオンオフ制御を安定して機能させることができる。
＜第１コンタクト構造＞
図５に、ＴＦＴ１７と画素電極１４との接続部分における第１コンタクト構造１９を示す。この第１コンタクト構造１９は、ＴＦＴ１７の半導体３３に用いられる金属酸化物半導体を活用することにより、保護膜３６の下に形成されるＴＦＴ１７のドレイン電極３５と、その上に形成される画素電極１４と間で良好な電気特性が得られるように工夫されている。
図５に、ＴＦＴ１７と画素電極１４との接続部分における第１コンタクト構造１９を示す。この第１コンタクト構造１９は、ＴＦＴ１７の半導体３３に用いられる金属酸化物半導体を活用することにより、保護膜３６の下に形成されるＴＦＴ１７のドレイン電極３５と、その上に形成される画素電極１４と間で良好な電気特性が得られるように工夫されている。
第１コンタクト構造１９は、第１端子４２やＴＦＴ１７のドレイン電極３５（第１電極）、保護膜３６、画素電極１４（第２電極）などで構成され、ベース基板１０の上に成膜されたゲート絶縁膜３２の上に設けられている（ベース基板１０上に直接設けてあってもよい）。第１コンタクト構造１９は、各透明部１３の内部におけるゲート線１２の近傍に配置され、ドレイン電極３５の他方の端部と一部重なるように配置されている。
第１端子４２は、ＴＦＴ１７の半導体３３と同じ金属酸化物半導体であるＩＧＺＯからなり、半導体３３と同時にゲート絶縁膜３２の上に形成される。第１端子４２の一方の端部にドレイン電極３５が接続されている。本実施形態の場合、ドレイン電極３５のＴｉ層３８はＡｌ層３９よりも先端が突出している。ドレイン電極３５と第１端子４２の上側には保護膜３６が設けられていて、ドレイン電極３５と、第１端子４２の他方の端部とは保護膜３６によって被覆されている。第１端子４２の中間部分の上面は、コンタクトホールの形成によって保護膜３６から露出している。また、ドレイン電極３５のＴｉ層３８の先端部分もコンタクトホールの形成によって保護膜３６から露出している。
従って、第１端子４２には、上面がドレイン電極３５に接する部分と、保護膜３６で被覆されてこれに接する部分と、これらの間でドレイン電極３５や保護膜３６から第１端子４２の上面が露出する部分とが存在する。便宜上、これらを順に第１接続部４２ａ、被覆部４２ｂ、第１露出部４２ｃと称する。
第１端子４２の上面部分には導電層３７が形成されている。具体的には、被覆部４２ｂを除く第１接続部４２ａ及び第１露出部４２ｃの上面部分に導電層３７が形成されている。また、第１端子４２の上面には、表面が一段落ち込むように窪む段部４４が形成されている。この段部は、被覆部４２ｂ側に形成されていて、被覆部４２ｂと第１露出部４２ｃに形成されている。
保護膜３６や第１端子４２の上側には画素電極１４が設けられ、画素電極１４は、第１端子４２を利用してドレイン電極３５と接続されている。第１コンタクト構造１９の部分における画素電極１４は分断されている。具体的には、第１接続部４２ａの上方に位置する保護膜３６の切れ目を境に段違い状に分断されている。
ドレイン電極３５のうち、上層のＡｌ層３９は保護膜３６よりも端面が奥方に引き込んでいる。画素電極１４の素材であるＩＴＯはＡｌと接すると電食を生じるため、このように保護膜３６の切れ目でＡｌ層３９の端面を後退させることで電食を防いでいる。
第１端子４２のうち、第１接続部４２ａ及び第１露出部４２ｃの表面部分には、電気抵抗の小さい導電層３７が形成されている。従って、本来的には導通性の無い金属酸化物半導体であっても、第１端子４２はドレイン電極３５と画素電極１４とを電気的に接続する端子として機能する。第１端子４２は、ドレイン電極３５及び画素電極１４のそれぞれと面接触によって接するので、接触面積を大きく取ることができ、良好かつ安定した電気特性を得ることができる。
また、第１端子４２は端子としての機能だけでなくエッチストッパーとしても機能する。例えば、保護膜３６にコンタクトホールを形成する際にはフッ素系ガスを用いてエッチングが行われるが、フッ素系ガスに曝される部分については保護膜３６だけでなくゲート絶縁膜３２も除去されてしまう。
それに対し、金属酸化物半導体は、フッ素系ガスのエッチング作用に対して耐性がある（選択性が高い）ため、ほとんど除去されない。従って、第１コンタクト構造１９では、コンタクトホールが形成される領域にＩＧＺＯからなる第１端子４２を設けることにより、その下側のゲート絶縁膜３２が削り取られるのを防いでいる。
第１コンタクト構造１９の近傍にはゲート線１２が配置されているため、ゲート絶縁膜３２が削り取られてゲート線１２が露出してしまうと、画素電極１４を設けたときにゲート線１２と画素電極１４とが短絡するおそれがある。それに対し、第１コンタクト構造１９ではＩＧＺＯによってフッ素系ガスがゲート絶縁膜３２に作用するのを防ぐことができるので、そのような不具合を無くすことができる。
第１端子４２は、半導体３３の形成の際に同時に形成することができるので、生産性に優れる点でも有利である。
＜第２コンタクト構造＞
図６に、補助容量線１５とコモン線１６との接続部分における第２コンタクト構造２０を示す。この第２コンタクト構造２０もまた、ＴＦＴ１７の半導体３３に用いられる金属酸化物半導体を活用することにより、ゲート絶縁膜３２の下に形成された補助容量線１５と、その上に形成されたコモン線１６とで良好な電気特性が得られるように工夫されている。
図６に、補助容量線１５とコモン線１６との接続部分における第２コンタクト構造２０を示す。この第２コンタクト構造２０もまた、ＴＦＴ１７の半導体３３に用いられる金属酸化物半導体を活用することにより、ゲート絶縁膜３２の下に形成された補助容量線１５と、その上に形成されたコモン線１６とで良好な電気特性が得られるように工夫されている。
第２コンタクト構造２０は、補助容量線１５（補助ゲート電極）やゲート絶縁膜３２、第２端子５１、コモン線１６（第３電極）、保護膜３６、接続電極５２などで構成され、ベース基板１０の上に設けられている。
補助容量線１５は、ゲート線１２と同じ素材からなり、ゲート線１２と同時にパターニングによってベース基板１０の上に形成されている。補助容量線１５の上にはゲート絶縁膜３２が設けられていて、補助容量線１５はゲート絶縁膜３２によって被覆されている。
第２端子５１は、半導体３３や第１端子４２と同じ金属酸化物半導体であるＩＧＺＯからなり、これらと同時にゲート絶縁膜３２の上に形成される。第２コンタクト構造２０では、第２端子５１はゲート絶縁膜３２を介して補助容量線１５の端部の上方に配置されている。コモン線１６は、第２端子５１を利用して接続電極５２と接続され、更にこの接続電極５２を介して補助容量線１５と接続されている。コモン線１６は、ソース線１１等と同じ素材からなり（Ａｌ／Ｔｉ）、ソース線１１等と同時にパターニングによって形成されている。
第２端子５１の上面にコモン線１６が接している。本実施形態の場合もコモン線１６のＴｉ層３８はＡｌ層３９よりも先端が突出している。コモン線１６の上側には保護膜３６が設けられていて、Ａｌ層３９と第２端子５１の一部は保護膜３６によって被覆されている。そして、コンタクトホールの形成により、第２端子５１及びＴｉ層３８の各先端部分は保護膜３６から露出している。従って、第２端子５１には、上面がコモン線１６に接し、保護膜３６で被覆された部分と、上面が露出するかＴｉ層３８によって被覆され、保護膜３６から露出した部分とが存在する。便宜上、これらを順に第３接続部５１ａ、第２露出部５１ｂと称する。
第２端子５１においても、その上面部分、具体的には、第３接続部５１ａ及び第２露出部５１ｂの上面部分に導電層３７が形成されている。第２露出部５１ｂの近傍には、コンタクトホールの形成により、補助容量線１５の上面がゲート絶縁膜３２から露出する部分が形成されている（電極露出部５３）。
第２端子５１の第２露出部５１ｂ及び電極露出部５３のそれぞれの上面に接するように接続電極５２が設けられている。接続電極５２は、画素電極１４と同じＩＴＯからなり、画素電極１４と同時にパターニングによって形成される。接続電極５２とコモン線１６のＡｌ層３９との間で電食が生じるのを防ぐため、コモン線１６のうち、上層のＡｌ層３９は保護膜３６よりも端面が奥方に引き込んでいる。
第２端子５１の上面部分にも導通性を有し、電気が流れる導電層３７が形成されている。従って、第２端子５１はコモン線１６と接続電極５２とを電気的に接続する端子として機能する。第２端子５１は、コモン線１６や接続電極５２と面接触によって接するので、接触面積を大きく取ることができ、良好かつ安定した電気特性を得ることができる。
また、第２端子５１も端子としての機能だけでなくエッチストッパーとしても機能する。すなわち、第２コンタクト構造２０でも、コンタクトホールが形成される領域の一部分にＩＧＺＯからなる第２端子５１が設けられているので、その下側のゲート絶縁膜３２が削り取られるのを防ぐことができる。
一方、コンタクトホールが形成される領域の残りの部分の下方には、補助容量線１５が位置するように設定されている。その部分のゲート絶縁膜３２はフッ素系ガスによってエッチングされるので、補助容量線１５の上面が露出する。従って、フッ素系ガスを用いて第２端子５１の一部と補助容量線１５の一部とを含む領域にコンタクトホールを形成することにより、第２端子５１と補助容量線１５のそれぞの上面を同時に露出させることができるので、接続電極５２の接続を工数を増やさずに行うことができる。
＜ＴＦＴ基板の製造方法＞
次に、図７のフローチャートを参照しながら、ＴＦＴ基板３の製造方法について説明する。ＴＦＴ１７や第１コンタクト構造１９、第２コンタクト構造２０は、このＴＦＴ基板３における一連の製造工程を通じて同時に製造される。
次に、図７のフローチャートを参照しながら、ＴＦＴ基板３の製造方法について説明する。ＴＦＴ１７や第１コンタクト構造１９、第２コンタクト構造２０は、このＴＦＴ基板３における一連の製造工程を通じて同時に製造される。
これらフローチャートに示すように、本実施形態のＴＦＴ基板３の製造方法は、ゲート電極３１等を形成するゲート線等形成工程（ステップＳ１）やゲート絶縁膜３２を形成するゲート絶縁膜形成工程（ステップＳ２）、半導体３３等を形成する半導体等形成工程（ステップＳ３）、ソース電極３４等を形成するソース線等形成工程（ステップＳ４）、チャネル部３３ｃの導電層３７を除去する導電層除去工程（ステップＳ５）、保護膜３６を形成する保護膜形成工程（ステップＳ６）、コンタクトホールを形成するコンタクトホール形成工程（ステップＳ７）、ソース電極３４等のうち、Ａｌ層３９を後退させるＡｌ層除去工程（ステップＳ８）、画素電極１４等を形成する画素電極等形成工程（ステップＳ９）などで構成されている。
そして、半導体等形成工程には、図８に示すように、半導体膜をパターニングする半導体パターニング工程（ステップＳ３１）と、導電層３７を形成する導電層形成工程（ステップＳ３２）とが含まれている。
これら一連の工程のうち、ＴＦＴ１７は、ステップＳ１〜ステップＳ６の工程により製造することができる。そして、第１コンタクト構造１９及び第２コンタクト構造２０は、ステップＳ１〜ステップＳ９の工程により製造することができる。これら一連の工程に対応したＴＦＴ１７の形成過程を図９に示す。同様に、第１コンタクト構造１９は図１０に、第２コンタクト構造２０は図１１にそれぞれ示す。
（ゲート線等形成工程）
本工程では、ベース基板１０の上に、導電性素材を成膜してパターニングすることにより、ゲート線１２、ゲート電極３１及び補助容量線１５を形成する。例えば、スパッタリング法により、ベース基板１０の上面全体に導電性の金属膜を所定厚で成膜する。次に、フォトレジスト法を用いてパターニングする。具体的には、スピンコーティング法により、その金属膜の全体に感光性樹脂膜（フォトレジスト）を塗布する。その後、フォトマスクを用いてそのフォトレジストをパターニングすることにより、所定のレジストパターンを形成する。
本工程では、ベース基板１０の上に、導電性素材を成膜してパターニングすることにより、ゲート線１２、ゲート電極３１及び補助容量線１５を形成する。例えば、スパッタリング法により、ベース基板１０の上面全体に導電性の金属膜を所定厚で成膜する。次に、フォトレジスト法を用いてパターニングする。具体的には、スピンコーティング法により、その金属膜の全体に感光性樹脂膜（フォトレジスト）を塗布する。その後、フォトマスクを用いてそのフォトレジストをパターニングすることにより、所定のレジストパターンを形成する。
そして、そのレジストパターンから露出する金属膜の部分をウエットエッチングによって除去する。続いて、不要になったレジストパターンを剥離する。そうすることにより、図１２に示す所定パターン（ドットで示す）のゲート線１２やゲート電極３１、補助容量線１５をベース基板１０の上に形成することができる。なお、本実施形態ではこれら処理を繰り返し行うことにより、ゲート線１２等を３層構造の積層体にしている。
本工程の後には、ＴＦＴ１７や第２コンタクト構造２０は、それぞれの対応図において（ａ）に示す状態となる。
（ゲート絶縁膜形成工程）
本工程では、所定の絶縁性素材を成膜することにより、ゲート線１２、ゲート電極３１及び補助容量線１５を被覆するようにゲート絶縁膜３２を形成する。例えば、原料ガスにＳｉＨ４−Ｎ２ＯやＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン）を用いたプラズマＣＶＤ（Chemical Vapor Deposition）法により、ゲート電極３１等が形成されたベース基板１０の上面全体に、酸化シリコン膜を成膜してゲート絶縁膜３２を形成する。本工程の後には、ＴＦＴ１７や第２コンタクト構造２０は、それぞれの対応図において（ｂ）に示す状態となる。
本工程では、所定の絶縁性素材を成膜することにより、ゲート線１２、ゲート電極３１及び補助容量線１５を被覆するようにゲート絶縁膜３２を形成する。例えば、原料ガスにＳｉＨ４−Ｎ２ＯやＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン）を用いたプラズマＣＶＤ（Chemical Vapor Deposition）法により、ゲート電極３１等が形成されたベース基板１０の上面全体に、酸化シリコン膜を成膜してゲート絶縁膜３２を形成する。本工程の後には、ＴＦＴ１７や第２コンタクト構造２０は、それぞれの対応図において（ｂ）に示す状態となる。
（半導体等形成工程）
本工程では、半導体パターニング工程と導電層形成工程とが行われる。図８の（ａ）や（ｂ）に示すように、導電層形成工程は半導体パターニング工程の前に行ってもよいし、半導体パターニング工程の後に行ってもよい。ここでは、半導体パターニング工程の後に行う場合について説明する。
本工程では、半導体パターニング工程と導電層形成工程とが行われる。図８の（ａ）や（ｂ）に示すように、導電層形成工程は半導体パターニング工程の前に行ってもよいし、半導体パターニング工程の後に行ってもよい。ここでは、半導体パターニング工程の後に行う場合について説明する。
（半導体パターニング工程）
本工程では、ゲート線等形成工程と同様の処理により、半導体３３や第１端子４２、第２端子５１を形成する。具体的には、スパッタリング法により、ゲート絶縁膜３２を形成したベース基板１０の上面全体にＩＧＺＯからなる金属酸化物半導体膜（ＩＧＺＯ膜）を所定厚で成膜する。スパッタリング法に限らず塗布法を用いてもよい。次に、スピンコーティング法により、そのＩＧＺＯ膜の全体にフォトレジストを塗布する。
本工程では、ゲート線等形成工程と同様の処理により、半導体３３や第１端子４２、第２端子５１を形成する。具体的には、スパッタリング法により、ゲート絶縁膜３２を形成したベース基板１０の上面全体にＩＧＺＯからなる金属酸化物半導体膜（ＩＧＺＯ膜）を所定厚で成膜する。スパッタリング法に限らず塗布法を用いてもよい。次に、スピンコーティング法により、そのＩＧＺＯ膜の全体にフォトレジストを塗布する。
その後、フォトマスクを用いてそのフォトレジストをパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出するＩＧＺＯ膜の部分をシュウ酸等を用いたウエットエッチングによって除去する。続いて、不要になったレジストパターンを剥離することにより、図１３に示す所定パターン（ドットで示す）の半導体３３等を形成する。本工程の後には、ＴＦＴ１７や第２コンタクト構造２０は、それぞれの対応図において（ｃ）に示す状態となる。
（導電層形成工程）
本工程では、形成した半導体３３等の上面をフッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝すことにより、半導体３３等の表面部分に導電層３７を形成する。例えば、ＣＶＤ法やドーピング法などを用い、半導体３３等が形成されたベース基板１０の上面をプラズマ雰囲気下に所定時間曝せばよい。そうすることで、露出する半導体３３等の表面部分が改質され、導電層３７が形成される。
本工程では、形成した半導体３３等の上面をフッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝すことにより、半導体３３等の表面部分に導電層３７を形成する。例えば、ＣＶＤ法やドーピング法などを用い、半導体３３等が形成されたベース基板１０の上面をプラズマ雰囲気下に所定時間曝せばよい。そうすることで、露出する半導体３３等の表面部分が改質され、導電層３７が形成される。
本工程のプラズマが含む元素には、特にフッ素又はホウ素の少なくともいずれか１つを用いるのが好ましい。導電層３７の形成後には、通常、アニール処理や洗浄処理が行われるが、フッ素やホウ素であれば、導電層３７の形成後にアニール処理や洗浄処理を施しても抵抗値が大きく変化せず、安定した導電層３７を形成することができるからである。
図１４に、ＩＧＺＯに対してフッ素やホウ素、水素それぞれを含むプラズマ処理を施した後に、アニール処理（３５０℃、１時間）や洗浄処理を施した場合における抵抗値の変化を示す。同図において、丸印がアニール処理等を行う前の抵抗値であり、四角印がアニール処理等を行った後の抵抗値である。横軸のＩＧＺＯはプラズマ未処理の比較対照であり、ホウ素やフッ素、水素はそれぞれの元素でプラズマ処理を施した試験結果を示している。
同図に示すように、ホウ素やフッ素、水素を含むプラズマ処理を施すことにより、ＩＧＺＯは抵抗値が低下する。その後、アニール処理等を施した場合、ホウ素やフッ素では、抵抗値は大きく変化せず安定しているが、水素の場合、抵抗値が大きく変化して高抵抗となる抵抗値の回復が認められる。
従って、導電層３７の形成にホウ素やフッ素を用いることで、安定した導電層３７を形成することができるため、電気特性に優れた高品質なＴＦＴ１７やコンタクト構造等を得ることができる。
本工程の後には、ＴＦＴ１７は対応図において（ｄ）に示す状態となり、第１コンタクト構造１９は対応図において（ａ）に示す状態となり、第２コンタクト構造２０は対応図において（ｄ）に示す状態となる。
（ソース線等形成工程）
本工程では、所定の導電性素材を成膜してパターニングすることにより、ソース線１１、ソース電極３４、ドレイン電極３５及びコモン線１６を形成する。具体的には、例えば、スパッタリング法により、半導体３３等が形成されたベース基板１０の上面全体に導電性の金属膜を所定厚で成膜する。本実施形態では、まず、Ｔｉを用いて下層のＴｉ層３８を形成する（例えば、３０ｎｍ厚）。そして、そのＴｉ層３８の上に積層するように、Ａｌを用いて上層のＡｌ層３９を形成する（例えば、２００ｎｍ厚）。本工程の後には、ＴＦＴ１７は対応図において（ｅ）に示す状態となり、第１コンタクト構造１９は対応図において（ｂ）に示す状態となり、第２コンタクト構造２０は対応図において（ｅ）に示す状態となる。
本工程では、所定の導電性素材を成膜してパターニングすることにより、ソース線１１、ソース電極３４、ドレイン電極３５及びコモン線１６を形成する。具体的には、例えば、スパッタリング法により、半導体３３等が形成されたベース基板１０の上面全体に導電性の金属膜を所定厚で成膜する。本実施形態では、まず、Ｔｉを用いて下層のＴｉ層３８を形成する（例えば、３０ｎｍ厚）。そして、そのＴｉ層３８の上に積層するように、Ａｌを用いて上層のＡｌ層３９を形成する（例えば、２００ｎｍ厚）。本工程の後には、ＴＦＴ１７は対応図において（ｅ）に示す状態となり、第１コンタクト構造１９は対応図において（ｂ）に示す状態となり、第２コンタクト構造２０は対応図において（ｅ）に示す状態となる。
次に、フォトレジスト法を用いてＴｉ層３８はそのままにしてＡｌ層３９をパターニングする（Ａｌ層パターニング工程）。具体的には、スピンコーティング法により、その金属膜の全体にフォトレジストを塗布する。その後、フォトマスクを用いてそのフォトレジストをパターニングすることにより、所定のレジストパターンを形成する。
そして、例えば、酢酸やリン酸、硝酸の混合液等を用いて、そのレジストパターンから露出するＡｌ層３９の部分をウエットエッチングによって除去する。このとき、ＩＧＺＯが露出していると、ＩＧＺＯもエッチングされてしまうが、Ｔｉ層３８によって被覆されているのでＩＧＺＯは保護される。本工程の後には、ＴＦＴ１７は対応図において（ｆ）に示す状態となり、第１コンタクト構造１９は対応において（ｃ）に示す状態となり、第２コンタクト構造２０は対応図において（ｆ）に示す状態となる。
続いて、塩素ガス又はフッ素ガスを用いてＴｉ層３８をドライエッチングにより、パターニングする（Ｔｉ層パターニング工程）。そして、不要になったレジストパターンを剥離する。本工程の後には、図１５に示す所定パターン（ドットで示す）のソース線１１、ソース電極３４、ドレイン電極３５及びコモン線１６等が形成される。そして、ＴＦＴ１７は対応図において（ｇ）に示す状態となり、第１コンタクト構造１９は対応図において（ｄ）に示す状態となり、第２コンタクト構造２０は対応図において（ｇ）に示す状態となる。
（導電層除去工程）
本工程では、フォトレジスト法を用いてドライエッチングすることにより、半導体３３からチャネル部３３ｃの導電層３７を除去する処理が行われる。具体的には、スピンコーティング法によりフォトレジストを塗布した後、フォトマスクを用いてそのフォトレジストをパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出するチャネル部３３ｃの部分を塩素ガスを用いたドライエッチングにより除去する。
本工程では、フォトレジスト法を用いてドライエッチングすることにより、半導体３３からチャネル部３３ｃの導電層３７を除去する処理が行われる。具体的には、スピンコーティング法によりフォトレジストを塗布した後、フォトマスクを用いてそのフォトレジストをパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出するチャネル部３３ｃの部分を塩素ガスを用いたドライエッチングにより除去する。
Ｔｉ層パターニング工程で塩素ガスを用いた場合には、同工程で連続して導電層３７を除去することができる。従って、その場合には、本工程を省略してもよい。本工程の後には、ＴＦＴ１７は導電層３７の一部が除去されて除去部４０が形成され、対応図において（ｈ）に示す状態となり、第１コンタクト構造１９は導電層３７の一部が除去されて段部４４が形成され、対応図において（ｅ）に示す状態となる。
（保護膜形成工程）
本工程では、所定の絶縁性素材を成膜することにより、ソース線１１、ソース電極３４、ドレイン電極３５及びコモン線１６を被覆するように保護膜３６を形成する。具体的には、ゲート絶縁膜３２と同様に、原料ガスにＳｉＨ４−Ｎ２ＯやＴＥＯＳを用いたプラズマＣＶＤ法により、ベース基板１０の上面全体に酸化シリコン膜を成膜して保護膜３６を形成する。本工程の後には、ＴＦＴ１７は対応図において（ｉ）に示す状態となり、第１コンタクト構造１９は対応図において（ｆ）に示す状態となり、第２コンタクト構造２０は対応図において（ｈ）に示す状態となる。
本工程では、所定の絶縁性素材を成膜することにより、ソース線１１、ソース電極３４、ドレイン電極３５及びコモン線１６を被覆するように保護膜３６を形成する。具体的には、ゲート絶縁膜３２と同様に、原料ガスにＳｉＨ４−Ｎ２ＯやＴＥＯＳを用いたプラズマＣＶＤ法により、ベース基板１０の上面全体に酸化シリコン膜を成膜して保護膜３６を形成する。本工程の後には、ＴＦＴ１７は対応図において（ｉ）に示す状態となり、第１コンタクト構造１９は対応図において（ｆ）に示す状態となり、第２コンタクト構造２０は対応図において（ｈ）に示す状態となる。
（コンタクトホール形成工程）
本工程では、例えば、ＣＦ４やＳＦ６等のフッ素を含むガス（フッ素系ガス）を用いて保護膜３６をエッチングすることにより、第１露出部４２ｃ、第２露出部５１ｂ及び電極露出部５３のそれぞれの上面を露出させる。具体的には、スピンコーティング法によりフォトレジストを塗布した後、フォトマスクを用いてそのフォトレジストをパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出する第１露出部４２ｃ及び第２露出部５１ｂの部分をフッ素系ガスを用いたドライエッチングにより除去し、コンタクトホールを形成する。
本工程では、例えば、ＣＦ４やＳＦ６等のフッ素を含むガス（フッ素系ガス）を用いて保護膜３６をエッチングすることにより、第１露出部４２ｃ、第２露出部５１ｂ及び電極露出部５３のそれぞれの上面を露出させる。具体的には、スピンコーティング法によりフォトレジストを塗布した後、フォトマスクを用いてそのフォトレジストをパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出する第１露出部４２ｃ及び第２露出部５１ｂの部分をフッ素系ガスを用いたドライエッチングにより除去し、コンタクトホールを形成する。
このとき、保護膜３６やゲート絶縁膜３２は選択性が低くエッチングされるが、Ａｌ層３９や半導体３３等はフッ素系ガスに対して耐性がある（選択性が高い）ため、エッチングの作用をほとんど受けない。そして、第１コンタクト構造１９では、レジストパターンから露出する部分に臨む第１端子４２の段部の表面部分には、フッ素を含むガスに曝されることによって再度導電層３７が形成される。従って、アスペクト比の異なるコンタクト構造を簡単に形成することができる。本工程の後には、第１コンタクト構造１９は対応図において（ｇ）に示す状態となり、第２コンタクト構造２０は対応図において（ｉ）に示す状態となる。
（Ａｌ層除去工程）
本工程では、コンタクトホールに臨むＡｌ層３９の端部が、保護膜３６よりも奥方に引き込む（後退する）ようにエッチングする。具体的には、例えば、ＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液等のアルカリ溶液を用いてエッチングする。酸溶液を用いてもＡｌ層３９をエッチングできるが、その場合、ＩＧＺＯもエッチングされるため好ましくない。本工程の後には、第１コンタクト構造１９は対応図において（ｈ）に示す状態となり、第２コンタクト構造２０は対応図において（ｊ）に示す状態となる。
本工程では、コンタクトホールに臨むＡｌ層３９の端部が、保護膜３６よりも奥方に引き込む（後退する）ようにエッチングする。具体的には、例えば、ＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液等のアルカリ溶液を用いてエッチングする。酸溶液を用いてもＡｌ層３９をエッチングできるが、その場合、ＩＧＺＯもエッチングされるため好ましくない。本工程の後には、第１コンタクト構造１９は対応図において（ｈ）に示す状態となり、第２コンタクト構造２０は対応図において（ｊ）に示す状態となる。
（画素電極等形成工程）
本工程では、所定の導電性素材を成膜してパターニングすることにより、画素電極１４及び接続電極５２を形成する。具体的には、スパッタリング法等により、Ａｌ層除去工程後のベース基板１０の上面全体にＩＴＯを所定厚で成膜し、その後、フォトレジスト法を用いてパターニングすればよい。そうすることで、図３等に示す形態のＴＦＴ１７や第１コンタクト構造１９、第２コンタクト構造２０を形成することができる。
本工程では、所定の導電性素材を成膜してパターニングすることにより、画素電極１４及び接続電極５２を形成する。具体的には、スパッタリング法等により、Ａｌ層除去工程後のベース基板１０の上面全体にＩＴＯを所定厚で成膜し、その後、フォトレジスト法を用いてパターニングすればよい。そうすることで、図３等に示す形態のＴＦＴ１７や第１コンタクト構造１９、第２コンタクト構造２０を形成することができる。
−第２実施形態−
本実施形態では、第１実施形態と異なり、ソース電極３４等にフッ素系ガスに耐性のある（選択性の高い）Ａｌが用いられず、Ｔｉ等のフッ素ガスに耐性のない（選択性の低い）他の金属（融点の高い金属）のみが使用されている。以下の説明では、第１実施形態と異なる構成について詳細に説明することとし、第１実施形態と同様の構成については同一の符号を付してその説明は省略する。
本実施形態では、第１実施形態と異なり、ソース電極３４等にフッ素系ガスに耐性のある（選択性の高い）Ａｌが用いられず、Ｔｉ等のフッ素ガスに耐性のない（選択性の低い）他の金属（融点の高い金属）のみが使用されている。以下の説明では、第１実施形態と異なる構成について詳細に説明することとし、第１実施形態と同様の構成については同一の符号を付してその説明は省略する。
＜ＴＦＴ＞
図１６に、本実施形態のＴＦＴ１７を示す。同図に示すように、このＴＦＴ１７のソース電極３４やドレイン電極３５には、素材にＴｉのみが用いられ、Ｔｉ層３８のみが形成されている。Ｔｉに代えて、例えば、Ｗ（タングステン）やＭｏ（モリブデン）、Ｔａ（タンタル）等、他の金属を用いてもよい。
図１６に、本実施形態のＴＦＴ１７を示す。同図に示すように、このＴＦＴ１７のソース電極３４やドレイン電極３５には、素材にＴｉのみが用いられ、Ｔｉ層３８のみが形成されている。Ｔｉに代えて、例えば、Ｗ（タングステン）やＭｏ（モリブデン）、Ｔａ（タンタル）等、他の金属を用いてもよい。
＜第１コンタクト構造＞
図１７に、本実施形態の第１コンタクト構造１９を示す。同図に示すように、この第１コンタクト構造１９の第１端子４２では、コンタクトホールに臨むドレイン電極３５（Ｔｉ層３８）及び保護膜３６の端面が面一状になっており、コンタクトホールの形成によって保護膜３６から露出する部分にＴｉ層３８は形成されていない。すなわち、第１接続部４２ａは保護膜３６によって被覆され、保護膜３６から露出する部分のほとんどが第１露出部４２ｃとなっており、そこに画素電極１４が接している。また、奥方に引き込んだＡｌ層３９が無いため、画素電極１４は、コンタクトホールの部分で分断されることなく、連なって一体に形成されている。
図１７に、本実施形態の第１コンタクト構造１９を示す。同図に示すように、この第１コンタクト構造１９の第１端子４２では、コンタクトホールに臨むドレイン電極３５（Ｔｉ層３８）及び保護膜３６の端面が面一状になっており、コンタクトホールの形成によって保護膜３６から露出する部分にＴｉ層３８は形成されていない。すなわち、第１接続部４２ａは保護膜３６によって被覆され、保護膜３６から露出する部分のほとんどが第１露出部４２ｃとなっており、そこに画素電極１４が接している。また、奥方に引き込んだＡｌ層３９が無いため、画素電極１４は、コンタクトホールの部分で分断されることなく、連なって一体に形成されている。
＜第２コンタクト構造＞
図１８に、本実施形態の第２コンタクト構造２０を示す。同図に示すように、この第２コンタクト構造２０の第２端子５１の場合も、第１端子４２と同様に、コンタクトホールに臨むドレイン電極３５（Ｔｉ層３８）及び保護膜３６の端面が面一状になっており、コンタクトホールの形成によって保護膜３６から露出する部分にＴｉ層３８は形成されていない。従って、第２露出部５１ｂでは、第２端子５１の上面が露出し、そこに接続電極５２が接している。また、第１コンタクト構造１９と同様に、接続電極５２はコンタクトホールの部分で分断されることなく、連なって一体に形成されている。
図１８に、本実施形態の第２コンタクト構造２０を示す。同図に示すように、この第２コンタクト構造２０の第２端子５１の場合も、第１端子４２と同様に、コンタクトホールに臨むドレイン電極３５（Ｔｉ層３８）及び保護膜３６の端面が面一状になっており、コンタクトホールの形成によって保護膜３６から露出する部分にＴｉ層３８は形成されていない。従って、第２露出部５１ｂでは、第２端子５１の上面が露出し、そこに接続電極５２が接している。また、第１コンタクト構造１９と同様に、接続電極５２はコンタクトホールの部分で分断されることなく、連なって一体に形成されている。
＜ＴＦＴ基板の製造方法＞
次に、本実施形態におけるＴＦＴ基板の製造方法について説明する。
次に、本実施形態におけるＴＦＴ基板の製造方法について説明する。
図７に示すように、本実施形態のＴＦＴ基板の製造方法の場合も第１実施形態と同様に、ゲート線等形成工程（ステップＳ１）やゲート絶縁膜形成工程（ステップＳ２）、半導体等形成工程（ステップＳ３）、導電層除去工程（ステップＳ５）、保護膜形成工程（ステップＳ６）、コンタクトホール形成工程（ステップＳ７）、画素電極等形成工程（ステップＳ９）などで構成されていて、半導体等形成工程には、半導体パターニング工程（ステップＳ３１）と、導電層形成工程（ステップＳ３２）とが含まれている。
ただし、本実施形態の製造方法の場合、同図の工程のうち、ソース線等形成工程（ステップＳ４）で形成されるのはＴｉ層３８のみであり、Ａｌ層３９が無いため、Ａｌ層３９除去工程（ステップＳ８）は含まれない。
これら一連の工程のうち、ＴＦＴ１７は、ステップＳ１〜ステップＳ６の工程により製造することができ、第１コンタクト構造１９及び第２コンタクト構造２０は、ステップＳ１〜ステップＳ９の工程により製造することができる。これら一連の工程に対応したＴＦＴ１７の形成過程を図１９に、第１コンタクト構造１９は図２０に、第２コンタクト構造２０は図２１にそれぞれ示す。
（ゲート線等形成工程等）
ゲート線等形成工程やゲート絶縁膜形成工程、半導体等形成工程におけるＴＦＴ１７等の状態は、第１実施形態と同様である。具体的には、ゲート線等形成工程後には、ＴＦＴ１７や第２コンタクト構造２０は各対応図において（ａ）に示す状態となる。また、ゲート絶縁膜形成工程後には、ＴＦＴ１７や第２コンタクト構造２０は各対応図において（ｂ）に示す状態となり、半導体パターニング工程後には、ＴＦＴ１７や第２コンタクト構造２０は各対応図において（ｃ）に示す状態となる。そして、導電層形成工程後には、ＴＦＴ１７は対応図において（ｄ）に示す状態となり、第１コンタクト構造１９は対応図において（ａ）に示す状態となり、第２コンタクト構造２０は対応図において（ｄ）に示す状態となる。
ゲート線等形成工程やゲート絶縁膜形成工程、半導体等形成工程におけるＴＦＴ１７等の状態は、第１実施形態と同様である。具体的には、ゲート線等形成工程後には、ＴＦＴ１７や第２コンタクト構造２０は各対応図において（ａ）に示す状態となる。また、ゲート絶縁膜形成工程後には、ＴＦＴ１７や第２コンタクト構造２０は各対応図において（ｂ）に示す状態となり、半導体パターニング工程後には、ＴＦＴ１７や第２コンタクト構造２０は各対応図において（ｃ）に示す状態となる。そして、導電層形成工程後には、ＴＦＴ１７は対応図において（ｄ）に示す状態となり、第１コンタクト構造１９は対応図において（ａ）に示す状態となり、第２コンタクト構造２０は対応図において（ｄ）に示す状態となる。
（ソース線等形成工程）
本工程では、Ｔｉ層３８のみからなるソース線１１等を形成する。Ａｌ層３９を形成する必要がなくなるため、工程の削減ができる利点がある。具体的には、例えば、スパッタリング法により、半導体３３等が形成されたベース基板１０の上面全体にＴｉ膜を所定厚で成膜する。本工程の後には、ＴＦＴ１７は対応図において（ｅ）に示す状態となり、第１コンタクト構造１９は対応図において（ｂ）に示す状態となり、第２コンタクト構造２０は対応図において（ｅ）に示す状態となる。
本工程では、Ｔｉ層３８のみからなるソース線１１等を形成する。Ａｌ層３９を形成する必要がなくなるため、工程の削減ができる利点がある。具体的には、例えば、スパッタリング法により、半導体３３等が形成されたベース基板１０の上面全体にＴｉ膜を所定厚で成膜する。本工程の後には、ＴＦＴ１７は対応図において（ｅ）に示す状態となり、第１コンタクト構造１９は対応図において（ｂ）に示す状態となり、第２コンタクト構造２０は対応図において（ｅ）に示す状態となる。
次に、塩素ガス又はフッ素ガスを用いてＴｉ膜をドライエッチングにより、パターニングする（Ｔｉ層パターニング工程）。そして、不要になったレジストパターンを剥離する。本工程の後には、ＴＦＴ１７は対応図において（ｆ）に示す状態となり、第１コンタクト構造１９は対応図において（ｃ）に示す状態となり、第２コンタクト構造２０は対応図において（ｆ）に示す状態となる。
（導電層除去工程）
第１実施形態と同様に、本工程では、フォトレジスト法を用いてドライエッチングすることにより、半導体３３からチャネル部３３ｃの導電層３７を除去する処理が行われる。本工程の後には、ＴＦＴ１７は対応図において（ｇ）に示す状態となり、第１コンタクト構造１９は対応図において（ｄ）に示す状態となる。
第１実施形態と同様に、本工程では、フォトレジスト法を用いてドライエッチングすることにより、半導体３３からチャネル部３３ｃの導電層３７を除去する処理が行われる。本工程の後には、ＴＦＴ１７は対応図において（ｇ）に示す状態となり、第１コンタクト構造１９は対応図において（ｄ）に示す状態となる。
（保護膜形成工程）
本工程も第１実施形態と同様の処理が行われる。本工程の後には、ＴＦＴ１７は対応図において（ｈ）に示す状態となり、第１コンタクト構造１９は対応図において（ｅ）に示す状態となり、第２コンタクト構造２０は対応図において（ｇ）に示す状態となる。
本工程も第１実施形態と同様の処理が行われる。本工程の後には、ＴＦＴ１７は対応図において（ｈ）に示す状態となり、第１コンタクト構造１９は対応図において（ｅ）に示す状態となり、第２コンタクト構造２０は対応図において（ｇ）に示す状態となる。
（コンタクトホール形成工程）
本工程では、フッ素を含むガスを用いて保護膜３６をエッチングすることにより、コンタクトホールを形成し、第１露出部４２ｃ、第２露出部５１ｂ及び電極露出部５３のそれぞれの上面を露出させる。
本工程では、フッ素を含むガスを用いて保護膜３６をエッチングすることにより、コンタクトホールを形成し、第１露出部４２ｃ、第２露出部５１ｂ及び電極露出部５３のそれぞれの上面を露出させる。
このとき、第１端子４２や第２端子５１は、第１実施形態と比べて、エッチストッパーとしてよりいっそう機能する。すなわち、本実施形態の場合、ＴｉはＡｌと異なりフッ素系ガスによって強いエッチング作用を受ける。従って、コンタクトホールが形成される部分に臨むドレイン電極３５やコモン線１６は消失するため、ドレイン電極３５等のみではその後に形成される画素電極１４や接続電極５２と接続が困難になるし、短絡を招くおそれもある。
それに対し、ＩＧＺＯはフッ素系ガスに対して耐性があるため、コンタクトホールが形成される部分に第１端子４２等を臨ませることで、第１端子４２等によりエッチング作用を抑制することができる（エッチストッパー）。しかも、フッ素系ガスによる作用により、第１端子４２等の上面部分は還元されるため、新たな導電層３７の形成や導電層３７の強化ができる。従って、導通性が向上し、その後に形成される画素電極１４等とドレイン電極３５等との間で良好な電気特性を得ることができる。
更に、コンタクトホールが形成される部分に補助容量線１５を位置させることで、同時に補助容量線１５の上面も露出させることができるため、工程の簡略化が可能になる。
本工程の後には、第１コンタクト構造１９は対応図において（ｆ）に示す状態となり、第２コンタクト構造２０は対応図において（ｈ）に示す状態となる。
（画素電極等形成工程）
本工程も第１実施形態と同様の処理が行われる。本工程の後には、ＴＦＴ１７や第１コンタクト構造１９、第２コンタクト構造２０は図１６等に示す状態となる。
本工程も第１実施形態と同様の処理が行われる。本工程の後には、ＴＦＴ１７や第１コンタクト構造１９、第２コンタクト構造２０は図１６等に示す状態となる。
本発明の薄膜トランジスタ等は、ＰＣやＴＶのディスプレイ、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ゲーム機、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）などに利用できる。
１ パネル
１ａ 表示領域
３ ＴＦＴ基板
１０ ベース基板
１１ ソース線
１２ ゲート線
１３ 透明部
１４ 画素電極
１５ 補助容量線
１６ コモン線
１７ ＴＦＴ
１９ 第１コンタクト構造
２０ 第２コンタクト構造
３１ ゲート電極
３２ ゲート絶縁膜
３３ 半導体
３３ａ ソース部
３３ｂ ドレイン部
３３ｃ チャネル部
３４ ソース電極
３５ ドレイン電極
３６ 保護膜
３７ 導電層
３８ Ｔｉ層
３９ Ａｌ層
４０ 除去部
４２ 第１端子
４２ａ 第１接続部
４２ｂ 被覆部
４２ｃ 第１露出部
４４ 段部
５１ 第２端子
５１ａ 第３接続部
５１ｂ 第２露出部
５２ 接続電極
５３ 電極露出部
１ａ 表示領域
３ ＴＦＴ基板
１０ ベース基板
１１ ソース線
１２ ゲート線
１３ 透明部
１４ 画素電極
１５ 補助容量線
１６ コモン線
１７ ＴＦＴ
１９ 第１コンタクト構造
２０ 第２コンタクト構造
３１ ゲート電極
３２ ゲート絶縁膜
３３ 半導体
３３ａ ソース部
３３ｂ ドレイン部
３３ｃ チャネル部
３４ ソース電極
３５ ドレイン電極
３６ 保護膜
３７ 導電層
３８ Ｔｉ層
３９ Ａｌ層
４０ 除去部
４２ 第１端子
４２ａ 第１接続部
４２ｂ 被覆部
４２ｃ 第１露出部
４４ 段部
５１ 第２端子
５１ａ 第３接続部
５１ｂ 第２露出部
５２ 接続電極
５３ 電極露出部
Claims (14)
- 基板上に設けられるコンタクト構造であって、
ゲート線と、
前記ゲート線に被覆されるゲート絶縁膜と、
前記ゲート線の近傍に位置し、前記ゲート絶縁膜の上に設けられる第１端子と、
前記第１端子に接続される第１電極と、
前記第１端子及び前記第１電極に被覆される保護膜と、
前記保護膜の上に設けられ、前記第１端子を用いて前記第１電極に接続される第２電極と、
を備え、
前記第１端子は、
金属酸化物半導体からなり、
上面が前記第１電極に接する第１接続部と、
前記第１電極と離れた上面において前記保護膜に接する被覆部と、
前記第１接続部と前記被覆部との間で上面が前記第１電極及び前記保護膜から露出する第１露出部と、
を有し、
前記第１接続部及び前記第１露出部のそれぞれの上面部分に、相対的に電気抵抗の小さい導電層が形成され、
前記第１露出部の上面に前記第２電極が接しているコンタクト構造。 - 基板上に設けられるコンタクト構造であって、
補助ゲート電極と、
前記補助ゲート電極に被覆されるゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられる第２端子と、
前記第２端子に接続される第３電極と、
前記第２端子及び前記第３電極に被覆される保護膜と、
前記保護膜の上に設けられ、前記第２端子を用いて前記第３電極に接続される接続電極と、
を備え、
前記第２端子は、
上面部分に相対的に電気抵抗の小さい導電層が形成された金属酸化物半導体からなり、
上面が前記第３電極に接し、前記保護膜で被覆される第３接続部と、
上面が露出するか前記第３電極によって被覆され、前記保護膜から露出する第２露出部と、
を有し、
前記第２露出部の近傍には、前記補助ゲート電極の上面が前記ゲート絶縁膜から露出する電極露出部が形成され、
前記電極露出部の上面と、前記第２露出部の上面とに前記接続電極が接しているコンタクト構造。 - アクティブマトリクス駆動方式の基板であって、
平行に延びる複数のソース線と、
前記ソース線と直交して平行に延びる複数のゲート線と、
前記ソース線と前記ゲート線とで区画される格子状の領域のそれぞれに配置される複数の画素電極と、
前記画素電極のそれぞれに対応して設けられる複数の薄膜トランジスタと、
を備え、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極に被覆されるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体と、
前記半導体を介して接続されるソース電極及びドレイン電極と、
前記半導体、前記ソース電極及び前記ドレイン電極に被覆される保護膜と、
を備え、
前記半導体は、
金属酸化物半導体からなり、
上面が前記ソース電極に接するソース部と、
前記ソース電極と離れた上面において前記ドレイン電極に接するドレイン部と、
前記ソース部と前記ドレイン部との間で上面が前記ソース電極及び前記ドレイン電極から露出するチャネル部と、
を有し、
前記ソース部及び前記ドレイン部のそれぞれの上面部分に、相対的に電気抵抗の小さい導電層が形成され、
前記チャネル部の上面部分は、前記導電層が取り除かれていて、
前記ゲート電極は前記ゲート線と接続され、前記ソース電極は前記ソース線と接続され、前記ドレイン電極は前記画素電極と接続され、
前記ドレイン電極と前記画素電極との接続部分に、請求項１に記載のコンタクト構造が用いられていて、
前記第１電極が前記ドレイン電極とされ、前記第２電極が前記画素電極とされている基板。 - 請求項３に記載の基板において、更に、
前記ゲート線と平行に延びる複数の補助容量線と、
前記ソース線と平行に延び、前記補助容量線のそれぞれと接続されるコモン線と、
前記ドレイン電極のそれぞれと前記補助容量線のそれぞれとに接続される複数のキャパシタと、
を備え、
前記補助容量線と前記コモン線との接続部分に、請求項２に記載のコンタクト構造が用いられていて、
前記補助ゲート電極が前記補助容量線とされ、前記第３電極が前記コモン線とされている基板。 - 請求項４に記載の基板において、
前記半導体、前記第１端子及び前記第２端子のそれぞれの前記金属酸化物半導体に同一の素材が用いられている基板。 - 請求項５に記載の基板において、
前記第１端子及び前記第２端子のうち、少なくともいずれか１つの前記金属酸化物半導体に、厚みの異なる部位が含まれている基板。 - 請求項５又は請求項６に記載の基板において、
前記金属酸化物半導体が、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれか１つを含む基板。 - 請求項５〜請求項７のいずれか１つに記載の基板において、
前記画素電極と前記接続電極とに同一の素材が用いられている基板。 - 請求項３〜請求項８のいずれか１つに記載の基板を備える表示装置。
- 請求項１に記載のコンタクト構造を製造する製造方法であって、
フッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝すことにより、前記第１端子の上面部分に前記導電層を形成する導電層形成工程と、
前記第１電極を所定のパターンで形成する第１電極形成工程と、
前記第１端子及び前記第１電極を被覆するように前記保護膜を形成する保護膜形成工程と、
フッ素を含むガスを用いて前記保護膜をエッチングすることにより、前記第１露出部の上面を露出させるコンタクトホール形成工程と、
前記第１露出部の上面と接するように前記第２電極を所定のパターンで形成する第２電極形成工程と、
を含む製造方法。 - 請求項２に記載のコンタクト構造を製造する製造方法であって、
フッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝すことにより、前記第２端子の上面部分に前記導電層を形成する導電層形成工程と、
前記第３電極を所定のパターンで形成する第３電極形成工程と、
前記第２端子及び前記第３電極を被覆するように前記保護膜を形成する保護膜形成工程と、
フッ素を含むガスを用いて前記保護膜をエッチングすることにより、前記第２露出部及び前記電極露出部のそれぞれの上面を露出させるコンタクトホール形成工程と、
前記第２露出部及び前記電極露出部のそれぞれの上面と接するように前記接続電極を所定のパターンで形成する接続電極形成工程と、
を含む製造方法。 - 請求項５〜請求項７のいずれか１つに記載の基板を製造する製造方法であって、
基板上に所定の導電性素材を成膜してパターニングすることにより、前記ゲート線、前記ゲート電極及び前記補助容量線を形成するゲート線等形成工程と、
所定の絶縁性素材を成膜することにより、前記ゲート線、前記ゲート電極及び前記補助容量線を被覆するように前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上に、前記半導体、前記第１端子及び前記第２端子を形成する半導体等形成工程と、
前記半導体等形成工程の後、所定の導電性素材を成膜してパターニングすることにより、前記ソース線、前記ソース電極、前記ドレイン電極及び前記コモン線を形成するソース線等形成工程と、
ソース線等形成工程の後、前記半導体から前記チャネル部の前記導電層を除去する導電層除去工程と、
所定の絶縁性素材を成膜することにより、前記ソース線、前記ソース電極、前記ドレイン電極及び前記コモン線を被覆するように前記保護膜を形成する保護膜形成工程と、
を含み、
前記半導体等形成工程が、
金属酸化物半導体膜を成膜してパターニングする半導体パターニング工程と、
前記半導体パターニング工程の前か後に行われる、前記金属酸化物半導体の上面をフッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝す導電層形成工程と、
を含む製造方法。 - 請求項８に記載の基板を製造する製造方法であって、
基板上に所定の導電性素材を成膜してパターニングすることにより、前記ゲート線、前記ゲート電極及び前記補助容量線を形成するゲート線等形成工程と、
所定の絶縁性素材を成膜することにより、前記ゲート線、前記ゲート電極及び前記補助容量線を被覆するように前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上に金属酸化物半導体膜を成膜してパターニングする半導体パターニング工程と、この半導体パターニング工程の前か後に、前記金属酸化物半導体の上面をフッ素、水素、ホウ素の少なくともいずれか１つの元素を含むプラズマに曝す導電層形成工程とが行われる半導体等形成工程と、
前記半導体等形成工程の後、所定の導電性素材を成膜してパターニングすることにより、前記ソース線、前記ソース電極、前記ドレイン電極及び前記コモン線を形成するソース線等形成工程と、
ソース線等形成工程の後、前記半導体から前記チャネル部の前記導電層を除去する導電層除去工程と、
所定の絶縁性素材を成膜することにより、前記ソース線、前記ソース電極、前記ドレイン電極及び前記コモン線を被覆するように前記保護膜を形成する保護膜形成工程と、
フッ素を含むガスを用いて前記保護膜をエッチングすることにより、前記第１露出部、前記第２露出部及び前記電極露出部のそれぞれの上面を露出させるコンタクトホール形成工程と、
前記コンタクトホール形成工程の後、所定の導電性素材を成膜してパターニングすることにより、前記画素電極及び前記接続電極を形成する画素電極等形成工程と、
を含む製造方法。 - 請求項１０〜請求項１３のいずれか１つの製造方法において、
前記導電層形成工程の前記プラズマに含まれる元素に、フッ素又はホウ素の少なくともいずれか１つが用いられる製造方法。
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| US8823003B2 (en) | 2012-08-10 | 2014-09-02 | Apple Inc. | Gate insulator loss free etch-stop oxide thin film transistor |
| US9685557B2 (en) | 2012-08-31 | 2017-06-20 | Apple Inc. | Different lightly doped drain length control for self-align light drain doping process |
| US8987027B2 (en) | 2012-08-31 | 2015-03-24 | Apple Inc. | Two doping regions in lightly doped drain for thin film transistors and associated doping processes |
| US8981372B2 (en) * | 2012-09-13 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic appliance |
| US8748320B2 (en) | 2012-09-27 | 2014-06-10 | Apple Inc. | Connection to first metal layer in thin film transistor process |
| US8999771B2 (en) | 2012-09-28 | 2015-04-07 | Apple Inc. | Protection layer for halftone process of third metal |
| US9201276B2 (en) | 2012-10-17 | 2015-12-01 | Apple Inc. | Process architecture for color filter array in active matrix liquid crystal display |
| US9601557B2 (en) | 2012-11-16 | 2017-03-21 | Apple Inc. | Flexible display |
| KR102050438B1 (ko) * | 2012-11-29 | 2020-01-09 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터의 제조 방법 |
| US9001297B2 (en) | 2013-01-29 | 2015-04-07 | Apple Inc. | Third metal layer for thin film transistor with reduced defects in liquid crystal display |
| US9088003B2 (en) | 2013-03-06 | 2015-07-21 | Apple Inc. | Reducing sheet resistance for common electrode in top emission organic light emitting diode display |
| KR20150010065A (ko) * | 2013-07-18 | 2015-01-28 | 삼성디스플레이 주식회사 | 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법 |
| US9600112B2 (en) | 2014-10-10 | 2017-03-21 | Apple Inc. | Signal trace patterns for flexible substrates |
| JP6704599B2 (ja) * | 2015-04-28 | 2020-06-03 | 天馬微電子有限公司 | 半導体素子、半導体素子の製造方法、フォトダイオードアレイおよび撮像装置 |
| KR102507151B1 (ko) * | 2015-08-27 | 2023-03-08 | 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | 표시 장치 및 그 제조 방법 |
| CN109075122B (zh) * | 2016-05-10 | 2023-05-12 | 夏普株式会社 | 有源矩阵基板、其制造方法和显示装置 |
| CN105826250B (zh) * | 2016-05-17 | 2018-11-30 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板、显示装置及薄膜晶体管制作方法 |
| CN105914213B (zh) * | 2016-06-01 | 2019-02-22 | 深圳市华星光电技术有限公司 | 阵列基板及其制备方法 |
| KR102708773B1 (ko) | 2016-12-26 | 2024-09-23 | 엘지디스플레이 주식회사 | 플렉서블 표시장치 |
| JP2018170319A (ja) * | 2017-03-29 | 2018-11-01 | 株式会社Ｊｏｌｅｄ | 半導体装置およびその製造方法、並びに表示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133769A (ja) * | 2004-10-26 | 2006-05-25 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP2008042088A (ja) * | 2006-08-09 | 2008-02-21 | Nec Corp | 薄膜デバイス及びその製造方法 |
| JP2008141113A (ja) * | 2006-12-05 | 2008-06-19 | Canon Inc | エッチング方法、パターン形成方法、薄膜トランジスタの製造方法及びエッチング液 |
| JP2009135380A (ja) * | 2007-05-30 | 2009-06-18 | Canon Inc | 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置 |
| JP2009528670A (ja) * | 2006-06-02 | 2009-08-06 | 財団法人高知県産業振興センター | 半導体機器及びその製法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061014B2 (en) | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7382421B2 (en) | 2004-10-12 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Thin film transistor with a passivation layer |
| RU2358355C2 (ru) | 2004-11-10 | 2009-06-10 | Кэнон Кабусики Кайся | Полевой транзистор |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| JP5100070B2 (ja) * | 2005-09-22 | 2012-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7756600B2 (en) * | 2005-09-22 | 2010-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP5064747B2 (ja) | 2005-09-29 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法 |
| EP1998374A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| KR20080108223A (ko) | 2006-01-31 | 2008-12-12 | 이데미쓰 고산 가부시키가이샤 | Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법 |
| JP5000290B2 (ja) | 2006-01-31 | 2012-08-15 | 出光興産株式会社 | Ｔｆｔ基板及びｔｆｔ基板の製造方法 |
| JP2007212699A (ja) | 2006-02-09 | 2007-08-23 | Idemitsu Kosan Co Ltd | 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法 |
| JP4404881B2 (ja) | 2006-08-09 | 2010-01-27 | 日本電気株式会社 | 薄膜トランジスタアレイ、その製造方法及び液晶表示装置 |
| KR101363555B1 (ko) * | 2006-12-14 | 2014-02-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| JP5357493B2 (ja) * | 2007-10-23 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
2011
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133769A (ja) * | 2004-10-26 | 2006-05-25 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP2009528670A (ja) * | 2006-06-02 | 2009-08-06 | 財団法人高知県産業振興センター | 半導体機器及びその製法 |
| JP2008042088A (ja) * | 2006-08-09 | 2008-02-21 | Nec Corp | 薄膜デバイス及びその製造方法 |
| JP2008141113A (ja) * | 2006-12-05 | 2008-06-19 | Canon Inc | エッチング方法、パターン形成方法、薄膜トランジスタの製造方法及びエッチング液 |
| JP2009135380A (ja) * | 2007-05-30 | 2009-06-18 | Canon Inc | 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置 |
Also Published As
| Publication number | Publication date |
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