KR101346874B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치(1000)는 게이트 배선(3a), 소스 및 드레인 배선(13as, 13ad) 및 섬 형상의 산화물 반도체층(7)을 갖는 박막 트랜지스터(103)와, 게이트 배선(3a)과 동일한 도전막으로 형성된 제 1 전극(3b)과, 소스 배선(13as)과 동일한 도전막으로 형성된 제 2 전극(13b)과, 제 1 및 제 2 전극 사이에 위치하는 유전체층을 갖는 용량 소자(105)를 구비하고, 게이트 절연층(5)은 산화물 반도체층(7)과 접하고, 산화물을 포함하는 제 1 절연막(5A)과, 제 1 절연막보다 게이트 전극측에 배치되고, 제 1 절연막보다 높은 유전율을 갖는 제 2 절연막(5B)을 포함하는 적층 구조를 갖고, 유전체층은, 제 2 절연막(5B)을 포함하고, 제 1 절연막(5A)을 포함하지 않는다. 이에 의해, 용량 소자의 용량값을 저하시키지 않고, 산화물 반도체층의 산소 결손에 의한 열화를 억제할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCTION THEREOF}
본 발명은 박막 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치 등에 사용되는 액티브 매트릭스 기판은, 화소마다 박막 트랜지스터(Thin Film Transistor; 이하, 「TFT」) 등의 스위칭 소자를 구비하고 있다. 이러한 스위칭 소자로서는, 종래부터, 아몰퍼스 실리콘막을 활성층으로 하는 TFT(이하, 「아몰퍼스 실리콘 TFT」)나 다결정 실리콘막을 활성층으로 하는 TFT(이하, 「다결정 실리콘 TFT」)가 널리 사용되고 있다.
최근 들어, TFT의 활성층 재료로서, 아몰퍼스 실리콘이나 다결정 실리콘을 대신해, 산화물 반도체를 사용하는 것이 제안되고 있다(특허문헌 1 및 2, 비특허문헌 1 내지 3 등). 이러한 TFT를 「산화물 반도체 TFT」라고 칭한다. 산화물 반도체는, 아몰퍼스 실리콘보다 높은 이동도를 갖고 있다. 이로 인해, 산화물 반도체 TFT는, 아몰퍼스 실리콘 TFT보다 고속으로 동작하는 것이 가능하다. 또한, 산화물 반도체막은, 다결정 실리콘막보다 간편한 프로세스로 형성되기 때문에, 큰 면적이 필요한 장치에도 적용할 수 있다.
특허문헌 1: 일본 특허 공개 제 2010-62549호 공보 특허문헌 2: 일본 특허 공개 제 2003-86808호 공보
비특허문헌 1: SID DIGEST 2010 P1132-1135 비특허문헌 2: SID DIGEST 2010 P1298-1300 비특허문헌 3: SID DIGEST 2010 P1037-1040
본 발명자가 검토한 바, 종래의 실리콘 TFT와 동일한 구조를 갖는 산화물 반도체 TFT를 제조하면, 다음과 같은 문제가 있다.
실리콘 TFT에서는, 통상, 게이트 절연막으로서, 유전율이 높은 질화 실리콘(SiNx)막이 사용된다. SiNx막은, 예를 들어, 플라즈마 화학적 기상 성장(PECVD)법에 의해 형성된다.
산화물 반도체 TFT에 있어서, 실리콘 TFT와 마찬가지로, PECVD법에 의해, SiNx 막으로 이루어지는 게이트 절연막을 산화물 반도체층 위에 형성하면(보텀 게이트 구조), 산화물 반도체층이 수소 플라즈마에 노출되기 때문에, 산화물 반도체의 환원 반응이 발생하기 쉬워진다. 이 결과, 산화물 반도체층에, 산소 결손에 의해 캐리어 전자가 발생하고, 산화물 반도체층의 저항이 낮아질 우려가 있다.
또한, SiNx막은, 그 성막 프로세스에 기인하여 수소를 포함하기 쉽다. 이로 인해, 산화물 반도체 TFT가 보텀 게이트 구조를 갖는 경우 뿐만 아니라, 톱 게이트 구조를 갖는 경우에도, SiNx막과 접하도록 산화물 반도체층이 배치되어 있으면, 산화물 반도체층에 산소 결손에 의한 열화(저저항화)가 발생할 우려가 있다.
상기 문제를 피하기 위해서, 게이트 절연막으로서 산화 실리콘(SiO2)막을 사용하는 것이 생각된다. SiO2막은, 예를 들어 CVD법에 의해 형성되고, 형성 시에 산화물 반도체층이 수소 플라즈마에 노출될 일은 없다. 또한, SiO2막 중에는, SiNx막 만큼 많은 수소를 포함하고 있지 않기 때문에, 상술한 바와 같은 문제가 발생하지 않는다. 게다가, SiO2막에 포함되는 산소에 의해, 산화물 반도체층의 산소 결손의 일부를 회복시키는 것도 가능하다. 그러나, SiO2막의 유전율ε(약 4)은 SiNx막의 유전율(약 7 내지 8)보다 낮으므로, SiO2막을 사용하는 경우에는, 게이트 용량(=εS/d)을 확보하기 위해서, 게이트 절연막의 두께 d를 종래보다 얇게 하거나, 소자 크기(게이트 전극 면적) S를 크게 할 필요가 있다. 게이트 절연막의 두께 d를 얇게 하면, 터널 전류에 의한 게이트 누설 전류의 증가나 절연 파괴를 일으키는 요인이 된다. 또한, 게이트 절연막의 두께의 편차(막 두께의 차)가 종래와 동일한 정도이어도, 그 영향은 상대적으로 커지므로, 기판 내에서 소자 성능의 균일성을 확보하는 것이 어려워진다. 한편, 게이트 전극 면적 S를 크게 하면, 소자의 집적도의 저하나 액정 표시 장치의 개구율의 저하를 일으킬 우려가 있다.
이에 비해, 특허문헌 1 및 2에서는, 게이트 절연막으로서, SiO2막 및 SiN 막으로 이루어지는 적층막을 사용하고 있다. 이에 의해, 산화물 반도체층과 SiNx막이 접촉하는 것을 방지할 수 있으므로, 산화물 반도체층의 열화를 억제할 수 있다. 또한, SiO2막만을 게이트 절연막으로서 사용하는 경우보다, 게이트 용량의 저하를 억제할 수 있다.
그러나, 예를 들어, 액정 표시 장치의 액티브 매트릭스 기판을 형성하는 경우, 상기 적층막을 게이트 절연막으로서 사용하면, 다음과 같은 문제가 발생한다.
일반적으로, 액정 표시 장치의 액티브 매트릭스 기판에서는, 화소마다 액정 용량과 병렬로 보조 용량(CS 용량)이 설치된다. CS 용량의 유전체층으로서는, 통상, 게이트 절연막과 동일한 막으로 형성된 절연층이 사용된다. 제조 공정수를 증대시키지 않고, 동일 기판 상에 TFT와 CS 용량을 형성하기 위해서이다. 이러한 액티브 매트릭스 기판에 있어서, 특허문헌 1, 2에 개시된 바와 같은 2층 구조의 게이트 절연막을 사용하면, CS 용량의 유전체층도 마찬가지로 2층 구조로 되어, 충분한 용량값을 확보하지 못할 우려가 있다.
본 발명은 상기 과제를 해결하기 위하여 이루어진 것이며, 그 주목적은, 산화물 반도체 박막 트랜지스터를 구비한 반도체 장치에 있어서, CS 용량 등의 용량 소자의 용량값을 저하시키지 않고, 산화물 반도체층의 산소 결손에 의한 열화를 억제하는 데 있다.
본 발명의 반도체 장치는, 기판과, 상기 기판 상에 설치된 박막 트랜지스터 및 용량 소자를 구비한 반도체 장치로서, 상기 박막 트랜지스터는, 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 제 1 콘택트 영역 및 제 2 콘택트 영역을 갖는 섬 형상의 산화물 반도체층과, 상기 산화물 반도체층의 적어도 채널 영역과 겹치도록 배치된 게이트 배선과, 상기 게이트 배선과 상기 산화물 반도체층 사이에 형성된 게이트 절연층과, 상기 제 1 콘택트 영역과 전기적으로 접속된 소스 배선과, 상기 제 2 콘택트 영역과 전기적으로 접속된 드레인 배선을 포함하고, 상기 용량 소자는, 상기 게이트 배선과 동일한 도전막으로 형성된 제 1 전극과, 상기 소스 배선과 동일한 도전막으로 형성된 제 2 전극과, 상기 제 1 및 제 2 전극 사이에 위치하는 유전체층을 포함하고, 상기 게이트 절연층은 상기 산화물 반도체층과 접하고, 산화물을 포함하는 제 1 절연막과, 상기 제 1 절연막보다 상기 게이트 전극측에 배치되어, 상기 제 1 절연막보다 높은 유전율을 갖는 제 2 절연막을 포함하는 적층 구조를 갖고, 상기 유전체층은 상기 제 2 절연막을 포함하고, 또한, 상기 제 1 절연막을 포함하지 않는다.
소정의 바람직한 실시 형태에 있어서, 상기 제 1 절연막은 상기 산화물 반도체층의 하방에 위치하고, 상기 기판의 상방에서 봐서, 상기 산화물 반도체층과 대략 동일한 섬 형상의 패턴을 갖고 있다.
소정의 바람직한 실시 형태에 있어서, 상기 게이트 배선은 상기 산화물 반도체층의 상기 기판측에 배치되어 있고, 상기 산화물 반도체층의 적어도 상기 채널 영역을 덮는 에치 스톱을 더 구비한다.
소정의 바람직한 실시 형태에 있어서, 상기 에치 스톱 및 상기 제 1 절연막에는 상기 제 2 절연막에 이르는 개구부가 형성되어 있고, 상기 제 2 전극은 상기 개구부 내에서 상기 제 2 절연막과 접한다.
소정의 바람직한 실시 형태에 있어서, 상기 박막 트랜지스터 및 상기 용량 소자 상에 설치된 제 1 층간 절연층과, 상기 제 1 층간 절연층 상에 설치된 제 2 층간 절연층을 더 구비하고, 상기 제 1 층간 절연층은, 산화물을 포함하는 하층막과, 상기 하층막 상에 배치된 상층막을 포함하는 적층 구조를 갖고 있다.
상기 제 2 층간 절연층 상에 설치된 도전층을 더 구비하고, 상기 도전층은 상기 용량 소자의 상기 제 1 또는 상기 제 2 전극과 전기적으로 접속되어 있어도 된다.
소정의 바람직한 실시 형태에 있어서, 상기 제 2 절연막의 두께는 상기 제 1 절연막의 두께의 1배보다 크고, 또한, 5배 이하이다.
상기 제 1 절연막은 산화 실리콘막이며, 상기 제 2 절연막은 질화 실리콘막이어도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기의 반도체 장치의 제조 방법으로서, (A) 기판 상에 게이트 배선 및 용량 소자의 제 1 전극을 형성하는 공정과, (B) 상기 게이트 배선 및 상기 제 1 전극이 형성된 기판 상에, 제 2 절연막, 제 1 절연막 및 산화물 반도체막을 이 순서로 퇴적하는 공정과, (C) 상기 산화물 반도체막을 패터닝하고, 섬 형상의 산화물 반도체층을 얻는 공정과, (D) 상기 제 1 절연막 중 상기 제 1 전극 상에 위치하는 부분을 제거하고, 상기 제 2 절연막의 표면을 노출하는 공정과, (E) 상기 산화물 반도체층 위 및 상기 제 2 절연막이 노출된 표면 상에 금속막을 형성하고, 이를 패터닝해, 소스 및 드레인 배선과 용량 소자의 제 2 전극을 얻는 공정을 포함한다.
소정의 바람직한 실시 형태에 있어서, 상기 공정(D)에 있어서, 상기 산화물 반도체층을 마스크로 하여, 상기 제 1 절연막을 에칭한다.
소정의 바람직한 실시 형태에 있어서, 상기 공정(C) 후에, 상기 산화물 반도체층 및 상기 제 1 절연막 상에 에치 스톱을 형성하는 공정(F1)과, 상기 에치 스톱의 패터닝을 행하는 공정(F2)을 더 포함하고, 상기 공정(D)은 상기 공정(F2)과 동시에 행해지고, 상기 공정(D) 및 (F2)에 있어서, 상기 에치 스톱 중 상기 산화물 반도체층의 제 1 및 제 2 콘택트 영역이 되는 영역 상에 위치하는 부분을 제거함과 함께, 상기 에치 스톱 및 상기 제 1 절연막 중 상기 제 1 전극 위에 위치하는 부분을 제거해, 상기 제 2 절연막을 노출한다.
상기 제 1 절연막은 실리콘 산화막이며, 상기 제 2 절연막은 질화 실리콘막이어도 된다.
본 발명에 의하면, 산화물 반도체 TFT를 구비하는 반도체 장치에 있어서, 용량 소자의 용량값의 저하를 억제하면서, 산화물 반도체층에 산소 결손이 발생하는 것에 의한 산화물 반도체층의 열화(저저항화)를 억제할 수 있다.
또한, 상기 반도체 장치를, 제조 공정을 복잡하게 하지 않고 제조할 수 있다.
도 1은 본 발명에 의한 제 1 실시 형태의 반도체 장치(1000)의 평면도이다.
도 2의 (a)는 반도체 장치(1000)의 산화물 반도체 TFT(103) 및 CS 용량(105)의 단면도이며, 도 1에 있어서의 Ⅰ-Ⅰ' 선을 따른 단면을 나타내고, 도 2의 (b)는 소스·게이트 접속부(107)의 단면도이며, 도 1에 있어서의 Ⅱ-Ⅱ' 선을 따른 단면을 나타낸다.
도 3의 (a) 내지 (c)는 각각, 제 1 실시 형태의 반도체 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 4의 (a) 내지 (c)는 각각, 제 1 실시 형태의 반도체 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 5는 제 1 실시 형태의 반도체 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 6의 (a)는 본 발명에 의한 제 2 실시 형태의 반도체 장치(2000)에 있어서의 산화물 반도체 TFT(203) 및 CS 용량(205)의 단면도이며, 도 6의 (b)는 소스·게이트 접속부(207)의 단면도이다.
도 7의 (a) 내지 (c)는 각각, 제 2 실시 형태의 반도체 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 8의 (a) 내지 (c)는 각각, 제 2 실시 형태의 반도체 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 9는 제 2 실시 형태의 반도체 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 10의 (a)는 본 발명에 의한 제 3 실시 형태의 반도체 장치(3000)에 있어서의 산화물 반도체 TFT(303) 및 CS 용량(305)의 단면도이며, 도 10의 (b)는 소스·게이트 접속부(307)의 단면도이다.
도 11의 (a) 내지 (c)는 각각, 제 3 실시 형태의 반도체 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 12의 (a) 및 (b)는 각각, 제 3 실시 형태의 반도체 장치의 제조 방법의 일례를 설명하기 위한 공정 단면도이다.
도 13은 산화물 반도체 TFT의 다른 예를 도시하는 단면도이다.
도 14는 산화물 반도체 TFT의 다른 예를 도시하는 단면도이다.
도 15는 산화물 반도체 TFT의 다른 예를 도시하는 단면도이다.
도 16은 본 발명에 의한 톱 게이트 구조를 갖는 산화물 반도체 TFT를 포함하는 반도체 장치의 일례를 도시하는 단면도이다.
도 17의 (a) 및 (b)는 각각, 본 발명에 의한 반도체 장치의 다른 예를 도시하는 단면도이다.
(제 1 실시 형태)
이하, 도면을 참조하면서, 본 발명에 의한 반도체 장치의 제 1 실시 형태를 설명한다. 본 실시 형태의 반도체 장치는, 산화물 반도체로 이루어지는 활성층을 갖는 박막 트랜지스터(산화물 반도체 TFT)와, 산화물 반도체 TFT와 동일 기판 상에 형성된 용량 소자(여기서는 CS 용량)를 구비한다. 또한, 본 실시 형태의 반도체 장치는, 산화물 반도체 TFT 및 용량 소자를 적어도 1개씩 구비하고 있으면 되고, 액티브 매트릭스 기판, 각종 표시 장치, 전자 기기 등을 넓게 포함한다.
여기에서는, 산화물 반도체 TFT를 스위칭 소자로서 구비하는 TFT 기판을 예로 들어 설명한다. 본 실시 형태의 TFT 기판은, 액정 표시 장치에 적절하게 사용될 수 있다.
도 1은, 본 실시 형태의 반도체 장치(1000)의 평면도이다.
본 실시 형태의 반도체 장치(TFT 기판)(1000)는, 복수의 화소부(101)를 포함하는 표시 영역(100)과, 표시 영역 이외의 영역에 형성된 단자 배치 영역(200)을 갖고 있다.
각 화소부(101)에는, 화소의 열방향에 따라 연장되는 소스 배선(13as)과, 화소의 행방향에 따라 연장되는 게이트 배선(3a) 및 CS 용량 배선(3b)과, 산화물 반도체 TFT(103)와, CS 용량(105)이 설치되어 있다. 게이트 배선(3a) 및 CS 용량 배선(3b)은 동일한 도전막으로 형성되어 있다. 산화물 반도체 TFT(103)는, 소스 배선(13as)과 게이트 배선(3a)이 교차하는 점의 근방에 배치되어 있다. 또한, CS 용량(105)은 CS 용량 배선(3b) 상에 형성되어 있다.
단자 배치 영역(200)에는, 게이트 배선(3a) 또는 소스 배선(13as)을 외부 배선과 접속하기 위한 복수의 단자부(201)가 설치되어 있다. 소스 배선(13as)은, 표시 영역(100)의 단부까지 연장되고(「소스 접속 배선(13c)」이라고 칭함), 소스·게이트 접속부(107)에 있어서, 게이트 배선(3a)과 동일막으로 형성된 배선(「게이트 접속 배선」이라고 칭함)(3c)과 전기적으로 접속된다. 본 실시 형태에서는, 소스 접속 배선(13c)과 게이트 접속 배선(3c)은, 화소 전극(19)과 동일한 막으로 형성된 도전층(19c)을 개재하여 접속된다. 게이트 접속 배선(3c)은 단자 배치 영역(200)까지 더 연장되고, 단자부(소스 단자)(201)에 있어서 외부 배선과 접속된다. 한편, 도시하지 않지만, 게이트 배선(3a)은 단자 배치 영역(200)까지 연장되고, 단자부(게이트 단자)에 있어서 외부 배선과 접속된다.
산화물 반도체 TFT(103)의 산화물 반도체층(7)은 소스 배선(13as) 및 드레인 배선(13ad)과 각각 접속되어 있다. 또한, 드레인 배선(13ad)은, CS 용량 배선(3b) 위까지 연장되어 설치되고, CS 용량(105)의 상부 전극(13b)으로서 기능한다. 상부 전극(13b)은 CS 용량(105) 위에서, 화소 전극(19)과 접속되어 있다.
계속해서, 산화물 반도체 TFT(103), CS 용량(105) 및 소스·게이트 접속부(107)의 단면 구조를 설명한다.
도 2의 (a)는 반도체 장치(1000)의 산화물 반도체 TFT(103) 및 CS 용량(105)의 단면도이며, 도 1에 있어서의 Ⅰ-Ⅰ' 선을 따른 단면을 나타내고 있다. 도 2의 (b)는 소스·게이트 접속부(107)의 단면도이며, 도 1에 있어서의 Ⅱ-Ⅱ' 선을 따른 단면을 나타내고 있다. CS 용량(105) 및 소스·게이트 접속부(107)는 모두 동일한 기판(1) 상에 형성되어 있다.
도 2의 (a)에 도시한 바와 같이, 산화물 반도체 TFT(103)는, 기판(1) 상에 설치된 게이트 배선(3a)과, 게이트 배선(3a)을 덮는 게이트 절연층(5)과, 게이트 절연층(5) 상에 형성된 섬 형상의 산화물 반도체층(7)을 구비하고 있다. 산화물 반도체층(7)은 예를 들어 In-Ga-Zn-O계 반도체(IGZO)층이다. 게이트 절연층(5)은 산화물 반도체층(7)과 접하는 산화 실리콘막(SiO2막)(5A)과, SiO2막(5A)의 게이트 배선(3a) 측에 배치된 질화 실리콘막(SiNx막)(5B)을 포함하는 적층 구조를 갖고 있다. 본 실시 형태에서는, SiO2막(5A)은 산화물 반도체층(7)과 동시에 에칭하여 형성되어 있고, 산화물 반도체층(7)과 대략 동일한 패턴을 갖고 있다.
산화물 반도체층(7)의 상면은, 소스 배선(13as) 및 드레인 배선(13ad)과 전기적으로 접속되어 있다. 본 명세서에서는, 산화물 반도체층(7) 중 소스 배선(13as)과 접하는 영역(7s)을 「제 1 콘택트 영역」, 드레인 배선(13ad)과 접하는 영역(7d)을 「제 2 콘택트 영역」이라고 한다. 또한, 산화물 반도체층(7) 중 게이트 배선(3a)과 오버랩하고, 또한, 제 1 콘택트 영역(7s)과 제 2 콘택트 영역(7d) 사이에 위치하는 영역(7c)이 「채널 영역」이 된다.
산화물 반도체 TFT(103)는, 소스 배선(13as) 및 드레인 배선(13ad) 상에 형성된 층간 절연층(20)으로 덮어져 있다. 층간 절연층(20)의 구조 및 재료는 특별히 한정하지 않는다. 본 실시 형태에 있어서의 층간 절연층(20)은 제 1 층간 절연층(패시베이션막)(20A)과, 제 1 층간 절연층(20A) 상에 형성된 제 2 층간 절연층(20B)을 포함하고 있다. 제 1 층간 절연층(20A)은, 예를 들어 SiO2 막으로 이루어지는 하층막(20A)(1)과, SiNx막으로 이루어지는 상층막(20A)(2)과의 적층 구조를 갖고 있다. 또한, 제 1 층간 절연층(20A)은 예를 들어 SiNx막 또는 SiO2막의 단층이어도 된다. 제 2 층간 절연층(20B)은, 예를 들어 수지층이어도 된다. 제 2 층간 절연층(20B)의 상면은 대략 평탄한 것이 바람직하다.
CS 용량(105)은 기판(1) 상에 설치된 CS 용량 배선(3b)과, SiNx막(5B)을 개재하여 CS 용량 배선(3b)과 겹치도록 배치된 상부 전극(13b)과, 이들 전극(3b, 13b) 사이에 위치하는 유전체층을 구비하고 있다. 유전체층은, 게이트 절연층(5) 중 SiNx막(5B)으로 구성되고, SiO2막(5A)은 포함하지 않는다. CS 용량 배선(3b)은 게이트 배선(3a)과 동일한 도전막으로 형성되고, 상부 전극(13b)은 소스 및 드레인 배선(13as, 13ad)과 동일한 도전막으로 형성되어 있다. 여기에서는, 드레인 배선(13ad)이 CS 용량 배선(3b) 상까지 연장되어 설치되고, 상부 전극(13b)으로서 기능한다. 상부 전극(13b)의 상면은, 층간 절연층(20)에 형성된 콘택트 홀(25) 내에서, 화소 전극(19)과 접하고 있다.
또한, 도 2의 (b)에 도시한 바와 같이, 소스·게이트 접속부(107)에서는, 게이트 접속 배선(3c)과, 게이트 접속 배선(3c) 위에 SiNx막(5B)을 개재하여 배치된 소스 접속 배선(13c)이 화소 전극(19)과 동일한 도전막으로 형성된 도전층(19c)에 의해 전기적으로 접속되어 있다. 구체적으로는, 게이트 접속 배선(3c)은 게이트 절연층(5)의 SiNx막(5B)과 층간 절연층(20)에 설치된 콘택트 홀(26) 내에서 도전층(19c)과 접하고 있다. 또한, 소스 접속 배선(13c)은 층간 절연층(20)에 형성된 콘택트 홀(27) 내에서 도전층(19c)과 접하고 있다. 본 실시 형태에서는, 콘택트 홀(26) 및 (27)은 에칭에 의해 동시에 형성되고, 콘택트 홀끼리 접속해 1개의 개구부를 형성하고 있다. 또한, 이들 콘택트 홀(26, 27)은 별개의 개구부를 형성하고 있어도 되지만, 도시한 바와 같이 콘택트 홀(26, 27)을 접속해서 1개의 개구부를 형성하면, 소스·게이트 접속부(107)의 면적을 저감할 수 있으므로 바람직하다.
본 실시 형태의 반도체 장치(1000)에 의하면, 이하와 같은 이점이 얻어진다.
본 실시 형태에서는, SiO2막(5A)과, SiO2막(5A)보다 유전율이 높은 SiNx막(5B)을 포함하는 적층 구조를 갖는 게이트 절연층(5)을 사용한다. 게이트 절연층(5)을 구성하는 절연막 중 SiO2막(5A)만이 산화물 반도체층(7)과 접하고, SiNx막(5B)은 산화물 반도체층(7)과 접촉하지 않는다. 따라서, SiNx막(5B)의 형성 시에 산화물 반도체층(7)에 손상을 끼치는 것을 방지할 수 있다. 또한, SiNx막(5B)과 산화물 반도체층(7)이 접함으로써 산화물 반도체층(7)에 산소 결손이 발생하는 것을 억제할 수 있다. 또한, SiO2막(5A)은, 산화물 반도체층(7)에 손상을 끼치는 일 없이 형성할 수 있고, 게다가, SiO2막(5A)에 포함되는 산소에 의해, 산화물 반도체층(7)의 산소 결손을 회복시킬 수 있으므로, 산소 결손을 더 효과적으로 저감할 수 있다.
또한, 본 실시 형태에 있어서의 게이트 절연층(5)은 SiO2막(5A)보다 유전율이 높은 SiNx막(5B)을 포함하고 있다. 이로 인해, 게이트 절연층(5) 전체적으로 충분한 유전율을 갖는 것이 가능하게 되고, 충분한 게이트 용량을 확보할 수 있다. 따라서, 게이트 용량을 확보할 목적으로 게이트 절연층(5)을 얇게 하거나, 소자 크기를 증대시킬 필요가 없어지고, 게이트 누설 전류의 증가나 절연 파괴, 집적도의 저하 등을 억제할 수 있다.
또한, 종래의 반도체 장치에서는, 통상, 게이트 절연층을 CS 용량의 유전체층으로서 사용하지만, 본 실시 형태에서는, 게이트 절연층(5) 중 유전율이 높은 SiNx막(5B) 만을, CS 용량(105)의 유전체층으로서 사용한다. 이로 인해, 게이트 절연층(5)의 전체를 유전체층으로서 사용하는 경우보다, SiO2막(5A) 두께 분만큼 유전체층을 얇게 할 수 있으므로, CS 용량의 용량값을 증가시킬 수 있다.
또한, 본 명세서에서는, 게이트 절연층(5) 중 산화물 반도체층(7)과 접하는 층(본 실시 형태에서는 SiO2막(5A))을 「제 1 절연막」이라고 칭하기도 한다. 제 1 절연막은, 바람직하게는 SiO2막인데, 다른 산화물막(예를 들어 Al2O3, HfO2, ZrO2, La2O3, CeO2)이어도, 상기와 마찬가지의 효과가 얻어진다. 또한, 게이트 절연층(5) 중 제 1 절연막보다 게이트측에 위치하는 층(본 실시 형태에서는 SiNx막(5B))을 「제 2 절연막」이라고 칭하기도 한다. 제 2 절연막은, 바람직하게는 제 1 절연막보다 높은 유전율을 갖는 절연막이고, SiNx막 이외에, HfSiOx, HfAlOx이어도, 상기와 마찬가지의 효과가 얻어진다.
이와 같이, 본 실시 형태에 의하면, 산화물 반도체 TFT(103)에 있어서, 게이트 절연층(5) 전체로서의 유전율 저하를 억제하면서, 산화물 반도체층(7)에 산소 결손이 발생하는 것을 억제할 수 있음과 함께, CS 용량(105)에 있어서 충분한 용량값을 확보할 수 있다.
또한, SiO2막은 SiNx막보다 에칭 레이트가 낮으므로, SiO2막만으로 이루어지는 게이트 절연층을 형성하면, 생산 효율이 대폭 저하된다는 문제가 있다. 이에 비해, 본 실시 형태에 의하면, 게이트 절연층(5) 중 산화물 반도체층(7) 측에 위치하는 층에만 SiO2막을 사용하므로, SiO2막의 에칭 레이트에 기인하는 생산 효율의 저하를 최소한으로 억제하는 것이 가능하게 된다.
SiO2막(5A)은 SiNx막(5B)보다 얇은 것이 바람직하다. 이에 의해, 산화물 반도체층(7)의 열화를 억제하면서, 충분한 게이트 용량을 보다 확실하게 확보할 수 있다. 또한, 생산 효율의 저하를 더 효과적으로 억제할 수 있다.
SiO2막(5A) 두께는 예를 들어 10㎚ 이상인 것이 바람직하고, 보다 바람직하게는 20㎚ 이상, 예를 들어 50㎚이다. 이에 의해, SiNx막(5B)의 형성 공정에 있어서의 수소 플라즈마나 형성 후의 SiNx막(5B)에 포함되는 수소에 의해 산화물 반도체층(7)이 환원되는 것을, 보다 효과적으로 억제할 수 있다. 한편, SiO2막(5A)이 너무 두꺼우면, 게이트 절연층(5)의 게이트 용량이 저하되고, 채널층을 형성할 수 없게 될 우려가 있다. 또한, SiO2막(5A)의 에칭 레이트가 낮다는 점에서, 생산 효율을 대폭 저하시킬 우려도 있다. 이로 인해, SiO2막(5A)의 두께는 400㎚ 이하인 것이 바람직하다.
SiNx막(5B)의 두께는, 보다 확실하게 절연 파괴를 방지하기 위해서는, 예를 들어 100㎚ 이상인 것이 바람직하고, 예를 들어 325㎚이다. 또한, 게이트 절연층(5)의 전기적 용량의 저하를 억제하기 위해서는, 1000㎚ 이하인 것이 바람직하다.
SiNx막(5B)의 두께는, SiO2막(5A)의 두께보다 크고, 또한, SiO2막(5A)의 두께의 5배 이하인 것이 바람직하다. 예를 들어 SiNx막(5B)의 두께와 SiO2막(5A)의 두께의 비는 2:1이다. 이에 의해, 게이트 용량을 확보하면서, 산소 결손에 기인하는 산화물 반도체층(7)의 열화를 억제할 수 있다. 따라서, 게이트 절연층(5)의 신뢰성을 보다 높이는 것이 가능하게 된다.
본 실시 형태에 있어서의 제 1 층간 절연층(20A)은, 산화물 반도체층(7)의 상면과 접하는 하층막(20A)(1)으로서 SiO2막, 상층막(20A)(2)으로서 SiNx막을 포함하고 있다. 이에 의해, 산화물 반도체층(7)의 상면이 SiNx막과 접촉하지 않으므로, SiNx막에 의해 산화물 반도체층(7)에 산소 결손이 발생하는 것을 억제할 수 있다. 또한, 층간 절연층(20)으로서 SiO2막의 단층을 사용하는 경우보다, SiO2막의 에칭 레이트가 낮은 것에 의한 생산 효율의 저하를 최소한으로 억제할 수 있다.
층간 절연층(20)의 구조는 상기의 구조에 한정되지 않는다. 단, 산화물 반도체층(7)의 열화를 더 효과적으로 억제하기 위해서는, 적어도 층간 절연층(20) 중 산화물 반도체층(7) 측에 위치하는 부분(도시하는 예에서는, 산화물 반도체층(7)과 접하는 부분)은 SiO2막인 것이 바람직하다. 층간 절연층(20)에서는, SiO2막을 사용하는 것에 의한 유전율의 저하는 문제되지 않으므로, 제 1 층간 절연층(20A)은 SiO2막의 단층이어도 된다.
본 실시 형태의 반도체 장치(1000)는 CS 용량(105) 대신에 예를 들어 화소 전극의 용량 결합용의 용량 등의 다른 용량 소자를 구비하고 있어도 된다. 이 경우에도, 용량 소자는, 게이트 배선(3a)과 동일한 도전막으로 형성된 전극과, 소스 배선(13as)과 동일한 도전막으로 형성된 전극과, 그들 전극 사이에 설치된 유전체층을 구비한다. 유전체층은, 게이트 절연층(5) 중 제 1 절연막(여기서는 SiO2막(5A))을 포함하지 않고, 제 2 절연막(여기서는 SiNx막(5B))으로 구성되어 있으면 된다. 이에 의해, 산화물 반도체 TFT(103)와 공통인 프로세스를 이용하여, 충분한 용량값을 갖는 용량 소자를 형성할 수 있다.
또한, 본 실시 형태의 반도체 장치(1000)는 적어도, 산화물 반도체 TFT(103)와, CS 용량(105)과 같은 용량 소자를 동일 기판(1) 위에 구비하고 있으면 된다. 본 실시 형태에 있어서의 소스·게이트 접속부(107)의 구성은 상술한 구성에 한정되지 않는다. 또한, 본 실시 형태는, 소스·게이트 접속부(107)를 구비하지 않아도 된다.
다음으로, 본 실시 형태의 반도체 장치(1000)의 제조 방법의 일례를 설명한다.
도 3의 (a) 내지 (c), 도 4의 (a) 내지 (c) 및 도 5는, 각각, 기판(1) 상에 산화물 반도체 TFT(103), CS 용량(105) 및 소스·게이트 접속부(107)를 형성하는 방법을 설명하기 위한 공정 단면도이다.
우선, 도 3의 (a)에 도시한 바와 같이, 유리 기판 등의 기판(1)에 있어서, 산화물 반도체 TFT를 형성하고자 하는 영역(이하, 「TFT 형성 영역」)(51), CS 용량을 형성하고자 하는 영역(이하, 「CS 용량 형성 영역」(52)) 및 소스·게이트 접속부를 형성하고자 하는 영역(이하, 「접속부 형성 영역」(53))에, 각각, 게이트 배선(3a), CS 용량 배선(3b) 및 게이트 접속 배선(3c)을 형성한다.
게이트 배선(3a), CS 용량 배선(3b) 및 게이트 접속 배선(3c)은 스퍼터링법 등에 의해 기판(1) 위에 도전막을 형성한 후, 포토리소그래피에 의해 도전막을 패터닝함으로써 형성할 수 있다. 도전막으로서, 예를 들어 Ti/Al/TiN막(두께: 예를 들어 100㎚ 이상 500㎚ 이하)을 사용할 수 있다.
계속해서, 도 3의 (b)에 도시한 바와 같이, 게이트 배선(3a), CS 용량 배선(3b) 및 게이트 접속 배선(3c)을 덮도록, 제 1 절연막으로서, SiNx막(5B)을 형성한다. 계속해서, TFT 형성 영역(51)에 있어서, SiNx막(5B) 상에 제 2 절연막으로서 SiO2막(5A)를 형성한 후, SiO2막(5A) 상에 섬 형상의 산화물 반도체층(7)을 형성한다.
SiNx막(5B)은, 예를 들어 플라즈마 CVD에 의해 형성된다. SiNx막(5B)의 두께는 예를 들어 325㎚이다. SiO2막(5A)은, 예를 들어 CVD법에 의해 형성되고, 그 두께는 예를 들어 50㎚이다.
산화물 반도체층(7)은 이하와 같이 하여 형성할 수 있다. 우선, 스퍼터링법을 사용하여, 예를 들어 두께가 10㎚ 이상 300㎚ 이하의 In-Ga-Zn-O계 반도체(IGZO) 막을 SiO2막(5A) 상에 형성한다. 이 후, 포토리소그래피에 의해, IGZO막의 소정의 영역을 덮는 레지스트 마스크(도시하지 않음)를 형성한다. 계속해서, IGZO막 중 레지스트 마스크로 덮여 있지 않은 부분을 습식 에칭에 의해 제거한다. 이 후, 레지스트 마스크를 박리한다. 이와 같이 하여, 섬 형상의 산화물 반도체층(7)을 얻는다.
또한, IGZO막 대신에 다른 산화물 반도체막을 사용하여 산화물 반도체층(7)을 형성해도 된다. 예를 들어 Zn-O계 반도체(ZnO)막, In-Zn-O계 반도체(IZO)막, Zn-Ti-O계 반도체(ZTO)막, Cd-Ge-O계 반도체막, Cd-Pb-O계 반도체막 등을 사용해도 된다. 산화물 반도체막으로서, 아몰퍼스 산화물 반도체막을 사용하는 것이 바람직하다. 저온에서 제조할 수 있고, 또한, 높은 이동도를 실현할 수 있기 때문이다.
이어서, 도 3의 (c)에 도시한 바와 같이, 산화물 반도체층(7)을 마스크로 하여, 습식 에칭에 의해 SiO2막(5A)의 패터닝을 행한다.
계속해서, 도 4의 (a)에 도시한 바와 같이, TFT 형성 영역(51)에 소스 및 드레인 배선(13as, 13ad), CS 용량 형성 영역(52)에 상부 전극(13b), 접속부 형성 영역(53)에 소스 접속 배선(13c)을 형성한다. 소스 및 드레인 배선(13as, 13ad)은, 산화물 반도체층(7)의 상면과 접하도록 배치된다. 또한, 상부 전극(13b)은 CS 용량 배선(3b)과 SiNx막(5B)을 개재하여 겹치도록 배치된다. 소스 접속 배선(13c)은 SiNx막(5B)을 개재하여, 게이트 접속 배선(3c)과 부분적으로 겹치도록 배치된다.
소스 및 드레인 배선(13as, 13ad), 상부 전극(13b) 및 소스 접속 배선(13c)은 예를 들어 스퍼터링법에 의해 금속막을 퇴적하고, 이 금속막을 패터닝함으로써 형성할 수 있다. 금속막의 패터닝은, 예를 들어 공지된 포토리소그래피에 의해 행해도 된다. 구체적으로는, 금속막 위에 레지스트 마스크를 형성하고, 이를 사용하여 금속막을 에칭(여기서는 건식 에칭)한다. 도시한 바와 같이, 금속막의 에칭시에, 산화물 반도체층(7)의 일부도 에칭될 경우가 있다. 이 후, 레지스트 마스크를 박리한다.
계속해서, 도 4의 (b)에 도시한 바와 같이, 소스 및 드레인 배선(13as, 13ad), 상부 전극(13b) 및 소스 접속 배선(13c) 상에 층간 절연층(20)을 설치한다. 여기에서는, 제 1 층간 절연층(20A)으로서, CVD법에 의해 SiO2막(두께: 예를 들어 200㎚)을 형성한다. 이어서, 제 1 층간 절연층(20A) 상에 예를 들어 포지티브형의 감광성 수지막을 사용하여 제 2 층간 절연층(20B)(두께: 예를 들어 3㎛)을 형성한다.
또한, 도시하지 않았지만, 예를 들어 SiO2막(두께: 예를 들어 50㎚) 및 SiNx막(두께: 예를 들어 150㎚)을 이 순서로 퇴적시킴으로써, 적층 구조를 갖는 제 1 층간 절연층(20A)(도 2)을 형성해도 된다.
이 후, 제 2 층간 절연층(20B)의 패터닝을 행한다. 구체적으로는, 포토마스크를 개재하여 제 2 층간 절연층(20B)에 광을 조사하고, 제 2 층간 절연층(20B) 중 노광된 부분, 여기에서는 상부 전극(13b) 위 및 게이트 접속 배선(3c) 위에 위치하는 부분에 개구를 형성한다. 계속해서, 패터닝한 제 2 층간 절연층(20B)을 마스크로서 사용하고, 제 1 층간 절연층(20A) 및 SiNx막(5B)의 에칭을 행한다. 이와 같이 하여, 도 4의 (c)에 도시한 바와 같이, CS 용량 형성 영역(52)에서는, 층간 절연층(20)에, 상부 전극(13b)의 상면에 이르는 콘택트 홀(25)이 형성된다. 접속부 형성 영역(53)에서는, 제 1 층간 절연층(20A)과, SiNx막(5B) 중 소스 접속 배선(13c)으로 덮여 있지 않은 부분이 에칭된다. SiNx막(5B) 중 소스 접속 배선(13c) 아래에 위치하는 부분은, 소스 접속 배선(13c)이 마스크가 되므로, 에칭되지 않는다. 이와 같이 하여, 1회의 에칭 공정으로, 소스 접속 배선(13c)을 노출하는 콘택트 홀(27)과, 게이트 접속 배선(3c)을 노출하는 콘택트 홀(26)이 형성된다.
계속해서, 도 5에 도시한 바와 같이, 화소 전극(19) 및 도전층(19c)을 형성한다. 여기에서는, 층간 절연층(20) 위 및 콘택트 홀(25, 26, 27) 내에, 예를 들어 스퍼터링법에 의해 도전막을 퇴적한다. 도전막으로서, 예를 들어 ITO(인듐·주석 산화물) 막(두께: 50 내지 200㎚) 등의 투명 도전막을 사용해도 된다. 이어서, 포토리소그래피에 의해 도전막을 패터닝 함으로써, 화소 전극(19) 및 도전층(19c)이 얻어진다.
화소 전극(19)은 드레인 배선(13ad)과 전기적으로 접속되고, 또한, 콘택트 홀(25) 내에서 상부 전극(13b)과 접하도록 배치된다. 도전층(19c)은 콘택트 홀(26) 내에서 게이트 접속 배선(3c)과 접하고, 또한, 콘택트 홀(27) 내에서 소스 접속 배선(13c)과 접하도록 배치된다.
이와 같이 하여, TFT 형성 영역(51)에 산화물 반도체 TFT(103), CS 용량 형성 영역(52)에 CS 용량(105), 접속부 형성 영역(53)에 소스·게이트 접속부(107)가 형성된다.
(제 2 실시 형태)
이하, 본 발명에 의한 반도체 장치의 제 2 실시 형태를 설명한다. 본 실시 형태는, 산화물 반도체층(7) 상에 채널 영역을 보호하기 위한 에치 스톱(9)을 갖고 있다.
도 6의 (a)는 본 실시 형태의 반도체 장치(2000)에 있어서의 산화물 반도체 TFT(203) 및 CS 용량(205)의 단면도이다. 도 6의 (b)는 소스·게이트 접속부(207)의 단면도이다. 간단화를 위하여, 도 1 및 도 2와 동일 구성 요소에는 동일한 참조 부호를 붙이고, 설명을 생략한다. 또한, 반도체 장치(2000)의 평면도는, 도 1에 도시하는 평면도와 동일하므로, 생략한다.
본 실시 형태에 있어서의 산화물 반도체 TFT(203)에서는, 도 6의 (a)에 도시한 바와 같이, 산화물 반도체층(7)의 상면 중 채널 영역(7c)이 되는 부분과 접하도록에치 스톱(9)이 형성되어 있다. 소스 및 드레인 배선(13as, 13ad)은, 각각, 에치 스톱(9)에 형성된 개구부 내에서 산화물 반도체층(7)의 제 1, 제 2 콘택트 영역(7s, 7d)과 접하고 있다.
또한, 에치 스톱(9)은 산화물 반도체층(7) 상면 중 적어도 채널 영역(7c)과 접하도록 형성되어 있으면 된다. 단, 산화물 반도체층(7)의 산소 결손에 의한 열화를 더 효과적으로 억제하기 위해서는, 도시한 바와 같이, 산화물 반도체층(7)의 상면(제 1, 제 2 콘택트 영역(7s, 7d) 이외) 및 측면 전체가 에치 스톱(9)으로 덮여 있는 것이 바람직하다.
CS 용량(205)은 도 2의 (a)에 나타내는 CS 용량(105)과 마찬가지로, CS 용량 배선(3b)과, CS 용량 배선(3b) 위에 SiNx막(5B)을 개재하여 배치된 상부 전극(13b)을 갖고 있다. 단, 본 실시 형태에서는, 상부 전극(13b)은 SiO2막(5A) 및 에치 스톱(9)에 형성된 개구부 내에서 SiNx막(5B)과 접하고 있다.
도 6의 (b)에 도시한 바와 같이, 소스·게이트 접속부(207)에서는, 게이트 접속 배선(3c)과 소스 접속 배선(13c)이 도전층(19c)에 의해 전기적으로 접속되어 있다. 구체적으로는, 소스 접속 배선(13c)은 SiO2막(5A) 및 에치 스톱(9)에 형성된 콘택트 홀(37) 내에 설치되어 있고, 층간 절연층(20)에 형성된 콘택트 홀(37) 내에서 도전층(19c)과 접하고 있다. 또한, 게이트 접속 배선(3c)은 SiNx막(5B), SiO2막(5A), 에치 스톱(9) 및 층간 절연층(20)에 형성된 콘택트 홀(36) 내에서, 도전층(19c)과 접하고 있다.
도 6의 (a) 및 (b)에는 도시하지 않았지만, 제 1 층간 절연층(20A)은, 도 2를 참조하면서 전술한 바와 같이, SiO2막을 하층막으로 하고, SiNx막을 상층막으로 하는 적층 구조를 가져도 된다. 또는, SiO2막이나 SiNx막의 단층이어도 된다. 도 6에 나타내는 예와 같이, 제 1 층간 절연층(20A)과 산화물 반도체층(7)이 직접 접촉하지 않도록 구성되어 있는 경우에는, 제 1 층간 절연층(20A)은 SiO2막 등의 산화물 막을 포함하고 있지 않아도 된다.
본 실시 형태에 의하면, 전술한 실시 형태와 마찬가지로, 산화물 반도체 TFT(203)에서는, 게이트 절연층(5)을 SiO2막(5A)과 SiNx막(5B)의 2층 구조로 하고, 또한, 산화물 반도체층(7)과 SiNx막(5B)이 접하지 않으므로, 게이트 절연층(5) 전체적으로 두께 및 유전율을 확보하면서, 산화물 반도체층(7)의 열화를 억제할 수 있다. 한편, CS 용량(205)에서는, 게이트 절연층(5) 중 SiNx막(5B)만을 유전체층으로서 이용하므로, 충분한 용량값을 확보할 수 있다.
또한, 산화물 반도체층(7)의 적어도 채널 영역(7c)을 에치 스톱(9)으로 보호하므로, 특히 소스 및 드레인 배선의 에칭 공정에 있어서, 산화물 반도체층(7)에 대한 프로세스 손상을 억제할 수 있다. 따라서, 산화물 반도체층(7)의 열화(저저항화)를 더 효과적으로 억제할 수 있다.
에치 스톱(9)은 절연막이면 되지만, SiO2막 등의 산화물 막을 사용하는 것이 바람직하다. 산화물막을 사용하면, 산화물 반도체층(7)에 산소 결손이 발생한 경우에, 산화물막에 포함되는 산소에 의해 산소 결손을 회복하는 것이 가능하게 되므로, 산화물 반도체층(7)의 산소 결손을 보다 효과적으로 저감할 수 있다.
또한, 후술하는 바와 같이, 에치 스톱(9)을 에칭할 때에, SiO2막(5A)의 에칭도 동시에 행할 수 있다. 따라서, 제조 공정에서 사용하는 마스크 매수를 증가 시키지 않고, 산화물 반도체 TFT(203)의 게이트 절연층을 2층 구조로 하고, 또한, CS 용량(205)의 유전체층을 단층 구조로 하는 것이 가능하다.
이어서, 본 실시 형태의 반도체 장치(2000)의 제조 방법의 일례를 설명한다.
우선, 도 7의 (a) 내지 (c), 도 8의 (a) 내지 (c) 및 도 9는, 각각, 기판(1) 상에 산화물 반도체 TFT(203), CS 용량(205) 및 소스·게이트 접속부(207)를 형성하는 방법을 설명하기 위한 공정 단면도이다. 간단화를 위하여, 도 3 내지 도 5와 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
우선, 도 7의 (a)에 도시한 바와 같이, 유리 기판 등의 기판(1)에 있어서, TFT 형성 영역(51), CS 용량 형성 영역(52) 및 접속부 형성 영역(53)에, 각각, 게이트 배선(3a), CS 용량 배선(3b) 및 게이트 접속 배선(3c)을 형성한다. 게이트 배선(3a), CS 용량 배선(3b) 및 게이트 접속 배선(3c)의 형성 방법은, 도 3의 (a)를 참조하면서 전술한 방법과 동일해도 된다.
계속해서, 도 7의 (b)에 도시한 바와 같이, 게이트 배선(3a), CS 용량 배선(3b) 및 게이트 접속 배선(3c)을 덮도록, SiNx막(5B) 및 SiO2막(5A)을 이 순서로 형성한다. 계속해서, TFT 형성 영역(51)에 있어서, SiO2막(5A) 상에 섬 형상의 산화물 반도체층(7)을 형성한다. SiNx막(5B), SiO2막(5A) 및 산화물 반도체층(7)의 형성 방법은, 도 3의 (b)를 참조하면서 전술한 방법과 동일해도 된다.
계속해서, 도 7의 (c)에 도시한 바와 같이, 산화물 반도체층(7) 및 SiO2막(5A) 상에 에치 스톱(9)을 퇴적한다. 이 후, 에치 스톱(9) 및 SiO2막(5A)의 패터닝을 행한다. 이에 의해, TFT 형성 영역(51)에 있어서, 에치 스톱(9)에, 산화물 반도체층(7) 중 콘택트 영역이 되는 영역(소스 배선이나 드레인 배선과 접속되는 영역)을 노출하는 콘택트 홀(41, 42)을 형성한다. 또한, CS 용량 및 접속부 형성 영역(52, 53)에 있어서, 에치 스톱(9) 및 SiO2막(5A)에, SiNx막(5B)을 노출하는 개구부(44, 45)를 형성한다. 에치 스톱(9) 및 SiO2막(5A)은 동시에 에칭되므로, 기판(1)의 상방에서 봐서, 개구부(44, 45)에 있어서의 에치 스톱(9) 및 SiO2막(5A)의 단부면은 대략 일치하고 있다. 에치 스톱(9)으로서, 여기에서는 SiO2막(두께: 100㎚)을 사용한다.
이와 같이, SiO2막(5A)의 패터닝을, 에치 스톱(9)의 패터닝 공정을 이용하여 행하면, 제조 공정수(마스크 매수)를 증가시키지 않고, SiO2막(5A) 중 CS 용량 형성 영역(52)에 위치하는 부분을 에칭할 수 있으므로 바람직하다.
계속해서, 에치 스톱(9) 상, 콘택트 홀(41, 42) 내 및 개구부(44, 45) 내에 예를 들어 스퍼터링법에 의해 금속막(예를 들어 Al/Ti막)을 퇴적한다. 이 후, 금속막을 패터닝함으로써, 도 8의 (a)에 도시한 바와 같이, TFT 형성 영역(51)에 소스 및 드레인 배선(13as, 13ad), CS 용량 형성 영역(52)에 상부 전극(13b), 접속부 형성 영역(53)에 소스 접속 배선(13c)을 형성한다. 금속막의 패터닝은, 예를 들어 건식 에칭으로 행한다.
소스 및 드레인 배선(13as, 13ad)은, 각각, 콘택트 홀(41, 42) 내에서 산화물 반도체층(7)의 상면과 접하도록 배치된다. 또한, 상부 전극(13b)은 개구부(44) 내에, CS 용량 배선(3b)과 SiNx막(5B)을 개재하여 겹치도록 배치된다. 소스 접속 배선(13c)은 개구부(45) 내에, SiNx막(5B)을 개재하여, 게이트 접속 배선(3c)과 부분적으로 겹치도록 배치된다.
계속해서, 도 8의 (b)에 도시한 바와 같이, 소스 및 드레인 배선(13as, 13ad), 상부 전극(13b) 및 소스 접속 배선(13c) 상에 층간 절연층(20)을 설치한다. 여기에서는, 층간 절연층(20)으로서, 전술한 실시 형태와 동일한 방법으로, 제 1 층간 절연층(20A)(예를 들어 SiO2막) 및 제 2 층간 절연층(20B)(예를 들어 포지티브형의 감광성 수지막)을 이 순서로 형성한다.
이 후, 포토마스크를 개재하여 제 2 층간 절연층(20B)에 광을 조사한다. 이에 의해, 제 2 층간 절연층(20B) 중 노광된 부분, 여기에서는 상부 전극(13b) 위 및 게이트 접속 배선(3c) 위에 위치하는 부분에 개구가 형성된다. 계속해서, 패터닝한 제 2 층간 절연층(20B)을 마스크로서 사용하고, 제 1 층간 절연층(20A) 및 SiNx막(5B)의 에칭을 행한다. 이와 같이 하여, 도 8의 (c)에 도시한 바와 같이, CS 용량 형성 영역(52)에서는, 제 1 층간 절연층(20A)이 에칭되고, 상부 전극(13b)을 노출하는 콘택트 홀(35)이 형성된다. 접속부 형성 영역(53)에서는, 제 1 층간 절연층(20A)과, SiNx막(5B) 중 소스 접속 배선(13c)으로 덮여 있지 않은 부분이 에칭된다. SiNx막(5B) 중 소스 접속 배선(13c) 아래에 위치하는 부분은, 소스 접속 배선(13c)이 마스크가 되므로, 에칭되지 않는다. 이와 같이 하여, 1회의 에칭 공정으로, 소스 접속 배선(13c)을 노출하는 콘택트 홀(37)과, 게이트 접속 배선(3c)을 노출하는 콘택트 홀(36)이 형성된다.
계속해서, 도 9에 도시한 바와 같이, 화소 전극(19) 및 도전층(19c)을 형성한다. 여기에서는, 층간 절연층(20) 위 및 콘택트 홀(35, 36, 37) 내에, 예를 들어 스퍼터링법에 의해 도전막을 퇴적하고, 이를 패터닝한다. 도전막으로서, 예를 들어 ITO막(두께: 50 내지 200㎚)을 사용할 수 있다. 본 실시예에서도 화소 전극(19)은 드레인 배선(13ad)과 전기적으로 접속되고, 또한, 콘택트 홀(35) 내에서 상부 전극(13b)과 접한다. 도전층(19c)은 콘택트 홀(36) 내에서 게이트 접속 배선(3c)과 접하고, 또한, 콘택트 홀(37) 내에서 소스 접속 배선(13c)과 접한다.
이와 같이 하여, TFT 형성 영역(51)에 산화물 반도체 TFT(203), CS 용량 형성 영역(52)에 CS 용량(205), 접속부 형성 영역(53)에 소스·게이트 접속부(207)를 형성한다.
상기 방법에 의하면, 에치 스톱(9)의 패터닝 공정에 있어서, SiO2막(5A)의 패터닝을 동시에 행하고, SiO2막(5A)의 소정 영역을 제거한다. 따라서, 제조 공정수를 증가시키지 않고, SiO2막(5A) 및 SiNx막(5B)을 포함하는 게이트 절연층(5)을 형성함에도 불구하고, 게이트 절연층(5) 중 SiNx막(5B)만을 CS 용량(205)의 유전체층으로서 이용하는 것이 가능하게 된다.
또한, 본 실시예에서도 도 3 내지 도 5를 참조하면서 전술한 방법과 마찬가지로, 산화물 반도체층(7)의 패터닝 공정에서 SiO2막(5A)의 패터닝을 동시에 행해도 된다. 그 밖의 프로세스는, 상기 방법과 동일하다. 이 경우, 도 17의 (a) 및 (b)에 도시한 바와 같이, 에칭스톱(9)을 갖고, 또한, SiO2막(5A)이 산화물 반도체층(7)의 하방에만 배치된 반도체 장치가 얻어진다.
(제 3 실시 형태)
이하, 본 발명에 의한 반도체 장치의 제 3 실시 형태를 설명한다. 본 실시 형태에서는, 소스·게이트 접속부에 있어서, 게이트 접속 배선(3c)과 소스 접속 배선(13c)이 직접 접한다는 점에서, 도 1 및 도 2를 참조하면서 전술한 반도체 장치(1000)와 상이하다.
도 10의 (a)는 본 실시 형태의 반도체 장치(3000)에 있어서의 산화물 반도체 TFT(303) 및 CS 용량(305)의 단면도이다. 도 10의 (b)는 소스·게이트 접속부(307)의 단면도이다. 간단화를 위하여, 도 1 및 도 2와 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
본 실시 형태에 있어서의 산화물 반도체 TFT(303) 및 CS 용량(305)은 도 1 및 도 2에 도시하는 반도체 장치(1000)의 산화물 반도체 TFT(103) 및 CS 용량(105)과 동일한 구성을 갖고 있다.
한편, 소스·게이트 접속부(307)는 도 10의 (b)에 도시한 바와 같이, 게이트 접속 배선(3c)과 소스 접속 배선(13c)이 SiNx막(5B)에 형성된 콘택트 홀(61) 내에서 접속된다. 소스 접속 배선(13c)의 상면은 층간 절연층(20)으로 덮여 있다.
본 실시 형태에서도, 상술한 실시 형태와 마찬가지로, 산화물 반도체 TFT(303)에서는, 게이트 절연층(5)의 전기적 용량을 확보하면서, 산화물 반도체층(7)의 열화를 억제할 수 있고, CS 용량(305)에서는, 유전체층으로서 SiNx막(5B)만을 사용하므로, 충분한 용량값을 확보할 수 있다. 또한, 소스·게이트 접속부(307)에서는, 소스 접속 배선(13c)과 게이트 접속 배선(3c)을 직접 접촉시키므로, 투명 도전막 등을 통하여 접속시킬 경우보다, 콘택트 저항을 보다 저감할 수 있다.
이어서, 본 실시 형태의 반도체 장치(3000)의 제조 방법의 일례를 설명한다.
우선, 도 11의 (a) 내지 (c) 및 도 12의 (a), (b)는, 각각, 기판(1) 상에 산화물 반도체 TFT(303), CS 용량(305) 및 소스·게이트 접속부(307)를 형성하는 방법을 설명하기 위한 공정 단면도이다. 간단화를 위하여, 도 3 내지 도 5와 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
우선, 도 11의 (a)에 도시한 바와 같이, 유리 기판 등의 기판(1)에 있어서, TFT 형성 영역(51), CS 용량 형성 영역(52) 및 접속부 형성 영역(53)에, 각각, 게이트 배선(3a), CS 용량 배선(3b) 및 게이트 접속 배선(3c)을 형성한다. 계속해서, 게이트 배선(3a), CS 용량 배선(3b) 및 게이트 접속 배선(3c)을 덮도록, SiNx막(5B) 및 SiO2막(5A)을 이 순서로 형성한다. 계속해서, SiO2막(5A) 위에 산화물 반도체막을 형성하고, 에칭에 의해 섬 형상의 산화물 반도체층(7)을 얻는다. 산화물 반도체막의 에칭시에, SiO2막(5A)도 동시에 에칭한다. 이들 배선, 절연막 및 산화물 반도체층의 형성 방법은, 도 3의 (a) 내지 (c)를 참조하면서 전술한 방법과 동일하다.
계속해서, 도 11의 (b)에 도시한 바와 같이, 접속부 형성 영역(53)에 있어서, SiNx막(5B)에, 게이트 접속 배선(3c)을 노출하는 콘택트 홀(61)을 형성한다. 콘택트 홀(61)은 공지된 포토리소그래피에 의해 형성될 수 있다.
이 후, 산화물 반도체층(7) 및 SiNx막(5B) 위와, 콘택트 홀(61) 내에, 예를 들어, 스퍼터링법에 의해 금속막을 퇴적한다. 이 후, 금속막을 패터닝함으로써, 도 11의 (c)에 도시한 바와 같이, TFT 형성 영역(51)에 소스 및 드레인 배선(13as, 13ad), CS 용량 형성 영역(52)에 상부 전극(13b), 접속부 형성 영역(53)에 소스 접속 배선(13c)을 형성한다. 소스 접속 배선(13c)은 콘택트 홀(61) 내에서 게이트 접속 배선(3c)과 접한다.
계속해서, 도 12의 (a)에 도시한 바와 같이, 소스 및 드레인 배선(13as, 13ad), 상부 전극(13b) 및 소스 접속 배선(13c) 상에 층간 절연층(20)을 설치한다. 여기에서는, 층간 절연층(20)으로서, 전술한 실시 형태와 동일한 방법으로, 제 1 층간 절연층(20A)(예를 들어 SiO2막) 및 제 2 층간 절연층(20B)(예를 들어 포지티브형의 감광성 수지막)을 이 순서로 형성한다. 또한, 제 1 층간 절연층(20A)으로서, SiO2막을 하층막, SiNx막을 상층막으로 하는 적층막(도 2 참조)을 형성해도 된다.
이 후, 도 12의 (b)에 도시한 바와 같이, 층간 절연층(20)에 콘택트 홀(65)을 형성하고, 층간 절연층(20) 위 및 콘택트 홀(65) 내에 화소 전극(19)을 설치한다.
구체적으로는, 감광성 수지막인 제 2 층간 절연층(20B)을 패터닝하고, 이를 마스크로 하여, 제 1 층간 절연층(20A) 및 SiNx막(5B)의 에칭을 행한다. 이에 의해, CS 용량 형성 영역(52)에서는, 제 1 층간 절연층(20A)이 에칭되고, 상부 전극(13b)을 노출하는 콘택트 홀(65)이 형성된다. 계속해서, 층간 절연층(20) 상 및 콘택트 홀(65) 내에, 예를 들어 스퍼터링법에 의해 도전막을 퇴적하고, 이를 패터닝함으로써, 화소 전극(19)을 얻는다. 본 실시예에서도 화소 전극(19)은 드레인 배선(13ad)과 전기적으로 접속되고, 또한, 콘택트 홀(65) 내에서 상부 전극(13b)과 접한다.
이와 같이 하여, TFT 형성 영역(51)에 산화물 반도체 TFT(303), CS 용량 형성 영역(52)에 CS 용량(305), 접속부 형성 영역(53)에 소스·게이트 접속부(307)가 형성된다.
또한, 본 실시 형태에서는 에치 스톱을 형성하고 있지 않지만, 도 6을 참조하면서, 전술한 바와 같이, 산화물 반도체층(7) 위에 에치 스톱(9)을 설치해도 된다. 이 경우, 도 7 내지 도 9를 참조하면서 전술한 방법에 있어서, 에치 스톱(9) 및 SiO2막(5A)의 패터닝(도 7의 (c))을 행한 후, 접속부 형성 영역(53)에 있어서, SiNx막(5B)에 게이트 접속 배선(3c)을 노출하는 콘택트 홀(61)을 형성하면, 그 후 공정에서, 게이트 접속 배선(3c)과 직접 접하도록 소스 접속 배선(13c)을 형성할 수 있다.
본 실시 형태의 반도체 장치(3000)는 기판(1) 상에 소스 배선(13as)과 외부 배선을 접속하는 소스 단자부나, 게이트 배선(3a)과 외부 배선을 접속하는 게이트 단자부를 구비하고 있어도 된다.
제 1 내지 제 3 실시 형태로 설명한 제조 방법의 플로우를 표 1에 나타내었다. 표 1에서는, 포토 공정의 횟수를 알 수 있도록, 포토 공정에 번호를 붙이고 있다. 예를 들어, 실시 형태 1의 방법에 의하면, 5회의 포토 공정(5장의 포토마스크를 사용) 및 6회의 에칭을 행한다. 따라서, 종래의, 예를 들어, 5장 마스크의 프로세스에 비해, 마스크 매수(포토 공정수)를 증가시키지 않고, 산화물 반도체층의 열화를 억제함과 함께 CS 용량의 용량값을 확보할 수 있다.

제 1 실시 형태
제 2 실시 형태
제 3 실시 형태

게이트 형성
스퍼터링(게이트)
포토1(게이트)
에칭
레지스트 박리
스퍼터링(게이트)
포토1(게이트)
에칭
레지스트 박리
스퍼터링(게이트)
포토1(게이트)
에칭
레지스트 박리

반도체층 형성
CVD(게이트 절연층)
스퍼터링(반도체층)
포토2(반도체층)
에칭(반도체층, 제1절연막)
레지스트 박리
CVD(게이트 절연층)
스퍼터링(반도체층)
포토2(반도체층)
에칭(반도체층)
레지스트 박리
CVD(게이트 절연층)
스퍼터링(반도체층)
포토2(반도체층)
에칭(반도체층, 제1절연막)
레지스트 박리

게이트 절연막 형성
포토3(제2절연막)
에칭(제2절연막)
레지스트 박리

에치 스톱 형성
CVD(에치 스톱)
포토3(에치 스톱)
에칭(에치 스톱, 제1절연막)
레지스트 박리

소스 형성
스퍼터링(소스)
포토3(소스)
에칭(소스·채널)
레지스트 박리
스퍼터링(소스)
포토4(소스)
에칭
레지스트 박리
스퍼터링(소스)
포토4(소스)
에칭(소스·채널)
레지스트 박리

절연막 형성
CVD(제1층간 절연층)
포토4(제2층간 절연층)
에칭(제 1 층간 절연층, 제2절연막)
CVD(제1층간 절연층)
포토5(제2층간 절연층)
에칭(제1층간 절연층, 제 2 절연막)
CVD(제1층간 절연층)
포토5(제2층간 절연층)
에칭(제1층간 절연층, 제2절연막)

화소 전극 형성
스퍼터링(화소 전극)
포토5(화소 전극)
에칭(화소 전극)
레지스트 박리
스퍼터링(화소 전극)
포토6(화소 전극)
에칭(화소 전극)
레지스트 박리
스퍼터링(화소 전극)
포토6(화소 전극)
에칭(화소 전극)
레지스트 박리
본 발명은 산화물 반도체 TFT 및 CS 용량을 구비하는 다양한 반도체 장치에 적용될 수 있다. 산화물 반도체 TFT의 구성은, 상술한 제 1 내지 제 3 실시 형태에서 설명한 구성에 한정되지 않는다.
도 13 내지 도 15는, 산화물 반도체 TFT의 다른 예를 도시하는 단면도이다.
도 13에 나타내는 산화물 반도체 TFT(403)에서는, 산화물 반도체층(7)은 소스·드레인 배선(13as, 13ad) 상에 형성되어 있다.
또한, 도 14에 도시하는 산화물 반도체 TFT(503)와 같이, 에치 스톱으로서 Ti막을 사용할 수도 있다. 산화물 반도체 TFT(503)에서는, 산화물 반도체층(7)을 Ti막(71)으로 덮은 후, Ti막(71) 위에 소스·드레인 배선(13as, 13ad)을 형성하고 있다. 계속해서, Ti막(71) 중 채널 영역 상에 위치하는 부분만을 산화하여 절연체(TiOx)(72)로 하고, 소스와 드레인을 분리하고 있다.
또한, 도 15에 도시하는 산화물 반도체 TFT(603)와 같이, 에치 스톱(9)을 산화물 반도체층(7)의 채널 영역을 포함하는 영역 상에만 배치해도 된다.
도 13 내지 도 15에 도시하는 어떤 예에도, 게이트 절연층(5)은 상술한 실시 형태와 마찬가지로, SiNx막(5B)과, 그 위에 형성된 SiO2막(5A)을 갖고 있으며, 이 중 SiO2막(5A)만이 산화물 반도체층(7)과 접하고 있다. 또한, 도시하지 않았지만, 층간 절연층(20)은 전술한 실시 형태와 마찬가지로, 산화 실리콘막을 포함하는 제 1 층간 절연층과, 그 위에 형성된 제 2 층간 절연층을 포함하고 있어도 된다. 제 1 층간 절연층(20A)이 산화물 반도체층(7)과 접하는 경우에는, 적어도 산화물 반도체층(7)과 접하는 부분은 산화 실리콘막으로 구성되어 있는 것이 바람직하다. 이에 의해, 산화물 반도체층(7)에 산소 결손에 의한 열화가 발생하는 것을 억제할 수 있다.
도 14 및 도 15에 도시하는 예에서는, 산화물 반도체층(7)을 에칭할 때에 SiO2막(5A)도 에칭되어 있고, 기판(1)의 상방에서 봐서, 산화물 반도체층(7)과 SiO2막(5A)은 대략 동일한 패턴을 갖지만, 본 실시 형태의 구성은 이 예에 한정되지 않는다. SiO2막(5A)의 에칭은, 소스·드레인 배선 및 CS 용량의 상부 전극이 되는 금속막을 퇴적하기 전에 행해지면 되고, 산화물 반도체층(7)의 에칭시에는 행해지지 않아도 된다. 그 경우에는, 기판(1)의 상방에서 본 산화물 반도체층(7)과 SiO2막(5A)의 패턴은 서로 상이하다.
도시하지 않지만, 산화물 반도체 TFT(403, 503, 603)와 동일 기판 상에는, CS 용량 및 소스·게이트 접속부가 형성되어 있다. CS 용량에서는 게이트 절연층(5) 중 SiNx막(5B)만을 유전체층으로서 이용한다. CS 용량 및 소스·게이트 접속부의 구성은, 도 2를 참조하면서 전술한 구성과 동일해도 된다.
본 발명에 있어서의 산화물 반도체 TFT는, 톱 게이트 구조를 가져도 된다.
도 16은, 톱 게이트 구조를 갖는 산화물 반도체 TFT를 포함하는 반도체 장치(4000)의 단면도이다. 간단화를 위하여, 도 1 내지 도 15와 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
반도체 장치(4000)는 산화물 반도체 TFT(703) 및 CS 용량(705)을 갖고 있다
산화물 반도체 TFT(703)는, 기판(1) 상에 형성된 소스 및 드레인 배선(13as, 13ad)과, 이들 배선(13as, 13ad)과 접하도록 배치된 산화물 반도체층(7)과, 게이트 배선(3a)과, 게이트 배선(3a)과 산화물 반도체층(7) 사이에 형성된 게이트 절연층(5)과, 게이트 배선(3a)을 덮는 층간 절연층(20)을 구비하고 있다. 게이트 절연층(5)은 산화물 반도체층(7)과 접하는 SiO2막(5A)과, SiO2막(5A) 상에 형성된 SiNx막(5B)을 포함하는 적층 구조(2층 구조)를 갖고 있다. 이 예에서는, SiO2막(5A)은, 산화물 반도체층(7)과 동시에 패터닝되어 있다. 층간 절연층(20)은 산화물 반도체층(7)과 접하지 않으므로, 반드시 SiO2막을 포함하고 있지 않아도 된다. 예를 들어, SiNx막으로 이루어지는 제 1 층간 절연층과, 그 위에 형성된, 수지막으로 이루어지는 제 2 층간 절연층을 가져도 된다.
CS 용량(705)은 소스·드레인 배선(13as, 13ad)과 동일한 막으로 형성된 CS 용량 배선(13b')과, 게이트 배선(3a)과 동일한 막으로 형성된 상부 전극(3b')과, 그 사이에 위치하는 유전체층을 구비하고 있다. 전술한 실시 형태와 마찬가지로, 게이트 절연층(5) 중 SiNx막(5B)만이 유전체층을 구성하고 있다.
이와 같이, 톱 게이트 구조를 갖는 산화물 반도체 TFT(703)에서는, 적층 구조를 갖는 게이트 절연층(5)을 형성하고, 게이트 절연층(5)의 가장 산화물 반도체층(7) 측(최하층)에 SiO2막(5A)을 배치함과 함께, SiO2막(5A) 위에 SiNx막 등의 유전율이 높은 막을 형성한다. 또한, CS 용량(705)의 유전체층으로서는, 게이트 절연층(5)의 상층에 있는 SiNx막을 이용한다. 이에 의해, 전술한 실시 형태와 마찬가지로, 게이트 절연층(5)의 전기 용량 및 CS 용량의 용량값을 충분히 확보하면서, 산화물 반도체층(7)의 열화를 억제할 수 있다.
<산업상 이용가능성>
본 발명은 액티브 매트릭스 기판 등의 회로 기판, 액정 표시 장치, 유기 일렉트로루미네센스(EL) 표시 장치 및 무기 일렉트로루미네센스 표시 장치 등의 표시 장치, 이미지 센서 장치 등의 촬상 장치, 화상 입력 장치나 지문 판독 장치 등의 전자 장치 등의 박막 트랜지스터를 구비한 장치에 널리 적용할 수 있다. 특히, 대형 액정 표시 장치 등에 적절하게 적용될 수 있다.
1 기판
3a 게이트 배선
3b CS 용량 배선
3c 게이트 접속 배선
5 게이트 절연층
5A SiO2막(제 1 절연막)
5B SiNx막(제 2 절연막)
7 산화물 반도체층(활성층)
7s 제 1 콘택트 영역
7d 제 2 콘택트 영역
7c 채널 영역
9 에치 스톱
13as 소스 배선
13ad 드레인 배선
13b 상부 전극
13c 소스 접속 배선
19 화소 전극
19c 도전층
20 층간 절연층
20A 제 1 층간 절연층(패시베이션막)
20A(1) SiO2막(하층막)
20A(2) SiNx막(상층막)
20B 제 2 층간 절연층
103, 203, 303, 403, 503, 603, 703 산화물 반도체 TFT
105, 205, 305, 705 CS 용량(용량 소자)
107, 207, 307 소스·접속부
1000, 2000, 3000, 4000 반도체 장치

Claims (12)

  1. 기판과, 상기 기판 상에 설치된 박막 트랜지스터 및 용량 소자를 구비한 반도체 장치로서,
    상기 박막 트랜지스터는,
    채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 제 1 콘택트 영역 및 제 2 콘택트 영역을 갖는 섬 형상의 산화물 반도체층과,
    상기 산화물 반도체층의 상기 기판 측에, 상기 산화물 반도체층의 채널 영역과 겹치도록 배치된 게이트 배선과,
    상기 게이트 배선과 상기 산화물 반도체층 사이에 형성된 게이트 절연층과,
    상기 제 1 콘택트 영역과 전기적으로 접속된 소스 배선과,
    상기 제 2 콘택트 영역과 전기적으로 접속된 드레인 배선과,
    상기 산화물 반도체층의 상기 채널 영역을 덮는 에치 스톱
    을 포함하고,
    상기 용량 소자는,
    상기 게이트 배선과 동일한 도전막으로 형성된 제 1 전극과,
    상기 소스 배선과 동일한 도전막으로 형성된 제 2 전극과,
    상기 제 1 및 제 2 전극 사이에 위치하는 유전체층
    을 포함하고,
    상기 게이트 절연층은, 상기 산화물 반도체층과 접하고, 산화물을 포함하는 제 1 절연막과, 상기 제 1 절연막보다 상기 게이트 배선측에 배치되고, 상기 제 1 절연막보다 높은 유전율을 갖는 제 2 절연막을 포함하는 적층 구조를 갖고,
    상기 유전체층은, 상기 제 2 절연막을 포함하고, 또한, 상기 제 1 절연막을 포함하지 않고,
    상기 용량 소자가 형성되는 영역에 있어서, 상기 에치 스톱 및 상기 제 1 절연막에는, 상기 제 2 절연막에 이르는 개구부가 형성되어 있고, 상기 제 2 전극은 상기 개구부의 측면에 접하고, 또한 상기 개구부 내에서 상기 제2 절연막과 접하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기판의 상방에서 보았을 때, 상기 개구부에서의 상기 에치 스톱 및 상기 제1 절연막의 단부면은 일치하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 박막 트랜지스터 및 상기 용량 소자 상에 설치된 제 1 층간 절연층과, 상기 제 1 층간 절연층 상에 설치된 제 2 층간 절연층을 더 구비하고,
    상기 제 1 층간 절연층은, 산화물을 포함하는 하층막과, 상기 하층막 상에 배치된 상층막을 포함하는 적층 구조를 갖고 있는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 2 층간 절연층 상에 설치된 도전층을 더 구비하고, 상기 도전층은 상기 용량 소자의 상기 제 1 또는 상기 제 2 전극과 전기적으로 접속되어 있는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연막의 두께는 상기 제 1 절연막의 두께의 1배보다 크고, 또한, 5배 이하인, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연막은 산화 실리콘막이며, 상기 제 2 절연막은 질화 실리콘막인, 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 반도체층인, 반도체 장치.
  8. 제 1 항에 기재된 반도체 장치의 제조 방법으로서,
    (A) 기판 상에 게이트 배선 및 용량 소자의 제 1 전극을 형성하는 공정과,
    (B) 상기 게이트 배선 및 상기 제 1 전극이 형성된 기판 상에, 제 2 절연막, 제 1 절연막 및 산화물 반도체막을 이 순서로 퇴적하는 공정과,
    (C) 상기 산화물 반도체막을 패터닝하고, 섬 형상의 산화물 반도체층을 얻는 공정과,
    (F) 상기 산화물 반도체층 및 상기 제1 절연막 상에 에치 스톱을 형성하는 공정과,
    (D) 상기 제 1 절연막 및 상기 에치 스톱 중 상기 제 1 전극 상에 위치하는 부분을 제거하고, 상기 제 2 절연막의 표면을 노출하는 공정과,
    (E) 상기 산화물 반도체층 위 및 상기 제 2 절연막이 노출된 표면 상에 금속막을 형성하고, 이를 패터닝하고, 소스 및 드레인 배선과 용량 소자의 제 2 전극을 얻는 공정
    을 포함하는, 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 공정(D)은, 상기 제1 절연막의 패터닝과 상기 에치 스톱의 패터닝을 동시에 행하는 공정이며,
    상기 공정(D)에 있어서, 상기 에치 스톱 중 상기 산화물 반도체층의 제 1 및 제 2 콘택트 영역이 되는 영역 상에 위치하는 부분을 제거함과 함께, 상기 에치 스톱 및 상기 제 1 절연막 중 상기 제 1 전극 상에 위치하는 부분을 제거하고, 상기 제 2 절연막을 노출하는, 반도체 장치의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 절연막은 실리콘 산화막이며, 상기 제 2 절연막은 질화 실리콘막인, 반도체 장치의 제조 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 반도체층인, 반도체 장치의 제조 방법.
  12. 삭제
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