WO2013161738A1 - 半導体装置およびその製造方法 - Google Patents

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WO2013161738A1
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gate
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insulating layer
transparent
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泰 高丸
一篤 伊東
宮本　忠芳
光伸 宮本
中澤　淳
小川　康行
誠一 内田
森　重恭
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シャープ株式会社
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof, and more particularly to an active matrix substrate of a liquid crystal display device or an organic EL display device and a manufacturing method thereof.
  • the semiconductor device includes an active matrix substrate and a display device including the active matrix substrate.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • An active matrix substrate including TFTs as switching elements is called a TFT substrate.
  • amorphous silicon TFT amorphous silicon film as an active layer
  • polycrystalline silicon TFT amorphous silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film can be formed by a simpler process than the polycrystalline silicon film.
  • Patent Document 1 discloses a method for manufacturing a TFT substrate including an oxide semiconductor TFT. According to the manufacturing method described in Patent Document 1, the number of manufacturing steps of the TFT substrate can be reduced by forming the pixel electrode by reducing the resistance of part of the oxide semiconductor film.
  • the pixel aperture ratio refers to an area ratio of pixels occupying the display region (for example, a region that transmits light contributing to display in a transmissive liquid crystal display device), and is simply referred to as “aperture ratio” below.
  • a small-sized transmissive liquid crystal display device for mobile use has a small display area. Therefore, the area of each pixel is naturally small, and the aperture ratio is significantly reduced due to high definition. Moreover, when the aperture ratio of a liquid crystal display device for mobile use decreases, it is necessary to increase the luminance of the backlight in order to obtain a desired luminance, which causes a problem of increasing power consumption.
  • the area occupied by an element formed of an opaque material such as a TFT and an auxiliary capacitor provided for each pixel may be reduced, but the TFT and the auxiliary capacitor naturally have their functions.
  • the TFT can be reduced in size as compared with the case where an amorphous silicon TFT is used.
  • the auxiliary capacitor is a capacitor provided in parallel with the liquid crystal capacitor in order to hold a voltage applied to the liquid crystal layer of the pixel (electrically referred to as “liquid crystal capacitor”). In general, at least a part of the auxiliary capacitor is formed so as to overlap with the pixel.
  • the present invention provides a TFT substrate that can be manufactured by a simple process, or that can realize a display device having a higher definition, a higher aperture ratio, and sufficient reliability, and a method for manufacturing the TFT substrate.
  • the main purpose is to realize a display device having a higher definition, a higher aperture ratio, and sufficient reliability.
  • a semiconductor device includes a substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, and a semiconductor formed on the gate insulating layer.
  • a source electrode and a drain electrode that are electrically connected to the region; an insulating layer formed on the source electrode and the drain electrode; and at least a portion of the conductor region so as to overlap with the insulating layer
  • Source wiring, through the transparent connecting layer formed of the transparent electrode and the same conductive film, are connected to the gate wiring and electrically.
  • the semiconductor device described above further includes a protective layer in contact with the channel region of the semiconductor region, the protective layer is formed on the source wiring, and the insulating layer is formed on the protective layer. Has been.
  • the transparent connection layer is in contact with the oxide layer, and the source wiring is electrically connected to the transparent connection layer through the oxide layer.
  • the gate routing wiring includes a gate connection terminal layer
  • the semiconductor device includes a further transparent connection layer formed of the same conductive film as the transparent electrode, and the further transparent connection layer is , In contact with the upper surface of the gate connection terminal layer.
  • the oxide layer contains In, Ga, and Zn.
  • a method for manufacturing a semiconductor device includes a step (a) of preparing a substrate, a step (b) of forming a gate electrode and a gate routing wiring, and a gate insulating layer on the substrate, (C) forming an oxide semiconductor film on the gate insulating layer; forming a conductive film on the oxide semiconductor film; and patterning the oxide semiconductor film and the conductive film from a single photomask. (D) forming an oxide semiconductor layer and a source electrode, a drain electrode, and a source wiring, and forming a protective layer that protects a channel region of the oxide semiconductor layer, and then forming the oxide semiconductor layer.
  • the step (e) is performed between the step (d) and the step (f).
  • the step (e) is performed between the step (f) and the step (g).
  • the step (e) includes a step of injecting impurities into a part of the oxide semiconductor layer through the insulating layer to form the conductor region.
  • the step (e) is performed after the step (g).
  • the step (e) includes a step of implanting impurities into a part of the oxide semiconductor layer through the insulating layer and the transparent electrode to form the conductor region.
  • the protective layer is formed on the source wiring, and the insulating layer is formed on the protective layer.
  • the step (g) includes a step of forming a further transparent connection layer
  • the gate routing wiring includes a gate connection terminal layer
  • the further transparent connection layer is formed of the gate connection terminal layer. Touch the top surface.
  • a TFT substrate that can be manufactured by a simple process, or that can realize a display device with higher resolution, higher aperture ratio, and sufficient reliability than the conventional one, and the TFT substrate A manufacturing method is provided.
  • FIG. 1 is a schematic plan view of semiconductor devices (TFT substrates) 100A to 100C according to an embodiment of the present invention.
  • TFT substrates semiconductor devices
  • (A) is a schematic plan view of one pixel of the TFT substrate 100A
  • (b) is a schematic cross-sectional view of the TFT substrate 100A along the line A1-A1 'of (a).
  • (A) is a schematic enlarged plan view of a portion X in FIG. 1
  • (b) is a schematic cross-sectional view of the TFT substrate 100A along the line AA ′ in FIG.
  • FIG. 3C is a schematic cross-sectional view of the TFT substrate 100A along the line BB ′ in FIG. It is typical sectional drawing of the liquid crystal display device 500 provided with TFT substrate 100A of embodiment by this invention.
  • FIG. 4 is a schematic cross-sectional view of a TFT substrate 100B taken along line A-A ′ of FIG.
  • FIG. 2 is a schematic cross-sectional view of a TFT substrate 100B along the line B-B ′ of FIG.
  • FIG. 3 is a schematic plan view of a TFT substrate 100B along the line A1-A1 'of FIG. It is typical sectional drawing for demonstrating an example of the manufacturing method of TFT substrate 100B.
  • (A)-(c) is typical sectional drawing for demonstrating an example of the manufacturing method of TFT substrate 100B, respectively.
  • (A)-(c) is typical sectional drawing for demonstrating an example of the manufacturing method of TFT substrate 100B, respectively.
  • (A)-(c) is typical sectional drawing for demonstrating an example of the manufacturing method of TFT substrate 100B, respectively.
  • (A) is a schematic enlarged plan view of a portion X in FIG. 1, and (b) is a schematic cross-sectional view of the TFT substrate 100C along the line A-A 'in FIG. 14 (a).
  • (A) And (b) is typical sectional drawing for demonstrating an example of the manufacturing method of 100 C of TFT substrates, respectively.
  • the semiconductor device of this embodiment includes a thin film transistor (oxide semiconductor TFT) having an active layer made of an oxide semiconductor.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • TFT substrate including an oxide semiconductor TFT used for a liquid crystal display device will be described as an example.
  • FIG. 1 is a schematic plan view of the TFT substrate 100A according to the present embodiment.
  • FIG. 2A is a schematic plan view of one pixel in the TFT substrate 100A
  • FIG. 2B is a schematic cross-sectional view along the line A1-A1 'of FIG. 2A.
  • FIG. 3A is a schematic enlarged plan view of a portion X in FIG.
  • FIG. 3B is a schematic cross-sectional view taken along the line A-A ′ of FIG.
  • FIG. 3C is a schematic cross-sectional view taken along line B-B ′ of FIG.
  • FIG. 4 is a schematic cross-sectional view of a liquid crystal display device 500 according to an embodiment of the present invention.
  • the TFT substrate 100 ⁇ / b> A has a display area 101 and a peripheral area 102 located around the display area 101.
  • an oxide semiconductor TFT is formed for each pixel.
  • the peripheral region 102 for example, a part of the source wiring 6a and the gate routing wiring 3a are formed.
  • the TFT substrate 100A includes a substrate 2, a gate electrode 3 formed on the substrate 2, and a gate insulating layer formed on the gate electrode 3. 4 and an oxide layer (also referred to as an oxide semiconductor layer) 15 formed on the gate insulating layer 4.
  • the oxide layer 15 is an oxide layer 15 including the semiconductor region 5 and the conductor region 7 in contact with the semiconductor region 5, and at least a part of the semiconductor region 5 overlaps with the gate electrode 3 through the gate insulating layer 4. ing.
  • the TFT substrate 100A includes a source electrode 6s and a drain electrode 6d electrically connected to the semiconductor region 5, an insulating layer (passivation layer) 11 formed on the source electrode 6s and the drain electrode 6d, a conductor region 7 and a transparent electrode 9 disposed so as to overlap with at least a part of the insulating layer 11.
  • the conductor region 7 can also function as a transparent electrode (for example, a pixel electrode).
  • the conductor region 7 in the oxide layer 15 is a region having a lower electrical resistance than the semiconductor region 5.
  • the electric resistance of the conductor region 7 is, for example, 100 k ⁇ / ⁇ or less, preferably 10 k ⁇ / ⁇ or less.
  • the conductor region 7 can be formed, for example, by partially reducing the resistance of the oxide semiconductor film.
  • the conductor region 7 may contain impurities (for example, boron) at a higher concentration than the semiconductor region 5, although depending on the processing method for reducing the resistance.
  • the resistance of the oxide layer 15 is partially lowered to form, for example, the conductor region 7 to be a pixel electrode, and the semiconductor region 5 to be an active layer of the TFT can be formed from the portion remaining as a semiconductor.
  • the process can be simplified.
  • the transparent electrode 9 overlaps the conductor region 7 with the insulating layer 11 interposed therebetween. Thereby, an auxiliary capacitance is formed at a portion where the two transparent electrodes overlap. Since this auxiliary capacity is transparent (transmits visible light), the aperture ratio is not reduced. Therefore, the TFT substrate 100A can have a higher aperture ratio than a TFT substrate including a storage capacitor having an opaque electrode as in the related art. Further, since the aperture ratio is not lowered by the auxiliary capacitor, there is an advantage that the capacity value of the auxiliary capacitor (the area of the auxiliary capacitor) can be increased as necessary. Note that the transparent electrode 9 may be formed so as to cover substantially the entire pixel (excluding the region where the TFT is formed).
  • the oxide layer 15, the source / drain electrodes 6s and 6d, and the source wiring 6a are formed by halftone exposure from one photomask (halftone mask). Yes. This reduces the number of photomasks and reduces manufacturing costs.
  • a protective layer 8 in contact with the channel region of the semiconductor region 5 may be provided on the oxide layer 15.
  • a source electrode 6s and a drain electrode 6d are formed on the oxide layer 15.
  • the drain electrode 6 d is preferably in contact with at least a part of the upper surface of the conductor region 7. The reason for this will be described below.
  • Patent Document 1 discloses forming a pixel electrode by reducing the resistance of a part of an oxide semiconductor film.
  • the method disclosed in Patent Document 1 can cause the following problems.
  • the TFT substrate 100A is in contact with the oxide layer 15 and is the same as the gate electrode 3 and the source wiring 6a formed of the same conductive film as the source electrode 6s. And a gate routing wiring 3a formed from the conductive film.
  • the source wiring 6a is electrically connected to the gate routing wiring 3a via a transparent connection layer 9a formed of the same conductive film as the transparent electrode 9.
  • the protective layer 8 is formed on the source wiring 6a, and the insulating layer 11 is formed on the protective layer 8. As shown in FIG. As will be described later, the protective layer 8 may not be formed.
  • the gate routing wiring 3a includes a gate connection terminal layer 3b
  • the TFT substrate 100A has a further transparent connection layer 9b formed of the same conductive film as the transparent electrode 9.
  • the further transparent connection layer 9b is preferably in contact with the upper surface of the gate connection terminal layer 3b.
  • the oxide layer and the source wiring layer are patterned using a halftone exposure technique.
  • this technique for example, the source wiring layer including the source / drain electrodes and the source wiring and the oxide layer cannot be processed independently.
  • a data signal line source bus line, source wiring
  • the oxide layer and the source wiring layer are in close contact with each other due to the effect of heat applied during the manufacturing process (substrate heating during intentional annealing or film formation).
  • the oxide layer 15 is formed in contact with the lower surface of the source wiring 6a. Therefore, as the area of the source wiring 6a increases, the contact area between the source wiring 6a and the oxide layer 15 also increases, and peeling is likely to occur at the interface between the source wiring 6a and the oxide layer 15 for the reasons described above.
  • the source wiring 6a is temporarily switched to the gate lead-out wiring 3a without extending to the vicinity of the terminal portion (near the gate connection terminal layer 3b in FIG. 1) to be electrically connected to the external circuit as it is.
  • the gate routing wiring 3a is extended to the vicinity of the terminal portion. Thereby, the contact area between the source wiring 6a and the oxide layer 15 can be reduced, and the source wiring 6a can be prevented from being peeled off from the oxide layer 15.
  • the substrate 2 is typically a transparent substrate, for example, a glass substrate.
  • a plastic substrate can also be used.
  • the plastic substrate includes a substrate formed of a thermosetting resin or a thermoplastic resin, and a composite substrate of these resins and inorganic fibers (for example, glass fibers or glass fiber nonwoven fabrics).
  • the heat-resistant resin material include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic resin, and polyimide resin.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • acrylic resin acrylic resin
  • polyimide resin polyimide resin
  • the gate electrode 3 is electrically connected to the gate wiring 3 '.
  • the gate electrode 3 and the gate wiring 3 ′ have a laminated structure in which an upper layer is a W (tungsten) layer and a lower layer is a TaN (tantalum nitride) layer.
  • the gate electrode 3 and the gate wiring 3 ′ may have a laminated structure formed of Mo (molybdenum) / Al (aluminum) / Mo, and have a single-layer structure, a two-layer structure, and a laminate of four or more layers. It may have a structure.
  • the gate electrode 3 is made of an element selected from Cu (copper), Al, Cr (chromium), Ta (tantalum), Ti (titanium), Mo and W, or an alloy or metal nitride containing these elements as components. It may be formed from an object.
  • the thickness of the gate electrode 3 is about 50 nm or more and 600 nm or less (in this embodiment, the thickness of the gate electrode 3 is about 420 nm).
  • Examples of the gate insulating layer 4 include SiO 2 (silicon oxide), SiN x (silicon nitride), SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), A single layer or a stack formed from Al 2 O 3 (aluminum oxide) or tantalum oxide (Ta 2 O 5 ) can be used.
  • the thickness of the gate insulating layer 4 is, for example, about 50 nm to 600 nm.
  • the gate insulating layer 4 is, for diffusion preventing such impurities from the substrate 1, and the SiN x or SiN x O y (silicon nitride oxide, x> y) lower gate insulating layer formed of, a semiconductor region 5
  • an upper gate insulating layer formed of SiO 2 or SiO x N y (silicon oxynitride, x> y) may be included.
  • the gate insulating layer 4 is preferably formed using a rare gas such as Ar (argon). The thickness of the gate insulating layer 4 is about 375 nm.
  • the oxide layer 15 is formed of an In—Ga—Zn—O-based film containing In (indium), Ga (gallium), and Zn (zinc) at a ratio of 1: 1: 1.
  • the ratio of In, G, and Zn can be selected as appropriate.
  • the In—Ga—Zn—O-based film instead of the In—Ga—Zn—O-based film, other oxide films such as a Zn—O-based (ZnO) film, an In—Zn—O-based (IZO (registered trademark)) film, and a Zn—Ti—O-based film are used.
  • ZTO ZTO
  • Cd—Ge—O-based film, Cd—Pb—O-based film, CdO (cadmium oxide), Mg—Zn—O-based film, or the like may be used.
  • the oxide layer 15 is made of an amorphous ZnO film to which one or a plurality of impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element and Group 17 element are added.
  • a state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added can be used.
  • An amorphous oxide film is preferably used as the oxide layer 15. This is because it can be manufactured at a low temperature and high mobility can be realized.
  • the thickness of the oxide layer 15 is, for example, about 30 nm to 100 nm (for example, about 50 nm).
  • the oxide layer 15 in the present embodiment has a semiconductor region 5 and a conductor region 7 having an electric resistance smaller than that of the semiconductor region 5.
  • Such an oxide layer 15 can be formed by reducing the resistance of a part of the oxide semiconductor film.
  • the low resistance portion may contain p-type impurities (for example, B (boron)) or n-type impurities (for example, P (phosphorus)) at a higher concentration than the high resistance portion. is there.
  • the electric resistance of the low resistance portion is, for example, 100 k ⁇ / ⁇ or less, preferably 10 k ⁇ / ⁇ or less.
  • the source wiring layer (here, including the source electrode 6s, the drain electrode 6d, the source wiring 6a, and the source wiring 6a) may have a laminated structure formed of Ti / Al / Ti.
  • the source wiring layer may have a laminated structure formed of Mo / Al / Mo, and may have a single layer structure, a two-layer structure, or a laminated structure of four or more layers. Further, it may be formed of an element selected from Al, Cr, Ta, Ti, Mo and W, or an alloy or metal nitride containing these elements as components.
  • the thickness of the source wiring layer is, for example, not less than 50 nm and not more than 600 nm (for example, about 350 nm).
  • the protective layer 8 is preferably formed from an insulating oxide such as SiO 2 .
  • the protective layer 8 can be formed of, for example, SiON (silicon oxynitride, silicon nitride oxide), Al 2 O 3, or Ta 2 O 5 .
  • the thickness of the protective layer 8 is preferably about 50 nm to 300 nm, for example.
  • the thickness of the protective layer 8 is about 150 nm, for example.
  • the insulating layer 11 is made of, for example, SiN x .
  • the insulating layer 11 is made of, for example, SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), Al 2 O 3 (aluminum oxide), or Ta 2 O 5 (oxidation). Tantalum).
  • the thickness of the insulating layer 11 is, for example, about 100 nm to 500 nm (for example, about 200 nm).
  • the insulating layer 11 may have a stacked structure.
  • the transparent electrode 9 and the transparent connection layers 9a and 9b are formed of a transparent conductive film (for example, ITO or IZO film).
  • the thicknesses of the transparent electrode 9 and the transparent connection layers 9a and 9b are preferably 20 nm or more and 200 nm or less, respectively.
  • Each of the transparent electrode 9 and the transparent connection layers 9a and 9b has a thickness of about 100 nm, for example.
  • the transparent connection layer 9a is not in contact with the transparent connection layer 9b.
  • the TFT substrate 100 ⁇ / b> A is used for, for example, a fringe field switching (FFS) mode liquid crystal display device 500.
  • the lower conductor region 7 is used as a pixel electrode (a display signal voltage is supplied), and the upper transparent electrode 9 is used as a common electrode (a common voltage or a counter voltage is supplied).
  • the transparent electrode 9 is provided with at least one slit.
  • An FFS mode liquid crystal display device 500 having such a structure is disclosed in, for example, Japanese Patent Application Laid-Open No. 2011-53443. The entire disclosure of JP 2011-53443 is incorporated herein by reference.
  • the liquid crystal display device 500 includes a TFT substrate 100A and a counter substrate 200, and a liquid crystal layer 50 formed between the TFT substrate 100A and the counter substrate 200.
  • the counter substrate 200 is not provided with a counter electrode that can be formed of a transparent electrode (for example, ITO) on the liquid crystal layer 50 side. Display is performed by controlling the orientation of the liquid crystal molecules in the liquid crystal layer 50 by a horizontal electric field generated by the conductor region (pixel electrode) 7 and the transparent electrode (common electrode) 9 formed on the TFT substrate 100A. .
  • the manufacturing method of the TFT substrate 100A includes the step (a) of preparing the substrate 2, and the gate electrode 3 and the gate routing wiring 3a from the same conductive film on the substrate 2 and the gate insulating layer 4. Forming a step (b). Further, in the manufacturing method of the TFT substrate 100A, a step (c) of forming an oxide semiconductor film on the gate insulating layer 4, a conductive film is formed on the oxide semiconductor film, and oxidation is performed from one photomask. There is a step (d) of forming the oxide semiconductor layer 15, the source electrode 6s, the drain electrode 6d, and the source wiring 6a by patterning the physical semiconductor film and the conductive film.
  • the protective layer 8 that protects the channel region of the oxide semiconductor layer 15 is formed, and then a resistance reduction process for reducing the resistance of a part of the oxide semiconductor layer 15 is performed.
  • the source wiring 6a is electrically connected to the gate routing wiring 3a through the transparent connection layer 9a.
  • Step (e) may be performed between step (d) and step (f).
  • Step (e) may be performed between step (f) and step (g).
  • Step (e) may include a step of injecting impurities into part of the oxide semiconductor layer 15 through the insulating layer 11 to form the conductor region 7.
  • Step (e) may be performed after step (g).
  • Step (e) may include a step of injecting impurities into part of the oxide semiconductor layer 15 and forming the conductor region 7 through the insulating layer 11 and the transparent electrode 9.
  • the protective layer 8 may be formed on the source wiring 6 a and the insulating layer 11 may be formed on the protective layer 8.
  • the step (g) includes a step of forming a further transparent connection layer 9b, the gate routing wiring 3a includes the gate connection terminal layer 3b, and the transparent connection layer 9b is in contact with the upper surface of the gate connection terminal layer 3b. Good.
  • FIG. 5A to FIG. 5E are cross-sectional views for explaining a manufacturing method of the TFT substrate 100A.
  • 6 (a) to 6 (f) are schematic cross-sectional views for explaining a manufacturing method of the TFT substrate 100A.
  • a manufacturing method of the TFT substrate 100A shown in FIGS. 6A to 6F is described in International Application PCT / JP2013 / 051422.
  • International Application PCT / JP2013 / 051422 are incorporated herein by reference.
  • a gate electrode 3 and a gate routing wiring 3a are formed on a substrate 2.
  • the gate insulating layer 4 is formed so as to cover the gate electrode 3 and the gate routing wiring 3a by, for example, a CVD (Chemical Vapor deposition) method. Thereafter, an oxide semiconductor film is formed over the gate insulating layer 4.
  • CVD Chemical Vapor deposition
  • a transparent insulating substrate such as a glass substrate
  • the gate electrode 3 and the gate lead-out wiring 3a can be formed by forming a conductive film on the substrate 2 by a sputtering method and then patterning the conductive film by a photolithography method using a first photomask (not shown).
  • a laminated film having a two-layer structure having a TaN film (thickness: about 50 nm) and a W film (thickness: about 370 nm) in this order from the substrate 2 side is used as the conductive film.
  • a single layer film such as Ti, Mo, Ta, W, Cu, Al, or Cr, a laminated film including them, an alloy film, or a metal nitride film thereof may be used.
  • the gate insulating layer 4 is made of, for example, SiO 2 , SiN x , SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), Al 2 O 3 or Ta 2 O 5. Can be formed from The thickness of the gate insulating layer 4 is about 375 nm, for example.
  • the oxide semiconductor film is formed on the gate insulating layer 4 by sputtering, for example.
  • an In—Ga—Zn—O-based semiconductor film is used as the oxide semiconductor film.
  • the thickness of the oxide semiconductor film is about 50 nm.
  • a conductive film (not shown) is formed on the oxide semiconductor film by, for example, a sputtering method.
  • a conductive film for example, a conductive film having a laminated structure of Ti / Al / Ti is used.
  • the thickness of the lower Ti layer is about 50 nm
  • the thickness of the Al layer is about 200 nm
  • the thickness of the upper Ti layer is about 100 nm.
  • resist films having different thicknesses are made conductive by a halftone exposure method using a second photomask (halftone mask) (not shown).
  • the oxide semiconductor layer 15 is formed from the oxide semiconductor film by dry etching or ashing, and the source electrode 6s, the drain electrode 6d, and the source wiring 6a are formed from the conductive film.
  • the oxide semiconductor layer 15, the source electrode 6s, the drain electrode 6d, and the source wiring 6a can be formed from one photomask, so that the manufacturing cost is reduced.
  • a protective layer 8 is formed on the source electrode 6d, the drain electrode 6d, and the source wiring 6a using a third photomask (not shown). To do.
  • the protective layer 8 is formed to be in contact with the channel region of the oxide semiconductor layer 15 and protect the channel region.
  • the protective layer 8 is also formed on the source wiring 6a and the gate insulating layer 4 on the gate routing wiring 3a.
  • the protective layer 8 has an opening 8 u that overlaps the source wiring 6 a when viewed from the normal direction of the substrate 2, and a part of the source wiring 6 a is exposed.
  • the gate insulating layer 4 and the protective layer 8 on the gate routing wiring 3a are simultaneously etched, and when viewed from the normal direction of the substrate 2 to the gate insulating layer 4 and the protective layer 8, the gate routing wiring 3a. An opening 8v that overlaps with the gate routing wiring 3a is exposed.
  • the protective layer 8 is made of, for example, SiO 2 .
  • the thickness of the protective layer 8 is about 150 nm, for example.
  • the resistance reduction process is performed on the oxide semiconductor layer 15 from above the substrate 2.
  • the resistance of the oxide semiconductor layer 15 which is not covered with the protective layer 8, the source / drain electrodes 6s and 6d, and the source wiring 6a is reduced by, for example, plasma irradiation L.
  • the resistance reduction process lowers the portion of the oxide semiconductor layer 15 that is not covered with the protective layer 8, the source / drain electrodes 6s and 6d, and the source wiring 6a.
  • a conductor region 7 is formed.
  • a portion of the oxide semiconductor layer 15 that has not been reduced in resistance remains as the semiconductor region 5.
  • the electrical resistance of the portion subjected to the low resistance treatment is smaller than the electrical resistance of the portion not subjected to the low resistance treatment.
  • Examples of the resistance reduction treatment include plasma treatment and doping with p-type impurities or n-type impurities.
  • the impurity concentration in the conductor region 7 is higher than the impurity concentration in the semiconductor region 5.
  • the portion of the oxide semiconductor layer 15 located below the drain electrode 6d may be reduced in resistance and may become a part of the conductor region 7.
  • resistance reduction treatment treatment methods other than those described above, for example, hydrogen plasma treatment using a CVD apparatus, argon plasma treatment using an etching apparatus, annealing treatment in a reducing atmosphere, or the like may be performed.
  • an insulating layer (dielectric layer, passivation layer) 11 is formed on the protective layer 8 and the conductor region 7 by a CVD method or the like.
  • the insulating layer 11 is made of SiO 2 (thickness: 200 nm, for example).
  • an opening is formed in a predetermined region of the insulating layer 11 using a fourth photomask (not shown). As a result, a contact hole CH1 exposing a part of the source wiring 6a and a contact hole CH2 exposing a part of the gate routing wiring 3a are formed.
  • a transparent conductive film (thickness: for example, 100 nm) is formed on the insulating layer 11, and this is used with a fifth photomask.
  • the transparent electrode 9 and the transparent connection layer 9a are formed.
  • the transparent conductive film for example, an ITO (Indium Tin Oxide) or IZO film can be used.
  • the transparent electrode 9 is also provided in the opening of the insulating layer 11 and connected to a predetermined electrode.
  • the transparent connection layer 9a is in contact with the source wiring 6a and the gate routing wiring 3a in the contact holes CH1 and CH2, respectively, and electrically connects the source wiring 6a and the gate routing wiring 3a.
  • a transparent connection layer 9b is also formed from a transparent conductive film, and the transparent connection layer 9b is formed so as to be in contact with the upper surface of the gate terminal connection layer 3b included in the gate routing wiring 3a. In this way, a semiconductor device (TFT substrate) 100A is obtained.
  • the gate lead-out wiring 3a and the source wiring 6a can be electrically connected by the transparent connection layer 9a formed of the transparent conductive film. That is, the gate wiring layer formed from the same conductive film as the gate electrode 3a and the source wiring layer formed from the same conductive film as the source electrode 6s are electrically connected by the transparent wiring layer formed from the transparent conductive film. Can be connected.
  • the source wiring 6a is not formed as much as possible, and the contact area between the source wiring layer formed of the same conductive film as the source electrode 6s such as the source wiring 6a and the oxide semiconductor layer 15 is reduced. For example, the source wiring 6 a is prevented from being peeled off from the oxide semiconductor layer 15.
  • the liquid crystal display device 500 shown in FIG. 4 can be obtained.
  • FIG. 1 a schematic plan view of the TFT substrate 100B
  • FIG. 3A is referred to for a schematic enlarged plan view of a portion X in FIG.
  • FIG. 7 is a schematic cross-sectional view taken along the line A-A ′ of FIG.
  • FIG. 8 is a schematic cross-sectional view along the line B-B ′ of FIG. 1.
  • FIG. 9 is a schematic cross-sectional view along the line A1-A1 'of FIG.
  • the TFT substrate 100B is different from the TFT substrate 100A in that the protective layer 8 is not formed.
  • the TFT substrate 100B similarly to the TFT substrate 100A described above, since the auxiliary capacitance is constituted by the conductor region 7, the transparent electrode 9, and the insulating layer between them, a high aperture ratio can be realized. Further, since the protective layer 8 does not need to be formed, the manufacturing cost is reduced. Furthermore, since the depth of the contact holes CH1 and CH2 is reduced by not forming the protective layer 8, the disconnection of the transparent connection layer 9a formed in the contact holes CH1 and CH2 can be prevented.
  • the TFT substrate 100B of the present embodiment can also be applied to, for example, an FFS mode liquid crystal display device (FIG. 4), similarly to the TFT substrate 100A.
  • FFS mode liquid crystal display device FFT substrate 100B of the present embodiment
  • FIG. 10 is a cross-sectional view for explaining the manufacturing method of the TFT substrate 100B corresponding to FIG.
  • FIG. 11A to FIG. 11C are schematic cross-sectional views for explaining a manufacturing method of the TFT substrate 100B corresponding to FIG.
  • the gate electrode 3 and the gate routing wiring 3a are formed on the substrate 2, and the gate electrode 3 and the gate routing wiring 3a, the gate insulating layer 4 is formed, the oxide semiconductor layer 15 is formed on the gate insulating layer 4, the source electrode 6s and the drain electrode 6d on the oxide semiconductor layer 15, and the source wiring 6a is formed.
  • a resist layer 8 ′ as a protective layer is formed by photolithography using a third photomask (not shown) so as to be in contact with the channel region of the oxide semiconductor layer 15.
  • the resist layer 8 ' is formed from a photosensitive resin.
  • the channel region of the oxide semiconductor layer 11 is protected by the resist layer 8 ′.
  • the resistance reduction process is performed on the oxide semiconductor layer 15 from above the substrate 2.
  • the resistance of the oxide semiconductor layer 15 that is not covered with the resist layer 8 ', the source electrode 6s, the drain electrode 6d, and the source wiring 6a is reduced by, for example, plasma irradiation L.
  • the resistance reduction process lowers the portion of the oxide semiconductor layer 15 that is not covered with the resist layer 8 ′, the source electrode 6s, the drain electrode 6d, and the source wiring 6a.
  • the conductor region 7 is formed.
  • a portion of the oxide semiconductor layer 15 that has not been reduced in resistance remains as the semiconductor region 5.
  • the electrical resistance of the portion subjected to the low resistance treatment is smaller than the electrical resistance of the portion not subjected to the low resistance treatment.
  • Examples of the resistance reduction treatment include plasma treatment and doping with p-type impurities or n-type impurities.
  • the impurity concentration in the conductor region 7 is higher than the impurity concentration in the semiconductor region 5.
  • the portion of the oxide semiconductor layer 15 located below the drain electrode 6d may be reduced in resistance and may become a part of the conductor region 7.
  • resistance reduction treatment treatment methods other than those described above, for example, hydrogen plasma treatment using a CVD apparatus, argon plasma treatment using an etching apparatus, annealing treatment in a reducing atmosphere, or the like may be performed.
  • the resist layer 8 ' is removed by a known method.
  • an insulating layer (dielectric layer, passivation layer) 11 is formed on the source electrode 6s, the drain electrode 6d, the source wiring 6a, and the conductor region 7 by a CVD method or the like. To do.
  • the insulating layer 11 is made of SiO 2 (thickness: 200 nm, for example).
  • an opening is formed in a predetermined region of the insulating layer 11 using a fourth photomask (not shown). As a result, a contact hole CH1 exposing a part of the source wiring 6a and a contact hole CH2 exposing a part of the gate routing wiring 3a are formed.
  • a transparent conductive film (thickness: for example, 100 nm) is formed on the insulating layer 11, and this is patterned by using a fifth photomask, thereby transparent.
  • the electrode 9 and the transparent connection layer 9a are formed.
  • the transparent conductive film for example, an ITO film or an IZO film can be used.
  • the transparent electrode 9 is also provided in the opening of the insulating layer 11 and connected to a predetermined electrode.
  • the transparent connection layer 9a contacts the source wiring 6a and the gate routing wiring 3a in the contact holes CH1 and CH2, respectively, and electrically connects the source wiring 6a and the gate routing wiring 3a. Is connected. In this way, a semiconductor device (TFT substrate) 100B is obtained.
  • the manufacturing method of the TFT portion shown in FIGS. 11A to 11C may be the following method.
  • FIG 12 and 13 are schematic cross-sectional views for explaining another manufacturing method of the TFT portion of the TFT substrate 100B.
  • the gate electrode 3 and the gate routing wiring 3a are formed on the substrate 2, and the gate electrode 3 and the gate routing wiring 3a, the gate insulating layer 4 is formed, the oxide semiconductor layer 15 is formed on the gate insulating layer 4, and the source electrode 6s, the drain electrode 6d and the source wiring are formed on the oxide semiconductor layer 15. 6a is formed.
  • the insulating layer 11 is formed on the source electrode 6s and the drain 6d by a CVD method or the like. At this time, the insulating layer 11 is also formed on the source wiring 6a, and the contact holes CH1 and CH2 described above are formed using a third photomask (not shown) (see FIG. 10).
  • a resist layer 8 ′ is formed on the insulating layer 11 as a protective layer so as to overlap the channel region of the oxide semiconductor layer 15 when viewed from the normal direction of the substrate 2. It is formed by photolithography using a fourth photomask (not shown). The resist layer 8 ′ is not in contact with the channel region of the oxide semiconductor layer 11.
  • a resistance reduction process is performed on the oxide semiconductor layer 15 through the insulating layer 11 from above the substrate 2.
  • the resistance of the oxide semiconductor layer 15 that is not covered with the resist layer 8 ′ is reduced by, for example, plasma irradiation L.
  • the portion of the oxide semiconductor layer 15 that is not covered with the resist layer 8 ′ is reduced in resistance as shown in FIG.
  • a portion of the oxide semiconductor layer 15 that has not been reduced in resistance remains as the semiconductor region 5.
  • the electrical resistance of the portion subjected to the low resistance treatment is smaller than the electrical resistance of the portion not subjected to the low resistance treatment.
  • Examples of the resistance reduction treatment include plasma treatment and doping with p-type impurities or n-type impurities.
  • the impurity concentration in the conductor region 7 is higher than the impurity concentration in the semiconductor region 5.
  • the portion of the oxide semiconductor layer 15 located below the drain electrode 6d may be reduced in resistance and may become a part of the conductor region 7.
  • resistance reduction treatment treatment methods other than those described above, for example, hydrogen plasma treatment using a CVD apparatus, argon plasma treatment using an etching apparatus, annealing treatment in a reducing atmosphere, or the like may be performed.
  • the resist layer 8 ' is removed by a known method.
  • a transparent conductive film is formed on the insulating layer 11, and this is patterned using a fifth photomask, whereby the transparent electrode 9 and the transparent connection layer 9a are formed.
  • the transparent connection layer 9a contacts the source wiring 6a and the gate routing wiring 3a in the contact holes CH1 and CH2, respectively, and electrically connects the source wiring 6a and the gate routing wiring 3a. ing. Even in this way, the semiconductor device (TFT substrate) 100B can be obtained.
  • the gate electrode 3 and the gate routing wiring 3a are formed on the substrate 2, and the gate electrode 3 and the gate routing wiring 3a, the gate insulating layer 4 is formed, the oxide semiconductor layer 15 is formed on the gate insulating layer 4, the source electrode 6s and the drain electrode 6d on the oxide semiconductor layer 15, and the source wiring 6a is formed.
  • an insulating layer 11 is formed on the source electrode 6s and the drain 6d by a CVD method or the like. At this time, the insulating layer 11 is also formed on the source wiring 6a, and the contact holes CH1 and CH2 described above are formed using a third photomask (not shown) (see FIG. 10).
  • a transparent conductive film is formed on the insulating layer 11, and this is patterned using a fourth photomask (not shown), thereby forming a transparent electrode.
  • 9 and the transparent connection layer 9a are formed.
  • the transparent connection layer 9a contacts the source wiring 6a and the gate routing wiring 3a in the contact holes CH1 and CH2, respectively, and electrically connects the source wiring 6a and the gate routing wiring 3a. ing.
  • a resist layer 8 ′ is formed on the insulating layer 11 as a protective layer so as to overlap the channel region of the oxide semiconductor layer 15 when viewed from the normal direction of the substrate 2. It is formed by a photolithography method using a fifth photomask. The resist layer 8 ′ is not in contact with the channel region of the oxide semiconductor layer 15.
  • a resistance reduction process is performed on the oxide semiconductor layer 15 through the insulating layer 11 and the transparent electrode 9 from above the substrate 2.
  • the resistance of the oxide semiconductor layer 15 that is not covered with the resist layer 8 ', the source electrode 6s, the drain electrode 6d, and the source wiring 6a is reduced by, for example, plasma irradiation L.
  • the portion of the oxide semiconductor layer 15 that is not covered with the resist layer 8 ′, the source electrode 6 s, the drain electrode 6 d, and the source wiring 6 a is reduced in resistance to become the conductor region 7.
  • a portion of the oxide semiconductor layer 15 that has not been reduced in resistance remains as the semiconductor region 5.
  • the electrical resistance of the portion subjected to the low resistance treatment is smaller than the electrical resistance of the portion not subjected to the low resistance treatment.
  • Examples of the resistance reduction treatment include plasma treatment and doping with p-type impurities or n-type impurities.
  • the impurity concentration in the conductor region 7 is higher than the impurity concentration in the semiconductor region 5.
  • the portion of the oxide semiconductor layer 15 located below the drain electrode 6d may be reduced in resistance and may become a part of the conductor region 7.
  • resistance reduction treatment treatment methods other than those described above, for example, hydrogen plasma treatment using a CVD apparatus, argon plasma treatment using an etching apparatus, annealing treatment in a reducing atmosphere, or the like may be performed.
  • the resist layer 8 ' is removed by a known method. In this way, the TFT substrate 100B shown in FIGS. 7 and 9 is obtained.
  • FIG. 1 is referred to for a schematic plan view of the TFT substrate 100C. Further, since the structure in the vicinity of the gate connection terminal layer 3b is common to the TFT substrate 100B, description thereof is omitted (see FIG. 8).
  • FIG. 14A is a schematic enlarged plan view of a portion X in FIG.
  • FIG. 14B is a schematic cross-sectional view along the line A-A ′ of FIG.
  • the main difference between the TFT substrate 100C and the TFT substrate 100B is that in the TFT substrate 100C, the transparent connection layer 9a is in contact with the oxide layer 15, and the source wiring 6a is electrically connected to the transparent connection layer 9a via the oxide layer 15. Is in the point connected to.
  • the contact resistance may increase due to a Schottky barrier between the transparent connection layer 9a and the source wiring 6a.
  • both the transparent connection layer 9a and the oxide layer 15 are formed of an oxide, even if the transparent connection layer 9a and the oxide layer 15 are in contact with each other, the transparent connection layer 9a and the oxide layer 15 are between the transparent connection layer 9a and the oxide layer 15. The increase in contact resistance due to the Schottky barrier can be suppressed, and good contact resistance can be obtained.
  • the auxiliary capacitance is constituted by the conductor region 7, the transparent electrode 9, and the insulating layer between them, a high aperture ratio can be realized.
  • the TFT substrate 100C of this embodiment can also be applied to, for example, an FFS mode liquid crystal display device (FIG. 4), similarly to the TFT substrate 100A.
  • FFS mode liquid crystal display device FFT substrate 100C of this embodiment
  • the TFT portion of the TFT substrate 100C is the same as that of the TFT 100B, and the description thereof is omitted.
  • the gate routing wiring 3a is formed on the substrate 2 by the method described above, and then the gate insulating layer 4 is formed on the gate routing wiring 3a. It forms by the method mentioned above.
  • the oxide semiconductor layer 15 and the source wiring 6a are formed by the method described above.
  • the source wiring 6a is formed so that the side surface of the source wiring 6a is positioned on the oxide semiconductor layer 15, and the source wiring 6a is formed so that a part of the oxide semiconductor layer 15 is exposed.
  • a resist layer 8 ′ in contact with the channel region of the oxide semiconductor layer 15 is formed by the above-described method, and the resist layer 8 ′ of the oxide semiconductor layer 15 and the source electrode are formed.
  • the resistance of the portion not covered with 6s, the drain electrode 6d and the source wiring 6a is reduced by the method described above. Note that a portion where the oxide semiconductor layer 15 illustrated in FIG. 15A is exposed (including a portion in contact with a transparent connection layer 9a described later) is also reduced in resistance.
  • the insulating layer 11 is formed on the source wiring 6a and the gate insulating layer 4 by the method described above. At this time, a contact hole CH1 exposing a part of the oxide semiconductor layer 15 and a contact hole CH2 exposing a part of the gate routing wiring 3a are formed.
  • the transparent connection layer 9a is formed on the insulating layer 11 by the method described above. As shown in FIG. 14B, the transparent connection layer 9a is in contact with the oxide semiconductor layer 15 and the gate routing wiring 3a in the contact holes CH1 and CH2, respectively, and connects the source wiring 6a and the gate routing wiring 3a. Electrically connected. Thus, the semiconductor device (TFT substrate) 100C is obtained.
  • the embodiment of the present invention provides a TFT substrate that can be manufactured by a simple process, or that can realize a display device with higher definition and a higher aperture ratio than the conventional one, and a manufacturing method thereof. .
  • the present invention relates to a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint.
  • a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint.
  • EL organic electroluminescence
  • an imaging device such as an image sensor device
  • an image input device an image input device
  • a fingerprint a fingerprint detection device
  • the present invention can be widely applied to an apparatus including a thin film transistor such as an electronic apparatus such as a reading apparatus.

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Abstract

　半導体装置（１００Ａ）は、半導体領域（５）および半導体領域に接する導体領域（７）を含む酸化物層（１５）と、半導体領域に電気的に接続されたソース電極（６ｓ）およびドレイン電極（６ｄ）と、ソース電極およびドレイン電極の上に形成された絶縁層（１１）と、導体領域の少なくとも一部に絶縁層を介して重なるように配置された透明電極（９）と、ソース電極と同一の導電膜から形成されたソース配線（６ａ）と、ゲート電極（３）と同一の導電膜から形成されたゲート引回し配線（３ａ）とを備える。ソース配線は、透明電極と同一の導電膜から形成された透明接続層（９ａ）を介して、ゲート引回し配線と電気的に接続されている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関し、特に、液晶表示装置や有機ＥＬ表示装置のアクティブマトリクス基板およびその製造方法に関する。ここで、半導体装置は、アクティブマトリクス基板やそれを備える表示装置を含む。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板はＴＦＴ基板と呼ばれる。
　ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成できる。
　特許文献１には、酸化物半導体ＴＦＴを備えるＴＦＴ基板の製造方法が開示されている。特許文献１に記載の製造方法によると、酸化物半導体膜の一部を低抵抗化して画素電極を形成することにより、ＴＦＴ基板の製造工程数を削減することができる。
　近年、液晶表示装置等の高精細化が進むに連れて、画素開口率の低下が問題となっている。なお、画素開口率とは、表示領域に占める画素（例えば、透過型液晶表示装置において、表示に寄与する光を透過する領域）の面積比率をいい、以下では、単に、「開口率」という。
　特に、モバイル用途の中小型の透過型液晶表示装置は、表示領域の面積が小さいので、当然に個々の画素の面積も小さく、高精細化による開口率の低下が顕著になる。また、モバイル用途の液晶表示装置の開口率が低下すると、所望の輝度を得るために、バックライトの輝度を増大させる必要があり、消費電力の増大を招くという問題も起こる。
　高い開口率を得るためには、画素毎に設けられるＴＦＴや補助容量などの不透明な材料で形成される素子の占める面積を小さくすればよいが、ＴＦＴや補助容量は、当然に、その機能を果たすために最低限必要なサイズがある。ＴＦＴとして酸化物半導体ＴＦＴを用いると、アモルファスシリコンＴＦＴを用いる場合よりも、ＴＦＴを小型化できるという利点が得られる。なお、補助容量は、画素の液晶層（電気的には、「液晶容量」と呼ばれる）に印加された電圧を保持するために、液晶容量に対して電気的に並列に設けられる容量であり、一般に、補助容量の少なくとも一部は画素と重なるように形成される。
特開２０１１－９１２７９号公報
　高開口率化に対する要求は強く、酸化物半導体ＴＦＴを用いるだけでは、その要求に応えられない。また、表示装置の低価格化も進んでおり、高精細で、高開口率の表示装置を安価に製造する技術の開発も求められている。
　また、本発明者が検討したところ、特許文献１に記載の方法を用いると、酸化物半導体膜とソース配線などの金属層との密着性が低いことに起因して、信頼性が低下するおそれがあり、特に、例えば、表示に寄与しない周辺領域に形成されたソース配線の一部の信頼性が低下するおそれがある。これについては後で詳述する。
　そこで、本発明は、簡便なプロセスで製造することができ、または、従来よりも高精細かつ高開口率で、十分な信頼性を有する表示装置を実現可能なＴＦＴ基板およびその製造方法を提供することを主な目的とする。
　本発明の実施形態による半導体装置は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、半導体領域と、前記半導体領域と接する導体領域とを含む酸化物層であって、前記半導体領域の少なくとも一部は前記ゲート絶縁層を介して前記ゲート電極と重なっている、酸化物層と、前記半導体領域と電気的に接続されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の上に形成された絶縁層と、前記導体領域の少なくとも一部と前記絶縁層を介して重なるように配置された透明電極と、前記ソース電極と同一の導電膜から形成されたソース配線と、前記ゲート電極と同一の導電膜から形成されたゲート引回し配線とを備え、前記ソース配線は、前記透明電極と同一の導電膜から形成された透明接続層を介して、前記ゲート配線と電気的に接続されている。
　ある実施形態において、上述の半導体装置は、前記半導体領域のチャネル領域と接する保護層をさらに有し、前記保護層は前記ソース配線の上に形成され、前記絶縁層は前記保護層の上に形成されている。
　ある実施形態において、前記透明接続層は前記酸化物層に接し、前記ソース配線は、前記酸化物層を介して前記透明接続層と電気的に接続されている。
　ある実施形態において、前記ゲート引回し配線は、ゲート接続端子層を含み、前記半導体装置は、前記透明電極と同一の導電膜から形成されたさらなる透明接続層を有し、前記さらなる透明接続層は、前記ゲート接続端子層の上面と接する。
　前記酸化物層は、Ｉｎ、ＧａおよびＺｎを含む。
　本発明の実施形態による半導体装置の製造方法は、基板を用意する工程（ａ）と、前記基板上に、ゲート電極およびゲート引回し配線、ならびにゲート絶縁層を形成する工程（ｂ）と、前記ゲート絶縁層の上に酸化物半導体膜を形成する工程（ｃ）と、前記酸化物半導体膜の上に導電膜を形成し、１枚のフォトマスクから前記酸化物半導体膜および前記導電膜をパターニングすることにより、酸化物半導体層とソース電極、ドレイン電極およびソース配線とを形成する工程（ｄ）と、前記酸化物半導体層のチャネル領域を保護する保護層を形成した後、前記酸化物半導体層の一部を低抵抗化させる低抵抗化処理を行って導体領域を形成し、前記酸化物半導体層のうち低抵抗化されなかった部分は半導体領域となる工程（ｅ）と、前記ソース電極および前記ドレイン電極の上に絶縁層を形成する工程（ｆ）と、前記絶縁層の上に、透明電極と透明接続層とを形成する工程（ｇ）とを包含し、前記透明電極の少なくとも一部は前記絶縁層を介して前記導体領域と重なり、前記ソース配線は、前記透明接続層を介して、前記ゲート引回し配線と電気的に接続される。
　ある実施形態において、前記工程（ｅ）は、前記工程（ｄ）と前記工程（ｆ）との間に行われる。
　ある実施形態において、前記工程（ｅ）は、前記工程（ｆ）と前記工程（ｇ）との間に行われる。
　ある実施形態において、前記工程（ｅ）は、前記絶縁層越しに、前記酸化物半導体層の一部に不純物を注入して前記導体領域を形成する工程を含む。
　ある実施形態において、前記工程（ｅ）は、前記工程（ｇ）の後に行われる。
　ある実施形態において、前記工程（ｅ）は、前記絶縁層および前記透明電極越しに、前記酸化物半導体層の一部に不純物を注入して前記導体領域を形成する工程を含む。
　ある実施形態において、前記保護層は前記ソース配線の上に形成され、前記絶縁層は前記保護層の上に形成される。
　ある実施形態において、前記工程（ｇ）は、さらなる透明接続層を形成する工程を含み、前記ゲート引回し配線は、ゲート接続端子層を含み、前記さらなる透明接続層は、前記ゲート接続端子層の上面と接する。
　本発明の実施形態によると、簡便なプロセスで製造することができ、または、従来よりも高精細かつ高開口率で、十分な信頼性を有する表示装置を実現することが可能なＴＦＴ基板およびその製造方法が提供される。
本発明の実施形態による半導体装置（ＴＦＴ基板）１００Ａ～１００Ｃの模式的な平面図である。 （ａ）はＴＦＴ基板１００Ａの１画素の模式的な平面図であり、（ｂ）は（ａ）のＡ１－Ａ１’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。 （ａ）は図１のＸ部分の模式的な拡大平面図であり、（ｂ）は図３（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図であり、（ｃ）は図１のＢ－Ｂ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。 本発明による実施形態のＴＦＴ基板１００Ａを備える液晶表示装置５００の模式的な断面図である。 （ａ）～（ｅ）は、それぞれＴＦＴ基板１００Ａの製造方法の一例を説明する模式的な断面図である。 （ａ）～（ｆ）は、それぞれＴＦＴ基板１００Ａの製造方法の一例を説明する模式的な断面図である。 図３（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ｂの模式的な断面図である。 図１のＢ－Ｂ’線に沿ったＴＦＴ基板１００Ｂの模式的な断面図である。 図２（ａ）のＡ１－Ａ１’線に沿ったＴＦＴ基板１００Ｂの模式的な平面図である。 ＴＦＴ基板１００Ｂの製造方法の一例を説明するための模式的な断面図である。 （ａ）～（ｃ）は、それぞれＴＦＴ基板１００Ｂの製造方法の一例を説明するための模式的な断面図である。 （ａ）～（ｃ）は、それぞれＴＦＴ基板１００Ｂの製造方法の一例を説明するための模式的な断面図である。 （ａ）～（ｃ）は、それぞれＴＦＴ基板１００Ｂの製造方法の一例を説明するための模式的な断面図である。 （ａ）は図１のＸ部分の模式的な拡大平面図であり、（ｂ）は図１４（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ｃの模式的な断面図である。 （ａ）および（ｂ）はそれぞれ、ＴＦＴ基板１００Ｃの製造方法の一例を説明するための模式的な断面図である。
　以下、図面を参照しながら、本発明による実施形態の半導体装置を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備える。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　ここでは、液晶表示装置に用いられる酸化物半導体ＴＦＴを備えるＴＦＴ基板を例に説明する。
　図１は本実施形態によるＴＦＴ基板１００Ａの模式的な平面図である。図２（ａ）はＴＦＴ基板１００Ａにおける１画素の模式的な平面図であり、図２（ｂ）は、図２（ａ）のＡ１－Ａ１’線に沿った模式的な断面図である。図３（ａ）は、図１のＸ部分の模式的な拡大平面図である。図３（ｂ）は、図３（ａ）のＡ－Ａ’線に沿った模式的な断面図である。図３（ｃ）は、図１のＢ－Ｂ’線に沿った模式的な断面図である。図４は本発明の実施形態による液晶表示装置５００の模式的な断面図である。
　図１に示すように、ＴＦＴ基板１００Ａは、表示領域１０１と表示領域１０１の周辺に位置する周辺領域１０２とを有する。表示領域１０１には画素ごとに酸化物半導体ＴＦＴが形成されている。周辺領域１０２には、例えばソース配線６ａの一部や、ゲート引回し配線３ａが形成されている。
　まず、表示領域１０１について説明する。
　図２（ａ）および図２（ｂ）に示すように、ＴＦＴ基板１００Ａは、基板２と、基板２の上に形成されたゲート電極３と、ゲート電極３の上に形成されたゲート絶縁層４と、ゲート絶縁層４の上に形成された酸化物層（酸化物半導体層という場合もある）１５を有する。酸化物層１５は、半導体領域５と、半導体領域５と接する導体領域７とを含む酸化物層１５であって、半導体領域５の少なくとも一部はゲート絶縁層４を介してゲート電極３と重なっている。さらに、ＴＦＴ基板１００Ａは、半導体領域５と電気的に接続されたソース電極６ｓおよびドレイン電極６ｄと、ソース電極６ｓおよびドレイン電極６ｄの上に形成された絶縁層（パッシベーション層）１１と、導体領域７の少なくとも一部と絶縁層１１を介して重なるように配置された透明電極９とを有する。なお、図示する例では、導体領域７は透明電極（例えば画素電極）としても機能し得る。
　酸化物層１５における導体領域７は、半導体領域５よりも電気抵抗の低い領域である。導体領域７の電気抵抗は例えば１００ｋΩ／□以下、好ましくは１０ｋΩ／□以下である。導体領域７は、例えば酸化物半導体膜を部分的に低抵抗化させることによって形成され得る。低抵抗化させるための処理方法にもよるが、例えば導体領域７は、半導体領域５よりも高い濃度で不純物（例えばボロン）を含んでいてもよい。
　ＴＦＴ基板１００Ａにおいて、酸化物層１５を部分的に低抵抗化して、例えば画素電極となる導体領域７を形成し、半導体として残る部分からＴＦＴの活性層となる半導体領域５を形成できるので、製造プロセスを簡便にできる。
　また、本実施形態では、透明電極９の少なくとも一部は絶縁層１１を介して導体領域７と重なっている。これにより、２つの透明電極が重なる部分に補助容量が形成される。この補助容量は透明なので（可視光を透過するので）、開口率を低下させることがない。従って、ＴＦＴ基板１００Ａは、従来のように、不透明な電極を有する補助容量を備えるＴＦＴ基板よりも、高い開口率を有し得る。また、補助容量によって開口率が低下することがないので、補助容量の容量値（補助容量の面積）を必要に応じて、大きくできるという利点も得られる。なお、透明電極９は、画素の略全体（ＴＦＴが形成されている領域を除く）を覆うように形成されていてもよい。
　さらに、詳細は後述するが、本実施形態では、１枚のフォトマスク（ハーフトーンマスク）からハーフトーン露光により、酸化物層１５とソース・ドレイン電極６ｓ、６ｄおよびソース配線６ａとを形成している。これにより、フォトマスクの数が削減され、製造コストが削減される。
　図２（ｂ）に示すように、酸化物層１５の上に半導体領域５のチャネル領域と接する保護層８を設けてもよい。
　酸化物層１５の上には、ソース電極６ｓおよびドレイン電極６ｄが形成されている。ドレイン電極６ｄは導体領域７の上面の少なくとも一部と接していることが好ましい。この理由を以下に説明する。
　上述したように、特許文献１には、酸化物半導体膜の一部を低抵抗化して画素電極を形成することが開示されている。しかしながら、本発明者が検討したところ、特許文献１に開示された方法によると、次のような問題が生じ得る。
　特許文献１で提案された方法によると、ＴＦＴ基板を法線方向から見たとき、画素電極とドレイン電極との間にギャップが存在し、画素電極をドレイン電極の端部まで形成できないという問題がある。これに対し、本実施形態では、基板２の法線方向から見て、導体領域７のチャネル側の端部がドレイン電極６ｄと重なるように配置される。従って、導体領域７のうち画素電極として機能する部分とドレイン電極６ｄとの間にギャップが存在せず、開口率をより高めることが可能になる。
　次に、周辺領域１０２について説明する。
　図３（ａ）および図３（ｂ）に示すように、ＴＦＴ基板１００Ａは、酸化物層１５と接し、ソース電極６ｓと同一の導電膜から形成されたソース配線６ａと、ゲート電極３と同一の導電膜から形成されたゲート引回し配線３ａとを備える。ソース配線６ａは、透明電極９と同一の導電膜から形成された透明接続層９ａを介して、ゲート引回し配線３ａと電気的に接続されている。
　図３（ｂ）に示すように、ソース配線６ａの上には保護層８が形成され、保護層８の上には絶縁層１１が形成されている。後述するが、保護層８は形成されない場合もある。
　さらに、図３（ｃ）に示すように、ゲート引回し配線３ａはゲート接続端子層３ｂを含み、ＴＦＴ基板１００Ａは透明電極９と同一の導電膜から形成されたさらなる透明接続層９ｂを有し、さらなる透明接続層９ｂはゲート接続端子層３ｂの上面と接することが好ましい。
　特許文献１では、製造プロセスで使用するマスク枚数を低減するために、酸化物層とソース配線層とをハーフトーン露光技術を用いてパターニングしている。この技術を用いると、例えばソース・ドレイン電極およびソース配線を含むソース配線層と酸化物層とを独立して加工できない。このため、例えば表示装置の表示領域に形成されるデータ信号線（ソースバスライン、ソース配線）や表示領域周辺に形成される信号線の一部、引き回し配線、端子接続部等は、酸化物層とソース配線層との積層構造を有することになる。この場合、ソース電極の材料にもよるが、製造工程中に加わる熱（意図的に加えたアニール処理や成膜処理時等の基板加熱）の影響により、酸化物層とソース配線層との密着性が低下し、これらの界面で剥離が生じやすくなる。ここの対策として、プロセス温度を低温化することも考えられるが、その場合には所望のＴＦＴ特性を確実に得ることが困難となり、信頼性が低下するおそれがある。特に、この問題は、周辺領域に形成されるソース配線の一部で生じやすい。
　上述したように、特許文献１に開示されている方法でソース配線６ａおよび酸化物層１５を形成すると、ソース配線６ａの下面と接するように酸化物層１５が形成される。したがって、ソース配線６ａの面積が大きくなるほどソース配線６ａと酸化物層１５との接触面積も大きくなり、上述した理由から、ソース配線６ａおよび酸化物層１５の界面で剥離が生じやすくなる。本実施形態においては、ソース配線６ａをそのまま、外部回路と電気的に接続させる端子部付近（図１のゲート接続端子層３ｂ付近）まで延設させずに、ゲート引回し配線３ａに一旦切り替えて、ゲート引回し配線３ａを端子部付近まで延設させている。これにより、ソース配線６ａと酸化物層１５との接触面積を小さくでき、ソース配線６ａが酸化物層１５から剥がれるのを防ぐことができる。
　基板２は、典型的には透明基板であり、例えばガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維（例えば、ガラス繊維、ガラス繊維の不織布）との複合基板を含む。耐熱性を有する樹脂材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド樹脂を例示することがきる。また、反射型液晶表示装置に用いる場合には、基板２として、シリコン基板を用いることもできる。
　ゲート電極３は、ゲート配線３’に電気的に接続されている。ゲート電極３およびゲート配線３’は、例えば、上層がＷ（タングステン）層であり、下層がＴａＮ（窒化タンタル）層である積層構造を有する。このほか、ゲート電極３およびゲート配線３’は、Ｍｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造、４層以上の積層構造を有してもよい。さらに、ゲート電極３は、Ｃｕ（銅）、Ａｌ、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ゲート電極３の厚さは約５０ｎｍ以上６００ｎｍ以下（本実施形態において、ゲート電極３の厚さは約４２０ｎｍ）である。
　ゲート絶縁層４としては、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。ゲート絶縁層４の厚さは、例えば約５０ｎｍ以上６００ｎｍ以下である。また、ゲート絶縁層４は、基板１からの不純物などの拡散防止のため、ＳｉＮx、またはＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）から形成された下層ゲート絶縁層と、半導体領域５の半導体特性の劣化防止の観点から、ＳｉＯ2またはＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）から形成された上層ゲート絶縁層とを有してもよい。さらに、低い温度でゲートリーク電流の少ない緻密なゲート絶縁層４を形成させるには、Ａｒ（アルゴン）などの希ガスを用いながらゲート絶縁層４を形成するとよい。ゲート絶縁層４の厚さは約３７５ｎｍである。
　酸化物層１５は、Ｉｎ（インジウム）、Ｇａ（ガリウム）およびＺｎ（亜鉛）を１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系膜から形成されている。Ｉｎ、ＧおよびＺｎの割合は適宜選択され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系膜の代わりに、他の酸化物膜、例えばＺｎ－Ｏ系（ＺｎＯ）膜、Ｉｎ－Ｚｎ－Ｏ系（ＩＺＯ（登録商標））膜、Ｚｎ－Ｔｉ－Ｏ系（ＺＴＯ）膜、Ｃｄ－Ｇｅ－Ｏ系膜、Ｃｄ－Ｐｂ－Ｏ系膜、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系膜などを用いてもよい。さらに、酸化物層１５として、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。酸化物層１５として、アモルファス酸化物膜を用いることが好ましい。低温で製造でき、かつ、高い移動度を実現できるからである。酸化物層１５の厚さは、例えば約３０ｎｍ以上１００ｎｍ以下（例えば約５０ｎｍ）である。
　本実施形態における酸化物層１５は、半導体領域５と、半導体領域５よりも電気抵抗の小さい導体領域７とを有している。このような酸化物層１５は、酸化物半導体膜の一部を低抵抗化することによって形成され得る。低抵抗化する方法にもよるが、低抵抗部分は、高抵抗部分よりも高い濃度でｐ型不純物（例えば、Ｂ（ボロン））またはｎ型不純物（例えば、Ｐ（リン））を含む場合がある。低抵抗部分の電気抵抗は例えば１００ｋΩ／□以下、好ましくは１０ｋΩ／□以下である。
　ソース配線層（ここでは、ソース電極６ｓ、ドレイン電極６ｄ、ソース配線６ａおよびソース配線６ａを含む）は、Ｔｉ／Ａｌ／Ｔｉから形成された積層構造を有してもよい。あるいは、ソース配線層は、Ｍｏ／Ａｌ／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造または４層以上の積層構造を有してもよい。さらに、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ソース配線層の厚さは、例えば５０ｎｍ以上６００ｎｍ以下（例えば約３５０ｎｍ）である。
　保護層８は、例えばＳｉＯ2などの絶縁酸化物から形成されることが好ましい。保護層８が絶縁酸化物から形成されると、酸化物層１５の半導体領域５の酸素欠損による半導体特性の劣化を防ぐことができる。このほか保護層８は、例えばＳｉＯＮ（酸化窒化シリコン、窒化酸化シリコン）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。保護層８の厚さは、例えば約５０ｎｍ以上３００ｎｍ以下が好ましい。保護層８の厚さは例えば約１５０ｎｍである。
　絶縁層１１は例えばＳｉＮxから形成されている。あるいは、絶縁層１１は例えばＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）またはＴａ2Ｏ5（酸化タンタル）から形成され得る。絶縁層１１の厚さは、例えば約１００ｎｍ以上５００ｎｍ以下（例えば約２００ｎｍ）である。なお、絶縁層１１は、積層構造を有していてもよい。
　透明電極９、透明接続層９ａおよび９ｂは、透明導電膜（例えばＩＴＯまたはＩＺＯ膜）から形成されている。透明電極９、透明接続層９ａおよび９ｂの厚さは、それぞれ例えば２０ｎｍ以上２００ｎｍ以下が好ましい。透明電極９、透明接続層９ａおよび９ｂの厚さはそれぞれ例えば約１００ｎｍである。なお、本実施形態において、透明接続層９ａは透明接続層９ｂと接していない。
　図４に示すように、ＴＦＴ基板１００Ａは、例えば、Fringe Field Switching（ＦＦＳ）モードの液晶表示装置５００に用いられる。このとき、下層の導体領域７を画素電極（表示信号電圧が供給される）とし、上層の透明電極９を共通電極（共通電圧または対向電圧が供給される）として用いる。透明電極９には、少なくとも１以上のスリットが設けられる。このような構造のＦＦＳモードの液晶表示装置５００は、例えば、特開２０１１－５３４４３号公報に開示されている。特開２０１１－５３４４３号公報の開示内容の全てを参考のために本明細書に援用する。
　液晶表示装置５００は、ＴＦＴ基板１００Ａおよび対向基板２００と、ＴＦＴ基板１００Ａと対向基板２００との間に形成された液晶層５０とを有する。液晶表示装置５００において、対向基板２００の液晶層５０側には、透明電極（例えばＩＴＯ）などから形成され得た対向電極を備えていない。ＴＦＴ基板１００Ａに形成された導体領域（画素電極）７と透明電極（共通電極）９とにより生じた横方向の電界により、液晶層５０中の液晶分子の配向を制御して、表示させている。
　次いで、ＴＦＴ基板１００Ａの製造方法の一例を説明する。
　本発明の実施形態によるＴＦＴ基板１００Ａの製造方法は、基板２を用意する工程（ａ）と、基板２上に、同一の導電膜からゲート電極３およびゲート引回し配線３ａ、ならびにゲート絶縁層４を形成する工程（ｂ）とを有する。さらに、ＴＦＴ基板１００Ａの製造方法は、ゲート絶縁層４の上に酸化物半導体膜を形成する工程（ｃ）と、酸化物半導体膜の上に導電膜を形成し、１枚のフォトマスクから酸化物半導体膜および導電膜をパターニングすることにより、酸化物半導体層１５とソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａとを形成する工程（ｄ）とを有する。さらに、ＴＦＴ基板１００Ａの製造方法は、酸化物半導体層１５のチャネル領域を保護する保護層８を形成した後、酸化物半導体層１５の一部を低抵抗化させる低抵抗化処理を行って導体領域７を形成し、酸化物半導体層１５のうち低抵抗化されなかった部分は半導体領域５となる工程（ｅ）と、ソース電極６ｓおよびドレイン電極６ｄの上に絶縁層１１を形成する工程（ｆ）と、絶縁層１１の上に、同一の透明導電膜から透明電極９と透明接続層９ａとを形成する工程（ｇ）とを包含し、透明電極９の少なくとも一部は絶縁層１１を介して導体領域７と重なり、ソース配線６ａは、透明接続層９ａを介して、ゲート引回し配線３ａと電気的に接続される。
　工程（ｅ）は、工程（ｄ）と工程（ｆ）との間に行われてもよい。
　工程（ｅ）は、工程（ｆ）と工程（ｇ）との間に行われてもよい。
　工程（ｅ）は、絶縁層１１越しに、酸化物半導体層１５の一部に不純物を注入して導体領域７を形成する工程を含んでもよい。
　工程（ｅ）は、工程（ｇ）の後に行われてもよい。
　工程（ｅ）は、絶縁層１１および透明電極９越しに、酸化物半導体層１５の一部に不純物を注入して導体領域７を形成する工程を含んでもよい。
　保護層８はソース配線６ａの上に形成され、絶縁層１１は保護層８の上に形成されてもよい。
　工程（ｇ）は、さらなる透明接続層９ｂを形成する工程を含み、ゲート引回し配線３ａは、ゲート接続端子層３ｂを含み、透明接続層９ｂは、ゲート接続端子層３ｂの上面と接してもよい。
　次に、図５および図６を参照しながら、ＴＦＴ基板１００Ａの製造方法の一例を詳細に説明する。図５（ａ）～図５（ｅ）は、ＴＦＴ基板１００Ａの製造方法を説明するための断面図である。図６（ａ）～図６（ｆ）は、ＴＦＴ基板１００Ａの製造方法を説明するための模式的な断面図である。なお、図６（ａ）～図６（ｆ）に示すＴＦＴ基板１００Ａの製造方法は国際出願ＰＣＴ／ＪＰ２０１３／０５１４２２に記載されている。参考までに、国際出願ＰＣＴ／ＪＰ２０１３／０５１４２２に開示されている内容のすべてを本願明細書に援用する。
　まず、図５（ａ）および図６（ａ）に示すように、基板２上に、ゲート電極３およびゲート引回し配線３ａを形成する。
　続いて、図５（ｂ）および図６（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor deposition）法により、ゲート電極３およびゲート引回し配線３ａを覆うようにゲート絶縁層４を形成する。この後、ゲート絶縁層４の上に酸化物半導体膜を形成する。
　基板２としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。ゲート電極３およびゲート引出し配線３ａはスパッタ法で基板２上に導電膜を形成した後、不図示の第１のフォトマスクを用いて、フォトリソグラフィ法により導電膜のパターニングを行うことによって形成できる。ここでは、導電膜として、基板２側からＴａＮ膜（厚さ：約５０ｎｍ）およびＷ膜（厚さ：約３７０ｎｍ）をこの順で有する２層構造の積層膜を用いる。なお、導電膜として、例えば、Ｔｉ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ、ＡｌまたはＣｒなどの単層膜、それらを含む積層膜、合金膜またはこれらの窒化金属膜などを用いてもよい。
　ゲート絶縁層４は、例えばＳｉＯ2、ＳｉＮx、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。ゲート絶縁層４の厚さは例えば約３７５ｎｍである。
　酸化物半導体膜は、ゲート絶縁層４上に例えばスパッタ法で形成される。ここでは、酸化物半導体膜としてＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を用いる。酸化物半導体膜の厚さは約５０ｎｍである。
　続いて、酸化物半導体膜の上に導電膜（不図示）を例えばスパッタ法で形成する。ここでは、導電膜として、例えばＴｉ／Ａｌ／Ｔｉの積層構造を有する導電膜を用いた。下層のＴｉ層の厚さは約５０ｎｍであり、Ａｌ層の厚さは約２００ｎｍであり、上層のＴｉ層の厚さは約１００ｎｍである。
　続いて、図５（ｃ）および図６（ｃ）に示すように、不図示の第２のフォトマスク（ハーフトーンマスク）を用いて、ハーフトーン露光法により、厚さの異なるレジスト膜を導電膜上に形成し、その後ドライエッチングやアッシングなどにより、酸化物半導体膜から酸化物半導体層１５を形成し、導電膜からソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａを形成する。このように、１枚のフォトマスクから、酸化物半導体層１５やソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａを形成できるので、製造コストが削減される。
　続いて、図５（ｄ）および図６（ｄ）に示すように、ソース電極６ｄ、ドレイン電極６ｄおよびソース配線６ａの上に保護層８を、不図示の第３のフォトマスクを用いて形成する。保護層８は、酸化物半導体層１５のチャネル領域と接し、チャネル領域を保護するように形成される。また、保護層８は、ソース配線６ａの上およびゲート引回し配線３ａ上のゲート絶縁層４の上にも形成される。保護層８は、基板２の法線方向から見たとき、ソース配線６ａと重なる開口部８ｕを有し、ソース配線６ａの一部が露出する。また、ゲート引回し配線３ａの上のゲート絶縁層４および保護層８が同時にエッチングされて、ゲート絶縁層４および保護層８に、基板２の法線方向から見たとき、ゲート引回し配線３ａと重なる開口部８ｖが形成され、ゲート引回し配線３ａの一部が露出する。
　保護層８は例えばＳｉＯ2から形成されている。保護層８の厚さは例えば約１５０ｎｍである。
　続いて、図６（ｄ）に示すように、基板２の上方から、酸化物半導体層１５に対して低抵抗化処理を行う。ここでは、例えばプラズマ照射Ｌにより、酸化物半導体層１５のうち保護層８、ソース・ドレイン電極６ｓ、６ｄおよびソース配線６ａで覆われていない部分を低抵抗化する。
　低抵抗化処理により、図６（ｅ）に示すように、酸化物半導体層１５のうち保護層８、ソース・ドレイン電極６ｓ、６ｄおよびソース配線６ａで覆われていない部分が低抵抗化されて導体領域７となる。酸化物半導体層１５のうち低抵抗化されなかった部分は半導体領域５として残る。低抵抗化処理が施された部分の電気抵抗は、低抵抗化処理が施されていない部分の電気抵抗よりも小さい。
　低抵抗化処理として、例えばプラズマ処理や、ｐ型不純物またはｎ型不純物のドーピングなどが挙げられる。低抵抗化しようとする領域にｐ型不純物またはｎ型不純物をドーピングする場合、導体領域７の不純物の濃度は半導体領域５の不純物の濃度よりも大きくなる。
　不純物の拡散などにより、酸化物半導体層１５のうちドレイン電極６ｄの下方に位置する部分も低抵抗化され、導体領域７の一部となる場合がある。
　低抵抗化処理として、上記以外の処理方法、例えば、ＣＶＤ装置を用いた水素プラズマ処理、エッチング装置を用いたアルゴンプラズマ処理、還元雰囲気下でのアニール処理などを行ってもよい。
　この後、図５（ｅ）および図６（ｆ）に示すように、保護層８および導体領域７上に絶縁層（誘電体層、パッシベーション層）１１をＣＶＤ法などにより形成する。
　ここでは、絶縁層１１をＳｉＯ2（厚さ：例えば２００ｎｍ）から形成している。絶縁層１１には、不図示の第４のフォトマスクを用いて絶縁層１１の所定の領域に開口部を形成する。その結果、ソース配線６ａの一部を露出するコンタクトホールＣＨ１と、ゲート引回し配線３ａの一部を露出するコンタクトホールＣＨ２とが形成される。
　この後、図２（ｂ）および図３（ｂ）に示したように、絶縁層１１の上に透明導電膜（厚さ：例えば１００ｎｍ）を形成し、これを第５のフォトマスクを用いてパターニングすることにより、透明電極９および透明接続層９ａを形成する。透明導電膜として、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ膜等を用いることができる。図示しないが、透明電極９は、絶縁層１１の開口内にも設けられ、所定の電極に接続される。図３（ｂ）に示したように、透明接続層９ａはコンタクトホールＣＨ１およびＣＨ２内で、それぞれソース配線６ａおよびゲート引回し配線３ａと接し、ソース配線６ａとゲート引回し配線３ａとを電気的に接続させている。また、図示していないが、透明導電膜から透明接続層９ｂも形成され、ゲート引回し配線３ａに含まれるゲート端子接続層３ｂの上面と接するように透明接続層９ｂは形成される。このようにして、半導体装置（ＴＦＴ基板）１００Ａを得る。
　このように、本実施形態では、透明導電膜から形成された透明接続層９ａにより、ゲート引回し配線３ａとソース配線６ａとを電気的にさせることができる。つまり、ゲート電極３ａと同一の導電膜から形成されたゲート配線層とソース電極６ｓと同一の導電膜から形成されたソース配線層とを、透明導電膜から形成された透明配線層で電気的に接続させることができる。これにより、画素スイッチング用のＴＦＴだけでなく、中小型高精細液晶ディスプレイに求められる周辺回路と画素回路とを一体形成した薄膜トランジスタアレイを簡便に製造することが可能である。また、ソース配線６ａを可能な限り形成しないようにして、ソース配線６ａなどのソース電極６ｓと同一の導電膜から形成されたソース配線層と酸化物半導体層１５との接触面積を小さくして、例えばソース配線６ａが酸化物半導体層１５から剥がれることを防いでいる。
　対向基板２００を用意し、対向基板２００とＴＦＴ基板１００Ａとを液晶層５０を挟んで保持することにより、図４に示した液晶表示装置５００を得ることができる。
　次に、図７および図８を参照しながら、本発明の他の実施形態によるＴＦＴ基板１００Ｂを説明する。ＴＦＴ基板１００Ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。なお、ＴＦＴ基板１００Ｂの模式的な平面図は、図１および図２（ａ）を参照する。さらに、図１のＸ部分の模式的な拡大平面図は、図３（ａ）を参照する。
　図７は、図３（ａ）のＡ－Ａ’線に沿った模式的な断面図である。図８は、図１のＢ－Ｂ’線に沿った模式的な断面図である。図９は、図２（ａ）のＡ１－Ａ１’線に沿った模式的な断面図である。
　ＴＦＴ基板１００Ｂは、保護層８が形成されていない点でＴＦＴ基板１００Ａとは異なる。
　ＴＦＴ基板１００Ｂによると、前述のＴＦＴ基板１００Ａと同様に、導体領域７と透明電極９とそれらの間にある絶縁層とによって補助容量が構成されるので、高い開口率を実現し得る。また、保護層８を形成しなくても良いので、製造コストが削減される。さらに、保護層８を形成しない分、コンタクトホールＣＨ１およびＣＨ２の深さが小さくなるので、コンタクトホールＣＨ１およびＣＨ２内に形成される透明接続層９ａの断線を防ぐことができる。
　本実施形態のＴＦＴ基板１００Ｂも、ＴＦＴ基板１００Ａと同様に、例えばＦＦＳモードの液晶表示装置（図４）に適用され得る。
　次に、図１０および図１１を参照しながらＴＦＴ基板１００Ｂの製造方法の一例を説明する。図１０は、図７に対応するＴＦＴ基板１００Ｂの製造方法を説明するための断面図である。図１１（ａ）～図１１（ｃ）は、図９に対応するＴＦＴ基板１００Ｂの製造方法を説明するための模式的な断面図である。
　まず、図５（ａ）～図５（ｃ）および図６（ａ）～図６（ｃ）に示したように、基板２上にゲート電極３およびゲート引回し配線３ａを形成し、ゲート電極３およびゲート引回し配線３ａ上にゲート絶縁層４を形成し、ゲート絶縁層４上に酸化物半導体層１５を形成し、酸化物半導体層１５上にソース電極６ｓおよびドレイン電極６ｄと、ソース配線６ａを形成する。
　次に、図１１（ａ）に示すように、保護層としてレジスト層８’を酸化物半導体層１５のチャネル領域と接するように、不図示の第３のフォトマスクを用いてフォトリソグラフィ法で形成する。レジスト層８’は、感光性の樹脂から形成される。レジスト層８’により、酸化物半導体層１１のチャネル領域は保護される。
　続いて、基板２の上方から、酸化物半導体層１５に対して低抵抗化処理を行う。ここでは、例えばプラズマ照射Ｌにより、酸化物半導体層１５のうちレジスト層８’、ソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａで覆われていない部分を低抵抗化する。
　低抵抗化処理により、図１１（ｂ）に示すように、酸化物半導体層１５のうちレジスト層８’、ソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａで覆われていない部分が低抵抗化されて導体領域７となる。酸化物半導体層１５のうち低抵抗化されなかった部分は半導体領域５として残る。低抵抗化処理が施された部分の電気抵抗は、低抵抗化処理が施されていない部分の電気抵抗よりも小さい。
　低抵抗化処理として、例えばプラズマ処理や、ｐ型不純物またはｎ型不純物のドーピングなどが挙げられる。低抵抗化しようとする領域にｐ型不純物またはｎ型不純物をドーピングする場合、導体領域７の不純物の濃度は半導体領域５の不純物の濃度よりも大きくなる。
　不純物の拡散などにより、酸化物半導体層１５のうちドレイン電極６ｄの下方に位置する部分も低抵抗化され、導体領域７の一部となる場合がある。
　低抵抗化処理として、上記以外の処理方法、例えば、ＣＶＤ装置を用いた水素プラズマ処理、エッチング装置を用いたアルゴンプラズマ処理、還元雰囲気下でのアニール処理などを行ってもよい。
　この後、レジスト層８’は公知の方法で除去される。
　続いて、図１０および図１１（ｃ）に示すように、ソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａならびに導体領域７上に絶縁層（誘電体層、パッシベーション層）１１をＣＶＤ法などにより形成する。
　ここでは、絶縁層１１をＳｉＯ2（厚さ：例えば２００ｎｍ）から形成している。絶縁層１１には、不図示の第４のフォトマスクを用いて絶縁層１１の所定の領域に開口部を形成する。その結果、ソース配線６ａの一部を露出するコンタクトホールＣＨ１と、ゲート引回し配線３ａの一部を露出するコンタクトホールＣＨ２とが形成される。
　この後、図７および図９に示したように、絶縁層１１の上に透明導電膜（厚さ：例えば１００ｎｍ）を形成し、これを第５のフォトマスクを用いてパターニングすることにより、透明電極９および透明接続層９ａを形成する。透明導電膜として、例えばＩＴＯ膜やＩＺＯ膜等を用いることができる。図示しないが、透明電極９は、絶縁層１１の開口内にも設けられ、所定の電極に接続される。図７（ｂ）に示したように、透明接続層９ａはコンタクトホールＣＨ１およびＣＨ２内で、それぞれソース配線６ａとゲート引回し配線３ａと接し、ソース配線６ａとゲート引回し配線３ａとを電気的に接続させている。このようにして、半導体装置（ＴＦＴ基板）１００Ｂを得る。
　上述したＴＦＴ基板１００Ｂの製造方法のうち図１１（ａ）～図１１（ｃ）に示したＴＦＴ部分の製造方法は、以下に示す方法でもよい。
　図１２および図１３は、ＴＦＴ基板１００ＢのＴＦＴ部分の他の製造方法を説明する模式的な断面図である。
　まず、図５（ａ）～図５（ｃ）および図６（ａ）～図６（ｃ）に示したように、基板２上にゲート電極３およびゲート引回し配線３ａを形成し、ゲート電極３およびゲート引回し配線３ａ上にゲート絶縁層４を形成し、ゲート絶縁層４上に酸化物半導体層１５を形成し、酸化物半導体層１５上に、ソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａを形成する。
　次に、図１２（ａ）に示すように、ソース電極６ｓおよびドレイン６ｄ上に、絶縁層１１をＣＶＤ法などにより形成する。このとき、ソース配線６ａの上にも絶縁層１１が形成され、不図示の第３のフォトマスクを用いて上述したコンタクトホールＣＨ１およびＣＨ２が形成される（図１０参照）。
　次に、図１２（ｂ）に示すように、絶縁層１１上に、基板２の法線方向からみたとき、酸化物半導体層１５のチャネル領域と重なるように、保護層としてレジスト層８’を不図示の第４のフォトマスクを用いてフォトリソグラフィ法で形成する。レジスト層８’は酸化物半導体層１１のチャネル領域と接していない。
　続いて、基板２の上方から、酸化物半導体層１５に対して絶縁層１１越しに低抵抗化処理を行う。ここでは、例えばプラズマ照射Ｌにより、酸化物半導体層１５のうちレジスト層８’で覆われていない部分を低抵抗化する。
　低抵抗化処理により、図１２（ｃ）に示すように、酸化物半導体層１５のうちレジスト層８’に覆われていない部分が低抵抗化されて導体領域７となる。酸化物半導体層１５のうち低抵抗化されなかった部分は半導体領域５として残る。低抵抗化処理が施された部分の電気抵抗は、低抵抗化処理が施されていない部分の電気抵抗よりも小さい。
　低抵抗化処理として、例えばプラズマ処理や、ｐ型不純物またはｎ型不純物のドーピングなどが挙げられる。低抵抗化しようとする領域にｐ型不純物またはｎ型不純物をドーピングする場合、導体領域７の不純物の濃度は半導体領域５の不純物の濃度よりも大きくなる。
　不純物の拡散などにより、酸化物半導体層１５のうちドレイン電極６ｄの下方に位置する部分も低抵抗化され、導体領域７の一部となる場合がある。
　低抵抗化処理として、上記以外の処理方法、例えば、ＣＶＤ装置を用いた水素プラズマ処理、エッチング装置を用いたアルゴンプラズマ処理、還元雰囲気下でのアニール処理などを行ってもよい。
　この後、レジスト層８’は公知の方法で除去される。
　この後、図７および図９に示したように、絶縁層１１の上に透明導電膜を形成し、これを第５のフォトマスクを用いてパターニングすることにより、透明電極９および透明接続層９ａを形成する。図７に示したように、透明接続層９ａはコンタクトホールＣＨ１およびＣＨ２内で、それぞれソース配線６ａとゲート引回し配線３ａと接し、ソース配線６ａとゲート引回し配線３ａとを電気的に接続させている。このようにしても、半導体装置（ＴＦＴ基板）１００Ｂは得られる。
　次に、図１３を参照しながらＴＦＴ基板１００ＢのＴＦＴ部分のさらに他の製造方法の一例を説明する。
　まず、図５（ａ）～図５（ｃ）および図６（ａ）～図６（ｃ）に示したように、基板２上にゲート電極３およびゲート引回し配線３ａを形成し、ゲート電極３およびゲート引回し配線３ａ上にゲート絶縁層４を形成し、ゲート絶縁層４上に酸化物半導体層１５を形成し、酸化物半導体層１５上にソース電極６ｓおよびドレイン電極６ｄと、ソース配線６ａを形成する。
　次に、図１３（ａ）に示すように、ソース電極６ｓおよびドレイン６ｄ上に、絶縁層１１をＣＶＤ法などにより形成する。このとき、ソース配線６ａの上にも絶縁層１１が形成され、不図示の第３のフォトマスクを用いて上述したコンタクトホールＣＨ１およびＣＨ２が形成される（図１０参照）。
　この後、図１３（ｂ）および図９に示すように、絶縁層１１の上に透明導電膜を形成し、これを、不図示の第４のフォトマスクを用いてパターニングすることにより、透明電極９および透明接続層９ａを形成する。図９に示したように、透明接続層９ａはコンタクトホールＣＨ１およびＣＨ２内で、それぞれソース配線６ａとゲート引回し配線３ａと接し、ソース配線６ａとゲート引回し配線３ａとを電気的に接続させている。
　次に、図１３（ｃ）に示すように、絶縁層１１上に、基板２の法線方向からみたとき、酸化物半導体層１５のチャネル領域と重なるように、保護層としてレジスト層８’を第５のフォトマスクを用いてフォトリソグラフィ法で形成する。レジスト層８’は酸化物半導体層１５のチャネル領域と接していない。
　続いて、基板２の上方から、酸化物半導体層１５に対して絶縁層１１および透明電極９越しに低抵抗化処理を行う。ここでは、例えばプラズマ照射Ｌにより、酸化物半導体層１５のうちレジスト層８’、ソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａで覆われていない部分を低抵抗化する。
　低抵抗化処理により、酸化物半導体層１５のうちレジスト層８’、ソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａで覆われていない部分が低抵抗化されて導体領域７となる。酸化物半導体層１５のうち低抵抗化されなかった部分は半導体領域５として残る。低抵抗化処理が施された部分の電気抵抗は、低抵抗化処理が施されていない部分の電気抵抗よりも小さい。
　低抵抗化処理として、例えばプラズマ処理や、ｐ型不純物またはｎ型不純物のドーピングなどが挙げられる。低抵抗化しようとする領域にｐ型不純物またはｎ型不純物をドーピングする場合、導体領域７の不純物の濃度は半導体領域５の不純物の濃度よりも大きくなる。
　不純物の拡散などにより、酸化物半導体層１５のうちドレイン電極６ｄの下方に位置する部分も低抵抗化され、導体領域７の一部となる場合がある。
　低抵抗化処理として、上記以外の処理方法、例えば、ＣＶＤ装置を用いた水素プラズマ処理、エッチング装置を用いたアルゴンプラズマ処理、還元雰囲気下でのアニール処理などを行ってもよい。
　この後、レジスト層８’は公知の方法で除去される。このようにして、図７および図９に示すＴＦＴ基板１００Ｂは得られる。
　次に、図１４を参照しながら、本発明のさらに他の実施形態によるＴＦＴ基板１００Ｃを説明する。ＴＦＴ基板１００Ａと共通する構成要素には、同じ参照符号を付し、説明の重複を避ける。なお、ＴＦＴ基板１００Ｃの模式的な平面図は、図１を参照する。さらに、ゲート接続端子層３ｂ付近の構造は、ＴＦＴ基板１００Ｂと共通するので説明を省略する（図８参照）。
　図１４（ａ）は、図１のＸ部分の模式的な拡大平面図である。図１４（ｂ）は、図１４（ａ）のＡ－Ａ’線に沿った模式的な断面図である。
　ＴＦＴ基板１００ＣとＴＦＴ基板１００Ｂとの主な相違点は、ＴＦＴ基板１００Ｃにおいて、透明接続層９ａは酸化物層１５と接し、ソース配線６ａは酸化物層１５を介して透明接続層９ａと電気的に接続されている点にある。例えばソース配線６ａと透明接続層９ａとが接すると、透明接続層９ａとソース配線６ａとの間のショットキー障壁によりコンタクト抵抗が増大する場合がある。しかしながら、透明接続層９ａおよび酸化物層１５はいずれも酸化物から形成されているので、透明接続層９ａと酸化物層１５とが接しても、透明接続層９ａと酸化物層１５との間のショットキー障壁によるコンタクト抵抗の増大が抑制され、良好なコンタクト抵抗となり得る。
　また、ＴＦＴ基板１００Ｃによると、前述のＴＦＴ基板１００Ａと同様に、導体領域７と透明電極９とそれらの間にある絶縁層とによって補助容量が構成されるので、高い開口率を実現し得る。
　本実施形態のＴＦＴ基板１００Ｃも、ＴＦＴ基板１００Ａと同様に、例えばＦＦＳモードの液晶表示装置（図４）に適用され得る。
　次に、図１５を参照しながら、ＴＦＴ基板１００Ｃの製造方法を説明する。なお、ＴＦＴ基板１００ＣのうちＴＦＴ部分はＴＦＴ１００Ｂと共通するので説明を省略する。
　まず、図５（ａ）および図５（ｂ）に示したように、基板２上にゲート引回し配線３ａを上述した方法で形成し、その後、ゲート引回し配線３ａ上にゲート絶縁層４を上述した方法で形成する。
　次に、図１５（ａ）に示すように、上述した方法で、酸化物半導体層１５およびソース配線６ａを形成する。このとき、ソース配線６ａの側面が酸化物半導体層１５の上に位置するように形成され、酸化物半導体層１５の一部が露出するようにソース配線６ａは形成される。
　次に、図１１（ａ）に示したように、酸化物半導体層１５のチャネル領域に接するレジスト層８’を上述した方法で形成し、酸化物半導体層１５のうちレジスト層８’、ソース電極６ｓ、ドレイン電極６ｄおよびソース配線６ａで覆われていない部分を上述した方法で、低抵抗化する。なお、図１５（ａ）に示した酸化物半導体層１５が露出した部分（後述する透明接続層９ａと接する部分を含む）も低抵抗化する。
　次に、図１５（ｂ）に示すように、ソース配線６ａおよびゲート絶縁層４上に、上述した方法で、絶縁層１１を形成する。このとき、酸化物半導体層１５の一部を露出するコンタクトホールＣＨ１と、ゲート引回し配線３ａの一部を露出するコンタクトホールＣＨ２とが形成される。
　この後、図１４（ｂ）に示したように、絶縁層１１の上に透明接続層９ａを上述した方法で形成する。図１４（ｂ）に示したように、透明接続層９ａはコンタクトホールＣＨ１およびＣＨ２内で、それぞれ酸化物半導体層１５およびゲート引回し配線３ａと接し、ソース配線６ａとゲート引回し配線３ａとを電気的に接続させている。このようにして、半導体装置（ＴＦＴ基板）１００Ｃは得られる。
　以上、本発明の実施形態により、簡便なプロセスで製造することができ、または、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法が提供される。
　本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
　２　　　基板
　３　　　ゲート電極
　３ａ　　　ゲート引回し配線
　３ｂ　　　ゲート接続端子層
　５　　　半導体領域
　６ｓ　　　ソース電極
　６ｄ　　　ドレイン電極
　６ａ　　　ソース配線
　７　　　導体領域
　９　　　透明電極
　１１　　　絶縁層
　１５　　　酸化物層
　１００Ａ～１００Ｃ　　　半導体装置（ＴＦＴ基板）
　１０１　　　表示領域
　１０２　　　周辺領域

Claims (13)

  1. 　基板と、
    　前記基板の上に形成されたゲート電極と、
    　前記ゲート電極の上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層の上に形成され、半導体領域と、前記半導体領域と接する導体領域とを含む酸化物層であって、前記半導体領域の少なくとも一部は前記ゲート絶縁層を介して前記ゲート電極と重なっている、酸化物層と、
    　前記半導体領域と電気的に接続されたソース電極およびドレイン電極と、
    　前記ソース電極および前記ドレイン電極の上に形成された絶縁層と、
    　前記導体領域の少なくとも一部と前記絶縁層を介して重なるように配置された透明電極と、
    　前記ソース電極と同一の導電膜から形成されたソース配線と、
    　前記ゲート電極と同一の導電膜から形成されたゲート引回し配線とを備え、
    　前記ソース配線は、前記透明電極と同一の導電膜から形成された透明接続層を介して、前記ゲート引回し配線と電気的に接続されている、半導体装置。
  2. 　前記半導体領域のチャネル領域と接する保護層をさらに有し、
    　前記保護層は前記ソース配線の上に形成され、前記絶縁層は前記保護層の上に形成されている、請求項１に記載の半導体装置。
  3. 　前記透明接続層は前記酸化物層に接し、
    　前記ソース配線は、前記酸化物層を介して前記透明接続層と電気的に接続されている、請求項１または２に記載の半導体装置。
  4. 　前記ゲート引回し配線は、ゲート接続端子層を含み、
    　前記半導体装置は、前記透明電極と同一の導電膜から形成されたさらなる透明接続層を有し、
    　前記さらなる透明接続層は、前記ゲート接続端子層の上面と接する、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記酸化物層は、Ｉｎ、ＧａおよびＺｎを含む、請求項１から４のいずれかに記載の半導体装置。
  6. 　基板を用意する工程（ａ）と、
    　前記基板上に、ゲート電極およびゲート引回し配線、ならびにゲート絶縁層を形成する工程（ｂ）と、
    　前記ゲート絶縁層の上に酸化物半導体膜を形成する工程（ｃ）と、
    　前記酸化物半導体膜の上に導電膜を形成し、１枚のフォトマスクから前記酸化物半導体膜および前記導電膜をパターニングすることにより、酸化物半導体層とソース電極、ドレイン電極およびソース配線とを形成する工程（ｄ）と、
    　前記酸化物半導体層のチャネル領域を保護する保護層を形成した後、前記酸化物半導体層の一部を低抵抗化させる低抵抗化処理を行って導体領域を形成し、前記酸化物半導体層のうち低抵抗化されなかった部分は半導体領域となる工程（ｅ）と、
    　前記ソース電極および前記ドレイン電極の上に絶縁層を形成する工程（ｆ）と、
    　前記絶縁層の上に、透明電極と透明接続層とを形成する工程（ｇ）とを包含し、
    　前記透明電極の少なくとも一部は前記絶縁層を介して前記導体領域と重なり、
    　前記ソース配線は、前記透明接続層を介して、前記ゲート引回し配線と電気的に接続される、半導体装置の製造方法。
  7. 　前記工程（ｅ）は、前記工程（ｄ）と前記工程（ｆ）との間に行われる、請求項６に記載の半導体装置の製造方法。
  8. 　前記工程（ｅ）は、前記工程（ｆ）と前記工程（ｇ）との間に行われる、請求項６に記載の半導体装置の製造方法。
  9. 　前記工程（ｅ）は、前記絶縁層越しに、前記酸化物半導体層の一部に不純物を注入して前記導体領域を形成する工程を含む、請求項８に記載の半導体装置の製造方法。
  10. 　前記工程（ｅ）は、前記工程（ｇ）の後に行われる、請求項６に記載の半導体装置の製造方法。
  11. 　前記工程（ｅ）は、前記絶縁層および前記透明電極越しに、前記酸化物半導体層の一部に不純物を注入して前記導体領域を形成する工程を含む、請求項１０に記載の半導体装置の製造方法。
  12. 　前記保護層は前記ソース配線の上に形成され、前記絶縁層は前記保護層の上に形成される、請求項７に記載の半導体装置の製造方法。
  13. 　前記工程（ｇ）は、さらなる透明接続層を形成する工程を含み、
    　前記ゲート引回し配線は、ゲート接続端子層を含み、
    　前記さらなる透明接続層は、前記ゲート接続端子層の上面と接する、請求項６から１２のいずれかに記載の半導体装置の製造方法。
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