WO2011010415A1 - 薄膜トランジスタ基板の製造方法 - Google Patents

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岡部達
錦博彦
近間義雅
原猛
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シャープ株式会社
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    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor

Definitions

  • the present invention relates to a method for manufacturing a thin film transistor substrate, and particularly to a method for manufacturing a thin film transistor substrate constituting a display panel.
  • An active matrix drive type liquid crystal display panel includes, for example, a TFT substrate in which a thin film transistor (hereinafter referred to as “TFT”) is provided as a switching element for each pixel which is the minimum unit of an image.
  • TFT thin film transistor
  • the TFT substrate forms a resist pattern by exposing the photosensitive resin film through a photomask, and is exposed from the resist pattern. It can be manufactured by repeating a series of steps of etching the film to be etched.
  • Patent Document 1 discloses a method for manufacturing a TFT substrate in which the number of photomasks is reduced by forming resist patterns having three types of film thickness using a halftone pattern photomask. .
  • a silicon film is formed as a semiconductor film and an oxide conductive film is formed separately as a pixel electrode.
  • an oxide semiconductor film is used as a semiconductor film. A next-generation high-performance TFT using the above has been proposed.
  • Patent Document 2 discloses a TFT array in which a pixel electrode is configured by an oxide semiconductor film that configures a TFT, and a manufacturing method thereof.
  • FIG. 13 (a) to 13 (f) are cross-sectional views for explaining the manufacturing process of the TFT substrate 150 corresponding to the TFT array disclosed in Patent Document 2.
  • FIG. 13 (a) to 13 (f) are cross-sectional views for explaining the manufacturing process of the TFT substrate 150 corresponding to the TFT array disclosed in Patent Document 2.
  • the TFT substrate 150 includes, for example, a plurality of gate lines (not shown) provided so as to extend in parallel with each other, and a plurality of source lines provided so as to extend in parallel with each other in a direction orthogonal to each gate line. 113 (see FIG. 13F) and a plurality of TFTs 105 provided for each intersection of each gate line and each source line 113, that is, for each pixel which is the minimum unit of an image (see FIG. 13F). ) And a plurality of pixel electrodes (114c, see FIG. 13 (f)) provided in a matrix and connected to the TFTs 105, respectively.
  • a display area for displaying an image is defined in an area where a plurality of pixel electrodes are arranged in a matrix, and a non-display area is defined around the display area.
  • the gate line is connected to a connection wiring formed of the same material in the same layer as the source line 113 through a contact hole formed in the gate insulating film 112 described later. ing.
  • the TFT 105 includes a gate electrode 111 that is a part or protrusion of the gate line provided on the glass substrate 110 and a gate provided so as to cover the gate electrode 111.
  • An insulating film 112 and a semiconductor layer 114 provided over the gate insulating film 112 so as to overlap the gate electrode 111 are provided.
  • the semiconductor layer 114 is provided adjacent to the channel region 114a provided so as to overlap the gate electrode 111 and the left side of the channel region 114a in the drawing.
  • a source region 114b connected to the source line 113 and a drain region 114c provided adjacent to the right side of the channel region 114a in the drawing and constituting the pixel electrode are provided.
  • a gate electrode 111 is formed on a glass substrate 110 using a first photomask.
  • a gate insulating film 112 that covers the gate electrode 111 and has a contact hole (not shown) in the non-display region is formed. To do.
  • a source line 113 is formed on the gate insulating film 112 as shown in FIG.
  • an oxide semiconductor layer 114 is formed over the gate insulating film 112 and the source line 113 as illustrated in FIG.
  • an interlayer insulating film 115 is formed over the source wiring 113 and the oxide semiconductor layer 114 as shown in FIG.
  • the oxide semiconductor layer 114 exposed from the interlayer insulating film 115 is treated with plasma P to reduce the resistance, so that a channel region 114a, a source region 114b, and a drain region (see FIG. 13F).
  • Pixel electrode) 114c is formed.
  • the TFT substrate 150 can be manufactured using five photomasks.
  • the characteristics of the TFT 105 may be deteriorated. Further, five photomasks are required for the manufacture thereof, but the source region 114b is not covered with the interlayer insulating film 115 in the oxide semiconductor layer 114 other than the drain region 114c functioning as the pixel electrode.
  • the potential of the source line 113 is directly applied to the liquid crystal layer, and an additional process for covering the source region 114b with some insulating film is necessary in the actual manufacturing process. There is room for improvement.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a thin film transistor having an excellent characteristic using an oxide semiconductor and a thin film transistor substrate having a wiring connection structure at an end portion of the substrate. It is to manufacture at low cost.
  • an oxide semiconductor film that constitutes a pixel electrode is not patterned alone, but a portion of the oxide semiconductor film that constitutes a thin film transistor is covered with an interlayer insulating film. is there.
  • a method of manufacturing a thin film transistor substrate according to the present invention includes a gate layer forming step of forming a gate electrode and a first wiring on the substrate, and a first insulating film so as to cover the gate electrode and the first wiring.
  • the conductive film is patterned to intersect the first wiring and the source electrode and the drain electrode that are provided so as to overlap the gate electrode and to be separated from each other.
  • the gate layer forming step for example, after the (first) conductive film is formed on the substrate, it is exposed from the first resist pattern formed using the first photomask ( The first conductive film is patterned to form a gate electrode and a first wiring. Subsequently, in the gate insulating film forming step, the first insulating film is formed on the gate electrode and the first wiring, and then exposed from the second resist pattern formed using the second photomask. The insulating film 1 is patterned to form a gate insulating film having a contact hole for forming a wiring connection structure at the substrate end.
  • the source layer forming step after forming the (second) conductive film on the gate insulating film, the (second) conductive exposed from the third resist pattern formed using the third photomask.
  • the film is patterned to form a source electrode, a drain electrode, and a second wiring.
  • a wiring connection structure is specifically configured at the substrate end.
  • an oxide semiconductor film and a second insulating film are sequentially formed over the source electrode, the drain electrode, and the second wiring, and then formed using a fourth photomask.
  • the second insulating film exposed from the resist pattern is patterned to form an interlayer insulating film.
  • the thin film transistor substrate is manufactured using the first, second, third and fourth photomasks, so that the thin film transistor substrate having the wiring connection structure at the end of the substrate is as low as possible. Manufactured at a cost. Further, in the manufactured thin film transistor substrate, the portion of the oxide semiconductor film that constitutes the thin film transistor is covered with the interlayer insulating film, so that damage is caused by plasma supplied for lowering resistance. Since it is difficult to receive, the characteristics of the thin film transistor are improved. Therefore, a thin film transistor having favorable characteristics using an oxide semiconductor and a thin film transistor substrate having a wiring connection structure at the edge of the substrate are manufactured at as low a cost as possible.
  • the method of manufacturing a thin film transistor substrate according to the present invention includes a gate layer forming step of forming a gate electrode and a first wiring on the substrate, a first insulating film and an oxide so as to cover the gate electrode and the first wiring. After sequentially forming the physical semiconductor film, the stacked film of the first insulating film and the oxide semiconductor film is patterned so that a contact hole is formed at a position overlapping the first wiring, and the gate insulating film is formed.
  • An electrode and a drain electrode and a second wiring provided so as to intersect the first wiring and connected to the first wiring through the contact hole are formed.
  • the gate layer forming step for example, after the (first) conductive film is formed on the substrate, it is exposed from the first resist pattern formed using the first photomask ( The first conductive film is patterned to form a gate electrode and a first wiring. Subsequently, in the gate insulating film formation step, the first insulating film and the oxide semiconductor film are sequentially formed over the gate electrode and the first wiring, and then the second insulating film is formed using the second photomask. The laminated film of the first insulating film and the oxide semiconductor film exposed from the resist pattern is patterned to form a gate insulating film having a contact hole for forming a wiring connection structure at the edge of the substrate.
  • the (second) conductive film is formed on the oxide semiconductor film, it is exposed from the third resist pattern formed using the third photomask (second).
  • the conductive film is patterned to form a source electrode, a drain electrode, and a second wiring.
  • the first wiring and the second wiring are connected to each other through a contact hole formed in the gate insulating film (a stacked film of the first insulating film and the oxide semiconductor film), the end portion of the substrate The wiring connection structure is specifically configured.
  • a second insulating film is formed over the source electrode, the drain electrode, and the second wiring, and then exposed from the fourth resist pattern formed using the fourth photomask.
  • the second insulating film is patterned to form an interlayer insulating film.
  • the resistance of the oxide semiconductor film exposed from the interlayer insulating film is reduced to form a pixel electrode.
  • the thin film transistor substrate is manufactured using the first, second, third and fourth photomasks, so that the thin film transistor substrate having the wiring connection structure at the end of the substrate is as low as possible. Manufactured at a cost.
  • the portion of the oxide semiconductor film that constitutes the thin film transistor is covered with the interlayer insulating film, so that damage is caused by plasma supplied for lowering resistance. Since it is difficult to receive, the characteristics of the thin film transistor are improved. Therefore, a thin film transistor having favorable characteristics using an oxide semiconductor and a thin film transistor substrate having a wiring connection structure at the edge of the substrate are manufactured at as low a cost as possible.
  • the gate electrode may be formed wide so as to reach a boundary between the drain electrode formed in the source layer forming step and the pixel electrode formed in the pixel electrode forming step.
  • the gate electrode is formed wide so as to reach the boundary between the drain electrode and the pixel electrode, when the gate electrode is held at a high voltage, the semiconductor layer under the drain electrode is low.
  • the drain electrode and the pixel electrode are reliably connected to each other.
  • the method of manufacturing a thin film transistor substrate according to the present invention includes a gate layer forming step of forming a gate electrode and a first wiring on the substrate, a first insulating film and a conductive layer so as to cover the gate electrode and the first wiring. After sequentially forming the films, the stacked film of the first insulating film and the conductive film is patterned so that a contact hole is formed at a position overlapping the first wiring, thereby forming a gate insulating film.
  • the second insulating film is patterned to form an interlayer insulating film, and the resistance of the oxide semiconductor film exposed from the interlayer insulating film is reduced.
  • the gate layer forming step for example, after the (first) conductive film is formed on the substrate, it is exposed from the first resist pattern formed using the first photomask ( The first conductive film is patterned to form a gate electrode and a first wiring. Subsequently, in the gate insulating film forming step, a first insulating film and a (second) conductive film are sequentially formed on the gate electrode and the first wiring, and then formed using a second photomask. The laminated film of the first insulating film and the (second) conductive film exposed from the second resist pattern is patterned to form a gate insulating film having a contact hole for forming a wiring connection structure at the substrate end. To do.
  • the source electrode, the drain electrode, and the second wiring are formed by patterning the (second) conductive film exposed from the third resist pattern formed using the third photomask.
  • the interlayer insulating film formation step an oxide semiconductor film and a second insulating film are sequentially formed over the source electrode, the drain electrode, and the second wiring, and then formed using a fourth photomask.
  • the second insulating film exposed from the resist pattern is patterned to form an interlayer insulating film.
  • the resistance of the oxide semiconductor film exposed from the interlayer insulating film is reduced to form the pixel electrode, and the first wiring and the second wiring are made conductive.
  • the first wiring and the second wiring reduce the resistance of the oxide semiconductor film inside the contact hole formed in the gate insulating film (laminated film of the first insulating film and the second conductive film). Since they are connected to each other via the conductive portions, a wiring connection structure is specifically configured at the end of the substrate.
  • the thin film transistor substrate is manufactured using the first, second, third and fourth photomasks, so that the thin film transistor substrate having the wiring connection structure at the end of the substrate is as low as possible. Manufactured at a cost.
  • the portion of the oxide semiconductor film that constitutes the thin film transistor is covered with the interlayer insulating film, so that damage is caused by plasma supplied for lowering resistance. Since it is difficult to receive, the characteristics of the thin film transistor are improved. Therefore, a thin film transistor having favorable characteristics using an oxide semiconductor and a thin film transistor substrate having a wiring connection structure at the edge of the substrate are manufactured at as low a cost as possible.
  • the gate insulating film forming step includes forming a photosensitive resin film on the conductive film and exposing the photosensitive resin film in halftone to form a resist pattern provided with a recess; Etching the laminated film of the first insulating film and the conductive film exposed from the resist pattern to form the contact hole.
  • the resist pattern is thinned.
  • the conductive film exposed by removing the bottom of the concave portion of the resist pattern may be etched and patterned.
  • the gate insulating film forming step first, the first insulating film, the (second) conductive film, and the photosensitive resin film are sequentially formed on the gate electrode and the first wiring.
  • a second resist pattern having a recess is formed by exposing the photosensitive resin film with halftone using a second photomask.
  • the stacked film of the first insulating film and the (second) conductive film exposed from the second resist pattern is etched to form a gate insulating film having a contact hole.
  • the second resist pattern is thinned to remove the bottom of the concave portion of the second resist pattern, and the exposed (second) conductive film is etched to form the source electrode
  • the drain electrode and the second wiring are formed.
  • the third photomask described above becomes unnecessary, and the thin film transistor substrate is manufactured using the first, second, and fourth photomasks, so that the thin film transistor substrate can be manufactured at a lower cost. Is done.
  • the oxide semiconductor film exposed from the interlayer insulating film may be subjected to plasma treatment.
  • the so-called threshold voltage (Vth) of the thin film transistor is shifted to the negative side.
  • the resistance of the oxide semiconductor film exposed from the interlayer insulating film, that is, the pixel electrode is specifically reduced.
  • impurities may be implanted into the oxide semiconductor film exposed from the interlayer insulating film.
  • the so-called threshold voltage (Vth) of the thin film transistor is shifted to the negative side.
  • the resistance of the oxide semiconductor film exposed from the interlayer insulating film, that is, the pixel electrode is specifically reduced.
  • the oxide semiconductor film exposed from the interlayer insulating film may be thinned by etching.
  • the oxide semiconductor film exposed from the interlayer insulating film is thinly etched, so that the so-called threshold voltage (Vth) of the thin film transistor is shifted to the negative side.
  • Vth threshold voltage
  • the resistance of the oxide semiconductor film exposed from the interlayer insulating film, that is, the pixel electrode is specifically reduced.
  • the second wiring may be a source line conducting to the source electrode, and the first wiring may be a first connection wiring for connecting to the source line.
  • the source line is made of the same material in the same layer as the gate electrode. It is drawn out to the terminal region of the non-display region at the end of the substrate through the formed first connection wiring.
  • the first wiring may be a gate line conducting to the gate electrode, and the second wiring may be a second connection wiring for connecting to the gate line.
  • the gate line is in the same layer as the source electrode. Is drawn out to the terminal region of the non-display region at the end of the substrate through the second connection wiring formed in step (1).
  • an oxide semiconductor film is used because the oxide semiconductor film constituting the pixel electrode is covered with the interlayer insulating film without covering the portion of the oxide semiconductor film that constitutes the thin film transistor without patterning alone.
  • a thin film transistor having favorable characteristics and a thin film transistor substrate provided with a wiring connection structure at an end portion of the substrate can be manufactured at as low a cost as possible.
  • FIG. 1 is a plan view of a TFT substrate 50aa according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the display area for explaining the manufacturing process of the TFT substrate 50aa.
  • FIG. 3 is a cross-sectional view of a non-display area for explaining a manufacturing process of the TFT substrate 50aa.
  • FIG. 4 is a graph showing the characteristics of the TFT 5a constituting the TFT substrate 50aa.
  • FIG. 5 is a cross-sectional view of the TFT substrate 50ab according to the first embodiment.
  • FIG. 6 is a cross-sectional view of the TFT substrate 50ac according to the first embodiment.
  • FIG. 7 is a cross-sectional view of a display region for explaining a manufacturing process of the TFT substrate 50b according to the second embodiment.
  • FIG. 8 is a cross-sectional view of the non-display area for explaining the manufacturing process of the TFT substrate 50b.
  • FIG. 9 is a cross-sectional view of a display region for explaining a manufacturing process of the TFT substrate 50c according to the third embodiment.
  • FIG. 10 is a cross-sectional view of the non-display area for explaining the manufacturing process of the TFT substrate 50c.
  • FIG. 11 is a cross-sectional view of a display region for explaining a manufacturing process of the TFT substrate 50d according to the fourth embodiment.
  • FIG. 12 is a cross-sectional view of a non-display area for explaining a manufacturing process of the TFT substrate 50d.
  • FIG. 13 is a cross-sectional view for explaining a manufacturing process of the conventional TFT substrate 150.
  • Embodiment 1 of the Invention 1 to 6 show Embodiment 1 of a method for manufacturing a thin film transistor substrate according to the present invention.
  • FIG. 1 is a plan view of the TFT substrate 50aa according to the first embodiment.
  • FIGS. 2A to 2F are cross-sectional views of the display area for explaining the manufacturing process of the TFT substrate 50aa.
  • FIGS. 3A to 3D are cross-sectional views of the non-display area for explaining the manufacturing process of the TFT substrate 50aa.
  • FIG. 2F is also a cross-sectional view of the TFT substrate 50aa along the line II-II in FIG.
  • FIG. 4 is a graph showing the characteristics of the TFT 5 constituting the TFT substrate 50aa.
  • the TFT substrate 50aa includes a glass substrate 10, a plurality of gate lines 11 provided on the glass substrate 10 so as to extend in parallel to each other, and orthogonal to each gate line 11.
  • a plurality of source lines 13c provided so as to extend in parallel to each other in the direction to be aligned, and a plurality of each provided at each intersection of each gate line 11 and each source line 13c, that is, for each pixel which is the minimum unit of an image TFT 5a, an interlayer insulating film 15a provided so as to cover each TFT 5a, and a plurality of pixel electrodes respectively provided in a plurality of openings formed in a matrix in the interlayer insulating film 15a and connected to each TFT 5a.
  • a plurality of pixels are arranged in a matrix, thereby defining a display area for performing image display and a non-display area around the display area.
  • the gate line 11 extends to the non-display area, and is connected to the second connection wiring 13d through a contact hole 12b formed in the gate insulating film 12a in order to form a wiring connection structure at the substrate end. (See FIGS. 3C and 3D).
  • the TFT 5a includes a gate electrode 11a provided on the glass substrate 10, a gate insulating film 12a provided so as to cover the gate electrode 11a, and the gate insulating film 12a.
  • the source electrode 13a and the drain electrode 13b are provided so as to overlap the gate electrode 11a and are separated from each other, and the gate electrode 11a is provided on the gate insulating film 12a so as to overlap the source electrode 13a and the drain electrode 13b.
  • a semiconductor layer 14a is provided.
  • the gate electrode 11a is a portion protruding to the side of the gate line 11
  • the source electrode 13a is a portion protruding to the side of the source line 13c
  • the semiconductor layer 14a is connected to the source region.
  • the drain electrode 13b is connected to the drain region of the semiconductor layer 14a and the pixel electrode 14b.
  • the semiconductor layer 14a and the pixel electrode 14b are made of transparent materials such as IGZO (In—Ga—Zn—O), ISiZO (In—Si—Zn—O), and IAlZO (In—Al—Zn—O), for example.
  • An oxide semiconductor film is used.
  • the pixel electrode 14b is a portion exposed from the interlayer insulating film 15a of the oxide semiconductor film 14 as shown in FIGS. 2E and 2F. As shown in FIG. The electrical resistance is lower than 14a.
  • the curve Ca shows the characteristics of the TFT 5a having the semiconductor layer 14a
  • the curve Cb shows the characteristics of the TFT having a semiconductor layer corresponding to the pixel electrode 14b with reduced resistance.
  • the oxide semiconductor film Even if the oxide semiconductor film is used as it is as the pixel electrode, the electric resistance is high when the gate voltage Vg is 0 V (see curve Ca in FIG. 4), so that the oxide semiconductor film is used as the pixel electrode.
  • the threshold voltage (Vth) of the TFT shifts to the negative side due to the plasma treatment of the oxide semiconductor film with N 2 O or hydrogen (see curve Cb in FIG. 4).
  • the oxide semiconductor film can be used as the pixel electrode by making the electrical resistance when the gate voltage Vg is 0 V to be about the ON resistance.
  • the TFT substrate 50aa having the above configuration constitutes a liquid crystal display panel together with, for example, a CF (Color Filter) substrate disposed opposite to the TFT substrate 50aa and a liquid crystal layer sealed between the two substrates.
  • CF Color Filter
  • the manufacturing method of this embodiment includes a gate layer forming step, a gate insulating film forming step, a source layer forming step, an interlayer insulating film forming step, and a pixel electrode forming step.
  • a first metal conductive film such as an aluminum film, a copper film, or a titanium film is formed to a thickness of about 3000 mm on the entire glass substrate 10 having a thickness of 0.7 mm by sputtering. To do.
  • a first resist pattern (not shown) is formed by patterning using the shown.
  • the first resist pattern is peeled off, so that it is shown in FIGS. 2 (a) and 3 (a).
  • the gate electrode 11a and the gate line 11 are formed.
  • a first inorganic insulating film 12 (such as a silicon nitride film or a silicon oxide film) is formed on the entire substrate on which the gate electrode 11a and the gate line 11 are formed in the gate layer forming step by a plasma CVD (Chemical Vapor Deposition) method. 3B) is formed with a thickness of about 4000 mm.
  • the photosensitive resin film is applied to a second photomask (not shown).
  • a second resist pattern is formed by patterning using the shown.
  • the second resist pattern is peeled off to obtain the state shown in FIGS. 2B and 3B. As shown, a gate insulating film 12a having a contact hole 12b is formed.
  • a second metal conductive film 13 such as an aluminum film, a copper film, or a titanium film is formed on the entire substrate on which the gate insulating film 12a has been formed in the gate insulating film forming step by sputtering (see FIG. 2C). Is formed with a thickness of about 3000 mm.
  • a third resist pattern (not shown) is formed by patterning using the shown.
  • a source electrode 13a and a drain electrode 13b are obtained. Then, the source line 13c and the second connection wiring 13d are formed.
  • an oxide semiconductor such as IGZO, ISiZO, or IAlZO is formed by sputtering on the entire substrate on which the source electrode 13a, the drain electrode 13b, the source line 13c, and the second connection wiring 13d are formed in the source layer forming step.
  • the film 14 is formed with a thickness of about 1000 mm (see FIGS. 2D and 3D).
  • a silicon nitride film, a silicon oxide film, or the like is formed on the entire substrate on which the oxide semiconductor film 14 has been formed by sputtering or plasma CVD.
  • the second inorganic insulating film 15 is formed with a thickness of about 3000 mm.
  • the photosensitive resin film is used for the 4th photomask (not shown).
  • an interlayer insulating film 15a is formed as shown in FIG.
  • the oxide semiconductor film 14 (see FIG. 2E) exposed from the interlayer insulating film 15a formed in the interlayer insulating film forming step is reduced with hydrogen, argon, oxygen, or the like.
  • the resistance of the oxide semiconductor film 14 exposed from the interlayer insulating film 15a is reduced to form the pixel electrode 14b, and the semiconductor layer 14a is formed below the interlayer insulating film 15a.
  • the interlayer insulating film forming step and the pixel electrode forming step are shown as separate steps.
  • the second inorganic insulating film 15 is dry-etched. After removing and subsequently treating with the reducing plasma P, the manufacturing process can be shortened by peeling off the fourth resist pattern.
  • the TFT substrate 50aa of this embodiment can be manufactured.
  • the first metal conductive film is formed on the glass substrate 10, and then the first photomask is used.
  • the first metal conductive film exposed from the first resist pattern formed in this way is patterned to form the gate electrode 11a and the gate line (first wiring) 11.
  • the gate insulating film formation step after the first inorganic insulating film is formed on the gate electrode 11a and the gate line 11, it is exposed from the second resist pattern formed using the second photomask.
  • the first inorganic insulating film is patterned to form a gate insulating film 12a having a contact hole 12b for forming a wiring connection structure at the substrate end.
  • the second metal conductive film exposed from the third resist pattern formed using the third photomask are patterned to form a source electrode 13a, a drain electrode 13b, a source line 13c, and a second connection wiring (second wiring) 13d.
  • the wiring connection structure can be specifically configured at the substrate end. it can.
  • the interlayer insulating film forming step after the oxide semiconductor film 14 and the second inorganic insulating film 15 are sequentially formed on the source electrode 13a, the drain electrode 13b, the source line 13c, and the second connection wiring 13d, The second inorganic insulating film 15 exposed from the fourth resist pattern formed using the photomask is patterned to form an interlayer insulating film 15a.
  • the resistance of the oxide semiconductor film 14 exposed from the interlayer insulating film 15a is reduced to form the pixel electrode 14b.
  • the TFT substrate 50aa can be manufactured using the first, second, third and fourth photomasks, so that the TFT substrate having the wiring connection structure at the end portion of the substrate is possible.
  • the portion (semiconductor layer 14a) constituting the TFT 5a of the oxide semiconductor film 14 is covered with the interlayer insulating film 15a, thereby reducing the resistance. Since it is hard to receive damage from the reducing plasma P etc. which are supplied, the characteristic of TFT5a can be made favorable. Therefore, a TFT substrate having an excellent characteristic using an oxide semiconductor and a TFT substrate provided with a wiring connection structure at an end portion of the substrate can be manufactured at as low a cost as possible.
  • the oxide semiconductor film 14 exposed from the interlayer insulating film 15a is subjected to plasma treatment to reduce the resistance of a part of the oxide semiconductor film 14 and form the pixel electrode 14b.
  • an impurity H such as hydrogen ions is implanted into the oxide semiconductor film 14 exposed from the interlayer insulating film 15a like the TFT substrate 50ab shown in FIG.
  • the pixel electrode 14c may be formed by reducing the resistance of the portion, and the oxide semiconductor film 14 exposed from the interlayer insulating film 15a is thinned by wet etching as in the TFT substrate 50ac shown in FIG. Accordingly, the pixel electrode 14d may be formed by reducing the resistance of part of the oxide semiconductor film 14.
  • FIG. 7 is a cross-sectional view of the display area for explaining the manufacturing process of the TFT substrate 50b of this embodiment
  • FIG. 8 is a cross-sectional view of the non-display area for explaining the manufacturing process of the TFT substrate 50b.
  • the same portions as those in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the TFT 5a in which the source electrode 13a and the drain electrode 13 are arranged in the lower layer of the semiconductor layer 14a is illustrated.
  • the source electrode 24a and the drain electrode 24b are arranged in the upper layer of the semiconductor layer 23aa.
  • the TFT 5b is exemplified.
  • the TFT substrate 50b is orthogonal to the glass substrate 20, a plurality of gate lines (not shown) provided on the glass substrate 20 so as to extend in parallel to each other, and the gate lines.
  • a plurality of source lines 24c (see FIGS. 8D and 8E) provided so as to extend in parallel with each other in the direction, and each intersection of each gate line and each source line 24c, that is, each pixel
  • a plurality of TFTs 5b provided in each of the layers, an interlayer insulating film 25a provided so as to cover each TFT 5b, and a plurality of openings formed in a matrix in the interlayer insulating film 25a, and connected to each TFT 5b.
  • a plurality of pixel electrodes 23ab is arranged.
  • the source line 24c extends to the non-display region and is connected to the first connection wiring 21b through a contact hole 23b formed in the gate insulating film 22a in order to form a wiring connection structure at the substrate end. (See FIG. 8D and FIG. 8E).
  • the TFT 5b includes a gate electrode 21a provided on the glass substrate 20, a gate insulating film 22a provided to cover the gate electrode 21a, and a gate electrode on the gate insulating film 22a.
  • a semiconductor layer 23aa provided so as to overlap with 21a
  • a source electrode 24a and a drain electrode 24b provided on the semiconductor layer 23aa so as to overlap with the gate electrode 21a and to be separated from each other.
  • the gate electrode 21a is a portion protruding to the side of the gate line
  • the source electrode 24a is a portion protruding to the side of the source line 24c, and is connected to the source region of the semiconductor layer 23aa.
  • the drain electrode 24b is connected to the drain region of the semiconductor layer 23aa and the pixel electrode 23ab.
  • the semiconductor layer 23aa and the pixel electrode 23ab are formed of, for example, a transparent oxide semiconductor film such as an IGZO system, an ISiZO system, and an IAlZO system.
  • the pixel electrode 23ab is a portion exposed from the interlayer insulating film 25a of the oxide semiconductor film 23 (oxide semiconductor layer 23a). The electrical resistance is lower than that of 23aa.
  • the TFT substrate 50b configured as described above constitutes a liquid crystal display panel together with, for example, a CF substrate disposed opposite to the TFT substrate and a liquid crystal layer sealed between the two substrates.
  • the manufacturing method of this embodiment includes a gate layer forming step, a gate insulating film forming step, a source layer forming step, an interlayer insulating film forming step, and a pixel electrode forming step.
  • a first metal conductive film such as an aluminum film, a copper film, or a titanium film is formed to a thickness of about 3000 mm on the entire substrate of the glass substrate 20 having a thickness of 0.7 mm by sputtering. To do.
  • a first resist pattern (not shown) is formed by patterning using the shown.
  • the first resist pattern is peeled off, so that it is shown in FIGS. 7A and 8A.
  • the gate line, the gate electrode 21a, and the first connection wiring 21b are formed.
  • the first inorganic insulating film 22 such as a silicon nitride film or a silicon oxide film is formed on the entire substrate on which the gate line, the gate electrode 21a, and the first connection wiring 21b are formed in the gate layer forming process by a plasma CVD method.
  • a film is formed with a thickness of about 4000 mm (see FIGS. 7B and 8B).
  • the entire substrate on which the first inorganic insulating film 22 is formed is oxidized by an IGZO-based, ISiZO-based, IAlZO-based, or the like by sputtering.
  • the physical semiconductor film 23 is formed with a thickness of about 1000 mm.
  • a second resist pattern Ra (see FIGS. 7B and 8B) having a recess D is formed by exposing R in halftone using a second photomask.
  • the contact hole 23b is formed as shown in FIG. A gate insulating film 22a is formed.
  • the second modified resist pattern Rb (see FIG. 7B) from which the bottom B of the recess D of the second resist pattern Ra has been removed is obtained.
  • the second modified resist pattern Rb is peeled off, thereby oxidizing the oxide semiconductor film 23 as shown in FIG.
  • the physical semiconductor layer 23a is formed.
  • a second metal conductive film 24 such as an aluminum film, a copper film, or a titanium film is formed on the entire substrate on which the gate insulating film 22a and the oxide semiconductor layer 23a are formed in the gate insulating film forming step by sputtering (FIG. 7 (d)) with a thickness of about 3000 mm.
  • a photosensitive resin film (not shown) is applied to the entire substrate on which the second metal conductive film 24 has been formed by spin coating
  • the photosensitive resin film is applied to a third photomask (not shown).
  • a third resist pattern (not shown) is formed by patterning using the shown.
  • the source electrode 24a and the drain electrode 24b are formed. And the source line 24c is formed.
  • a second inorganic insulating film such as a silicon nitride film or a silicon oxide film is formed on the entire substrate on which the source electrode 24a, the drain electrode 24b, and the source line 24c are formed in the source layer forming step by a sputtering method or a plasma CVD method.
  • 25 is formed with a thickness of about 3000 mm.
  • the photosensitive resin film is used for the 4th photomask (not shown).
  • an interlayer insulating film 25a is formed as shown in FIGS. 7 (e) and 8 (e). .
  • ⁇ Pixel electrode formation process> The oxide semiconductor layer 23a (see FIG. 7E) exposed from the interlayer insulating film 25a formed in the interlayer insulating film forming step is treated with a reducing plasma P as shown in FIG. Thus, the resistance of the oxide semiconductor layer 23a exposed from the interlayer insulating film 25a is reduced to form the pixel electrode 23ab, and the semiconductor layer 23aa is formed below the interlayer insulating film 25a.
  • the TFT substrate 50b of this embodiment can be manufactured.
  • the first photomask is used.
  • the first metal conductive film exposed from the first resist pattern formed in this way is patterned to form a gate line, a gate electrode 21a, and a first connection wiring (first wiring) 21b.
  • the first inorganic insulating film 22 and the oxide semiconductor film 23 are sequentially formed over the gate line, the gate electrode 21a, and the first connection wiring 21b, and then the second photomask.
  • a gate insulating film 22a having the structure is formed.
  • the second metal conductive film 24 is formed over the oxide semiconductor layer 23a, the second metal exposed from the third resist pattern formed using the third photomask.
  • the conductive film 24 is patterned to form a source electrode 24a, a drain electrode 24b, and a source line (second wiring) 24c.
  • the first connection wiring 21b and the source line 24c are connected to each other through a contact hole 23b formed in the gate insulating film 22a (a laminated film of the first inorganic insulating film 22 and the oxide semiconductor film 23). Therefore, the wiring connection structure can be specifically configured at the end portion of the substrate. Further, in the interlayer insulating film forming step, the fourth resist pattern formed using the fourth photomask after forming the second inorganic insulating film 25 on the source electrode 24a, the drain electrode 24b, and the source line 24c. The second inorganic insulating film 25 exposed from the substrate is patterned to form an interlayer insulating film 25a.
  • the TFT substrate 50b can be manufactured using the first, second, third and fourth photomasks, so that the TFT substrate having the wiring connection structure at the end of the substrate is made possible. Can be manufactured at low cost. Further, in the manufactured TFT substrate 50b, the portion (semiconductor layer 23aa) constituting the TFT 5b of the oxide semiconductor film is covered with the interlayer insulating film 25a, thereby supplying for the reduction in resistance. Since it is hard to receive damage from the plasma P etc. which are performed, the characteristic of TFT5b can be made favorable. Therefore, a TFT substrate having an excellent characteristic using an oxide semiconductor and a TFT substrate provided with a wiring connection structure at an end portion of the substrate can be manufactured at as low a cost as possible.
  • the gate electrode 21a is formed wide so as to reach the boundary between the drain electrode 24b and the pixel electrode 23ab, so that the gate electrode 21a is held at a high voltage. Even when the resistance of the semiconductor layer 23aa under the drain electrode 24b is reduced and the source electrode 24a and the drain electrode 24b are formed on the semiconductor layer 23aa, the drain electrode 24b and the pixel electrode 23ab are connected to each other. It can be securely connected.
  • FIG. 9 is a cross-sectional view of the display area for explaining the manufacturing process of the TFT substrate 50c of this embodiment
  • FIG. 10 is a cross-sectional view of the non-display area for explaining the manufacturing process of the TFT substrate 50c. .
  • the oxide semiconductor film 23 in the non-display area is removed using the resist pattern formed by halftone exposure. In the manufacturing method, the oxide semiconductor film 33 in the non-display region is not removed.
  • the TFT substrate 50c is orthogonal to the glass substrate 30, a plurality of gate lines (not shown) provided on the glass substrate 30 so as to extend in parallel with each other, and the gate lines.
  • a plurality of source lines 34c (see FIGS. 10D and 10E) provided so as to extend in parallel with each other in the direction and each intersection of each gate line and each source line 34c, that is, each pixel
  • a plurality of TFTs 5c provided in each of the layers, an interlayer insulating film 35a provided so as to cover each TFT 5c, and a plurality of openings formed in a matrix in the interlayer insulating film 35a, and connected to each TFT 5c.
  • a plurality of pixel electrodes 33ab is a plurality of pixel electrodes 33ab.
  • the source line 34c extends to the non-display region, and via a contact hole 33b formed in the stacked film of the gate insulating film 32a and the oxide semiconductor layer 33a in order to form a wiring connection structure at the substrate end. Are connected to the first connection wiring 31b (see FIG. 10D and FIG. 10E).
  • the TFT 5c includes a gate electrode 31a provided on the glass substrate 30, a gate insulating film 32a provided to cover the gate electrode 31a, and a gate electrode on the gate insulating film 32a.
  • the semiconductor layer 33aa provided so as to overlap with 31a
  • the source electrode 34a and the drain electrode 34b provided on the semiconductor layer 33aa so as to overlap with the gate electrode 31a and to be separated from each other.
  • the gate electrode 31a is a portion protruding to the side of the gate line
  • the source electrode 34a is a portion protruding to the side of the source line 34c, and is connected to the source region of the semiconductor layer 33aa.
  • the drain electrode 34b is connected to the drain region of the semiconductor layer 33aa and the pixel electrode 33ab.
  • the semiconductor layer 33aa and the pixel electrode 33ab are formed of, for example, a transparent oxide semiconductor film such as IGZO, ISiZO, or IAlZO.
  • the pixel electrode 33ab is a portion exposed from the interlayer insulating film 35a of the oxide semiconductor film 33 (oxide semiconductor layer 33a). The electric resistance is lower than 33aa.
  • the TFT substrate 50c having the above configuration constitutes a liquid crystal display panel together with, for example, a CF substrate disposed opposite to the TFT substrate and a liquid crystal layer sealed between the two substrates.
  • the manufacturing method of this embodiment includes a gate layer forming step, a gate insulating film forming step, a source layer forming step, an interlayer insulating film forming step, and a pixel electrode forming step.
  • a first metal conductive film such as an aluminum film, a copper film, or a titanium film is formed to a thickness of about 3000 mm on the entire substrate of the glass substrate 30 having a thickness of 0.7 mm by sputtering. To do.
  • a first resist pattern (not shown) is formed by patterning using the shown.
  • the first resist pattern is peeled off, and as shown in FIGS. 9A and 10A. In this manner, the gate line, the gate electrode 31a, and the first connection wiring 31b are formed.
  • the first inorganic insulating film 32 such as a silicon nitride film or a silicon oxide film is formed on the entire substrate on which the gate line, the gate electrode 31a, and the first connection wiring 31b are formed by the above-described gate layer formation process by a plasma CVD method.
  • a film is formed with a thickness of about 4000 mm (see FIGS. 9B and 10B).
  • the entire substrate on which the first inorganic insulating film 32 is formed is oxidized by an IGZO-based, ISiZO-based, IAlZO-based, or the like by sputtering.
  • the physical semiconductor film 33 is formed with a thickness of about 1000 mm.
  • a photosensitive resin film (not shown) is applied to the entire substrate on which the oxide semiconductor film 33 is formed by spin coating, the photosensitive resin film is applied to a second photomask (not shown).
  • a second resist pattern (not shown) is formed by patterning with use.
  • the second resist pattern is peeled off, whereby FIG. As shown in c), the gate insulating film 32a (and the oxide semiconductor layer 33a) having the contact hole 33b is formed.
  • a second metal conductive film 34 such as an aluminum film, a copper film, or a titanium film is formed on the entire substrate on which the gate insulating film 32a and the oxide semiconductor layer 33a are formed in the gate insulating film forming step by a sputtering method (see FIG. 9 (c)) is formed with a thickness of about 3000 mm.
  • a photosensitive resin film (not shown) is applied to the entire substrate on which the second metal conductive film 34 has been formed by spin coating
  • the photosensitive resin film is applied to a third photomask (not shown).
  • a third resist pattern (not shown) is formed by patterning using the shown.
  • a source electrode 34a and a drain electrode 34b are obtained. And the source line 34c is formed.
  • a second inorganic insulating film such as a silicon nitride film or a silicon oxide film is formed on the entire substrate on which the source electrode 34a, the drain electrode 34b, and the source line 34c are formed in the source layer formation step by a sputtering method or a plasma CVD method.
  • 35 (see FIG. 9D) is formed with a thickness of about 3000 mm.
  • the photosensitive resin film is used for the 4th photomask (not shown).
  • an interlayer insulating film 35a is formed as shown in FIGS. 9D and 10E. .
  • ⁇ Pixel electrode formation process> The oxide semiconductor layer 33a (see FIG. 9D) exposed from the interlayer insulating film 35a formed in the interlayer insulating film forming step is treated with reducing plasma P as shown in FIG. 9E. Thus, the resistance of the oxide semiconductor layer 33a exposed from the interlayer insulating film 35a is reduced to form the pixel electrode 33ab, and the semiconductor layer 33aa is formed below the interlayer insulating film 35a.
  • the TFT substrate 50c of this embodiment can be manufactured.
  • the first metal conductive film is formed on the glass substrate 30, and then the first photomask is used.
  • the first metal conductive film exposed from the first resist pattern formed in this way is patterned to form a gate line, a gate electrode 31a, and a first connection wiring (first wiring) 31b.
  • the first inorganic insulating film 32 and the oxide semiconductor film 33 are sequentially formed over the gate line, the gate electrode 31a, and the first connection wiring 31b, and then the second photomask.
  • the stacked film of the first inorganic insulating film 32 and the oxide semiconductor film 33 exposed from the second resist pattern formed by using the patterning is patterned to form a contact hole 33b for forming a wiring connection structure at the substrate end.
  • a gate insulating film 32a is formed.
  • the second metal conductive film 34 is formed over the oxide semiconductor layer 33a, the second metal exposed from the third resist pattern formed using the third photomask.
  • the conductive film 34 is patterned to form a source electrode 34a, a drain electrode 34b, and a source line (second wiring) 34c.
  • the first connection wiring 31b and the source line 34c are connected to each other through a contact hole 33b formed in the gate insulating film 32a (a stacked film of the first inorganic insulating film 32 and the oxide semiconductor film 33). Therefore, the wiring connection structure can be specifically configured at the end portion of the substrate. Further, in the interlayer insulating film forming step, the fourth resist pattern formed using the fourth photomask after forming the second inorganic insulating film 35 on the source electrode 34a, the drain electrode 34b, and the source line 34c. The second inorganic insulating film 35 exposed from the substrate is patterned to form an interlayer insulating film 35a.
  • the TFT substrate 50c can be manufactured using the first, second, third and fourth photomasks, so that the TFT substrate having the wiring connection structure at the end of the substrate is made possible. Can be manufactured at low cost. Further, in the manufactured TFT substrate 50c, the portion (semiconductor layer 33aa) constituting the TFT 5c of the oxide semiconductor film is covered with the interlayer insulating film 35a, and accordingly, it is supplied for lowering the resistance. Since it is hard to receive damage from the plasma P etc. which are performed, the characteristic of TFT5c can be made favorable. Therefore, a TFT substrate having an excellent characteristic using an oxide semiconductor and a TFT substrate provided with a wiring connection structure at an end portion of the substrate can be manufactured at as low a cost as possible.
  • the manufacturing method of the TFT substrate 50c of the present embodiment it is not necessary to prepare a photomask for halftone exposure as in the second embodiment, so that it is easier than the manufacturing method of the second embodiment.
  • a TFT substrate can be manufactured at low cost.
  • FIG. 11 is a cross-sectional view of the display area for explaining the manufacturing process of the TFT substrate 50d of this embodiment
  • FIG. 12 is a cross-sectional view of the non-display area for explaining the manufacturing process of the TFT substrate 50d. .
  • the TFT substrate 50 d is orthogonal to the glass substrate 40, a plurality of gate lines (not shown) provided on the glass substrate 40 so as to extend in parallel with each other, and the gate lines.
  • a plurality of source lines (not shown) provided so as to extend in parallel to each other, a plurality of TFTs 5d provided for each gate line and each intersection of the source lines, that is, for each pixel, and each TFT 5d
  • a plurality of pixel electrodes 44b respectively provided in a plurality of openings formed in a matrix in the interlayer insulating film 45a and connected to the respective TFTs 5d.
  • the first connection wiring 41b extending along the gate line and the second connection wiring 43d extending along the source line form a wiring connection structure at the substrate end. Therefore, they are connected to each other via a conductive portion 44c inside a contact hole 43c formed in the gate insulating film 42a (a laminated film of the first inorganic insulating film 42 and the second metal conductive film 43) (FIG. 12). (Refer to (f)).
  • the TFT 5d includes a gate electrode 41a provided on the glass substrate 40, a gate insulating film 42a provided to cover the gate electrode 41a, and a gate electrode on the gate insulating film 42a.
  • the source electrode 43a and the drain electrode 43b provided so as to overlap with and be separated from each other, and the semiconductor layer 44a provided on the gate insulating film 42a so as to overlap the gate electrode 41a via the source electrode 43a and the drain electrode 43b.
  • the gate electrode 41a is a portion protruding to the side of the gate line
  • the source electrode 43a is a portion protruding to the side of the source line, and is connected to the source region of the semiconductor layer 44a.
  • the drain electrode 43b is connected to the drain region of the semiconductor layer 44a and the pixel electrode 44b.
  • the semiconductor layer 44a and the pixel electrode 44b are formed of a transparent oxide semiconductor film such as IGZO, ISiZO, or IAlZO, for example.
  • the pixel electrode 44b is a portion exposed from the interlayer insulating film 45a of the oxide semiconductor film 44, and has an electric resistance lower than that of the semiconductor layer 44a. It is comprised so that it may become.
  • the TFT substrate 50d having the above configuration constitutes a liquid crystal display panel together with, for example, a CF substrate disposed opposite to the TFT substrate and a liquid crystal layer sealed between the two substrates.
  • the manufacturing method of this embodiment includes a gate layer forming step, a gate insulating film forming step, a source layer forming step, an interlayer insulating film forming step, and a pixel electrode forming step.
  • a first metal conductive film such as an aluminum film, a copper film, or a titanium film is formed on the entire glass substrate 40 having a thickness of 0.7 mm by a sputtering method to a thickness of about 3000 mm. To do.
  • a first resist pattern (not shown) is formed by patterning using the shown.
  • the first metal conductive film exposed from the first resist pattern is removed by wet etching, and then the first resist pattern is peeled off, so that it is shown in FIGS. 11A and 12A. In this manner, the gate line, the gate electrode 41a, and the first connection wiring 41b are formed.
  • a first inorganic insulating film 42 (such as a silicon nitride film or a silicon oxide film) is formed on the entire substrate on which the gate line, the gate electrode 41a, and the first connection wiring 41b are formed by the plasma CVD method. 11B and 12B) are formed with a thickness of about 4000 mm.
  • the first film such as an aluminum film, a copper film, or a titanium film is formed by sputtering.
  • the second metal conductive film 43 is formed with a thickness of about 3000 mm.
  • the photosensitive resin film R (see FIG. 11B and FIG. 12B) is applied to the entire substrate on which the second metal insulating film 43 is formed by spin coating, and then the photosensitivity thereof is applied.
  • a second resist pattern Ra (see FIGS. 11B and 12B) having a recess D is formed.
  • the gate insulating film 42a having the contact hole 43c (FIG. 12). (See (c)).
  • ⁇ Source layer forming step> First, by thinning the second resist pattern Ra used in the gate insulating film forming step by ashing, the second modified resist pattern Rb (FIG. 2B) from which the bottom B of the concave portion D of the second resist pattern Ra has been removed. 11 (b) and FIG. 12 (b)).
  • an oxide semiconductor film such as an IGZO-based, ISiZO-based, or IAlZO-based film is formed on the entire substrate on which the source electrode 43a, the drain electrode 43b, the source line, and the second connection wiring 43d are formed in the source layer forming step by a sputtering method.
  • 44 is formed with a thickness of about 1000 mm (see FIGS. 11D and 12D).
  • a silicon nitride film, a silicon oxide film, or the like is formed on the entire substrate on which the oxide semiconductor film 44 is formed by sputtering or plasma CVD.
  • the second inorganic insulating film 45 is formed with a thickness of about 3000 mm.
  • a photosensitive resin film (not shown) is applied to the entire substrate on which the second inorganic insulating film 45 is formed by spin coating, the photosensitive resin film is applied to a third photomask (not shown). ) To form a third resist pattern (not shown).
  • an interlayer insulating film 45a is formed as shown in FIGS. 11 (e) and 12 (e). .
  • FIGS. 11 (e) and 12 (e) The oxide semiconductor film 44 (see FIGS. 11 (e) and 12 (e)) exposed from the interlayer insulating film 45a formed in the interlayer insulating film forming step is shown in FIGS. 11 (f) and 12 (f). As shown in the figure, by processing with the reducing plasma P, the resistance of the oxide semiconductor film 44 exposed from the interlayer insulating film 45a is reduced to form the pixel electrode 44b and the conductive layer 44c, and the lower layer of the interlayer insulating film 45a. A semiconductor layer 44a is formed.
  • the TFT substrate 50d of this embodiment can be manufactured.
  • the first metal conductive film is formed on the glass substrate 40, and then the first photomask is used.
  • the first metal conductive film exposed from the first resist pattern formed in this way is patterned to form a gate line, a gate electrode 41a, and a first connection wiring (first wiring) 41b.
  • the gate insulating film forming step first, the first inorganic insulating film 42, the second metal conductive film 43, and the photosensitive resin film R are sequentially formed on the gate line, the gate electrode 41a, and the first connection wiring 41b.
  • the photosensitive resin film R is exposed with halftone using a second photomask to form a second resist pattern Ra having a recess.
  • the laminated film of the first inorganic insulating film 42 and the second metal conductive film 43 exposed from the second resist pattern Ra is etched to form a gate insulating film 42a having a contact hole 43c.
  • the source layer forming step by etching the second metal conductive film 43 exposed by removing the bottom B of the recess D of the second resist pattern Ra by thinning the second resist pattern Ra.
  • the source electrode 43a, the drain electrode 43b, the source line, and the second connection wiring (second wiring) 43d are formed.
  • the third insulating film 45 is formed.
  • the second inorganic insulating film 45 exposed from the third resist pattern formed using the photomask is patterned to form an interlayer insulating film 45a.
  • the resistance of the oxide semiconductor film 44 exposed from the interlayer insulating film 45a is reduced to form the pixel electrode 44b, and the first connection wiring 41b and the second connection wiring 43d are made conductive.
  • the first connection wiring 41b and the second connection wiring 43d are formed inside the contact hole 43c formed in the gate insulating film 42a (laminated film of the first inorganic insulating film 42 and the second metal conductive film 43). Since the oxide semiconductor films 44 are connected to each other through the conductive portions 44c whose resistance is reduced, the wiring connection structure can be specifically configured at the substrate end. As a result, the TFT substrate 50d can be manufactured using the first, second, and third photomasks, so that the TFT substrate having the wiring connection structure at the substrate end can be reduced as much as possible. Can be manufactured at cost.
  • the portion (semiconductor layer 44a) constituting the TFT 5d of the oxide semiconductor film is covered with the interlayer insulating film 45a, so that it is supplied for lowering the resistance. Since it is difficult to receive damage from the plasma P or the like, the characteristics of the TFT 5d can be improved. Therefore, a TFT substrate having an excellent characteristic using an oxide semiconductor and a TFT substrate provided with a wiring connection structure at an end portion of the substrate can be manufactured at as low a cost as possible.
  • Embodiments 2 to 4 described above the method of forming a pixel electrode by performing plasma treatment on the oxide semiconductor film to reduce the resistance of a part of the oxide semiconductor film is described. As shown in FIG. 2, by implanting impurities such as hydrogen ions into the oxide semiconductor film or thinning the oxide semiconductor film by wet etching, the resistance of a part of the oxide semiconductor film is reduced, and the pixel An electrode may be formed.
  • the TFT substrate having the TFT electrode connected to the pixel electrode as the drain electrode has been exemplified.
  • the TFT electrode connected to the pixel electrode is referred to as a source electrode. Can also be applied.
  • the present invention is useful for a display panel such as an active matrix liquid crystal display panel or an organic EL display panel.

Abstract

　基板（１０）にゲート電極（１１ａ）及び第１の配線を形成する工程と、第１の配線に重なる位置にコンタクトホールを有するゲート絶縁膜（１２ａ）を形成する工程と、ゲート電極（１１ａ）に重なると共に互いに離間するようにそれぞれ設けられたソース電極（１３ａ）及びドレイン電極（１３ｂ）と、第１の配線にゲート絶縁膜（１２ａ）のコンタクトホールを介して接続された第２の配線とを形成する工程と、酸化物半導体膜（１４）及び第２の絶縁膜（１５）を順に成膜した後に、第２の絶縁膜（１５）をパターニングして層間絶縁膜（１５ａ）を形成する工程と、層間絶縁膜（１５ａ）から露出する酸化物半導体膜（１４）を低抵抗化して画素電極（１４ｂ）を形成する工程とを備える。

Description

薄膜トランジスタ基板の製造方法
　本発明は、薄膜トランジスタ基板の製造方法に関し、特に、表示パネルを構成する薄膜トランジスタ基板の製造方法に関するものである。
　アクティブマトリクス駆動方式の液晶表示パネルは、例えば、画像の最小単位である各画素毎にスイッチング素子として薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」と称する）が設けられたＴＦＴ基板を備えている。
　ＴＦＴ基板は、例えば、ガラス基板に被エッチング膜及び感光性樹脂膜を順に成膜した後に、その感光樹脂膜をフォトマスクを介して露光することによりレジストパターンを形成し、そのレジストパターンから露出する被エッチング膜をエッチングする、という一連の工程を繰り返すことにより、製造することができる。
　ところで、ＴＦＴ基板を備えた液晶表示パネルでは、その製造コストの低減を図るために、ガラス基板を大型化したり、上記フォトマスクの枚数を削減したりするＴＦＴ基板の製造方法が従来より提案されている。
　例えば、特許文献１には、ハーフトーンパターンのフォトマスクを用いて、３種の膜厚を有するレジストパターンを形成することにより、フォトマスクの枚数を削減するＴＦＴ基板の製造方法が開示されている。
　また、従来のシリコン半導体膜を使用したＴＦＴ基板の製造方法では、半導体膜としてシリコン膜を、画素電極として酸化物導電膜を、別々に形成していたが、近年、半導体膜として酸化物半導体膜を用いる次世代の高性能なＴＦＴが提案されている。
　例えば、特許文献２には、ＴＦＴを構成する酸化物半導体膜により画素電極が構成されたＴＦＴアレイ及びその製造方法が開示されている。
特開２０００－１６４８８６号公報 特開２００８－４０３４３号公報
　図１３（ａ）～図１３（ｆ）は、特許文献２に開示されたＴＦＴアレイに対応するＴＦＴ基板１５０の製造工程を説明するための断面図である。
　ここで、ＴＦＴ基板１５０は、例えば、互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線１１３（図１３（ｆ）参照）と、各ゲート線及び各ソース線１１３の交差部毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のＴＦＴ１０５（図１３（ｆ）参照）と、マトリクス状に設けられ、各ＴＦＴ１０５にそれぞれ接続された複数の画素電極（１１４ｃ、図１３（ｆ）参照）とを備えている。ここで、ＴＦＴ基板１５０では、複数の画素電極がマトリクス状に配置された領域に画像表示を行う表示領域が規定され、その表示領域の周囲に非表示領域が規定されている。そして、ＴＦＴ基板１５０の非表示領域では、上記ゲート線が、後述するゲート絶縁膜１１２に形成されたコンタクトホールを介して、ソース線１１３と同一層に同一材料で形成された接続配線に接続されている。
　ＴＦＴ１０５は、例えば、図１３（ｆ）に示すように、ガラス基板１１０上に設けられた上記ゲート線の一部又は突出部であるゲート電極１１１と、ゲート電極１１１を覆うように設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にゲート電極１１１に重なるように設けられた半導体層１１４とを備えている。ここで、半導体層１１４は、例えば、図１３（ｆ）に示すように、ゲート電極１１１に重なるように設けられたチャネル領域１１４ａと、チャネル領域１１４ａの図中左側に隣り合うように設けられ、ソース線１１３に接続されたソース領域１１４ｂと、チャネル領域１１４ａの図中右側に隣り合うように設けられ、上記画素電極を構成するドレイン領域１１４ｃとを備えている。
　以下に、上記構成のＴＦＴ基板１５０を製造する方法の概略を説明する。
　まず、ガラス基板１１０上に、１枚目のフォトマスクを用いて、図１３（ａ）に示すように、ゲート電極１１１を形成する。
　続いて、２枚目のフォトマスクを用いて、図１３（ｂ）に示すように、ゲート電極１１１を覆い、且つ上記非表示領域において、コンタクトホール（不図示）を有するゲート絶縁膜１１２を形成する。
　その後、３枚目のフォトマスクを用いて、図１３（ｃ）に示すように、ゲート絶縁膜１１２上にソース線１１３を形成する。
　さらに、４枚目のフォトマスクを用いて、図１３（ｄ）に示すように、ゲート絶縁膜１１２及びソース線１１３上に、酸化物半導体層１１４を形成する。
　そして、５枚目のフォトマスクを用いて、図１３（ｅ）に示すように、ソース配線１１３及び酸化物半導体層１１４上に、層間絶縁膜１１５を形成する。
　最後に、層間絶縁膜１１５から露出する酸化物半導体層１１４をプラズマＰで処理して低抵抗化することにより、図１３（ｆ）に示すように、チャネル領域１１４ａ、ソース領域１１４ｂ及びドレイン領域（画素電極）１１４ｃを形成する。
　以上のようにして、５枚のフォトマスクを用いて、ＴＦＴ基板１５０を製造することができる。
　しかしながら、ＴＦＴ基板１５０では、プラズマ処理によりダメージを受けたソース領域１１４ｂ及びドレイン領域１１４ｃがチャネル領域１１４ａと隣り合っているので、ＴＦＴ１０５の特性が不良になるおそれがある。さらに、その製造に５枚のフォトマスクが必要であるが、画素電極として機能するドレイン領域１１４ｃ以外の酸化物半導体層１１４のうち、ソース領域１１４ｂが層間絶縁膜１１５に覆われていないため、例えば、ＴＦＴ基板１５０を備えた液晶表示パネルでは、ソース線１１３の電位が液晶層に直接かかってしまい、実際の製造プロセスでは、ソース領域１１４ｂを何らかの絶縁膜で覆うための追加工程が必要になるので、改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板を可及的に低コストで製造することにある。
　上記目的を達成するために、本発明は、画素電極を構成する酸化物半導体膜を単独でパターニングせずに、酸化物半導体膜の薄膜トランジスタを構成する部分を層間絶縁膜で覆うようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極及び第１の配線を形成するゲート層形成工程と、上記ゲート電極及び第１の配線を覆うように第１の絶縁膜を成膜した後に、該第１の絶縁膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜を覆うように導電膜を成膜した後に、該導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に交差するように設けられ、上記コンタクトホールを介して上記第１の配線に接続された第２の配線とを形成するソース層形成工程と、上記ソース電極、ドレイン電極及び第２の配線を覆うように、酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する画素電極形成工程とを備えることを特徴とする。
　上記の方法によれば、まず、ゲート層形成工程において、例えば、基板に（第１の）導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する（第１の）導電膜をパターニングして、ゲート電極及び第１の配線を形成する。続いて、ゲート絶縁膜形成工程において、ゲート電極及び第１の配線上に、第１の絶縁膜を成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の絶縁膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホールを有するゲート絶縁膜を形成する。そして、ソース層形成工程において、ゲート絶縁膜上に（第２の）導電膜を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する（第２の）導電膜をパターニングして、ソース電極、ドレイン電極及び第２の配線を形成する。ここで、第１の配線及び第２配線は、ゲート絶縁膜に形成されたコンタクトホールを介して互いに接続されているので、基板端部において配線接続構造が具体的に構成される。さらに、層間絶縁膜形成工程において、ソース電極、ドレイン電極及び第２の配線上に酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の絶縁膜をパターニングして、層間絶縁膜を形成する。最後に、画素電極形成工程において、層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、薄膜トランジスタ基板が製造されるので、基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。また、製造された薄膜トランジスタ基板では、酸化物半導体膜の薄膜トランジスタを構成する部分が、層間絶縁膜により覆われているので、また、それにより、低抵抗化のために供給されるプラズマなどからダメージを受け難いので、薄膜トランジスタの特性が良好になる。したがって、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。
　また、本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極及び第１の配線を形成するゲート層形成工程と、上記ゲート電極及び第１の配線を覆うように第１の絶縁膜及び酸化物半導体膜を順に成膜した後に、上記第１の絶縁膜及び酸化物半導体膜の積層膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記酸化物半導体膜を覆うように導電膜を成膜した後に、該導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に交差するように設けられ、上記コンタクトホールを介して上記第１の配線に接続された第２の配線とを形成するソース層形成工程と、上記ソース電極、ドレイン電極及び第２の配線を覆うように、第２の絶縁膜を成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する画素電極形成工程とを備えることを特徴とする。
　上記の方法によれば、まず、ゲート層形成工程において、例えば、基板に（第１の）導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する（第１の）導電膜をパターニングして、ゲート電極及び第１の配線を形成する。続いて、ゲート絶縁膜形成工程において、ゲート電極及び第１の配線上に、第１の絶縁膜及び酸化物半導体膜を順に成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の絶縁膜及び酸化物半導体膜の積層膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホールを有するゲート絶縁膜を形成する。そして、ソース層形成工程において、酸化物半導体膜上に（第２の）導電膜を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する（第２の）導電膜をパターニングして、ソース電極、ドレイン電極及び第２の配線を形成する。ここで、第１の配線及び第２配線は、ゲート絶縁膜（第１の絶縁膜及び酸化物半導体膜の積層膜）に形成されたコンタクトホールを介して互いに接続されているので、基板端部において配線接続構造が具体的に構成される。さらに、層間絶縁膜形成工程において、ソース電極、ドレイン電極及び第２の配線上に第２の絶縁膜を成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の絶縁膜をパターニングして、層間絶縁膜を形成する。最後に、画素電極形成工程において、層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、薄膜トランジスタ基板が製造されるので、基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。また、製造された薄膜トランジスタ基板では、酸化物半導体膜の薄膜トランジスタを構成する部分が、層間絶縁膜により覆われているので、また、それにより、低抵抗化のために供給されるプラズマなどからダメージを受け難いので、薄膜トランジスタの特性が良好になる。したがって、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。
　上記ゲート層形成工程では、上記ソース層形成工程で形成されるドレイン電極と上記画素電極形成工程で形成される画素電極との境界に達するように、上記ゲート電極を幅広に形成してもよい。
　上記の方法によれば、ゲート電極がドレイン電極と画素電極との境界に達するように幅広に形成されるので、ゲート電極が高電圧に保持されたときに、ドレイン電極の下層の半導体層が低抵抗化され、ドレイン電極及び画素電極が互いに確実に接続される。
　また、本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極及び第１の配線を形成するゲート層形成工程と、上記ゲート電極及び第１の配線を覆うように第１の絶縁膜及び導電膜を順に成膜した後に、該第１の絶縁膜及び導電膜の積層膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に上記コンタクトホールの位置で交差するように設けられた第２の配線とを形成するソース層形成工程と、上記ソース電極、ドレイン電極及び第２の配線を覆うように、酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成すると共に、上記第１の配線及び第２の配線を導通させる画素電極形成工程とを備えることを特徴とする。
　上記の方法によれば、まず、ゲート層形成工程において、例えば、基板に（第１の）導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する（第１の）導電膜をパターニングして、ゲート電極及び第１の配線を形成する。続いて、ゲート絶縁膜形成工程において、ゲート電極及び第１の配線上に、第１の絶縁膜及び（第２の）導電膜を順に成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の絶縁膜及び（第２の）導電膜の積層膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホールを有するゲート絶縁膜を形成する。そして、ソース層形成工程において、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する（第２の）導電膜をパターニングして、ソース電極、ドレイン電極及び第２の配線を形成する。さらに、層間絶縁膜形成工程において、ソース電極、ドレイン電極及び第２の配線上に酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の絶縁膜をパターニングして、層間絶縁膜を形成する。最後に、画素電極形成工程において、層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成すると共に、第１の配線及び第２配線を導通させる。ここで、第１の配線及び第２配線は、ゲート絶縁膜（第１の絶縁膜及び第２の導電膜の積層膜）に形成されたコンタクトホールの内部の酸化物半導体膜を低抵抗化させた導電部を介して互いに接続されているので、基板端部において配線接続構造が具体的に構成される。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、薄膜トランジスタ基板が製造されるので、基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。また、製造された薄膜トランジスタ基板では、酸化物半導体膜の薄膜トランジスタを構成する部分が、層間絶縁膜により覆われているので、また、それにより、低抵抗化のために供給されるプラズマなどからダメージを受け難いので、薄膜トランジスタの特性が良好になる。したがって、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。
　上記ゲート絶縁膜形成工程は、上記導電膜上に感光性樹脂膜を成膜して、該感光性樹脂膜をハーフトーンで露光することにより、凹部が設けられたレジストパターンを形成する工程と、該レジストパターンから露出する上記第１の絶縁膜及び導電膜の積層膜をエッチングして、上記コンタクトホールを形成する工程とを備え、上記ソース層形成工程では、上記レジストパターンを薄肉化することにより、該レジストパターンの凹部の底部を除去して露出させた上記導電膜をエッチングしてパターニングしてもよい。
　上記の方法によれば、ゲート絶縁膜形成工程では、まず、ゲート電極及び第１の配線上に、第１の絶縁膜、（第２の）導電膜及び感光性樹脂膜を順に成膜した後に、第２のフォトマスクを用いて感光性樹脂膜をハーフトーンで露光することにより、凹部を有する第２のレジストパターンを形成する。続いて、その第２のレジストパターンから露出する第１の絶縁膜及び（第２の）導電膜の積層膜をエッチングして、コンタクトホールを有するゲート絶縁膜を形成する。そして、ソース層形成工程では、第２のレジストパターンを薄肉化することにより、第２のレジストパターンの凹部の底部を除去して露出させた（第２の）導電膜をエッチングして、ソース電極、ドレイン電極及び第２の配線を形成する。これにより、上述した第３のフォトマスクが不要になり、第１、第２、及び第４の３枚のフォトマスクを用いて、薄膜トランジスタ基板が製造されるので、薄膜トランジスタ基板がいっそう低コストで製造される。
　上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜をプラズマ処理してもよい。
　上記の方法によれば、画素電極形成工程では、層間絶縁膜から露出する酸化物半導体膜をプラズマ処理するので、いわゆる、薄膜トランジスタのしきい値電圧（Ｖｔｈ）がマイナス側にシフトすることになり、層間絶縁膜から露出する酸化物半導体膜、すなわち、画素電極が具体的に低抵抗化する。
　上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜に不純物を注入してもよい。
　上記の方法によれば、画素電極形成工程では、層間絶縁膜から露出する酸化物半導体膜を不純物を注入するので、いわゆる、薄膜トランジスタのしきい値電圧（Ｖｔｈ）がマイナス側にシフトすることになり、層間絶縁膜から露出する酸化物半導体膜、すなわち、画素電極が具体的に低抵抗化する。
　上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜をエッチングにより薄くしてもよい。
　上記の方法によれば、画素電極形成工程では、層間絶縁膜から露出する酸化物半導体膜が薄くエッチングされるので、いわゆる、薄膜トランジスタのしきい値電圧（Ｖｔｈ）がマイナス側にシフトすることになり、層間絶縁膜から露出する酸化物半導体膜、すなわち、画素電極が具体的に低抵抗化する。
　上記第２の配線は、上記ソース電極に導通するソース線であり、上記第１の配線は、上記ソース線に接続するための第１接続配線であってもよい。
　上記の方法によれば、第２の配線がソース線であり、第１の配線がソース線に接続するための第１接続配線であるので、ソース線が、ゲート電極と同一層に同一材料で形成された第１接続配線を介して基板端部の非表示領域の端子領域などに引き出される。
　上記第１の配線は、上記ゲート電極に導通するゲート線であり、上記第２の配線は、上記ゲート線に接続するための第２接続配線であってもよい。
　上記の方法によれば、第１の配線がゲート線であり、第２の配線は、ゲート線に接続するための第２接続配線であるので、ゲート線が、ソース電極と同一層に同一材料で形成された第２接続配線を介して基板端部の非表示領域の端子領域などに引き出される。
　本発明によれば、画素電極を構成する酸化物半導体膜を単独でパターニングすることなく、酸化物半導体膜の薄膜トランジスタを構成する部分を層間絶縁膜で覆うようにしたので、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板を可及的に低コストで製造することができる。
図１は、実施形態１に係るＴＦＴ基板５０ａａの平面図である。 図２は、ＴＦＴ基板５０ａａの製造工程を説明するための表示領域の断面図である。 図３は、ＴＦＴ基板５０ａａの製造工程を説明するための非表示領域の断面図である。 図４は、ＴＦＴ基板５０ａａを構成するＴＦＴ５ａの特性を示すグラフである。 図５は、実施形態１に係るＴＦＴ基板５０ａｂの断面図である。 図６は、実施形態１に係るＴＦＴ基板５０ａｃの断面図である。 図７は、実施形態２に係るＴＦＴ基板５０ｂの製造工程を説明するための表示領域の断面図である。 図８は、ＴＦＴ基板５０ｂの製造工程を説明するための非表示領域の断面図である。 図９は、実施形態３に係るＴＦＴ基板５０ｃの製造工程を説明するための表示領域の断面図である。 図１０は、ＴＦＴ基板５０ｃの製造工程を説明するための非表示領域の断面図である。 図１１は、実施形態４に係るＴＦＴ基板５０ｄの製造工程を説明するための表示領域の断面図である。 図１２は、ＴＦＴ基板５０ｄの製造工程を説明するための非表示領域の断面図である。 図１３は、従来のＴＦＴ基板１５０の製造工程を説明するための断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図６は、本発明に係る薄膜トランジスタ基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態１のＴＦＴ基板５０ａａの平面図である。また、図２（ａ）～図２（ｆ）は、ＴＦＴ基板５０ａａの製造工程を説明するための表示領域の断面図である。さらに、図３（ａ）～図３（ｄ）は、ＴＦＴ基板５０ａａの製造工程を説明するための非表示領域の断面図である。なお、図２（ｆ）は、図１中のII－II線に沿ったＴＦＴ基板５０ａａの断面図でもある。また、図４は、ＴＦＴ基板５０ａａを構成するＴＦＴ５の特性を示すグラフである。
　ＴＦＴ基板５０ａａは、図１及び図２（ｆ）に示すように、ガラス基板１０と、ガラス基板１０上に互いに平行に延びるように設けられた複数のゲート線１１と、各ゲート線１１と直交する方向に互いに平行に延びるように設けられた複数のソース線１３ｃと、各ゲート線１１及び各ソース線１３ｃの交差部毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた層間絶縁膜１５ａと、層間絶縁膜１５ａにマトリクス状に形成された複数の開口部にそれぞれ設けられ、各ＴＦＴ５ａにそれぞれ接続された複数の画素電極１４ｂとを備えている。ここで、ＴＦＴ基板５０ａａでは、複数の画素（画素電極１４ｂ）がマトリクス状に配置することにより、画像表示を行う表示領域が規定されていると共に、その表示領域の周囲に非表示領域が規定されている。そして、ゲート線１１は、非表示領域まで延設され、基板端部において配線接続構造を構成するためにゲート絶縁膜１２ａに形成されたコンタクトホール１２ｂを介して第２接続配線１３ｄに接続されている（図３（ｃ）及び図３（ｄ）参照）。
　ＴＦＴ５ａは、図１及び図２（ｆ）に示すように、ガラス基板１０上に設けられたゲート電極１１ａと、ゲート電極１１ａを覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上にゲート電極１１ａに重なると共に互いに離間するように設けられたソース電極１３ａ及びドレイン電極１３ｂと、ゲート絶縁膜１２ａ上にゲート電極１１ａにソース電極１３ａ及びドレイン電極１３ｂを介して重なるように設けられた半導体層１４ａとを備えている。ここで、図１に示すように、ゲート電極１１ａは、ゲート線１１の側方に突出した部分であり、ソース電極１３ａは、ソース線１３ｃの側方への突出した部分であると共に、半導体層１４ａのソース領域に接続されている。また、ドレイン電極１３ｂは、半導体層１４ａのドレイン領域及び画素電極１４ｂにそれぞれ接続されている。
　半導体層１４ａ及び画素電極１４ｂは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの透明な酸化物半導体膜により形成されている。ここで、画素電極１４ｂは、図２（ｅ）及び図２（ｆ）に示すように、酸化物半導体膜１４の層間絶縁膜１５ａから露出した部分であり、図４に示すように、半導体層１４ａよりも電気抵抗が低くなるように構成されている。なお、図４では、曲線Ｃａが半導体層１４ａを有するＴＦＴ５ａの特性を示し、曲線Ｃｂが、低抵抗化した画素電極１４ｂに相当する半導体層を有するＴＦＴの特性を示している。そして、酸化物半導体膜をそのまま画素電極として用いようとしても、ゲート電圧Ｖｇが０Ｖであるときの電気抵抗が高いので（図４中の曲線Ｃａ参照）、酸化物半導体膜を画素電極として用いることができないものの、図４に示すように、酸化物半導体膜に対するＮ２Ｏや水素のプラズマ処理により、ＴＦＴのしきい値電圧（Ｖｔｈ）がマイナス側にシフトすること（図４中の曲線Ｃｂ参照）を利用して、ゲート電圧Ｖｇが０Ｖであるときの電気抵抗をオン抵抗程度にすることにより、酸化物半導体膜を画素電極として用いることができる。
　上記構成のＴＦＴ基板５０ａａは、例えば、それに対向して配置されるＣＦ（Color Filter）基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
　次に、本実施形態のＴＦＴ基板５０ａａの製造方法について、図２及び図３を用いて説明する。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
　＜ゲート層形成工程＞
　まず、例えば、厚さ０．７ｍｍのガラス基板１０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜（不図示）を厚さ３０００Å程度で成膜する。
　続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第１のフォトマスク（不図示）を用いてパターニングすることにより、第１のレジストパターン（不図示）を形成する。
　さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図２（ａ）及び図３（ａ）に示すように、ゲート電極１１ａ及びゲート線１１を形成する。
　＜ゲート絶縁膜形成工程＞
　まず、上記ゲート層形成工程でゲート電極１１ａ及びゲート線１１が形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜や酸化シリコン膜などの第１の無機絶縁膜１２（図３（ｂ）参照）を厚さ４０００Å程度で成膜する。
　続いて、第１の無機絶縁膜１２が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第２のフォトマスク（不図示）を用いてパターニングすることにより、第２のレジストパターン（不図示）を形成する。
　さらに、上記第２のレジストパターンから露出する第１の無機絶縁膜１２をドライエッチングにより除去した後に、その第２のレジストパターンを剥離させることにより、図２（ｂ）及び図３（ｂ）に示すように、コンタクトホール１２ｂを有するゲート絶縁膜１２ａを形成する。
　＜ソース層形成工程＞
　まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜１３（図２（ｃ）参照）を厚さ３０００Å程度で成膜する。
　続いて、第２の金属導電膜１３が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第３のフォトマスク（不図示）を用いてパターニングすることにより、第３のレジストパターン（不図示）を形成する。
　さらに、上記第３のレジストパターンから露出する第２の金属導電膜１３をウエットエッチングにより除去することにより、図２（ｃ）及び図３（ｃ）に示すように、ソース電極１３ａ、ドレイン電極１３ｂ、ソース線１３ｃ及び第２接続配線１３ｄを形成する。
　＜層間絶縁膜形成工程＞
　まず、上記ソース層形成工程でソース電極１３ａ、ドレイン電極１３ｂ、ソース線１３ｃ及び第２接続配線１３ｄが形成された基板全体に、スパッタリング法により、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの酸化物半導体膜１４を厚さ１０００Å程度で成膜する（図２（ｄ）及び図３（ｄ）参照）。
　続いて、酸化物半導体膜１４が成膜された基板全体に、スパッタリング法又はプラズマＣＶＤ法により、図２（ｄ）及び図３（ｄ）に示すように、窒化シリコン膜や酸化シリコン膜などの第２の無機絶縁膜１５を厚さ３０００Å程度で成膜する。
　そして、第２の無機絶縁膜１５が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第４のフォトマスク（不図示）を用いてパターニングすることにより、第４のレジストパターン（不図示）を形成する。
　さらに、上記第４のレジストパターンから露出する第２の無機絶縁膜１５をドライエッチングにより除去することにより、図２（ｅ）に示すように、層間絶縁膜１５ａを形成する。
　＜画素電極形成工程＞
　上記層間絶縁膜形成工程で形成された層間絶縁膜１５ａから露出する酸化物半導体膜１４（図２（ｅ）参照）を、図２（ｆ）に示すように、水素、アルゴン、酸素などの還元性プラズマＰで処理することにより、層間絶縁膜１５ａから露出する酸化物半導体膜１４を低抵抗化して、画素電極１４ｂを形成すると共に、層間絶縁膜１５ａの下層に半導体層１４ａを形成する。
　ここで、本実施形態では、上述したように、層間絶縁膜形成工程と画素電極形成工程とを別工程で示しているが、層間絶縁膜形成工程において第２の無機絶縁膜１５をドライエッチングで除去し、続いて還元性プラズマＰで処理した後に、第４のレジストパターンを剥離させることにより、製造工程を短縮することもできる。
　以上のようにして、本実施形態のＴＦＴ基板５０ａａを製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板５０ａａの製造方法によれば、まず、ゲート層形成工程において、ガラス基板１０に第１の金属導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する第１の金属導電膜をパターニングして、ゲート電極１１ａ及びゲート線（第１の配線）１１を形成する。続いて、ゲート絶縁膜形成工程において、ゲート電極１１ａ及びゲート線１１上に、第１の無機絶縁膜を成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の無機絶縁膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホール１２ｂを有するゲート絶縁膜１２ａを形成する。そして、ソース層形成工程において、ゲート絶縁膜１２ａ上に第２の金属導電膜を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する第２の金属導電膜をパターニングして、ソース電極１３ａ、ドレイン電極１３ｂ、ソース線１３ｃ及び第２接続配線（第２の配線）１３ｄを形成する。ここで、ゲート線１１及び第２接続配線１３ｄは、ゲート絶縁膜１２ａに形成されたコンタクトホール１２ｂを介して互いに接続されているので、基板端部において配線接続構造を具体的に構成することができる。さらに、層間絶縁膜形成工程において、ソース電極１３ａ、ドレイン電極１３ｂ、ソース線１３ｃ及び第２接続配線１３ｄ上に酸化物半導体膜１４及び第２の無機絶縁膜１５を順に成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の無機絶縁膜１５をパターニングして、層間絶縁膜１５ａを形成する。最後に、画素電極形成工程において、層間絶縁膜１５ａから露出する酸化物半導体膜１４を低抵抗化して、画素電極１４ｂを形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、ＴＦＴ基板５０ａａを製造することができるので、基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。また、製造されたＴＦＴ基板５０ａａでは、酸化物半導体膜１４のＴＦＴ５ａを構成する部分（半導体層１４ａ）が、層間絶縁膜１５ａにより覆われているので、また、それにより、低抵抗化のために供給される還元性プラズマＰなどからダメージを受け難いので、ＴＦＴ５ａの特性を良好にすることができる。したがって、酸化物半導体を用いた良好な特性のＴＦＴ、及び基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。
　また、本実施形態では、層間絶縁膜１５ａから露出する酸化物半導体膜１４にプラズマ処理を行うことにより、酸化物半導体膜１４の一部を低抵抗化して、画素電極１４ｂを形成する方法を例示したが、本発明は、図５に示すＴＦＴ基板５０ａｂのように、層間絶縁膜１５ａから露出する酸化物半導体膜１４に水素イオンなどの不純物Ｈを注入することにより、酸化物半導体膜１４の一部を低抵抗化して、画素電極１４ｃを形成してもよく、また、図６に示すＴＦＴ基板５０ａｃのように、層間絶縁膜１５ａから露出する酸化物半導体膜１４をウエットエッチングにより薄肉化することにより、酸化物半導体膜１４の一部を低抵抗化して、画素電極１４ｄを形成してもよい。
　《発明の実施形態２》
　図７は、本実施形態のＴＦＴ基板５０ｂの製造工程を説明するための表示領域の断面図であり、図８は、ＴＦＴ基板５０ｂの製造工程を説明するための非表示領域の断面図である。なお、以下の各実施形態において、図１～図６と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、半導体層１４ａの下層にソース電極１３ａ及びドレイン電極１３が配置されたＴＦＴ５ａを例示したが、本実施形態では、半導体層２３ａａの上層にソース電極２４ａ及びドレイン電極２４ｂが配置されたＴＦＴ５ｂを例示する。
　ＴＦＴ基板５０ｂは、図７（ｆ）に示すように、ガラス基板２０と、ガラス基板２０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線２４ｃ（図８（ｄ）及び図８（ｅ）参照）と、各ゲート線及び各ソース線２４ｃの交差部毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ｂと、各ＴＦＴ５ｂを覆うように設けられた層間絶縁膜２５ａと、層間絶縁膜２５ａにマトリクス状に形成された複数の開口部にそれぞれ設けられ、各ＴＦＴ５ｂにそれぞれ接続された複数の画素電極２３ａｂとを備えている。ここで、ソース線２４ｃは、非表示領域まで延設され、基板端部において配線接続構造を構成するためにゲート絶縁膜２２ａに形成されたコンタクトホール２３ｂを介して第１接続配線２１ｂに接続されている（図８（ｄ）及び図８（ｅ）参照）。
　ＴＦＴ５ｂは、図７（ｆ）に示すように、ガラス基板２０上に設けられたゲート電極２１ａと、ゲート電極２１ａを覆うように設けられたゲート絶縁膜２２ａと、ゲート絶縁膜２２ａ上にゲート電極２１ａに重なるように設けられた半導体層２３ａａと、半導体層２３ａａ上にゲート電極２１ａに重なると共に互いに離間するように設けられたソース電極２４ａ及びドレイン電極２４ｂとを備えている。ここで、ゲート電極２１ａは、上記ゲート線の側方に突出した部分であり、ソース電極２４ａは、ソース線２４ｃの側方への突出した部分であると共に、半導体層２３ａａのソース領域に接続されている。また、ドレイン電極２４ｂは、半導体層２３ａａのドレイン領域及び画素電極２３ａｂにそれぞれ接続されている。
　半導体層２３ａａ及び画素電極２３ａｂは、例えば、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの透明な酸化物半導体膜により形成されている。ここで、画素電極２３ａｂは、図７（ｅ）及び図７（ｆ）に示すように、酸化物半導体膜２３（酸化物半導体層２３ａ）の層間絶縁膜２５ａから露出した部分であり、半導体層２３ａａよりも電気抵抗が低くなるように構成されている。
　上記構成のＴＦＴ基板５０ｂは、例えば、それに対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
　次に、本実施形態のＴＦＴ基板５０ｂの製造方法について、図７及び図８を用いて説明する。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
　＜ゲート層形成工程＞
　まず、例えば、厚さ０．７ｍｍのガラス基板２０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜（不図示）を厚さ３０００Å程度で成膜する。
　続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第１のフォトマスク（不図示）を用いてパターニングすることにより、第１のレジストパターン（不図示）を形成する。
　さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図７（ａ）及び図８（ａ）に示すように、ゲート線、ゲート電極２１ａ及び第１接続配線２１ｂを形成する。
　＜ゲート絶縁膜形成工程＞
　まず、上記ゲート層形成工程でゲート線、ゲート電極２１ａ及び第１接続配線２１ｂが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第１の無機絶縁膜２２を厚さ４０００Å程度で成膜する（図７（ｂ）及び図８（ｂ）参照）。
　続いて、第１の無機絶縁膜２２が成膜された基板全体に、図７（ｂ）及び図８（ｂ）に示すように、スパッタリング法により、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの酸化物半導体膜２３を厚さ１０００Å程度で成膜する。
　そして、酸化物半導体膜２３が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜Ｒ（図７（ｂ）及び図８（ｂ）参照）を塗布した後に、その感光性樹脂膜Ｒを第２のフォトマスクを用いてハーフトーンで露光することにより、凹部Ｄを有する第２のレジストパターンＲａ（図７（ｂ）及び図８（ｂ）参照）を形成する。
　さらに、第２のレジストパターンＲａから露出する第１の無機絶縁膜２２及び酸化物半導体膜２３の積層膜をドライエッチングにより除去することにより、図８（ｃ）に示すように、コンタクトホール２３ｂを有するゲート絶縁膜２２ａを形成する。
　引き続いて、第２のレジストパターンＲａをアッシングで薄肉化することにより、第２のレジストパターンＲａの凹部Ｄの底部Ｂが除去された第２の変成レジストパターンＲｂ（図７（ｂ）参照）を形成する。
　さらに、第２の変成レジストパターンＲｂから露出する酸化物半導体膜２３をウエットエッチングにより除去した後に、その第２の変成レジストパターンＲｂを剥離させることにより、図７（ｃ）に示すように、酸化物半導体層２３ａを形成する。
　＜ソース層形成工程＞
　まず、上記ゲート絶縁膜形成工程でゲート絶縁膜２２ａ及び酸化物半導体層２３ａが形成された基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜２４（図７（ｄ）参照）を厚さ３０００Å程度で成膜する。
　続いて、第２の金属導電膜２４が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第３のフォトマスク（不図示）を用いてパターニングすることにより、第３のレジストパターン（不図示）を形成する。
　さらに、上記第３のレジストパターンから露出する第２の金属導電膜２４をウエットエッチングにより除去することにより、図７（ｄ）及び図８（ｄ）に示すように、ソース電極２４ａ、ドレイン電極２４ｂ及びソース線２４ｃを形成する。
　＜層間絶縁膜形成工程＞
　まず、上記ソース層形成工程でソース電極２４ａ、ドレイン電極２４ｂ及びソース線２４ｃが形成された基板全体に、スパッタリング法又はプラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第２の無機絶縁膜２５（図７（ｅ）参照）を厚さ３０００Å程度で成膜する。
　そして、第２の無機絶縁膜２５が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第４のフォトマスク（不図示）を用いてパターニングすることにより、第４のレジストパターン（不図示）を形成する。
　さらに、上記第４のレジストパターンから露出する第２の無機絶縁膜２５をドライエッチングにより除去することにより、図７（ｅ）及び図８（ｅ）に示すように、層間絶縁膜２５ａを形成する。
　＜画素電極形成工程＞
　上記層間絶縁膜形成工程で形成された層間絶縁膜２５ａから露出する酸化物半導体層２３ａ（図７（ｅ）参照）を、図７（ｆ）に示すように、還元性プラズマＰで処理することにより、層間絶縁膜２５ａから露出する酸化物半導体層２３ａを低抵抗化して、画素電極２３ａｂを形成すると共に、層間絶縁膜２５ａの下層に半導体層２３ａａを形成する。
　以上のようにして、本実施形態のＴＦＴ基板５０ｂを製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板５０ｂの製造方法によれば、まず、ゲート層形成工程において、ガラス基板２０に第１の金属導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する第１の金属導電膜をパターニングして、ゲート線、ゲート電極２１ａ及び第１接続配線（第１の配線）２１ｂを形成する。続いて、ゲート絶縁膜形成工程において、ゲート線、ゲート電極２１ａ及び第１接続配線２１ｂ上に、第１の無機絶縁膜２２及び酸化物半導体膜２３を順に成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンＲａから露出する第１の無機絶縁膜２２及び酸化物半導体膜２３の積層膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホール２３ｂを有するゲート絶縁膜２２ａを形成する。そして、ソース層形成工程において、酸化物半導体層２３ａ上に第２の金属導電膜２４を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する第２の金属導電膜２４をパターニングして、ソース電極２４ａ、ドレイン電極２４ｂ及びソース線（第２の配線）２４ｃを形成する。ここで、第１接続配線２１ｂ及びソース線２４ｃは、ゲート絶縁膜２２ａ（第１の無機絶縁膜２２及び酸化物半導体膜２３の積層膜）に形成されたコンタクトホール２３ｂを介して互いに接続されているので、基板端部において配線接続構造を具体的に構成することができる。さらに、層間絶縁膜形成工程において、ソース電極２４ａ、ドレイン電極２４ｂ及びソース線２４ｃ上に第２の無機絶縁膜２５を成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の無機絶縁膜２５をパターニングして、層間絶縁膜２５ａを形成する。最後に、画素電極形成工程において、層間絶縁膜２５ａから露出する酸化物半導体層２３ａを低抵抗化して、画素電極２３ａｂを形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、ＴＦＴ基板５０ｂを製造することができるので、基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。また、製造されたＴＦＴ基板５０ｂでは、酸化物半導体膜のＴＦＴ５ｂを構成する部分（半導体層２３ａａ）が、層間絶縁膜２５ａにより覆われているので、また、それにより、低抵抗化のために供給されるプラズマＰなどからダメージを受け難いので、ＴＦＴ５ｂの特性を良好にすることができる。したがって、酸化物半導体を用いた良好な特性のＴＦＴ、及び基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。
　また、本実施形態のＴＦＴ基板５０ｂの製造方法によれば、ゲート電極２１ａがドレイン電極２４ｂと画素電極２３ａｂとの境界に達するように幅広に形成されるので、ゲート電極２１ａが高電圧に保持されたときに、ドレイン電極２４ｂの下層の半導体層２３ａａが低抵抗化され、半導体層２３ａａ上にソース電極２４ａ及びドレイン電極２４ｂが形成される構成であっても、ドレイン電極２４ｂ及び画素電極２３ａｂを互いに確実に接続することができる。
　《発明の実施形態３》
　図９は、本実施形態のＴＦＴ基板５０ｃの製造工程を説明するための表示領域の断面図であり、図１０は、ＴＦＴ基板５０ｃの製造工程を説明するための非表示領域の断面図である。
　上記実施形態２のＴＦＴ基板５０ｂの製造方法では、ハーフトーンの露光により形成したレジストパターンを用いて、非表示領域の酸化物半導体膜２３を除去していたが、本実施形態のＴＦＴ基板５０ｃの製造方法では、非表示領域の酸化物半導体膜３３を除去していない。
　ＴＦＴ基板５０ｃは、図９（ｅ）に示すように、ガラス基板３０と、ガラス基板３０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線３４ｃ（図１０（ｄ）及び図１０（ｅ）参照）と、各ゲート線及び各ソース線３４ｃの交差部毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ｃと、各ＴＦＴ５ｃを覆うように設けられた層間絶縁膜３５ａと、層間絶縁膜３５ａにマトリクス状に形成された複数の開口部にそれぞれ設けられ、各ＴＦＴ５ｃにそれぞれ接続された複数の画素電極３３ａｂとを備えている。ここで、ソース線３４ｃは、非表示領域まで延設され、基板端部において配線接続構造を構成するためにゲート絶縁膜３２ａ及び酸化物半導体層３３ａの積層膜に形成されたコンタクトホール３３ｂを介して第１接続配線３１ｂに接続されている（図１０（ｄ）及び図１０（ｅ）参照）。
　ＴＦＴ５ｃは、図９（ｅ）に示すように、ガラス基板３０上に設けられたゲート電極３１ａと、ゲート電極３１ａを覆うように設けられたゲート絶縁膜３２ａと、ゲート絶縁膜３２ａ上にゲート電極３１ａに重なるように設けられた半導体層３３ａａと、半導体層３３ａａ上にゲート電極３１ａに重なると共に互いに離間するように設けられたソース電極３４ａ及びドレイン電極３４ｂとを備えている。ここで、ゲート電極３１ａは、上記ゲート線の側方に突出した部分であり、ソース電極３４ａは、ソース線３４ｃの側方への突出した部分であると共に、半導体層３３ａａのソース領域に接続されている。また、ドレイン電極３４ｂは、半導体層３３ａａのドレイン領域及び画素電極３３ａｂにそれぞれ接続されている。
　半導体層３３ａａ及び画素電極３３ａｂは、例えば、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの透明な酸化物半導体膜により形成されている。ここで、画素電極３３ａｂは、図９（ｄ）及び図９（ｅ）に示すように、酸化物半導体膜３３（酸化物半導体層３３ａ）の層間絶縁膜３５ａから露出した部分であり、半導体層３３ａａよりも電気抵抗が低くなるように構成されている。
　上記構成のＴＦＴ基板５０ｃは、例えば、それに対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
　次に、本実施形態のＴＦＴ基板５０ｃの製造方法について、図９及び図１０を用いて説明する。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
　＜ゲート層形成工程＞
　まず、例えば、厚さ０．７ｍｍのガラス基板３０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜（不図示）を厚さ３０００Å程度で成膜する。
　続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第１のフォトマスク（不図示）を用いてパターニングすることにより、第１のレジストパターン（不図示）を形成する。
　さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図９（ａ）及び図１０（ａ）に示すように、ゲート線、ゲート電極３１ａ及び第１接続配線３１ｂを形成する。
　＜ゲート絶縁膜形成工程＞
　まず、上記ゲート層形成工程でゲート線、ゲート電極３１ａ及び第１接続配線３１ｂが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第１の無機絶縁膜３２を厚さ４０００Å程度で成膜する（図９（ｂ）及び図１０（ｂ）参照）。
　続いて、第１の無機絶縁膜３２が成膜された基板全体に、図９（ｂ）及び図１０（ｂ）に示すように、スパッタリング法により、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの酸化物半導体膜３３を厚さ１０００Å程度で成膜する。
　そして、酸化物半導体膜３３が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第２のフォトマスク（不図示）を用いてパターニングすることにより、第２のレジストパターン（不図示）を形成する。
　さらに、上記第２のレジストパターンから露出する第１の無機絶縁膜３２及び酸化物半導体膜３３の積層膜をドライエッチングにより除去した後に、その第２のレジストパターンを剥離させることにより、図１０（ｃ）に示すように、コンタクトホール３３ｂを有するゲート絶縁膜３２ａ（及び酸化物半導体層３３ａ）を形成する。
　＜ソース層形成工程＞
　まず、上記ゲート絶縁膜形成工程でゲート絶縁膜３２ａ及び酸化物半導体層３３ａが形成された基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜３４（図９（ｃ）参照）を厚さ３０００Å程度で成膜する。
　続いて、第２の金属導電膜３４が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第３のフォトマスク（不図示）を用いてパターニングすることにより、第３のレジストパターン（不図示）を形成する。
　さらに、上記第３のレジストパターンから露出する第２の金属導電膜３４をウエットエッチングにより除去することにより、図９（ｃ）及び図１０（ｄ）に示すように、ソース電極３４ａ、ドレイン電極３４ｂ及びソース線３４ｃを形成する。
　＜層間絶縁膜形成工程＞
　まず、上記ソース層形成工程でソース電極３４ａ、ドレイン電極３４ｂ及びソース線３４ｃが形成された基板全体に、スパッタリング法又はプラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第２の無機絶縁膜３５（図９（ｄ）参照）を厚さ３０００Å程度で成膜する。
　そして、第２の無機絶縁膜３５が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第４のフォトマスク（不図示）を用いてパターニングすることにより、第４のレジストパターン（不図示）を形成する。
　さらに、上記第４のレジストパターンから露出する第２の無機絶縁膜３５をドライエッチングにより除去することにより、図９（ｄ）及び図１０（ｅ）に示すように、層間絶縁膜３５ａを形成する。
　＜画素電極形成工程＞
　上記層間絶縁膜形成工程で形成された層間絶縁膜３５ａから露出する酸化物半導体層３３ａ（図９（ｄ）参照）を、図９（ｅ）に示すように、還元性プラズマＰで処理することにより、層間絶縁膜３５ａから露出する酸化物半導体層３３ａを低抵抗化して、画素電極３３ａｂを形成すると共に、層間絶縁膜３５ａの下層に半導体層３３ａａを形成する。
　以上のようにして、本実施形態のＴＦＴ基板５０ｃを製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板５０ｃの製造方法によれば、まず、ゲート層形成工程において、ガラス基板３０に第１の金属導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する第１の金属導電膜をパターニングして、ゲート線、ゲート電極３１ａ及び第１接続配線（第１の配線）３１ｂを形成する。続いて、ゲート絶縁膜形成工程において、ゲート線、ゲート電極３１ａ及び第１接続配線３１ｂ上に、第１の無機絶縁膜３２及び酸化物半導体膜３３を順に成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の無機絶縁膜３２及び酸化物半導体膜３３の積層膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホール３３ｂを有するゲート絶縁膜３２ａを形成する。そして、ソース層形成工程において、酸化物半導体層３３ａ上に第２の金属導電膜３４を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する第２の金属導電膜３４をパターニングして、ソース電極３４ａ、ドレイン電極３４ｂ及びソース線（第２の配線）３４ｃを形成する。ここで、第１接続配線３１ｂ及びソース線３４ｃは、ゲート絶縁膜３２ａ（第１の無機絶縁膜３２及び酸化物半導体膜３３の積層膜）に形成されたコンタクトホール３３ｂを介して互いに接続されているので、基板端部において配線接続構造を具体的に構成することができる。さらに、層間絶縁膜形成工程において、ソース電極３４ａ、ドレイン電極３４ｂ及びソース線３４ｃ上に第２の無機絶縁膜３５を成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の無機絶縁膜３５をパターニングして、層間絶縁膜３５ａを形成する。最後に、画素電極形成工程において、層間絶縁膜３５ａから露出する酸化物半導体層３３ａを低抵抗化して、画素電極３３ａｂを形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、ＴＦＴ基板５０ｃを製造することができるので、基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。また、製造されたＴＦＴ基板５０ｃでは、酸化物半導体膜のＴＦＴ５ｃを構成する部分（半導体層３３ａａ）が、層間絶縁膜３５ａにより覆われているので、また、それにより、低抵抗化のために供給されるプラズマＰなどからダメージを受け難いので、ＴＦＴ５ｃの特性を良好にすることができる。したがって、酸化物半導体を用いた良好な特性のＴＦＴ、及び基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。
　また、本実施形態のＴＦＴ基板５０ｃの製造方法によれば、上記実施形態２のように、ハーフトーン露光用のフォトマスクを準備する必要がないので、上記実施形態２の製造方法よりも、容易に且つ低コストでＴＦＴ基板を製造することができる。
　《発明の実施形態４》
　図１１は、本実施形態のＴＦＴ基板５０ｄの製造工程を説明するための表示領域の断面図であり、図１２は、ＴＦＴ基板５０ｄの製造工程を説明するための非表示領域の断面図である。
　上記各実施形態では、４枚のフォトマスクを用いてＴＦＴ基板を製造する方法を例示したが、本実施形態では、３枚のフォトマスクを用いてＴＦＴ基板を製造する方法を例示する。
　ＴＦＴ基板５０ｄは、図１１（ｆ）に示すように、ガラス基板４０と、ガラス基板４０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示）と、各ゲート線及び各ソース線の交差部毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ｄと、各ＴＦＴ５ｄを覆うように設けられた層間絶縁膜４５ａと、層間絶縁膜４５ａにマトリクス状に形成された複数の開口部にそれぞれ設けられ、各ＴＦＴ５ｄにそれぞれ接続された複数の画素電極４４ｂとを備えている。ここで、ＴＦＴ基板５０ｄの非表示領域では、上記ゲート線に沿って延びる第１接続配線４１ｂ、及び上記ソース線に沿って延びる第２接続配線４３ｄが、基板端部において配線接続構造を構成するためにゲート絶縁膜４２ａ（第１の無機絶縁膜４２及び第２の金属導電膜４３の積層膜）に形成されたコンタクトホール４３ｃの内部の導電部４４ｃを介して互いに接続されている（図１２（ｆ）参照）。
　ＴＦＴ５ｄは、図１１（ｆ）に示すように、ガラス基板４０上に設けられたゲート電極４１ａと、ゲート電極４１ａを覆うように設けられたゲート絶縁膜４２ａと、ゲート絶縁膜４２ａ上にゲート電極４１ａに重なると共に互いに離間するように設けられたソース電極４３ａ及びドレイン電極４３ｂと、ゲート絶縁膜４２ａ上にゲート電極４１ａにソース電極４３ａ及びドレイン電極４３ｂを介して重なるように設けられた半導体層４４ａとを備えている。ここで、ゲート電極４１ａは、上記ゲート線の側方に突出した部分であり、ソース電極４３ａは、上記ソース線の側方への突出した部分であると共に、半導体層４４ａのソース領域に接続されている。また、ドレイン電極４３ｂは、半導体層４４ａのドレイン領域及び画素電極４４ｂにそれぞれ接続されている。
　半導体層４４ａ及び画素電極４４ｂは、例えば、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの透明な酸化物半導体膜により形成されている。ここで、画素電極４４ｂは、図１１（ｅ）及び図１１（ｆ）に示すように、酸化物半導体膜４４の層間絶縁膜４５ａから露出した部分であり、半導体層４４ａよりも電気抵抗が低くなるように構成されている。
　上記構成のＴＦＴ基板５０ｄは、例えば、それに対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
　次に、本実施形態のＴＦＴ基板５０ｄの製造方法について、図１１及び図１２を用いて説明する。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
　＜ゲート層形成工程＞
　まず、例えば、厚さ０．７ｍｍのガラス基板４０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜（不図示）を厚さ３０００Å程度で成膜する。
　続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第１のフォトマスク（不図示）を用いてパターニングすることにより、第１のレジストパターン（不図示）を形成する。
　さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図１１（ａ）及び図１２（ａ）に示すように、ゲート線、ゲート電極４１ａ及び第１接続配線４１ｂを形成する。
　＜ゲート絶縁膜形成工程＞
　まず、上記ゲート層形成工程でゲート線、ゲート電極４１ａ及び第１接続配線４１ｂが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第１の無機絶縁膜４２（図１１（ｂ）及び図１２（ｂ）参照）を厚さ４０００Å程度で成膜する。
　続いて、第１の無機絶縁膜４２が成膜された基板全体に、図１１（ｂ）及び図１２（ｂ）に示すように、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜４３を厚さ３０００Å程度で成膜する。
　そして、第２の金属絶縁膜４３が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜Ｒ（図１１（ｂ）及び図１２（ｂ）参照）を塗布した後に、その感光性樹脂膜Ｒを第２のフォトマスクを用いてハーフトーンで露光することにより、凹部Ｄを有する第２のレジストパターンＲａ（図１１（ｂ）及び図１２（ｂ）参照）を形成する。
　さらに、第２のレジストパターンＲａから露出する第１の無機絶縁膜４２及び第２の金属絶縁膜４３の積層膜をドライエッチングにより除去することにより、コンタクトホール４３ｃを有するゲート絶縁膜４２ａ（図１２（ｃ）参照）を形成する。
　＜ソース層形成工程＞
　まず、ゲート絶縁膜形成工程で用いた第２のレジストパターンＲａをアッシングで薄肉化することにより、第２のレジストパターンＲａの凹部Ｄの底部Ｂが除去された第２の変成レジストパターンＲｂ（図１１（ｂ）及び図１２（ｂ）参照）を形成する。
　続いて、第２の変成レジストパターンＲｂから露出する第２の金蔵導電膜４３をウエットエッチングにより除去した後に、その第２の変成レジストパターンＲｂを剥離させることにより、図１１（ｃ）及び図１２（ｃ）に示すように、ソース電極４３ａ、ドレイン電極４３ｂ、ソース線及び第２接続配線４３ｄを形成する。
　＜層間絶縁膜形成工程＞
　まず、上記ソース層形成工程でソース電極４３ａ、ドレイン電極４３ｂ、ソース線及び第２接続配線４３ｄが形成された基板全体に、スパッタリング法により、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの酸化物半導体膜４４を厚さ１０００Å程度で成膜する（図１１（ｄ）及び図１２（ｄ）参照）。
　続いて、酸化物半導体膜４４が成膜された基板全体に、スパッタリング法又はプラズマＣＶＤ法により、図１１（ｄ）及び図１２（ｄ）に示すように、窒化シリコン膜や酸化シリコン膜などの第２の無機絶縁膜４５を厚さ３０００Å程度で成膜する。
　そして、第２の無機絶縁膜４５が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第３のフォトマスク（不図示）を用いてパターニングすることにより、第３のレジストパターン（不図示）を形成する。
　さらに、上記第３のレジストパターンから露出する第２の無機絶縁膜４５をドライエッチングにより除去することにより、図１１（ｅ）及び図１２（ｅ）に示すように、層間絶縁膜４５ａを形成する。
　＜画素電極形成工程＞
　上記層間絶縁膜形成工程で形成された層間絶縁膜４５ａから露出する酸化物半導体膜４４（図１１（ｅ）及び図１２（ｅ）参照）を、図１１（ｆ）及び図１２（ｆ）に示すように、還元性プラズマＰで処理することにより、層間絶縁膜４５ａから露出する酸化物半導体膜４４を低抵抗化して、画素電極４４ｂ及び導電層４４ｃを形成すると共に、層間絶縁膜４５ａの下層に半導体層４４ａを形成する。
　以上のようにして、本実施形態のＴＦＴ基板５０ｄを製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板５０ｄの製造方法によれば、まず、ゲート層形成工程において、ガラス基板４０に第１の金属導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する第１の金属導電膜をパターニングして、ゲート線、ゲート電極４１ａ及び第１接続配線（第１の配線）４１ｂを形成する。続いて、ゲート絶縁膜形成工程において、まず、ゲート線、ゲート電極４１ａ及び第１接続配線４１ｂ上に、第１の無機絶縁膜４２、第２の金属導電膜４３及び感光性樹脂膜Ｒを順に成膜した後に、第２のフォトマスクを用いて感光性樹脂膜Ｒをハーフトーンで露光することにより、凹部を有する第２のレジストパターンＲａを形成する。続いて、その第２のレジストパターンＲａから露出する第１の無機絶縁膜４２及び第２の金属導電膜４３の積層膜をエッチングして、コンタクトホール４３ｃを有するゲート絶縁膜４２ａを形成する。そして、ソース層形成工程において、第２のレジストパターンＲａを薄肉化することにより、第２のレジストパターンＲａの凹部Ｄの底部Ｂを除去して露出させた第２の金属導電膜４３をエッチングして、ソース電極４３ａ、ドレイン電極４３ｂ、ソース線及び第２接続配線（第２の配線）４３ｄを形成する。さらに、層間絶縁膜形成工程において、ソース電極４３ａ、ドレイン電極４３ｂ、ソース線及び第２接続配線４３ｄ上に酸化物半導体膜４４及び第２の無機絶縁膜４５を順に成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する第２の無機絶縁膜４５をパターニングして、層間絶縁膜４５ａを形成する。最後に、画素電極形成工程において、層間絶縁膜４５ａから露出する酸化物半導体膜４４を低抵抗化して、画素電極４４ｂを形成すると共に、第１接続配線４１ｂ及び第２接続配線４３ｄを導通させる。ここで、第１接続配線４１ｂ及び第２接続配線４３ｄは、ゲート絶縁膜４２ａ（第１の無機絶縁膜４２及び第２の金属導電膜４３の積層膜）に形成されたコンタクトホール４３ｃの内部の酸化物半導体膜４４を低抵抗化させた導電部４４ｃを介して互いに接続されているので、基板端部において配線接続構造を具体的に構成することができる。これにより、第１、第２及び第３の３枚のフォトマスクを用いて、ＴＦＴ基板５０ｄを製造することができるので、基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。また、製造されたＴＦＴ基板５０ｄでは、酸化物半導体膜のＴＦＴ５ｄを構成する部分（半導体層４４ａ）が、層間絶縁膜４５ａにより覆われているので、また、それにより、低抵抗化のために供給されるプラズマＰなどからダメージを受け難いので、ＴＦＴ５ｄの特性を良好にすることができる。したがって、酸化物半導体を用いた良好な特性のＴＦＴ、及び基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。
　なお、上記実施形態２～４では、酸化物半導体膜にプラズマ処理を行うことにより、酸化物半導体膜の一部を低抵抗化して、画素電極を形成する方法を例示したが、上記実施形態１で示したように、酸化物半導体膜に水素イオンなどの不純物を注入したり、酸化物半導体膜をウエットエッチングにより薄肉化したりすることにより、酸化物半導体膜の一部を低抵抗化して、画素電極を形成してもよい。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、ＴＦＴ基板を低コストで製造することができるので、アクティブマトリクス駆動方式の液晶表示パネルや有機ＥＬ表示パネルなどの表示パネルについて有用である。
Ｂ　　　底部
Ｄ　　　凹部
Ｈ　　　不純物
Ｐ　　　プラズマ
Ｒ　　　感光性樹脂膜
Ｒａ　　第２のレジストパターン
１０，２０，３０，４０　　ガラス基板
１１ａ，２１ａ，３１ａ，４１ａ　　ゲート電極
１１　　ゲート線（第１の配線）
１２，２２，３２，４２　　第１の無機絶縁膜
１２ａ，２２ａ，３２ａ，４２ａ　　ゲート絶縁膜
１２ｂ，２３ｂ，３３ｂ，４３ｃ　　コンタクトホール
１３，２４，３４，４３　　第２の金属導電膜
１３ａ，２４ａ，３４ａ，４３ａ　　ソース電極
１３ｂ，２４ｂ，３４ｂ，４３ｂ　　ドレイン電極
１３ｃ，２４ｃ，３４ｃ　　ソース線（第２の配線）
１３ｄ，４３ｄ　　第２接続配線（第２の配線）
１４，２３，３３，４４　　酸化物半導体膜
１４ｂ，２３ａｂ，３３ａｂ，４４ｂ　　画素電極
１５，２５，３５，４５　　第２の無機１絶縁膜
１５ａ，２５ａ，３５ａ，４５ａ　　層間絶縁膜
２１ｂ，３１ｂ，４１ｂ　　第１接続配線（第１の配線）
２４ｃ，３４ｃ　　ソース線（第２の配線）
５０ａａ，５０ａｂ，５０ａｃ，５０ｂ，５０ｃ，５０ｄ　　ＴＦＴ基板

Claims (10)

  1. 　基板にゲート電極及び第１の配線を形成するゲート層形成工程と、
    　上記ゲート電極及び第１の配線を覆うように第１の絶縁膜を成膜した後に、該第１の絶縁膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記ゲート絶縁膜を覆うように導電膜を成膜した後に、該導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に交差するように設けられ、上記コンタクトホールを介して上記第１の配線に接続された第２の配線とを形成するソース層形成工程と、
    　上記ソース電極、ドレイン電極及び第２の配線を覆うように、酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、
    　上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  2. 　基板にゲート電極及び第１の配線を形成するゲート層形成工程と、
    　上記ゲート電極及び第１の配線を覆うように第１の絶縁膜及び酸化物半導体膜を順に成膜した後に、上記第１の絶縁膜及び酸化物半導体膜の積層膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記酸化物半導体膜を覆うように導電膜を成膜した後に、該導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に交差するように設けられ、上記コンタクトホールを介して上記第１の配線に接続された第２の配線とを形成するソース層形成工程と、
    　上記ソース電極、ドレイン電極及び第２の配線を覆うように、第２の絶縁膜を成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、
    　上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  3. 　請求項２に記載された薄膜トランジスタ基板の製造方法において、
    　上記ゲート層形成工程では、上記ソース層形成工程で形成されるドレイン電極と上記画素電極形成工程で形成される画素電極との境界に達するように、上記ゲート電極を幅広に形成することを特徴とする薄膜トランジスタ基板の製造方法。
  4. 　基板にゲート電極及び第１の配線を形成するゲート層形成工程と、
    　上記ゲート電極及び第１の配線を覆うように第１の絶縁膜及び導電膜を順に成膜した後に、該第１の絶縁膜及び導電膜の積層膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に上記コンタクトホールの位置で交差するように設けられた第２の配線とを形成するソース層形成工程と、
    　上記ソース電極、ドレイン電極及び第２の配線を覆うように、酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、
    　上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成すると共に、上記第１の配線及び第２の配線を導通させる画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  5. 　請求項４に記載された薄膜トランジスタ基板の製造方法において、
    　上記ゲート絶縁膜形成工程は、上記導電膜上に感光性樹脂膜を成膜して、該感光性樹脂膜をハーフトーンで露光することにより、凹部が設けられたレジストパターンを形成する工程と、該レジストパターンから露出する上記第１の絶縁膜及び導電膜の積層膜をエッチングして、上記コンタクトホールを形成する工程とを備え、
    　上記ソース層形成工程では、上記レジストパターンを薄肉化することにより、該レジストパターンの凹部の底部を除去して露出させた上記導電膜をエッチングしてパターニングすることを特徴とする薄膜トランジスタ基板の製造方法。
  6. 　請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜をプラズマ処理することを特徴とする薄膜トランジスタ基板の製造方法。
  7. 　請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜に不純物を注入することを特徴とする薄膜トランジスタ基板の製造方法。
  8. 　請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜をエッチングにより薄くすることを特徴とする薄膜トランジスタ基板の製造方法。
  9. 　請求項１乃至８の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記第２の配線は、上記ソース電極に導通するソース線であり、
    　上記第１の配線は、上記ソース線に接続するための第１接続配線であることを特徴とする薄膜トランジスタ基板の製造方法。
  10. 　請求項１乃至８の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記第１の配線は、上記ゲート電極に導通するゲート線であり、
    　上記第２の配線は、上記ゲート線に接続するための第２接続配線であることを特徴とする薄膜トランジスタ基板の製造方法。
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