JP2022188073A - 表示装置 - Google Patents

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Abstract

【課題】開口率を低減させず、電荷容量を大きくした容量素子を有する半導体装置及び作製工程時に用いるマスクの枚数を減らし、製造コストを低減した半導体装置を提供する。【解決手段】半導体装置は、容量素子１０５を構成する一対の電極と誘電体膜を、透光性を有する材料により形成する。一対の電極のうち一方である導電膜１２０を、透光性を有する半導体膜に不純物を含ませて電極として機能させる。また、一対の電極のうち他方を、画素電極１２１ｂなどの透光性を有する導電膜を用いて形成して電極として機能させる。さらに、走査線１０７と、走査線と平行方向に延伸し、走査線と同一表面上に設けられた容量線１１５と、を設ける。容量線１１５上及びトランジスタ１０３のソース電極１０９又はドレイン電極１１３を形成する際に形成する導電膜１２５上の絶縁膜１２９、１３１、１３３に、容量線及び該導電膜に達する開口１２３ａ、１２３ｂを同時に形成する。【選択図】図３

Description

本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コ
ンポジション・オブ・マター）を含む。）、および方法（プロセス。単純方法および生産
方法を含む。）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、
蓄電装置、それらの駆動方法、またはそれらの製造方法に関する。特に、本発明の一形態
は、酸化物半導体を有する半導体装置、表示装置、または発光装置に関する。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及して
きている。フラットパネルディスプレイなどの表示装置において、行方向および列方向に
配設された画素内には、たとえば、スイッチング素子であるトランジスタと、当該トラン
ジスタと電気的に接続された液晶素子と、当該液晶素子と並列に接続された容量素子とが
設けられている。
当該トランジスタの半導体膜を構成する半導体材料としては、アモルファス（非晶質）
シリコンまたはポリ（多結晶）シリコンなどのシリコン半導体が汎用されている。
また、半導体特性を示す金属酸化物（以下、酸化物半導体と記す）は、トランジスタの
半導体膜に適用できる半導体材料である。例えば、酸化亜鉛またはＩｎ－Ｇａ－Ｚｎ系酸
化物半導体を用いて、トランジスタを作製する技術が開示されている（特許文献１および
特許文献２を参照）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
容量素子は一対の電極の間に誘電体膜が設けられており、一対の電極のうち、少なくと
も一方の電極は、トランジスタを構成するゲート電極、ソース電極またはドレイン電極な
ど遮光性を有する導電膜で形成されていることが多い。
また、容量素子の容量値を大きくするほど、電界を加えた状況において、液晶素子の液
晶分子の配向を一定に保つことができる期間を長くすることができる。静止画を表示させ
る表示装置において、当該期間を長くできることは、画像データを書き換える回数を低減
することができ、消費電力の低減が望める。
容量素子の電荷容量を大きくするためには、容量素子の占有面積を大きくする、具体的
には一対の電極が重畳している面積を大きくするという手段がある。しかしながら、上記
表示装置において、一対の電極が重畳している面積を大きくするために遮光性を有する導
電膜の面積を大きくすると、画素の開口率が低減し、画像の表示品位が低下する。
そこで、上記課題に鑑みて、本発明の一態様は、開口率が高く、かつ電荷容量を増大さ
せることが可能な容量素子を有する半導体装置などを提供することを課題の一とする。
または、本発明の一態様は、作製工程時に用いるマスクの枚数を減らし、製造コストを
低減した半導体装置などを提供することを課題の一とする。
または、本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とす
る。または、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題と
する。または、本発明の一態様は、目に優しい表示装置などを提供することを課題とする
。または、本発明の一態様は、透明な半導体膜を用いた半導体装置などを提供することを
課題とする。または、本発明の一態様は、信頼性の高い半導体膜を用いた半導体装置など
を提供することを課題とする。または、本発明の一態様は、不純物濃度の低い半導体膜を
用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、透過率
の高い電極を用いた半導体装置などを提供することを課題とする。または、本発明の一態
様は、ノーマリーオフになりやすい半導体装置などを提供することを課題とする。または
、本発明の一態様は、新規な半導体装置などを提供することを課題とする。なお、これら
の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これ
らの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタと、透光性を有する容量素子とが設けられた半導体装
置である。具体的には、当該容量素子を構成する一対の電極と誘電体膜を、透光性を有す
る材料により形成する。一対の電極のうち一方を、透光性を有する半導体膜に不純物を含
ませて電極として機能させる。また、当該容量素子を構成する一対の電極のうち他方を、
画素電極などの透光性を有する導電膜を用いて形成し、電極として機能させる。さらに、
走査線と、該走査線と平行方向に延伸し、走査線と同一表面上に設けられた容量線とが設
けられている。容量線上、および、トランジスタのソース電極またはドレイン電極を形成
する際に形成することができる導電膜上の絶縁膜に、容量線および該導電膜に達する開口
をそれぞれ同時に形成する。
また、本発明の一態様は、ゲート電極、ソース電極、ドレイン電極および透光性を有す
る半導体膜を含むトランジスタと、一対の電極の間に誘電体膜が設けられた容量素子と、
トランジスタと電気的に接続された画素電極と、ゲート電極と同一表面上に形成される容
量線と、画素電極と同一表面上に設けられた電極と、ソース電極またはドレイン電極と同
一表面上に形成される導電膜と、を有し、容量素子において、トランジスタの透光性を有
する半導体膜と同一表面上に形成される透光性を有する導電膜が、一対の電極の一方とし
て機能し、画素電極が、一対の電極の他方として機能し、透光性を有する導電膜上に設け
られた絶縁膜が誘電体膜として機能し、容量線は、電極および導電膜を介して、容量素子
の透光性を有する導電膜と電気的に接続され、容量素子の透光性を有する導電膜は、トラ
ンジスタの透光性を有する半導体膜よりも導電率が高い領域を有する半導体装置である。
また、透光性を有する半導体膜は、酸化物半導体を用いて形成することができる。酸化
物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大
きいためである。
また、酸化物半導体膜にチャネルが形成されるトランジスタに安定した電気特性を付与
するためには、たとえば、酸化物半導体膜が含まれる多層膜において、チャネルの形成さ
れる膜中の不純物濃度を低減し、高純度真性化することが有効である。高純度真性化とは
、酸化物半導体膜の不純物濃度を低減し、真性化または実質的に真性にすることをいう。
なお、実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ
３未満、好ましくは１×１０１５／ｃｍ３未満、さらに好ましくは１×１０１３／ｃｍ３
未満である。酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外
の金属元素は不純物となる。酸化物半導体膜中の不純物濃度を低減するためには、近接す
る膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体膜中でシリコンは、不純物準位を形成する。また、該不純物準位
がトラップとなり、トランジスタの電気特性を劣化させることがある。具体的には、酸化
物半導体膜のシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０
１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満と
する。なお、トランジスタのゲート絶縁膜としては、酸化シリコン膜、酸化窒化シリコン
膜、窒化シリコン膜、窒化酸化シリコン膜など、シリコンを含む絶縁膜が多く用いられる
ため、酸化物半導体膜のチャネルをゲート絶縁膜と接しない層に形成することが好ましい
。
また、酸化物半導体膜中で水素および窒素は、ドナー準位を形成し、キャリア密度を増
大させてしまう。
また、ゲート絶縁膜と酸化物半導体膜との界面にチャネルが形成される場合、該界面で
界面散乱が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、
酸化物半導体膜のチャネルをゲート絶縁膜と接しない層に形成することが好ましい。
トランジスタのチャネルをゲート絶縁膜から離すためには、例えば、酸化物半導体膜を
含む多層膜とすればよい。例えば、多層膜は、第１の酸化物膜、酸化物半導体膜および第
２の酸化物膜の積層構造からなり、第１の酸化物膜、酸化物半導体膜および第２の酸化物
膜の構成元素を同一とし、かつそれぞれの原子数比を異ならせてもよく、この結果、トラ
ンジスタのチャネルとなる酸化物半導体膜をゲート絶縁膜から離すことができる。
なお、本明細書等で用いる「チャネル」とは、例えば、キャリアが流れる部分のことを
いい、「チャネル形成領域」とは、例えば、チャネルが形成されうる領域のことをいう。
透光性を有する容量素子は、トランジスタの作製工程を利用することで作製できる。容
量素子の一方の電極は、トランジスタの半導体膜を形成する工程を利用でき、容量素子の
誘電体膜は、トランジスタの半導体膜上に設けられる絶縁膜を形成する工程を利用でき、
容量素子の他方の電極は、トランジスタと電気的に接続される画素電極を形成する工程を
利用することができる。
容量素子の一方の電極として、トランジスタの半導体膜を形成する工程で形成した半導
体膜を用いる際、該半導体膜の導電率を増大させ、透光性を有する導電膜を形成する。例
えば、水素、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、ア
ンチモンおよび希ガス元素から選ばれた一種以上が半導体膜（のちの透光性を有する導電
膜）に含まれていることが好ましい。なお、上記元素を当該半導体膜に添加する方法とし
ては、イオン注入法またはイオンドーピング法などがあり、当該半導体膜を、上記元素を
含むプラズマに曝すことでも上記元素を添加することができる。この場合、容量素子の一
方の電極である透光性を有する導電膜の導電率は、１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以
下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。
また、本発明の一態様は、ゲート電極、ソース電極、ドレイン電極および透光性を有す
る半導体膜を含むトランジスタと、一対の電極の間に誘電体膜が設けられた容量素子と、
トランジスタと電気的に接続された画素電極と、ゲート電極と同一表面上に形成される容
量線と、画素電極と同一表面上に設けられた電極と、ソース電極またはドレイン電極と同
一表面上に形成される導電膜と、を有し、トランジスタにおいて、透光性を有する半導体
膜上に酸化絶縁膜および窒化絶縁膜が順に積層された絶縁膜が設けられており、容量素子
において、トランジスタの透光性を有する半導体膜と同一表面上に形成される透光性を有
する導電膜が、該絶縁膜の窒化絶縁膜と接すると共に一対の電極の一方として機能し、画
素電極が、一対の電極の他方として機能し、窒化絶縁膜が誘電体膜として機能し、容量線
は、電極および導電膜を介して、容量素子の透光性を有する導電膜と電気的に接続され、
容量素子の透光性を有する導電膜は、トランジスタの透光性を有する半導体膜よりも導電
率が高い領域を有する半導体装置である。
なお、容量素子において、一方の電極として機能する透光性を有する導電膜に窒化絶縁
膜が接する構造とすることで、イオン注入法またはイオンドーピング法など、上記元素を
添加する工程を省略することができ、半導体装置の歩留まりを向上させ、製造コストを低
減することができる。
上記構成とすることで、容量素子は透光性を有するため、画素内のトランジスタが形成
される箇所以外の領域に大きく（大面積に）形成することができる。従って、開口率を高
めつつ、電荷容量を増大させた半導体装置を得ることができる。この結果、表示品位の優
れた半導体装置を得ることができる。
上記半導体装置において、トランジスタの酸化物半導体膜上に設けられる絶縁膜を、酸
化絶縁膜および窒化絶縁膜の積層構造とする場合、該酸化絶縁膜は窒素を透過させにくい
、すなわち窒素に対するバリア性を有していることが好ましい。
このようにすることで、トランジスタの半導体膜である酸化物半導体膜に窒素および水
素の一方または双方が拡散することを抑制でき、トランジスタの電気特性変動を抑制する
ことができる。
また、本発明の一態様である半導体装置は、トランジスタのゲート電極を含む走査線と
、走査線と平行方向に延伸し、走査線と同一表面上に設けられた容量線とが設けられてい
る。容量素子の一方の電極（透光性を有する導電膜）は、トランジスタのソース電極また
はドレイン電極を形成する際に形成することができる導電膜によって容量線と電気的に接
続されている。
さらに、駆動回路部において、容量線上、および、トランジスタのソース電極またはド
レイン電極を形成する際に形成することができる導電膜上の絶縁膜にマスクを形成し、容
量線および該導電膜に達する開口をそれぞれ同時に形成する。形成後、画素電極と同一工
程で容量線および該導電膜と電気的に接続する電極を形成することができる。
このようにすることで、容量線上の絶縁膜に開口を設ける工程、およびトランジスタの
ソース電極またはドレイン電極を形成する際に形成することができる導電膜上の絶縁膜に
開口を設ける工程を同一工程で行うことができるため、作製工程時に用いるマスクの枚数
を減らし、製造コストを低減することができる。
なお、本発明の一態様である半導体装置を作製する作製方法についても本発明の一態様
に含まれる。
本発明の一態様より、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導
体装置を提供することができる。また、作製工程時に用いるマスクの枚数を減らし、製造
コストを低減した半導体装置を提供することができる。
本発明の一態様である半導体装置を説明する図、および画素を説明する回路図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置を説明する断面図および上面図。 本発明の一態様である半導体装置を用いた電子機器を説明する図。 本発明の一態様である半導体装置を用いた電子機器を説明する図。 スパッタリング用ターゲットから剥離するスパッタリング粒子の様子を示した模式図。 ＡＣ電源を用いたスパッタリング時の放電状態を説明する図。 帯電しているスパッタリング粒子が被成膜面に到達する様子を示した模式図。 実施の形態に係るタッチセンサを説明する図。 実施の形態に係るタッチパネルおよび電子機器の構成例を説明する図。 実施の形態に係るタッチセンサを備える画素を説明する図。 実施の形態に係るタッチセンサおよび画素の動作を説明する図。 実施の形態に係る画素の構成を説明する図。 スパッタリング用ターゲットの作製方法の一例を示すフロー図。 神経系の目の疲労を説明する図。 筋肉系の目の疲労を説明する図。 実施の形態に係る表示機能を有する情報処理装置の構成を説明するブロック図。 実施の形態に係る表示装置の表示部の構成を説明するブロック図および回路図。 参考例のサンプルの波長と透過率の関係を説明する図。 酸化物半導体膜のＣＰＭ測定結果を示す図。 酸化物半導体膜のＣＰＭ測定結果を示す図。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像。 ＣＡＡＣ－ＯＳ膜の電子線回折パターン。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。 ＣＡＡＣ－ＯＳ膜の電子線回折パターン。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。 ＣＡＡＣ－ＯＳ膜の電子線回折パターン。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトル。 ＣＡＡＣ－ＯＳ膜の電子線回折パターン。 ナノ結晶酸化物半導体膜の断面ＴＥＭ像および電子線回折パターン。 ナノ結晶酸化物半導体膜の電子線回折パターン。 電子線回折強度分布の概念図。 石英ガラス基板の極微電子線回折パターン。 ナノ結晶酸化物半導体膜の電子線回折パターン。 ナノ結晶酸化物半導体膜の断面ＴＥＭ像。 ナノ結晶酸化物半導体膜の金属酸化物膜のＸ線回折分析結果。 表示結果を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であ
れば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈
されるものではない。
以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には同
一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の
機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合
がある。
本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化
のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり
、工程順または積層順を示すものではない。また、本明細書等において発明を特定するた
めの事項として固有の名称を示すものではない。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場
の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。た
だし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差
のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多
い。このため、本明細書等では特に指定する場合を除き、電位を電圧と読み替えてもよい
し、電圧を電位と読み替えてもよいこととする。
本明細書等において、フォトリソグラフィ処理を行った後にエッチング処理を行う場合
は、フォトリソグラフィ処理で形成したマスクは除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する
。なお、本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を
説明する。
＜半導体装置の構成＞
図１（Ａ）に、半導体装置の一例を示す。図１（Ａ）に示す半導体装置は、画素部１０
０と、走査線駆動回路１０４と、信号線駆動回路１０６と、各々が平行または略平行に配
設され、かつ走査線駆動回路１０４によって電位が制御されるｍ本の走査線１０７と、各
々が平行または略平行に配設され、かつ信号線駆動回路１０６によって電位が制御される
ｎ本の信号線１０９と、を有する。さらに、画素部１００はマトリクス状に配設された複
数の画素１０１を有する。また、走査線１０７に沿って、各々が平行または略平行に配設
された容量線１１５を有する。なお、容量線１１５は、信号線１０９に沿って、各々が平
行または略平行に配設されていてもよい。
各走査線１０７は、画素部１００においてｍ行ｎ列に配設された画素１０１のうち、い
ずれかの行に配設されたｎ個の画素１０１と電気的に接続される。また、各信号線１０９
は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの列に配設されたｍ個の画素１０
１に電気的と接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線１１５
は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの行に配設されたｎ個の画素１０
１と電気的に接続される。なお、容量線１１５が、信号線１０９に沿って、各々が平行ま
たは略平行に配設されている場合は、ｍ行ｎ列に配設された画素１０１のうち、いずれか
の列に配設されたｍ個の画素１０１に電気的と接続される。
図１（Ｂ）は、図１（Ａ）に示す半導体装置が有する画素１０１の回路図の一例である
。図１（Ｂ）に示す画素１０１は、走査線１０７および信号線１０９と電気的に接続され
たトランジスタ１０３と、一方の電極がトランジスタ１０３のドレイン電極と電気的に接
続され、他方の電極が一定の電位を供給する容量線１１５と電気的に接続された容量素子
１０５と、画素電極がトランジスタ１０３のドレイン電極および容量素子１０５の一方の
電極に電気的に接続され、画素電極と対向して設けられる電極（対向電極）が対向電位を
供給する配線に電気的に接続された液晶素子１０８と、を有する。
液晶素子１０８は、トランジスタ１０３および画素電極が形成される基板と、対向電極
が形成される基板とで挟持される液晶の光学的変調作用によって、光の透過または非透過
を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（縦方向の電
界または斜め方向の電界を含む）によって制御される。なお、画素電極が形成される基板
において対向電極（共通電極ともいう）が形成される場合、液晶にかかる電界は横方向の
電界となる。
次いで、液晶表示装置の画素１０１の具体的な例について説明する。画素１０１の上面
図を図２に示す。なお、図２においては、対向電極および液晶素子を省略する。
図２において、走査線１０７は、信号線１０９に略直交する方向（図中左右方向）に延
伸して設けられている。信号線１０９は、走査線１０７に略直交する方向（図中上下方向
）に延伸して設けられている。容量線１１５は、走査線１０７と平行方向に延伸して設け
られている。なお、走査線１０７および容量線１１５は、走査線駆動回路１０４（図１（
Ａ）参照）と電気的に接続されており、信号線１０９は、信号線駆動回路１０６（図１（
Ａ）参照）に電気的に接続されている。
トランジスタ１０３は、走査線１０７および信号線１０９が交差する領域に設けられて
いる。トランジスタ１０３は、少なくとも、チャネル形成領域を有する半導体膜１１１と
、ゲート電極と、ゲート絶縁膜（図２に図示せず）と、ソース電極と、およびドレイン電
極とを含む。なお、走査線１０７において、半導体膜１１１と重畳する領域はトランジス
タ１０３のゲート電極として機能する。信号線１０９において、半導体膜１１１と重畳す
る領域はトランジスタ１０３のソース電極として機能する。導電膜１１３において、半導
体膜１１１と重畳する領域はトランジスタ１０３のドレイン電極として機能する。このた
め、ゲート電極、ソース電極、およびドレイン電極をそれぞれ、走査線１０７、信号線１
０９、および導電膜１１３と示す場合がある。また、図２において、走査線１０７は、上
面形状において端部が半導体膜の端部より外側に位置する。このため、走査線１０７はバ
ックライトなどの光源からの光を遮る遮光膜として機能する。この結果、トランジスタに
含まれる半導体膜１１１に光が照射されず、トランジスタの電気特性の変動を抑制するこ
とができる。
また、酸化物半導体は適切な条件にて処理することでトランジスタのオフ電流を極めて
低減することができるため、本発明の一態様では半導体膜１１１は酸化物半導体を用いる
。これにより、半導体装置の消費電力を低減することができる。
また、酸化物半導体は、青色を呈する光を吸収する傾向があるため、好ましい。青色を
呈する光は、眼の角膜や水晶体で吸収されずに、網膜まで到達するため、長期的な網膜へ
の影響（例えば、加齢黄斑変性など）や、夜中まで青色の光に暴露された際の概日リズム
への悪影響などを及ぼす。このため、酸化物半導体により青色を呈する光を吸収すること
で半導体装置の使用者の目の疲労を低減できる。
また、導電膜１１３は、開口１１７を通じて透光性を有する導電膜で形成される画素電
極１２１ｂと電気的に接続されている。なお、図２において、画素電極１２１ｂはハッチ
ングを省略して図示している。
容量素子１０５は、画素１０１内の容量線１１５および信号線１０９で囲まれる領域に
設けられている。容量素子１０５は、開口１２３ａおよび開口１２３ｂに設けられた電極
１２１ａおよび導電膜１２５を通じて容量線１１５と電気的に接続されている。容量素子
１０５は、透光性を有する酸化物半導体で形成され、導電率を増大させた透光性を有する
導電膜１２０と、透光性を有する画素電極１２１ｂと、誘電体膜として、トランジスタ１
０３に含まれ、透光性を有する絶縁膜（図２に図示せず）とで構成されている。即ち、容
量素子１０５は透光性を有する。
このように導電膜１２０は透光性を有するため、画素１０１内に容量素子１０５を大き
く（大面積に）形成することができる。従って、開口率を高めつつ、代表的には５５％以
上、好ましくは６０％以上とすることが可能であると共に、電荷容量を増大させた半導体
装置を得ることができる。例えば、解像度の高い半導体装置、例えば液晶表示装置におい
ては、画素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度の高い
半導体装置において、容量素子に蓄積される電荷容量が小さくなる。しかしながら、本実
施の形態に示す容量素子１０５は透光性を有するため、当該容量素子を画素に設けること
で、各画素において十分な電荷容量を得つつ、開口率を高めることができる。代表的には
、画素密度が２００ｐｐｉ以上、さらには３００ｐｐｉ以上である高解像度の半導体装置
に好適に用いることができる。また、本発明の一態様は、高解像度の表示装置においても
、開口率を高めることができるため、バックライトなどの光源の光を効率よく利用するこ
とができ、表示装置の消費電力を低減することができる。
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。酸化物半導体を
用いたトランジスタはｎチャネル型トランジスタである。また、酸化物半導体に含まれる
酸素欠損はキャリアを生成することがあり、トランジスタの電気特性および信頼性を低下
させる恐れがある。例えば、トランジスタのしきい値電圧をマイナス方向に変動し、ゲー
ト電圧が０Ｖの場合にドレイン電流が流れてしまうことがある。このように、ゲート電圧
が０Ｖの場合にドレイン電流が流れてしまうことをノーマリーオン特性という。なお、ゲ
ート電圧が０Ｖの場合にドレイン電流が流れていないとみなすことをノーマリーオフ特性
という。
そこで、半導体膜１１１に酸化物半導体を用いる際、半導体膜１１１である酸化物半導
体膜に含まれる欠陥、代表的には酸素欠損はできる限り低減されていることが好ましい。
例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値＝１．９
３のスピン密度（酸化物半導体膜に含まれる欠陥密度に相当する）は、測定器の検出下限
以下まで低減されていることが好ましい。酸化物半導体膜に含まれる欠陥、代表的には酸
素欠損をできる限り低減することで、トランジスタ１０３がノーマリーオン特性となるこ
とを抑制することができ、半導体装置の電気特性および信頼性を向上させることができる
。
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物
半導体に含まれる水素（水などの水素化合物を含む）によっても引き起こされることがあ
る。酸化物半導体に含まれる水素は金属原子と結合する酸素と反応して水になると共に、
酸素が脱離した格子（または酸素が脱離した部分）に欠損（酸素欠損ともいえる）を形成
する。また、水素の一部が酸素と反応することで、キャリアである電子を生成してしまう
。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性
となりやすい。
そこで、半導体膜１１１に酸化物半導体を用いる際、酸化物半導体膜は水素ができる限
り低減されていることが好ましい。具体的には、半導体膜１１１において、二次イオン質
量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒ
ｙ）により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×
１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、半導体膜１１１は、二次イオン質量分析法により得られるアルカリ金属またはア
ルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１
６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導
体と結合するとキャリアを生成する場合があり、トランジスタ１０３のオフ電流を増大さ
せることがある。
また、半導体膜１１１である酸化物半導体膜に窒素が含まれていると、キャリアである
電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸
化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化
物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、窒素濃
度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
このように、不純物（水素、窒素、アルカリ金属またはアルカリ土類金属など）をでき
る限り低減させ、高純度化させた酸化物半導体膜を半導体膜１１１とすることで、トラン
ジスタ１０３がノーマリーオン特性となることを抑制でき、トランジスタ１０３のオフ電
流を極めて低減することができる。従って、良好な電気特性に有する半導体装置を作製で
きる。また、信頼性を向上させた半導体装置を作製することができる。
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、
いろいろな実験により証明できる。例えば、チャネル幅Ｗが１×１０６μｍでチャネル長
Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が
１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以
下、すなわち１×１０－１３Ａ以下という特性を得ることができる。この場合、トランジ
スタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であること
が分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子
から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った
。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域
に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測
定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、
数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度
化された酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。
次いで、図２の一点鎖線Ａ１－Ａ２間、一点鎖線Ｂ１－Ｂ２間、一点鎖線Ｃ１－Ｃ２間
、および走査線駆動回路１０４（図１（Ａ）参照）に設けられるトランジスタの断面図を
図３に示す。ここでは、走査線駆動回路１０４の上面図を省略すると共に、走査線駆動回
路１０４の断面図をＤ１－Ｄ２に示す。なお、ここでは、走査線駆動回路１０４に設けら
れるトランジスタの断面図を示すが、該トランジスタは信号線駆動回路１０６にも設ける
ことができる。
はじめに、画素１０１の一点鎖線Ａ１－Ａ２間、一点鎖線Ｂ１－Ｂ２間、および一点鎖
線Ｃ１－Ｃ２間の構造について説明する。基板１０２上に、トランジスタ１０３のゲート
電極を含む走査線１０７と、走査線１０７と同一表面上に設けられている容量線１１５と
が設けられている。走査線１０７および容量線１１５上にゲート絶縁膜１２７が設けられ
ている。ゲート絶縁膜１２７の走査線１０７と重畳する領域上に半導体膜１１１が設けら
れており、ゲート絶縁膜１２７上に導電膜１２０が設けられている。半導体膜１１１上、
およびゲート絶縁膜１２７上にトランジスタ１０３のソース電極を含む信号線１０９と、
トランジスタ１０３のドレイン電極を含む導電膜１１３とが設けられている。導電膜１２
０上に導電膜１２５が設けられている。ゲート絶縁膜１２７上、信号線１０９上、半導体
膜１１１上、導電膜１１３上、導電膜１２５上、導電膜１２０上にトランジスタ１０３の
保護絶縁膜として機能する絶縁膜１２９、絶縁膜１３１および絶縁膜１３３が設けられて
いる。ゲート絶縁膜１２７、絶縁膜１２９、絶縁膜１３１および絶縁膜１３３には、容量
線１１５に達する開口１２３ａが設けられており、また、絶縁膜１２９、絶縁膜１３１お
よび絶縁膜１３３には、導電膜１２５に達する開口１２３ｂが設けられており、開口１２
３ａ、開口１２３ｂ、容量線１１５上、導電膜１２５上および絶縁膜１３３上に電極１２
１ａが設けられている。絶縁膜１２９、絶縁膜１３１および絶縁膜１３３には導電膜１１
３に達する開口１１７（図２参照）が設けられており、開口１１７および絶縁膜１３３上
に画素電極１２１ｂが設けられている。
本実施の形態に示す容量素子１０５は、一対の電極のうち一方の電極が半導体膜１１１
と同様に形成され、導電率を増大させた導電膜１２０であり、一対の電極のうち他方の電
極が画素電極１２１ｂであり、一対の電極の間に設けられた誘電体膜が絶縁膜１２９、絶
縁膜１３１および絶縁膜１３３である。
次に、走査線駆動回路１０４に設けられるトランジスタの構造について説明する。基板
１０２上に、トランジスタ６２３のゲート電極６２７が設けられている。ゲート電極６２
７上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７のゲート電極６２７と
重畳する領域上に半導体膜６２８が設けられている。半導体膜６２８上、およびゲート絶
縁膜１２７上にトランジスタ６２３のソース電極６２９およびドレイン電極６３９が設け
られている。ゲート絶縁膜１２７上、ソース電極６２９上、半導体膜６２８上、およびド
レイン電極６３９上にトランジスタ６２３の保護絶縁膜として機能する絶縁膜１２９、絶
縁膜１３１および絶縁膜１３３が設けられている。絶縁膜１３３上には、導電膜６４１が
設けられている。
なお、基板１０２と、走査線１０７、容量線１１５、ゲート電極６２７、ゲート絶縁膜
１２７との間には下地絶縁膜が設けられていてもよい。
トランジスタ６２３において、半導体膜６２８を介して、ゲート電極６２７と重なる導
電膜６４１を設けることで、異なるドレイン電圧において、オン電流の立ち上がりゲート
電圧のばらつきを低減することができる。また、導電膜６４１と対向する半導体膜６２８
の面において、ソース電極６２９およびドレイン電極６３９の間に流れる電流を制御する
ことが可能であり、異なるトランジスタにおける電気特性のばらつきを低減することがで
きる。また、導電膜６４１を設けることで、周囲の電界の変化が半導体膜６２８へ与える
影響を軽減し、トランジスタの信頼性を向上させることができる。さらには、導電膜６４
１の電位を、駆動回路の最低電位（Ｖｓｓ、例えばソース電極６２９の電位を基準とする
場合、ソース電極６２９の電位）と同電位またはそれと同等電位とすることで、トランジ
スタのしきい値電圧の変動を低減することが可能であり、トランジスタの信頼性を高める
ことができる。ただし、場合によっては、または、状況に応じて、導電膜６４１を設けな
いことも可能である。
絶縁膜１２９および絶縁膜１３１は、例えば酸化シリコン、酸化窒化シリコン、酸化ア
ルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ系金属酸化物などの酸化絶
縁材料を用いた、単層構造または積層構造で設けることができる。
絶縁膜１２９の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以
下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁膜１３１の厚さは、
３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることがで
きる。
また、絶縁膜１３３は、例えば窒化酸化シリコン、窒化シリコン、窒化アルミニウム、
窒化酸化アルミニウムなどの窒化絶縁材料を用いた、単層構造または積層構造で設けるこ
とができる。
絶縁膜１３３として、水素含有量が少ない窒化絶縁膜を設けてもよい。当該窒化絶縁膜
としては、例えば、昇温脱離ガス分析（以下、ＴＤＳ分析とする）によって測定される、
表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理
における水素分子の放出量が、５．０×１０２１分子／ｃｍ３未満であり、好ましくは３
．０×１０２１分子／ｃｍ３未満であり、さらに好ましくは１．０×１０２１分子／ｃｍ
３未満である窒化絶縁膜である。
絶縁膜１３３は、外部から水素や水などの不純物の侵入を抑制する機能を発揮できる厚
さとする。例えば、５０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以
下、さらに好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。
また、トランジスタ１０３およびトランジスタ６２３上に窒化絶縁膜である絶縁膜１３
３を設けることで、該酸化シリコン膜に含まれる炭素等の不純物が絶縁膜１３３でブロッ
キングされ、トランジスタ１０３およびトランジスタ６２３の半導体膜１１１および半導
体膜６２８への不純物の移動が低減されるため、トランジスタの電気特性のばらつきを低
減することが可能である。
さらに、絶縁膜１２９および絶縁膜１３１の一方または双方は、化学量論的組成を満た
す酸素よりも多くの酸素を含む酸化絶縁膜であることが好ましい。このようにすることで
、当該酸化物半導体膜からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる当
該酸素を酸化物半導体膜に移動させ、酸素欠損を補填することが可能となる。例えば、Ｔ
ＤＳ分析によって測定される、表面温度が１００℃以上７００℃以下、好ましくは１００
℃以上５００℃以下の加熱処理における酸素分子の放出量が、１．０×１０１８分子／ｃ
ｍ３以上ある酸化絶縁膜を用いることで、当該酸化物半導体膜に含まれる酸素欠損を補填
することができる。なお、絶縁膜１２９および絶縁膜１３１の一方または双方において、
化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）が部分的に存在している酸
化絶縁膜であってもよく、少なくとも半導体膜１１１と重畳する領域に酸素過剰領域が存
在することで、当該酸化物半導体膜からの酸素の脱離を防止するとともに、酸素過剰領域
に含まれる当該酸素を酸化物半導体膜に移動させ、酸素欠損を補填することが可能となる
。
絶縁膜１３１が化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である
場合、絶縁膜１２９は、酸素を透過する酸化絶縁膜とすることが好ましい。なお、絶縁膜
１２９において、外部から絶縁膜１２９に入った酸素は、全て絶縁膜１２９を通過して移
動せず、絶縁膜１２９にとどまる酸素もある。また、あらかじめ絶縁膜１２９に含まれて
おり、絶縁膜１２９から外部に移動する酸素もある。そこで、絶縁膜１２９は酸素の拡散
係数が大きい酸化絶縁膜であることが好ましい。
また、絶縁膜１２９は半導体膜１１１および半導体膜６２８である酸化物半導体膜と接
することから、酸素を透過させるだけではなく、半導体膜１１１との界面準位密度が低く
なる酸化絶縁膜であることが好ましい。例えば、絶縁膜１２９は絶縁膜１３１よりも膜中
の欠陥密度が低い酸化絶縁膜であることが好ましい。具体的には、電子スピン共鳴測定に
よるｇ値＝２．００１（Ｅ´－ｃｅｎｔｅｒ）のスピン密度が３．０×１０１７ｓｐｉｎ
ｓ／ｃｍ３以下、好ましくは５．０×１０１６ｓｐｉｎｓ／ｃｍ３以下の酸化絶縁膜であ
る。なお、電子スピン共鳴測定によるｇ値＝２．００１のスピン密度は、絶縁膜１２９に
含まれるダングリングボンドの存在量に対応する。
また、絶縁膜１２９および絶縁膜１３１の一方または双方が窒素に対するバリア性を有
する絶縁膜であることが好ましい。例えば、緻密な酸化絶縁膜とすることで窒素に対する
バリア性を有することができ、具体的には、２５℃において０．５重量％のフッ酸を用い
た場合のエッチング速度が１０ｎｍ／分以下である酸化絶縁膜とすることが好ましい。
なお、絶縁膜１２９および絶縁膜１３１の一方または双方を、酸化窒化シリコンまたは
窒化酸化シリコンなど、窒素を含む酸化絶縁膜とする場合、ＳＩＭＳより得られる窒素濃
度は、ＳＩＭＳ検出下限以上３×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０
１８ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下とする。このようにす
ることで、トランジスタ１０３に含まれる半導体膜１１１への窒素の移動量を少なくする
ことができる。また、このようにすることで、窒素を含む酸化絶縁膜自体の欠陥量を少な
くすることができる。
以下に、上記構造の構成要素について詳細を記載する。
基板１０２の材質などに大きな制限はないが、少なくとも、半導体装置の作製工程にお
いて行う熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、
セラミック基板、プラスチック基板などがあり、ガラス基板としては、バリウムホウケイ
酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラ
ス基板を用いるとよい。また、ステンレス合金などの透光性を有していない基板を用いる
こともできる。その場合は、基板表面に絶縁膜を設けることが好ましい。なお、基板１０
２として石英基板、サファイア基板、単結晶半導体基板、多結晶半導体基板、化合物半導
体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも
できる。
走査線１０７、容量線１１５、およびゲート電極６２７は大電流を流すため、金属膜で
形成することが好ましく、代表的には、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングス
テン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネ
オジム（Ｎｄ）、スカンジウム（Ｓｃ）などの金属材料またはこれらを主成分とする合金
材料を用いた、単層構造または積層構造で設ける。
走査線１０７、容量線１１５、およびゲート電極６２７の一例としては、シリコンを含
むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チ
タン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、
窒化タンタル上にタングステンを積層する二層構造、銅－マグネシウム－アルミニウム合
金上に銅を積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングステン
を形成する三層構造などがある。
また、走査線１０７、容量線１１５、およびゲート電極６２７の材料として、画素電極
１２１ｂに適用可能な透光性を有する導電性材料を用いることができる。
さらに、走査線１０７、容量線１１５、およびゲート電極６２７の材料として、窒素を
含む金属酸化物、具体的には、窒素を含むＩｎ－Ｇａ－Ｚｎ系酸化物や、窒素を含むＩｎ
－Ｓｎ系酸化物や、窒素を含むＩｎ－Ｇａ系酸化物や、窒素を含むＩｎ－Ｚｎ系酸化物や
、窒素を含むＳｎ系酸化物や、窒素を含むＩｎ系酸化物や、金属窒化膜（ＩｎＮ、ＳｎＮ
など）を用いることができる。これらの材料は５ｅＶ（電子ボルト）以上の仕事関数を有
する。トランジスタ１０３の半導体膜１１１に酸化物半導体を用いる場合、走査線１０７
（トランジスタ１０３のゲート電極）として窒素を含む金属酸化物を用いることで、トラ
ンジスタ１０３のしきい値電圧をプラス方向に変動させることができ、所謂ノーマリーオ
フ特性を有するトランジスタを実現できる。例えば、窒素を含むＩｎ－Ｇａ－Ｚｎ系酸化
物を用いる場合、少なくとも半導体膜１１１である酸化物半導体膜より高い窒素濃度、具
体的には窒素濃度が７原子％以上のＩｎ－Ｇａ－Ｚｎ系酸化物を用いることができる。
走査線１０７、容量線１１５、およびゲート電極６２７において、低抵抗材料であるア
ルミニウムや銅を用いることが好ましい。アルミニウムや銅を用いることで、信号遅延を
低減し、表示品位を高めることができる。なお、アルミニウムは耐熱性が低く、ヒロック
、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。アルミニウムのマ
イグレーションを防ぐため、アルミニウムに、モリブデン、チタン、タングステンなどの
、アルミニウムよりも融点の高い金属材料を積層することが好ましい。また、銅を用いる
場合も、マイグレーションによる不良や銅元素の拡散を防ぐため、モリブデン、チタン、
タングステンなどの、銅よりも融点の高い金属材料を積層することが好ましい。
ゲート絶縁膜１２７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ系金
属酸化物などの絶縁材料を用いた、単層構造または積層構造で設ける。なお、半導体膜１
１１である酸化物半導体膜との界面特性を向上させるため、ゲート絶縁膜１２７において
少なくとも半導体膜１１１と接する領域は酸化絶縁膜で形成することが好ましい。
また、ゲート絶縁膜１２７に、酸素、水素、水などに対するバリア性を有する絶縁膜を
設けることで、半導体膜１１１である酸化物半導体膜からの酸素の外部への拡散と、外部
から当該酸化物半導体膜への水素、水等の侵入を防ぐことができる。酸素、水素、水等な
どに対するバリア性を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウ
ム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウ
ム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜、窒化シリコン膜などがある。
また、ゲート絶縁膜１２７として、ハフニウムシリケート（ＨｆＳｉｘＯｙ）、窒素を
有するハフニウムシリケート（ＨｆＳｉｘＯｙ）、窒素を有するハフニウムアルミネート
（ＨｆＡｌｘＯｙ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ－ｋ材料を用い
ることでトランジスタ１０３のゲートリークを低減できる。
また、ゲート絶縁膜１２７は、以下の積層構造とすることが好ましい。第１の窒化シリ
コン膜として、欠陥量が少ない窒化シリコン膜を設け、第１の窒化シリコン膜上に第２の
窒化シリコン膜として、水素脱離量およびアンモニア脱離量の少ない窒化シリコン膜を設
け、第２の窒化シリコン膜上に、上記ゲート絶縁膜１２７で羅列した酸化絶縁膜のいずれ
かを設けることが好ましい。
第２の窒化シリコン膜としては、昇温脱離ガス分析法において、水素分子の脱離量が５
×１０２１分子／ｃｍ３未満、好ましくは３×１０２１分子／ｃｍ３以下、さらに好まし
くは１×１０２１分子／ｃｍ３以下であり、アンモニア分子の脱離量が１×１０２２分子
／ｃｍ３未満、好ましくは５×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２
１分子／ｃｍ３以下である窒化絶縁膜を用いることが好ましい。上記第１の窒化シリコン
膜および第２の窒化シリコン膜をゲート絶縁膜１２７の一部として用いることで、ゲート
絶縁膜１２７として、欠陥量が少なく、かつ水素およびアンモニアの脱離量の少ないゲー
ト絶縁膜を形成することができる。この結果、ゲート絶縁膜１２７に含まれる水素および
窒素の、半導体膜１１１への移動量を低減することが可能である。
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜およびゲート絶縁膜の界
面またはゲート絶縁膜に捕獲準位（界面準位ともいう）が存在すると、トランジスタのし
きい値電圧の変動、代表的にはしきい値電圧のマイナス方向への変動、およびトランジス
タがオン状態となるときにドレイン電流が一桁変化するのに必要なゲート電圧を示すサブ
スレッショルド係数（Ｓ値）の増大の原因となる。この結果、トランジスタごとに電気特
性がばらつくという問題がある。このため、ゲート絶縁膜として、欠陥量の少ない窒化シ
リコン膜を用いることで、また、半導体膜１１１と接する領域に酸化絶縁膜を設けること
で、しきい値電圧のマイナスシフトを低減すると共に、Ｓ値の増大を抑制することができ
る。
ゲート絶縁膜１２７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以
上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
半導体膜１１１および半導体膜６２８は酸化物半導体膜であり、当該酸化物半導体膜は
、非晶質構造、単結晶構造、または多結晶構造とすることができる。また、導電膜１２０
も酸化物半導体膜の導電率を増大させて形成している。また、半導体膜１１１の厚さは、
１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ
以上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることである。
半導体膜１１１および半導体膜６２８に適用可能な酸化物半導体として、エネルギーギ
ャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。こ
のように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１０３
のオフ電流を低減することができる。
半導体膜１１１および半導体膜６２８に適用可能な酸化物半導体は、少なくともインジ
ウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を
含むことが好ましい。また、当該酸化物半導体を用いたトランジスタの電気特性のばらつ
きを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい
。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ア
ルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（
Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム
（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビ
ウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）などが
ある。
半導体膜１１１および半導体膜６２８に適用できる酸化物半導体としては、例えば、酸
化インジウム、酸化スズ、酸化亜鉛、二種類の金属を含む酸化物であるＩｎ－Ｚｎ系酸化
物、Ｓｎ－Ｚｎ系酸化物、Ａｌ－Ｚｎ系酸化物、Ｚｎ－Ｍｇ系酸化物、Ｓｎ－Ｍｇ系酸化
物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、三種類の金属を含む酸化物であるＩｎ－
Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、Ｓｎ－Ｇ
ａ－Ｚｎ系酸化物、Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ
－Ｚｎ系酸化物、Ｉｎ－Ｚｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｉ－Ｚｎ系酸化物、Ｉｎ－Ｓｃ－
Ｚｎ系酸化物、Ｉｎ－Ｙ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ
系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系
酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸
化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化
物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物
、四種類の金属を含む酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ
－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、
Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物を用いることができ
る。
ここで、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または
複数の金属元素、若しくは上記のスタビライザーとしての元素を示す。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、あるいはＩ
ｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ－Ｇａ－Ｚｎ系金属酸化物を用いることが
できる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３ある
いはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ－Ｓｎ－Ｚｎ系金属酸化物を用いる
とよい。なお、金属酸化物の原子数比は、誤差として上記の原子数比のプラスマイナス２
０％の変動を含む。
しかし、これらに限られず、必要とする半導体特性および電気特性（電界効果移動度、
しきい値電圧等）に応じて適切な原子数比のものを用いればよい。また、必要とする半導
体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比
、原子間距離、密度等を適切なものとすることが好ましい。例えば、Ｉｎ－Ｓｎ－Ｚｎ系
酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ－Ｇａ－Ｚ
ｎ系酸化物でも、バルク内欠陥密度を低くすることにより、電界効果移動度を上げること
ができる。
トランジスタ１０３のソース電極を含む信号線１０９、トランジスタ１０３のドレイン
電極を含む導電膜１１３、および容量素子１０５の導電膜１２０と容量線１１５とを電気
的に接続する導電膜１２５、並びにソース電極６２９およびドレイン電極６３９は、走査
線１０７、容量線１１５、およびゲート電極６２７に適用できる材料を用いた、単層構造
または積層構造で設ける。
電極１２１ａ、画素電極１２１ｂおよび導電膜６４１は、インジウム錫酸化物、酸化タ
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜
鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料で
形成される。
ここで、本実施の形態に示す画素１０１に含まれる各構成要素の接続について、図１（
Ｃ）に示す回路図および図３に示す断面図を用いて説明する。
図１（Ｃ）は、図１（Ａ）に示す半導体装置が有する画素１０１の詳細な回路図の一例
である。図１（Ｃ）および図３に示すように、トランジスタ１０３は、ゲート電極を含む
走査線１０７と、ソース電極を含む信号線１０９と、ドレイン電極を含む導電膜１１３と
を有する。
容量素子１０５において、電極１２１ａおよび導電膜１２５を介して容量線１１５と接
続する導電膜１２０が一方の電極として機能する。また、ドレイン電極を含む導電膜１１
３に接続する画素電極１２１ｂが他方の電極として機能する。また、導電膜１２０および
画素電極１２１ｂの間に設けられる、絶縁膜１２９、絶縁膜１３１および絶縁膜１３３が
誘電体膜として機能する。
液晶素子１０８は、画素電極１２１ｂ、対向電極１５４、並びに画素電極１２１ｂおよ
び対向電極１５４の間に設けられる液晶層で構成される。
容量素子１０５において、導電膜１２０は、半導体膜１１１と同一の構成にドーパント
を添加して、容量素子１０５の電極として機能する。なぜなら、画素電極１２１ｂをゲー
ト電極、絶縁膜１２９、絶縁膜１３１および絶縁膜１３３をゲート絶縁膜、容量線１１５
をソース電極またはドレイン電極と機能させることが可能であり、この結果、容量素子１
０５をトランジスタと同様に動作させ、導電膜１２０を導通状態にすることができるから
である。即ち、容量素子１０５をＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）キャパシタとすることが可能である。ＭＯＳキャパシタは、しきい値電圧（Ｖ
ｔｈ）よりも高い電圧がＭＯＳキャパシタを構成する電極の一方（容量素子１０５におい
ては画素電極１２１ｂ）に加わると、充電される。また、容量線１１５に印加する電位を
制御することで導電膜１２０を導通状態とさせ、導電膜１２０を容量素子の一方の電極と
して機能させることができる。この場合、容量線１１５に印加する電位を以下のようにす
る。画素電極１２１ｂの電位は、液晶素子１０８（図１（Ｃ）参照）を動作させるために
、ビデオ信号の中心電位を基準として、プラス方向およびマイナス方向に変動する。容量
素子１０５（ＭＯＳキャパシタ）を常に導通状態にさせておくためには、容量線１１５の
電位を、常に、画素電極１２１ｂに印加する電位よりも容量素子１０５（ＭＯＳキャパシ
タ）のしきい値電圧分以上低くしておく必要がある。ただし、容量素子１０５において、
一方の電極として機能する導電膜１２０は、ｎ型であり、導電率が高いために、しきい値
電圧がマイナス方向にシフトする。導電膜１２０の電位（換言すると、容量線１１５の電
位）は、容量素子１０５のしきい値電圧のマイナス方向へのシフト量に応じて、画素電極
１２１ｂがとりうる最も低い電位から高くしていくことができる。従って、容量素子１０
５のしきい値電圧が大きな負の値を示す場合、容量線１１５の電位は画素電極１２１ｂの
電位よりも高くすることができる。このようにすることで、導電膜１２０を常に導通状態
とすることが可能であり、容量素子１０５（ＭＯＳキャパシタ）を導通状態とすることが
できる。
また、半導体膜１１１および半導体膜６２８上に設けられる絶縁膜１２９を、酸素を透
過させると共に、半導体膜１１１および半導体膜６２８との界面準位密度が低くなる酸化
絶縁膜とし、絶縁膜１３１を、酸素過剰領域を含む酸化絶縁膜または化学量論的組成を満
たす酸素よりも多くの酸素を含む酸化絶縁膜とすることで、半導体膜１１１および半導体
膜６２８である酸化物半導体膜へ酸素を供給することが容易になり、当該酸化物半導体膜
からの酸素の脱離を防止すると共に、絶縁膜１３１に含まれる当該酸素を酸化物半導体膜
に移動させ、酸化物半導体膜に含まれる酸素欠損を補填することが可能となる。この結果
、トランジスタ１０３がノーマリーオン特性となることを抑制することができると共に、
容量素子１０５（ＭＯＳキャパシタ）が、常に導通状態とせしめるように、容量線１１５
に印加する電位を制御することが可能であるため、半導体装置の電気特性および信頼性を
向上させることができる。
また、絶縁膜１３１上に設けられる絶縁膜１３３として、窒化絶縁膜を用いることで、
外部から水素や水などの不純物が、半導体膜１１１および導電膜１２０に侵入することを
抑制できる。さらには、絶縁膜１３３として、水素含有量が少ない窒化絶縁膜を設けるこ
とで、トランジスタ１０３および容量素子１０５（ＭＯＳキャパシタ）の電気特性変動を
抑制することができる。
また、画素１０１内に容量素子１０５を大きく（大面積に）形成することができる。従
って、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。この結
果、表示品位の優れた半導体装置を得ることができる。
＜半導体装置の作製方法＞
次に、上記の半導体装置に示す基板１０２上に設けられた素子部の作製方法について、
図４および図５を用いて説明する。
まず、基板１０２に、走査線１０７、容量線１１５、およびゲート電極６２７を形成し
、走査線１０７、容量線１１５、およびゲート電極６２７を覆うように後にゲート絶縁膜
１２７に加工される絶縁膜１２６を形成し、絶縁膜１２６の走査線１０７と重畳する領域
に半導体膜１１１を形成し、後に画素電極１２１ｂが形成される領域と重畳するように半
導体膜１１９を形成する。また、ゲート電極６２７と重畳する領域に半導体膜６２８を形
成する（図４（Ａ）参照）。
走査線１０７、容量線１１５、およびゲート電極６２７は、上記列挙した材料を用いて
導電膜を形成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することによ
り形成できる。当該導電膜は、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法な
どの各種成膜方法を用いることができる。なお、当該導電膜の厚さは特に限定されず、形
成する時間や所望の抵抗率などを考慮して決めることができる。当該マスクは、例えばフ
ォトリソグラフィ工程によって形成したレジストマスクとすることができる。また、当該
導電膜の加工はドライエッチングおよびウェットエッチングの一方または双方によって行
うことができる。
絶縁膜１２６は、ゲート絶縁膜１２７に適用可能な材料を用いて、ＣＶＤ法またはスパ
ッタリング法などの各種成膜方法を用いて形成することができる。
また、ゲート絶縁膜１２７に酸化ガリウムを適用する場合は、ＭＯＣＶＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて
絶縁膜１２６を形成することができる。
半導体膜１１１、半導体膜１１９、および半導体膜６２８は、上記列挙した酸化物半導
体を用いて酸化物半導体膜を形成し、当該酸化物半導体膜上にマスクを形成し、当該マス
クを用いて加工することにより形成できる。当該酸化物半導体膜は、スパッタリング法、
塗布法、パルスレーザー蒸着法、レーザーアブレーション法などを用いて形成することが
できる。また、印刷法を用いることで、素子分離された半導体膜１１１および半導体膜１
１９を絶縁膜１２６上に直接形成することができる。スパッタリング法で当該酸化物半導
体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源
装置またはＤＣ電源装置などを適宜用いることができる。スパッタリングガスは、希ガス
（代表的にはアルゴン）、酸素、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガ
スおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
なお、当該マスクは、例えばフォトリソグラフィ工程によって形成したレジストマスクと
することができる。また、当該酸化物半導体膜の加工はドライエッチングおよびウェット
エッチングの一方または双方によって行うことができる。所望の形状にエッチングできる
よう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間
、温度など）を適宜設定する。
半導体膜１１１、半導体膜１１９、および半導体膜６２８を形成した後に加熱処理をし
、半導体膜１１１、半導体膜１１９、および半導体膜６２８である酸化物半導体膜の脱水
素化または脱水化をすることが好ましい。当該加熱処理の温度は、代表的には、１５０℃
以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、さらに好ましくは３００℃
以上４５０℃以下とする。なお、当該加熱処理は半導体膜１１１および半導体膜１１９に
加工する前の酸化物半導体膜に行ってもよい。
当該加熱処理において、加熱処理装置は電気炉に限られず、加熱されたガスなどの媒体
からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば
、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（
Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラ
ンプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナト
リウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処
理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置で
ある。
当該加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは
１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム
等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素
、水などが含まれないことが好ましい。不活性ガス雰囲気で加熱した後、酸素雰囲気で加
熱してもよい。なお、処理時間は３分乃至２４時間とする。
なお、基板１０２と、走査線１０７および容量線１１５並びに絶縁膜１２６（のちのゲ
ート絶縁膜１２７）との間に下地絶縁膜を設ける場合、当該下地絶縁膜は、酸化シリコン
、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム
、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムなどで形成することがで
きる。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イ
ットリウム、酸化アルミニウムなどで形成することで、基板１０２から不純物、代表的に
はアルカリ金属、水、水素などが、半導体膜１１１、半導体膜１１９、および半導体膜６
２８に拡散することを抑制できる。下地絶縁膜は、スパッタリング法またはＣＶＤ法を用
いて形成することができる。
次に、半導体膜１１９にドーパントを添加して導電率が高い導電膜１２０を形成する（
図４（Ｂ）参照）。
半導体膜１１９にドーパントを添加する方法は、半導体膜１１９以外の領域にマスクを
設けて、当該マスクを用いて、水素、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素
、インジウム、スズ、アンチモンおよび希ガス元素から選ばれた一種以上のドーパントを
イオン注入法またはイオンドーピング法などで添加する。また、イオン注入法またはイオ
ンドーピング法の代わりに当該ドーパントを含むプラズマに半導体膜１１９を曝すことで
、当該ドーパントを添加してもよい。なお、ドーパントを添加した後、加熱処理をおこな
ってもよい。
なお、ドーパントを添加する工程は、信号線１０９、導電膜１１３、導電膜１２５、ソ
ース電極６２９、およびドレイン電極６３９を形成した後に行ってもよい。その場合、導
電膜１２０の導電膜１２５に接する領域にはドーパントは添加されない。
なお、酸化物半導体膜および透光性を有する導電膜は共に、Ｉｎ若しくはＧａを含む酸
化物半導体膜であるが、不純物濃度が異なる。具体的には、酸化物半導体膜と比較して、
透光性を有する導電膜の不純物濃度が高い。例えば、酸化物半導体膜に含まれる水素濃度
は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下であり、
透光性を有する導電膜に含まれる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好
ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ
／ｃｍ３以上である。また、酸化物半導体膜と比較して、透光性を有する導電膜に含まれ
る水素濃度は２倍、好ましくは１０倍以上である。
また、透光性を有する導電膜は、酸化物半導体膜より抵抗率が低い。透光性を有する導
電膜の抵抗率が、酸化物半導体膜の抵抗率の１×１０－８倍以上１×１０－１倍以下で有
ることが好ましく、代表的には１×１０－３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好
ましくは、抵抗率が１×１０－３Ωｃｍ以上１×１０－１Ωｃｍ未満であるとよい。
次に、絶縁膜１２６上に、トランジスタ１０３のソース電極を含む信号線１０９、トラ
ンジスタ１０３のドレイン電極を含む導電膜１１３、導電膜１２０と容量線１１５とを電
気的に接続する導電膜１２５を形成する。また、ソース電極６２９およびドレイン電極６
３９を形成する。
信号線１０９、導電膜１１３、導電膜１２５、ソース電極６２９、およびドレイン電極
６３９は、信号線１０９、導電膜１１３、導電膜１２５、およびゲート電極６２７に適用
できる材料を用いて導電膜を形成し、当該導電膜上にマスクを形成し、当該マスクを用い
て加工することにより形成できる。当該マスクおよび当該加工は、走査線１０７、容量線
１１５、およびゲート電極６２７と同じようにして行うことができる。
次に、半導体膜１１１、導電膜１２０および半導体膜６２８、信号線１０９、導電膜１
１３、導電膜１２５、ソース電極６２９、およびドレイン電極６３９、並びに絶縁膜１２
６上に絶縁膜１２８を形成し、絶縁膜１２８上に絶縁膜１３０を形成し、絶縁膜１３０上
に絶縁膜１３２を形成する（図５（Ａ）参照）。なお、絶縁膜１２８、絶縁膜１３０およ
び絶縁膜１３２は連続して形成することが好ましい。このようにすることで、絶縁膜１２
８、絶縁膜１３０および絶縁膜１３２のそれぞれの界面に不純物が混入することを抑制で
きる。
絶縁膜１２８は、絶縁膜１２９に適用可能な材料を用いて、ＣＶＤ法またはスパッタリ
ング法などの各種成膜方法により形成することができる。絶縁膜１３０は、絶縁膜１３１
に適用可能な材料を用いて、ＣＶＤ法またはスパッタリング法などの各種成膜方法により
形成できる。絶縁膜１３２は、絶縁膜１３３に適用可能な材料を用いて、ＣＶＤ法または
スパッタリング法などの各種成膜方法により形成できる。
絶縁膜１２９に半導体膜１１１との界面準位密度が低くなる酸化絶縁膜を適用する場合
、絶縁膜１２８は以下の形成条件を用いて形成できる。なお、ここでは当該酸化絶縁膜と
して、酸化シリコン膜または酸化窒化シリコン膜を形成する場合について記載する。当該
形成条件は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃
以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料
ガスのシリコンを含む堆積性気体および酸化性気体を導入して処理室内における圧力を２
０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし、処理室
内に設けられた電極に高周波電力を供給する条件である。
シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化
シランなどがある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素など
がある。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、
絶縁膜１２８（のちの絶縁膜１２９）に含まれる水素含有量を低減することが可能である
と共に、絶縁膜１２８（のちの絶縁膜１２９）に含まれるダングリングボンドを低減する
ことができる。絶縁膜１３０（のちの絶縁膜１３１）から移動する酸素は、絶縁膜１２８
（のちの絶縁膜１２９）に含まれるダングリングボンドによって捕獲される場合があるた
め、絶縁膜１２８（のちの絶縁膜１２９）に含まれるダングリングボンドが低減されてい
ると、絶縁膜１３０（のちの絶縁膜１３１）に含まれる酸素を効率よく半導体膜１１１へ
移動させ、半導体膜１１１である酸化物半導体膜に含まれる酸素欠損を補填することが可
能である。この結果、当該酸化物半導体膜に混入する水素量を低減できると共に酸化物半
導体膜に含まれる酸素欠損を低減させることが可能である。
絶縁膜１３１を上記の酸素過剰領域を含む酸化絶縁膜または化学量論的組成を満たす酸
素よりも多くの酸素を含む酸化絶縁膜とする場合、絶縁膜１３０は以下の形成条件を用い
て形成できる。なお、ここでは当該酸化絶縁膜として、酸化シリコン膜または酸化窒化シ
リコン膜を形成する場合について記載する。当該形成条件は、プラズマＣＶＤ装置の真空
排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは１
８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を
１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、
処理室内に設けられた電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ま
しくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する。
絶縁膜１３０の原料ガスは、絶縁膜１２８に適用できる原料ガスとすることができる。
絶縁膜１３０の形成条件として、上記圧力の処理室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜１３０中における酸素含有量が化学量論的組成より
も多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が
弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よ
りも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することがで
きる。また、イオン注入法等により、酸素を絶縁膜１３０に添加して酸素含有量を増加さ
せてもよい。また、半導体膜１１１上に絶縁膜１２８が設けられている。このため、絶縁
膜１３０の形成工程において、絶縁膜１２８が半導体膜１１１の保護膜となる。この結果
、パワー密度の高い高周波電力を用いて絶縁膜１３０を形成しても、半導体膜１１１およ
び半導体膜６２８へのダメージを抑制できる。
また、絶縁膜１３０は膜厚を大きくすることで加熱によって脱離する酸素の量を多くす
ることができることから、絶縁膜１３０は絶縁膜１２８より厚く設けることが好ましい。
絶縁膜１２８を設けることで絶縁膜１３０を厚く設ける場合でも被覆性を良好にすること
ができる。
絶縁膜１３３を水素含有量が少ない窒化絶縁膜で設ける場合、絶縁膜１３２は以下の形
成条件を用いて形成できる。なお、ここでは当該窒化絶縁膜として、窒化シリコン膜を形
成する場合について記載する。当該形成条件は、プラズマＣＶＤ装置の真空排気された処
理室内に載置された基板を８０℃以上４００℃以下、さらに好ましくは２００℃以上３７
０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上
２５０Ｐａ以下とし、好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けら
れた電極に高周波電力を供給する。
絶縁膜１３２の原料ガスとしては、シリコンを含む堆積性気体、窒素、およびアンモニ
アを用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシ
ラン、トリシラン、フッ化シランなどがある。また、窒素の流量は、アンモニアの流量に
対して５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とすることが好ましい。な
お、原料ガスとしてアンモニアを用いることで、シリコンを含む堆積性気体および窒素の
分解を促すことができる。これは、アンモニアがプラズマエネルギーや熱エネルギーによ
って解離し、解離することで生じるエネルギーが、シリコンを含む堆積性気体分子の結合
および窒素分子の結合の分解に寄与するためである。このようにすることで、水素含有量
が少なく、外部から水素や水などの不純物の侵入を抑制することが可能な窒化シリコン膜
を形成することができる。
少なくとも絶縁膜１３０を形成した後に加熱処理を行い、絶縁膜１２８または絶縁膜１
３０に含まれる過剰酸素を半導体膜１１１および半導体膜６２８に移動させ、半導体膜１
１１および半導体膜６２８である酸化物半導体膜の酸素欠損を補填することが好ましい。
なお、当該加熱処理は、半導体膜１１１の脱水素化または脱水化を行う加熱処理の詳細を
参照して適宜行うことができる。
次に、絶縁膜１２６、絶縁膜１２８、絶縁膜１３０および絶縁膜１３２の容量線１１５
と重畳する領域に、容量線１１５に達する開口１２３ａを、絶縁膜１２８、絶縁膜１３０
および絶縁膜１３２の導電膜１２５と重畳する領域に、導電膜１２５に達する開口１２３
ｂをそれぞれ形成すると共に、ゲート絶縁膜１２７、絶縁膜１２９、絶縁膜１３１および
絶縁膜１３３を形成する（図５（Ｂ）参照）。
開口１２３ａは、絶縁膜１２６、絶縁膜１２８、絶縁膜１３０および絶縁膜１３２の容
量線１１５と重畳する領域の一部が露出されるように、開口１２３ｂは、絶縁膜１２８、
絶縁膜１３０および絶縁膜１３２の導電膜１２５と重畳する領域の一部が露出されるよう
に、マスクを形成し、当該マスクを用いて加工することで形成できる。また、同時に絶縁
膜１２８、絶縁膜１３０および絶縁膜１３２の導電膜１１３と重畳する領域に、導電膜１
１３に達する開口１１７（図２参照）を形成する。開口１１７（図２参照）は、開口１２
３ａおよび開口１２３ｂと同様にして形成することができる。なお、当該マスクおよび当
該加工は、走査線１０７、容量線１１５、およびゲート電極６２７と同じようにして行う
ことができる。
従来では、容量線に達する開口と導電膜（ドレイン電極）に達する開口を分けて作製し
ており、それぞれの開口の作製工程毎にマスクを形成していたが、本実施の形態のような
構成にすることで、絶縁膜１２８、絶縁膜１３０および絶縁膜１３２をエッチングし、導
電膜１２５に達する開口１２３ｂおよび導電膜１１３に達する開口１１７を形成した後、
容量線１１５に達する開口１２３ａを形成するため、引き続き絶縁膜１２６のエッチング
が行われるが、開口１２３ｂおよび開口１１７では金属である導電膜１２５および導電膜
１１３が露出しているため、これ以上エッチングされない。つまり、容量線１１５に達す
る開口１２３ａ、導電膜１２５に達する開口１２３ｂおよび導電膜１１３に達する開口１
１７を同一マスクで形成することができるため、作製工程時に用いるマスクの枚数を減ら
し、製造コストを低減することができる。
また、導電膜１２０が導電膜１２５を介して、後に形成される電極１２１ａと接続する
ため、開口１２３ｂにおいて、導電膜１２５が導電膜１２０のエッチング保護膜としても
機能する。このため、開口１２３ｂおよび開口１１７を形成した後、開口１２３ａを形成
する際において、導電膜１２０のエッチングを防ぐことができる。この結果、歩留まりを
高めることが可能である。
最後に、電極１２１ａ、画素電極１２１ｂおよび導電膜６４１を形成することで、基板
１０２に設けられる素子部を作製することができる（図３参照）。電極１２１ａは、開口
１２３ａおよび開口１２３ｂを通じて容量線１１５および導電膜１２５に接する導電膜を
形成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することにより形成で
きる。また、画素電極１２１ｂは、開口１１７を通じて導電膜１１３に接する導電膜を形
成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することにより形成でき
る。なお、当該マスクおよび当該加工は、走査線１０７および容量線１１５と同じように
して行うことができる。
＜変形例１＞
本発明の一態様である半導体装置において、容量素子１０５を構成する一方の電極であ
る導電膜１２０と容量線１１５とを電気的に接続する導電膜１２５の上面形状を、適宜変
更することができる。例えば、当該導電膜１２０と導電膜１２５の接触抵抗を低減させる
ために、当該導電膜１２５を当該導電膜１２０の外周に沿って接して設けることができる
。なお、導電膜１２５は、トランジスタ１０３のソース電極を含む信号線１０９およびト
ランジスタ１０３のドレイン電極を含む導電膜１１３と同じ形成工程で形成されることか
ら遮光性を有する場合があるため、ループ状に形成することが好ましい。
＜変形例２＞
また、上記に示す画素１０１において、半導体膜が、ゲート絶縁膜とソース電極を含む
信号線１０９およびドレイン電極を含む導電膜１１３との間に位置するトランジスタを用
いたが、その代わりに、半導体膜が、ソース電極を含む信号線およびドレイン電極を含む
導電膜と、絶縁膜１２９の間に位置するトランジスタを用いることができる。
＜変形例３＞
また、上記に示す画素１０１において、トランジスタとして、チャネルエッチ型のトラ
ンジスタを示したが、その代わりに、チャネル保護型のトランジスタを用いることができ
る。チャネル保護膜を設けることで、半導体膜１１１の表面は、信号線および導電膜の形
成工程で用いるエッチャントやエッチングガスに曝されず、半導体膜１１１およびチャネ
ル保護膜の間の不純物を低減できる。この結果、トランジスタのソース電極およびドレイ
ン電極の間に流れるリーク電流を低減することが可能である。
＜変形例４＞
また、上記に示す画素１０１において、トランジスタとして、１つのゲート電極を有す
るトランジスタを示したが、半導体膜１１１を介して対向する２つのゲート電極を有する
トランジスタを用いることができる。
トランジスタは、本実施の形態で説明したトランジスタ１０３の絶縁膜１３３上に、導
電膜を有する。導電膜は、少なくとも半導体膜１１１のチャネル形成領域と重なる。導電
膜を半導体膜１１１のチャネル形成領域と重なる位置に設けることによって、導電膜の電
位は、信号線１０９に入力されるビデオ信号の最低電位とすることが好ましい。この結果
、導電膜と対向する半導体膜１１１の面において、ソース電極およびドレイン電極の間に
流れる電流を制御することが可能であり、トランジスタの電気特性のばらつきを低減する
ことができる。また、導電膜を設けることで、周囲の電界の変化が半導体膜１１１へ与え
る影響を軽減し、トランジスタの信頼性を向上させることができる。
導電膜は、走査線１０７、信号線１０９、画素電極１２１ｂなどと同様の材料および方
法により形成することができる。
以上より、容量素子の一方の電極として、トランジスタに含まれる半導体膜と同じ形成
工程で形成される半導体膜を用いることで、開口率を高めつつ、電荷容量を増大させた容
量素子を有する半導体装置を作製することができる。この結果、表示品位の優れた半導体
装置を得ることができる。
また、トランジスタに含まれる半導体膜である酸化物半導体膜は酸素欠損が低減され、
水素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好
な電気特性を有する半導体装置となる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置であり、上記実施の形態と異なる構造
の半導体装置について、図面を用いて説明する。本実施の形態では、液晶表示装置を例に
して本発明の一態様である半導体装置を説明する。また、本実施の形態で説明する半導体
装置は、上記実施の形態と比較して、容量素子の構造が異なる。なお、本実施の形態で説
明する半導体装置において、上記実施の形態で説明した半導体装置と同様の構成は、上記
実施の形態を参照することができる。
＜半導体装置の構成＞
本実施の形態で説明する画素２０１の上面図を図６に示す。図６に示した画素２０１は
、一点鎖線内の領域において、絶縁膜２２９（図示せず）および絶縁膜２３１（図示せず
）が設けられていない。また、導電膜２２０上に、絶縁膜２２９（図示せず）および絶縁
膜２３１（図示せず）の端部が位置する。従って、図６に示した画素２０１の容量素子２
０５は、一方の電極である導電膜２２０と、他方の電極である画素電極２２１ｂと、誘電
体膜である絶縁膜２３３（図示せず）とで構成されている。
次いで、図６の一点鎖線Ａ１－Ａ２間、一点鎖線Ｂ１－Ｂ２間、一点鎖線Ｃ１－Ｃ２間
、および走査線駆動回路１０４（図１（Ａ）参照）に設けられるトランジスタの断面図を
図７に示す。ここでは、走査線駆動回路１０４の上面図を省略すると共に、走査線駆動回
路１０４の断面図をＤ１－Ｄ２に示す。なお、ここでは、走査線駆動回路１０４に設けら
れるトランジスタの断面図を示すが、当該トランジスタは信号線駆動回路１０６に設ける
ことができる。
本実施の形態における画素２０１の断面構造は以下の通りである。基板１０２上に、ト
ランジスタ１０３のゲート電極を含む走査線１０７と、走査線１０７と同一表面上に設け
られている容量線１１５とが設けられている。走査線１０７および容量線１１５上にゲー
ト絶縁膜２２７が設けられている。ゲート絶縁膜２２７の走査線１０７と重畳する領域上
に半導体膜１１１が設けられており、ゲート絶縁膜２２７上に導電膜２２０が設けられて
いる。半導体膜１１１上、およびゲート絶縁膜２２７上にトランジスタ１０３のソース電
極を含む信号線１０９と、トランジスタ１０３のドレイン電極を含む導電膜１１３とが設
けられている。導電膜２２０上に導電膜１２５が設けられている。ゲート絶縁膜２２７上
、信号線１０９上、半導体膜１１１上、導電膜１１３上、導電膜１２５上、導電膜２２０
上にトランジスタ１０３の保護絶縁膜として機能する絶縁膜２２９、絶縁膜２３１および
絶縁膜２３３が設けられている。また、少なくとも容量素子２０５となる領域において、
導電膜２２０上に絶縁膜２３３が接して設けられている。ゲート絶縁膜２２７、絶縁膜２
２９、絶縁膜２３１および絶縁膜２３３には、容量線１１５に達する開口２２３ａが設け
られており、また、絶縁膜２２９、絶縁膜２３１および絶縁膜２３３には、導電膜１２５
に達する開口２２３ｂが設けられており、開口２２３ａ、開口２２３ｂ、容量線１１５上
、導電膜１２５上および絶縁膜２３３上に電極２２１ａが設けられている。絶縁膜２２９
、絶縁膜２３１および絶縁膜２３３には導電膜１１３に達する開口１１７（図６参照）が
設けられており、開口１１７および絶縁膜２３３上に画素電極２２１ｂが設けられている
。なお、基板１０２と、走査線１０７および容量線１１５並びにゲート絶縁膜２２７との
間には下地絶縁膜が設けられていてもよい。
ゲート絶縁膜２２７が、実施の形態１で説明したゲート絶縁膜１２７と同様の絶縁膜で
ある。絶縁膜２２９は、実施の形態１で説明した絶縁膜１２９と同様の絶縁膜である。絶
縁膜２３１は、実施の形態１で説明した絶縁膜１３１と同様の絶縁膜である。絶縁膜２３
３は、実施の形態１で説明した絶縁膜１３３と同様の絶縁膜である。画素電極２２１ｂは
、実施の形態１で説明した画素電極１２１ｂと同様の画素電極である。
本実施の形態における容量素子２０５のように、一方の電極である導電膜２２０と他方
の電極である画素電極２２１ｂとの間に設けられる誘電体膜を絶縁膜２３３とすることで
、誘電体膜の厚さを、実施の形態１における容量素子１０５の誘電体膜に比べて薄くする
ことができる。従って、本実施の形態における容量素子２０５は、実施の形態１における
容量素子１０５よりも電荷容量を増大させることができる。
また、絶縁膜２３３は、実施の形態１の絶縁膜１３３と同様に窒化絶縁膜であることが
好ましい。絶縁膜２３３は半導体膜１１９（のちの導電膜２２０）と接することから、当
該窒化絶縁膜に含まれる窒素、さらには水素を半導体膜１１９に移動させることができ、
半導体膜１１９をｎ型とし、導電率を増大させることができる。また、絶縁膜２３３を窒
化絶縁膜とし、絶縁膜２３３が半導体膜１１９に接した状態で加熱処理を行うことで、当
該窒化絶縁膜に含まれる窒素、さらには水素を半導体膜１１９に移動させ、導電膜２２０
を形成することができる。
なお、酸化物半導体膜および透光性を有する導電膜は共に、Ｉｎ若しくはＧａを含む酸
化物半導体膜であるが、不純物濃度が異なる。具体的には、酸化物半導体膜と比較して、
透光性を有する導電膜の不純物濃度が高い。例えば、酸化物半導体膜に含まれる水素濃度
は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下であり、
透光性を有する導電膜に含まれる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好
ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ
／ｃｍ３以上である。また、酸化物半導体膜と比較して、透光性を有する導電膜に含まれ
る水素濃度は２倍、好ましくは１０倍以上である。
また、透光性を有する導電膜は、酸化物半導体膜より抵抗率が低い。透光性を有する導
電膜の抵抗率が、酸化物半導体膜の抵抗率の１×１０－８倍以上１×１０－１倍以下で有
ることが好ましく、代表的には１×１０－３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好
ましくは、抵抗率が１×１０－３Ωｃｍ以上１×１０－１Ωｃｍ未満であるとよい。
また、導電膜２２０は半導体膜１１１よりも導電率が高い領域を有する。本構成におい
て、少なくとも導電膜２２０の絶縁膜２３３と接する領域はｎ型であり、半導体膜１１１
の絶縁膜２２９と接する領域よりも導電率が高い。
本実施の形態における半導体装置において、容量素子２０５を動作させる方法は、実施
の形態１で記載した容量素子１０５を動作させる方法と同じように、容量素子２０５を動
作させる期間において、導電膜２２０の電位（換言すると、容量線１１５の電位）を、常
に、画素電極２２１ｂの電位よりも容量素子２０５（ＭＯＳキャパシタ）のしきい値電圧
（Ｖｔｈ）分以上低くする。ただし、容量素子２０５において、一方の電極として機能す
る導電膜２２０は、ｎ型であり、導電率が高いために、しきい値電圧がマイナス方向にシ
フトする。導電膜２２０の電位（換言すると、容量線１１５の電位）は、容量素子２０５
のしきい値電圧のマイナス方向へのシフト量に応じて、画素電極２２１ｂがとりうる最も
低い電位から高くしていくことができる。従って、容量素子２０５のしきい値電圧が大き
な負の値を示す場合、容量線１１５の電位は画素電極２２１ｂの電位よりも高くすること
ができる。
本実施の形態のように、容量素子２０５の一方の電極である導電膜２２０をｎ型とし、
導電率を増大させることで、しきい値電圧をマイナス方向にシフトさせることが可能であ
るため、実施の形態１の容量素子１０５と比較して、容量素子２０５を動作させるために
必要な電位の選択幅を広げることができる。従って、本実施の形態は、容量素子２０５を
動作させる期間において常に安定して容量素子２０５を動作させることができるため好ま
しい。
また、容量素子２０５に含まれる導電膜２２０がｎ型であり、導電率が高いため、容量
素子２０５の平面面積を縮小しても十分な電荷容量を得ることができる。導電膜２２０を
構成する酸化物半導体は、可視光の透過率が８０乃至９０％であるため、導電膜２２０の
面積を縮小し、画素において導電膜２２０が形成されない領域を設けることで、バックラ
イトなどの光源から照射される光の透過率を高めることができる。
＜半導体装置の作製方法＞
次いで、本実施の形態に示す基板１０２上に設けられた素子部の作製方法について、図
８および図９を用いて説明する。
まず、基板１０２上に、走査線１０７、容量線１１５、およびゲート電極６２７を形成
し、基板１０２、走査線１０７、容量線１１５、およびゲート電極６２７上にゲート絶縁
膜２２７に加工される絶縁膜２２６を形成し、当該絶縁膜上に、半導体膜１１１、半導体
膜１１９、および半導体膜６２８を形成し、絶縁膜２２６上に、トランジスタ１０３のソ
ース電極を含む信号線１０９、トランジスタ１０３のドレイン電極を含む導電膜１１３、
のちに導電膜２２０と容量線１１５とを電気的に接続する導電膜１２５を形成する。また
、導電膜１２５と同時にソース電極６２９およびドレイン電極６３９を形成する。その後
、半導体膜１１１、半導体膜１１９（のちに導電膜２２０）および半導体膜６２８、信号
線１０９、導電膜１１３、導電膜１２５、ソース電極６２９、およびドレイン電極６３９
、並びに絶縁膜２２６上に絶縁膜２２８を形成し、絶縁膜２２８上に絶縁膜２３０を形成
する。（図８（Ａ）参照）。なお、ここまでの工程は、実施の形態１を参酌して行うこと
ができる。
次に、少なくとも半導体膜１１９と重畳する絶縁膜２３０の領域上にマスクを形成し、
当該マスクを用いて絶縁膜２２８および絶縁膜２３０を加工して半導体膜１１９を露出さ
せる（図８（Ｂ）参照）。当該マスクは、フォトリソグラフィ工程により形成したレジス
トマスクを用いることができ、当該加工は、ドライエッチングおよびウェットエッチング
の一方または双方によって行うことができる。
次に、半導体膜１１９を露出させた領域上および絶縁膜２３０上に絶縁膜２３２を形成
する（図９（Ａ）参照）。絶縁膜２３２は、実施の形態１で説明した絶縁膜１３２と同様
の絶縁膜である。また、絶縁膜２３２を形成した後など、絶縁膜２３２が半導体膜１１９
に接した状態で加熱処理を行ってもよい。なお、ここまでの工程についても実施の形態１
を参照して行うことができる。
また、絶縁膜２３２は、実施の形態１の絶縁膜１３２と同様に窒化絶縁膜であることが
好ましい。絶縁膜２３２は半導体膜１１９と接することから、窒化絶縁膜に含まれる水素
または／および窒素を半導体膜１１９に移動させることができ、半導体膜１１９をｎ型と
し、導電率を増大させた導電膜２２０を形成することができる。
なお、酸化物半導体膜および透光性を有する導電膜は共に、Ｉｎ若しくはＧａを含む酸
化物半導体膜であるが、不純物濃度が異なる。具体的には、酸化物半導体膜と比較して、
透光性を有する導電膜の不純物濃度が高い。例えば、酸化物半導体膜に含まれる水素濃度
は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下であり、
透光性を有する導電膜に含まれる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好
ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ
／ｃｍ３以上である。また、酸化物半導体膜と比較して、透光性を有する導電膜に含まれ
る水素濃度は２倍、好ましくは１０倍以上である。
また、透光性を有する導電膜は、酸化物半導体膜より抵抗率が低い。透光性を有する導
電膜の抵抗率が、酸化物半導体膜の抵抗率の１×１０－８倍以上１×１０－１倍以下で有
ることが好ましく、代表的には１×１０－３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好
ましくは、抵抗率が１×１０－３Ωｃｍ以上１×１０－１Ωｃｍ未満であるとよい。
次に、絶縁膜２２６、絶縁膜２２８、絶縁膜２３０および絶縁膜２３２の容量線１１５
と重畳する領域に、容量線１１５に達する開口２２３ａを、絶縁膜２２８、絶縁膜２３０
および絶縁膜２３２の導電膜１２５と重畳する領域に、導電膜１２５に達する開口２２３
ｂをそれぞれ形成すると共にゲート絶縁膜２２７、絶縁膜２２９、絶縁膜２３１および絶
縁膜２３３を形成する（図９（Ｂ）参照）。
開口２２３ａは、絶縁膜２２６、絶縁膜２２８、絶縁膜２３０および絶縁膜２３２の容
量線１１５と重畳する領域の一部が露出されるように、開口２２３ｂは、絶縁膜２２８、
絶縁膜２３０および絶縁膜２３２の導電膜１２５と重畳する領域の一部が露出されるよう
に、マスクを形成し、当該マスクを用いて加工することで形成できる。また、同時に絶縁
膜２２８、絶縁膜２３０および絶縁膜２３２の導電膜１１３と重畳する領域に、導電膜１
１３に達する開口１１７（図６参照）を形成する。開口１１７（図６参照）は、開口２２
３ａおよび開口２２３ｂと同様にして形成することができる。なお、当該マスクおよび当
該加工は、走査線１０７、容量線１１５、およびゲート電極６２７と同じようにして行う
ことができる。
従来では、容量線に達する開口と導電膜（ドレイン電極）に達する開口を分けて作製し
ており、それぞれの開口の作製工程毎にマスクを形成していたが、本実施の形態のような
構成にすることで、絶縁膜２２８、絶縁膜２３０および絶縁膜２３２をエッチングし、導
電膜１２５に達する開口２２３ｂおよび導電膜１１３に達する開口１１７を形成した後で
も金属である導電膜１２５および導電膜１１３があるためこれ以上エッチングされない。
一方、容量線１１５上の絶縁膜２２６はエッチングされ、容量線１１５に達する開口２２
３ａが形成される。つまり、容量線１１５に達する開口２２３ａ、導電膜１２５に達する
開口２２３ｂおよび導電膜１１３に達する開口１１７を同一マスクで形成することができ
るため、作製工程時に用いるマスクの枚数を減らし、製造コストを低減することができる
。
また、導電膜２２０が導電膜１２５を介して、後に形成される電極２２１ａと接続する
ため、開口２２３ｂにおいて、導電膜１２５が導電膜２２０のエッチング保護膜としても
機能する。このため、開口２２３ｂおよび開口１１７を形成した後、開口２２３ａを形成
する際において、導電膜２２０のエッチングを防ぐことができる。この結果、歩留まりを
高めることが可能である。
最後に、電極２２１ａ、画素電極２２１ｂおよび導電膜６４１を形成することで、基板
１０２に設けられる素子部を作製することができる（図７参照）。なお、ここまでの工程
についても実施の形態１を参照して行うことができる。
以上の工程により、本実施の形態における半導体装置を作製することができる。
＜変形例＞
本発明の一態様である半導体装置において、容量素子の構造を適宜変更することができ
る。本構造の具体例について、図１０を用いて説明する。なお、ここでは、図６および図
７で説明した容量素子２０５と異なる容量素子２４５についてのみ説明する。
半導体膜１１９をｎ型とし、導電率を増大させるために、ゲート絶縁膜２２７を、窒化
絶縁膜である絶縁膜２２５と、酸化絶縁膜である絶縁膜２２６との積層構造とし、少なく
とも半導体膜１１９が設けられる領域において窒化絶縁膜である絶縁膜２２５のみを設け
る。このような構造とすることで絶縁膜２２５である窒化絶縁膜が半導体膜１１９の下面
と接することになり、半導体膜１１９をｎ型とし、導電率を増大させた導電膜２２０を形
成することができる。この場合、容量素子２４５の誘電体膜は、絶縁膜１２９、絶縁膜１
３１および絶縁膜１３３である。なお、絶縁膜２２５および絶縁膜２２６は、ゲート絶縁
膜２２７に適用できる絶縁膜を適宜用いることができ、絶縁膜２２５は絶縁膜１３３と同
様の絶縁膜としてもよい。また、本構成とするためには、実施の形態１を参照して適宜、
絶縁膜２２６を加工すればよい。図１０に示す構造とすることで、絶縁膜１２９および絶
縁膜１３１のエッチングを行わないため、半導体膜１１９の膜厚の減少を防ぐことが可能
であるため、図６および図７に示す半導体装置と比較して、歩留まりが向上する。
なお、図１０に示す構成において、導電膜２２０の上面が絶縁膜１３３と接する構成で
あってもよい。つまり、図１０に示す絶縁膜１２９および絶縁膜１３１において、導電膜
２２０と接する領域が除去されてもよい。この場合、容量素子２４５の誘電体膜は絶縁膜
１３３である。導電膜２２０の上面および下面を窒化絶縁膜と接する構成とすることで、
片面のみ窒化絶縁膜と接する場合よりも効率よく十分に半導体膜をｎ型とし、導電率を増
大させることができる。
なお、酸化物半導体膜および透光性を有する導電膜は共に、Ｉｎ若しくはＧａを含む酸
化物半導体膜であるが、不純物濃度が異なる。具体的には、酸化物半導体膜と比較して、
透光性を有する導電膜の不純物濃度が高い。例えば、酸化物半導体膜に含まれる水素濃度
は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下であり、
透光性を有する導電膜に含まれる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好
ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ
／ｃｍ３以上である。また、酸化物半導体膜と比較して、透光性を有する導電膜に含まれ
る水素濃度は２倍、好ましくは１０倍以上である。
以上より、容量素子の一方の電極として、トランジスタに含まれる半導体膜と同じ形成
工程で形成される半導体膜を用いることで、開口率を高めつつ、代表的には５５％以上、
好ましくは６０％以上とすることが可能であると共に、電荷容量を増大させた容量素子を
有する半導体装置を作製することができる。この結果、表示品位の優れた半導体装置を得
ることができる。
また、トランジスタに含まれる半導体膜である酸化物半導体膜は酸素欠損が低減され、
水素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好
な電気特性を有する半導体装置となる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成およびその変形例と
適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタ
および容量素子において、半導体膜である酸化物半導体膜に適用可能な一態様について説
明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸
化物半導体膜、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない
酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造
の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結
晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも
原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よ
りも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行
う。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ
膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ
膜の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」
とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って
、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
また、ＣＡＡＣ－ＯＳ膜は、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜することが好ましい。当該スパッタリング用ターゲ
ットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ－ｂ面
から劈開し、ａ－ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子
として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒
子が、結晶状態を維持したまま被成膜面に到達することで、ＣＡＡＣ－ＯＳ膜を成膜する
ことができる。
平板状のスパッタリング粒子は、例えば、ａ－ｂ面に平行な面の円相当径が３ｎｍ以上
１０ｎｍ以下、厚さ（ａ－ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である
。なお、平板状のスパッタリング粒子は、ａ－ｂ面に平行な面が正三角形または正六角形
であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
また、ＣＡＡＣ－ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーショ
ンが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以
上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリ
ング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒
子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、
スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏っ
て不均一に重なることがなく、厚さの均一なＣＡＡＣ－ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が－８０℃以下、好ましくは－１００℃以下、さらに好ましくは－１２０℃以下である成
膜ガスを用いる。
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜
を成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、
例えばクライオポンプ、イオンポンプ、またはチタンサブリメーションポンプなどを用い
ることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の
残留水分を除去することもできる。上記真空ポンプを用いることにより、不純物を含む排
気の逆流を低減することができる。
また、スパッタリング法を用いて成膜する場合、パーティクル数を増大させないために
、インジウムを含むターゲットを用いると好ましい。また、ガリウムの原子数比が比較的
小さい酸化物ターゲットを用いることが好ましい。特に、インジウムを含むターゲットを
用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電が容易となるため、大面
積の基板へ対応しやすくなる。従って、半導体装置の生産性を高めることができる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
ＣＡＡＣ－ＯＳ膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００
℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時
間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、
不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を
行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ
－ＯＳ膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処
理によりＣＡＡＣ－ＯＳ膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気
での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで
、ＣＡＡＣ－ＯＳ膜の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐ
ａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧
下では、ＣＡＡＣ－ＯＳ膜の不純物濃度をさらに短時間で低減することができる。
スパッタリング用ターゲットの一例として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ化合物ターゲットに
ついて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処
理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ－
Ｇａ－Ｚｎ系金属酸化物ターゲットとする。なお、当該加圧処理は、冷却（または放冷）
しながら行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、ＹおよびＺは任意の正
数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺ
ｎＯＺ粉末が、ＩｎＯＸ：ＧａＯＹ：ＺｎＯＺ＝２：２：１、８：４：３、３：１：１、
１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合す
るｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
ここで、結晶状態における酸化物半導体（ＯＳと示す。）およびシリコン半導体（Ｓｉ
と示す。）の対比を表１に示す。なお、酸化物半導体には、Ｉｎ－Ｇａ－Ｚｎ系酸化物を
用いる。
Figure 2022188073000002
酸化物半導体の結晶状態には、例えば、表１に示すように、非晶質酸化物半導体（ａ－
ＯＳ、ａ－ＯＳ：Ｈ）、微結晶酸化物半導体（ｎｃ－ＯＳ、μｃ－ＯＳ）、多結晶酸化物
半導体（多結晶ＯＳ）、連続結晶酸化物半導体（ＣＡＡＣ－ＯＳ）、単結晶酸化物半導体
（単結晶ＯＳ）などがある。なお、シリコンの結晶状態には、例えば、表１に示すように
、非晶質シリコン（ａ－Ｓｉやａ－Ｓｉ：Ｈ）、微結晶シリコン（ｎｃ－Ｓｉ、μｃ－Ｓ
ｉ）、多結晶シリコン（多結晶Ｓｉ）、連続結晶シリコン（ＣＧ（Ｃｏｎｔｉｎｕｏｕｓ
Ｇｒａｉｎ）シリコン）、単結晶シリコン（単結晶Ｓｉ）などがある。
各結晶状態における酸化物半導体に対し、ビーム径を１０ｎｍφ以下に収束させた電子
線を用いる電子線回折（極微電子線回折）を行うと、以下のような電子線回折パターン（
極微電子線回折パターン）が観測される。非晶質酸化物半導体では、ハローパターン（ハ
ローリングまたはハローとも言われる。）が観測される。微結晶酸化物半導体では、スポ
ットまたは／およびリングパターンが観測される。多結晶酸化物半導体では、スポットが
観測される。連続結晶酸化物半導体では、スポットが観測される。単結晶酸化物半導体で
は、スポットが観測される。
なお、極微電子線回折パターンより、微結晶酸化物半導体は、結晶部がナノメートル（
ｎｍ）からマイクロメートル（μｍ）の径であることがわかる。多結晶酸化物半導体は、
結晶部と結晶部との間に粒界を有し、境界が不連続であることがわかる。連続結晶酸化物
半導体は、結晶部と結晶部との間に境界が観測されず、連続的に繋がることがわかる。
各結晶状態における酸化物半導体の密度について説明する。非晶質酸化物半導体の密度
は低い。微結晶酸化物半導体の密度は中程度である。連続結晶酸化物半導体の密度は高い
。即ち、連続結晶酸化物半導体の密度は微結晶酸化物半導体の密度より高く、微結晶酸化
物半導体の密度は非晶質酸化物半導体の密度より高い。
各結晶状態における酸化物半導体に存在するＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔ
ｅ）の特徴を説明する。非晶質酸化物半導体はＤＯＳが高い。微結晶酸化物半導体はＤＯ
Ｓがやや低い。連続結晶酸化物半導体はＤＯＳが低い。単結晶酸化物半導体はＤＯＳが極
めて低い。即ち、単結晶酸化物半導体は連続結晶酸化物半導体よりＤＯＳが低く、連続結
晶酸化物半導体は微結晶酸化物半導体よりＤＯＳが低く、微結晶酸化物半導体は非晶質酸
化物半導体よりＤＯＳが低い。
また、ＣＡＡＣ－ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化
物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上
５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０
体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ－ＯＳ膜
とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０
℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時
間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ま
しくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰
囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することが
できる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成
されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減する
ことができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下また
は１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度
をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１
０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５
０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜す
る。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０
℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成
膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ－ＯＳ膜から固相成長
させることで、結晶性の高い第２のＣＡＡＣ－ＯＳ膜とする。加熱処理の温度は、３５０
℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時
間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、
不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を
行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸
化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加
熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化
性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１
０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよ
い。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することがで
きる。
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、
酸化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の
酸化物半導体膜と第２の酸化物半導体膜に、異なる原子数比の金属酸化物を用いてもよい
。例えば、第１の酸化物半導体膜に二種類の金属を含む酸化物、三種類の金属を含む酸化
物、四種類の金属を含む酸化物のうち一つを用い、第２の酸化物半導体膜に第１の酸化物
半導体膜と異なる二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属
を含む酸化物を用いてもよい。
酸化物半導体膜を２層構造とし、第１の酸化物半導体膜と第２の酸化物半導体膜の構成
元素を同一とし、両者の原子数比を異ならせてもよい。例えば、第１の酸化物半導体膜の
原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第２の酸化物半導体膜の原子数比をＩｎ
：Ｇａ：Ｚｎ＝１：１：１としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ
：Ｇａ：Ｚｎ＝２：１：３とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝
１：３：２としてもよい。なお、各酸化物半導体膜の原子数比は、誤差として上記の原子
数比のプラスマイナス２０％の変動を含む。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（
チャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとするとよい。また
ゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの原子数比を
Ｉｎ＜Ｇａとするとよい。これらの積層構造により、電界効果移動度の高いトランジスタ
を作製することができる。一方、ゲート電極に近い側（チャネル側）の酸化物半導体膜の
ＩｎとＧａの原子数比をＩｎ＜Ｇａとし、バックチャネル側の酸化物半導体膜のＩｎとＧ
ａの原子数比をＩｎ≧Ｇａとすることで、トランジスタの経時変化や信頼性試験によるし
きい値電圧の変動量を低減することができる。
原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜は、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物ターゲットを用いたスパッタリング法によっ
て形成できる。基板温度を室温とし、スパッタリングガスにアルゴン、またはアルゴンと
酸素の混合ガスを用いて形成することができる。原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：
２である第２の酸化物半導体膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２である酸化
物ターゲットを用い、第１の酸化物半導体膜と同様にして形成できる。
また、酸化物半導体膜にチャネルが形成されるトランジスタに安定した電気特性を付与
するためには、たとえば、酸化物半導体膜が含まれる多層膜において、チャネルの形成さ
れる層中の不純物濃度を低減し、高純度真性化することが有効である。高純度真性化とは
、酸化物半導体膜の不純物濃度を低減し、真性化または実質的に真性にすることをいう。
なお、実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０１７ｃｍ３
未満、好ましくは１×１０１５ｃｍ３未満、さらに好ましくは１×１０１３ｃｍ３未満で
ある。酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中
の不純物濃度も低減することが好ましい。
例えば、酸化物半導体膜中でシリコンは、不純物準位を形成する。また、該不純物準位
がトラップとなり、トランジスタの電気特性を劣化させることがある。具体的には、酸化
物半導体膜のシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０
１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満と
する。なお、トランジスタのゲート絶縁膜としては、酸化シリコン、酸化窒化シリコン、
窒化シリコン、窒化酸化シリコンなど、シリコンを含む絶縁膜が多く用いられるため、酸
化物半導体膜のチャネルをゲート絶縁膜と接しない層に形成することが好ましい。
また、酸化物半導体膜中で水素および窒素は、ドナー準位を形成し、キャリア密度を増
大させてしまう。
また、ゲート絶縁膜と酸化物半導体膜との界面にチャネルが形成される場合、該界面で
界面散乱が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、
酸化物半導体膜のチャネルをゲート絶縁膜と接しない層に形成することが好ましい。
トランジスタのチャネルをゲート絶縁膜から離すためには、例えば、酸化物半導体膜を
含む多層膜とすればよい。例えば、多層膜は、第１の酸化物膜、酸化物半導体膜および第
２の酸化物膜の積層構造であり、第１の酸化物膜、酸化物半導体膜および第２の酸化物膜
の構成元素を同一とし、かつそれぞれの原子数比を異ならせてもよく、この結果、トラン
ジスタのチャネルとなる酸化物半導体膜をゲート絶縁膜から離すことができる。
また、容量素子において、画素電極から印加される電界によって少なくとも酸化物半導
体膜と同一層で形成された層にキャリアが誘起されるため、電極の一部として機能する。
また、第１の酸化物膜と同一層で形成された層、第２の酸化物膜と同一層で形成された層
も、ゲート絶縁膜などの絶縁膜と比べて十分に高いキャリア密度を有するため、電極の一
部として機能する。
ここで、酸化物半導体膜を含む多層膜とする構成について、図１１を用いて説明する。
図１１に示すトランジスタは、第１の酸化物膜１９９ａ、酸化物半導体膜１９９ｂ、お
よび第２の酸化物膜１９９ｃがゲート絶縁膜１２７側から順に積層されている。
第１の酸化物膜１９９ａおよび第２の酸化物膜１９９ｃを構成する材料は、ＩｎＭ１ｘ
ＺｎｙＯｚ（ｘ≧１、ｙ＞１、ｚ＞０、Ｍ１＝Ｇａ、Ｈｆ等）で表記できる材料を用いる
。ただし、第１の酸化物膜１９９ａおよび第２の酸化物膜１９９ｃを構成する材料にＧａ
を含ませる場合、含ませるＧａの割合が多い、具体的にはＩｎＭ１ｘＺｎｙＯｚで表記で
きる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、不適である。
また、酸化物半導体膜１９９ｂを構成する材料は、ＩｎＭ２ｘＺｎｙＯｚ（ｘ≧１、ｙ
≧ｘ、ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等）で表記できる材料を用いる。
第１の酸化物膜１９９ａの伝導帯の下端および第２の酸化物膜１９９ｃの伝導帯の下端
に比べて酸化物半導体膜１９９ｂの伝導帯の下端が真空準位から最も深くなるような井戸
型構造を構成するように、第１の酸化物膜、酸化物半導体膜、および第２の酸化物膜の材
料を適宜選択する。
なお、第１の酸化物膜１９９ａ、酸化物半導体膜１９９ｂおよび第２の酸化物膜１９９
ｃは、伝導帯下端のエネルギーが連続的に変化しているＵ字型井戸（Ｕ Ｓｈａｐｅ Ｗ
ｅｌｌ）とも呼べる。
なお、酸化物半導体膜において第１４族元素の一つであるシリコンや炭素が拡散すると
、酸素欠損が増加する。このため、シリコンや炭素が酸化物半導体膜に含まれると、酸化
物半導体膜はｎ型化してしまう。特に、酸化物半導体膜１９９ｂに第１４族元素が多く混
入しないように、第１の酸化物膜１９９ａおよび第２の酸化物膜１９９ｃで、キャリアパ
スとなる酸化物半導体膜１９９ｂを挟む、または囲む構成とすることが好ましい。即ち、
第１の酸化物膜１９９ａおよび第２の酸化物膜１９９ｃは、シリコン、炭素等の第１４族
元素が酸化物半導体膜１９９ｂに混入することを防ぐバリア膜とも呼べる。
また、第１の酸化物膜１９９ａ、酸化物半導体膜１９９ｂおよび第２の酸化物膜１９９
ｃ中で酸素は相互に拡散し、チャネルである酸化物半導体膜中の酸素欠損を低減すること
ができる。
例えば、第１の酸化物膜１９９ａの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：
Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：２またはＩｎ：Ｇａ：Ｚｎ＝１：
６：１０とし、酸化物半導体膜１９９ｂの原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし
、第２の酸化物膜１９９ｃの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。な
お、第２の酸化物膜１９９ｃは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である酸化物
ターゲットを用いたスパッタリング法によって形成できる。
または、第１の酸化物膜１９９ａを、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ
：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：２またはＩｎ：Ｇａ：Ｚｎ＝１
：６：１０とし、酸化物半導体膜１９９ｂを、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１
またはＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物膜１９９ｃを、原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６
：２またはＩｎ：Ｇａ：Ｚｎ＝１：６：１０とした、３層構造としてもよい。
第１の酸化物膜１９９ａ、酸化物半導体膜１９９ｂおよび第２の酸化物膜１９９ｃの構
成元素は同一であるため、酸化物半導体膜１９９ｂは、第１の酸化物膜１９９ａとの界面
における欠陥準位（トラップ準位）が少ない。詳細には、当該欠陥準位（トラップ準位）
は、ゲート絶縁膜１２７と第１の酸化物膜１９９ａとの界面における欠陥準位よりも少な
い。このため、上記のように多層膜とすることで、トランジスタの経時変化や信頼性試験
によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物膜１９９ａの伝導帯の下端および第２の酸化物膜１９９ｃの伝導帯
の下端に比べて酸化物半導体膜１９９ｂの伝導帯の下端が真空準位から最も浅くなるよう
な井戸型構造を構成するように、第１の酸化物膜、酸化物半導体膜、および第２の酸化物
膜の材料を適宜選択することで、トランジスタの電界効果移動度を高めることが可能であ
ると共に、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減する
ことができる。
また、第１の酸化物膜１９９ａ、酸化物半導体膜１９９ｂおよび第２の酸化物膜１９９
ｃに、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、
多結晶酸化物半導体、非晶質酸化物半導体、およびＣＡＡＣ－ＯＳを適宜組み合わせた構
成としてもよい。また、第１の酸化物膜１９９ａ、酸化物半導体膜１９９ｂおよび第２の
酸化物膜１９９ｃのいずれか一に非晶質酸化物半導体を適用すると、酸化物半導体膜の内
部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トラ
ンジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、少なくともチャネルとなりうる酸化物半導体膜１９９ｂはＣＡＡＣ－ＯＳ膜であ
ることが好ましい。また、バックチャネル側の酸化物半導体膜、本実施の形態では、第２
の酸化物膜１９９ｃは、アモルファスまたはＣＡＡＣ－ＯＳ膜であることが好ましい。こ
のような構造とすることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の
変動量を低減することができる。
ここで、酸化物半導体膜の局在準位について説明する。ここでは、酸化物半導体膜をＣ
ＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）測定で評価した結
果について説明する。
まず、測定試料の構造について説明する。
測定試料は、ガラス基板上に設けられた酸化物半導体膜と、該酸化物半導体膜に接する
一対の電極と、酸化物半導体膜および一対の電極を覆う絶縁膜と、を有する。
次に、測定試料に含まれる酸化物半導体膜の形成方法について説明する。
Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲ
ットを用い、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い
、圧力を０．４Ｐａとし、基板温度を室温とし、ＤＣ電力を０．５ｋＷ印加する条件を用
いたスパッタリング法により、第１の酸化物半導体膜を形成した。なお、第１の酸化物半
導体膜は微結晶酸化物半導体膜である。
また、第１の酸化物半導体膜を、４５０℃の窒素雰囲気で１時間加熱した後、４５０℃
の酸素雰囲気で１時間加熱することで、第１の酸化物半導体膜に含まれる水素を脱離させ
る処理および第１の酸化物半導体膜に酸素を供給する処理を行い、第２の酸化物半導体膜
を形成した。なお、第２の酸化物半導体膜は微結晶酸化物半導体膜である。
次に、第１の酸化物半導体膜を有する測定試料、および第２の酸化物半導体膜を有する
測定試料についてＣＰＭ測定を行った。具体的には、酸化物半導体膜に接して設けた一対
の電極間に電圧を印加した状態で光電流値が一定となるように端子間の測定試料面に照射
する光量を調整し、所望の波長の範囲において照射光量から吸収係数を導出した。
各測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除い
た吸収係数、即ち欠陥に起因する吸収係数を図３１に示す。図３１において、横軸は吸収
係数を表し、縦軸は光エネルギーを表す。なお、図３１の縦軸において、酸化物半導体膜
の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図３１にお
いて、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
図３１（Ａ）は、第１の酸化物半導体膜を有する測定試料の測定結果であり、欠陥準位
による吸収係数は、５．２８×１０－１ｃｍ－１であった。図３１（Ｂ）は、第２の酸化
物半導体膜を有する測定試料の測定結果であり、欠陥準位による吸収係数は、１．７５×
１０－２ｃｍ－１であった。
従って、加熱処理により、酸化物半導体膜に含まれる欠陥を低減することができる。
なお、第１の酸化物半導体膜および第２の酸化物半導体膜に関し、Ｘ線反射率法（ＸＲ
Ｒ（Ｘ－ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ））を用いた膜密度の測定を行った。第１
の酸化物半導体膜の膜密度は、５．９ｇ／ｃｍ３であり、第２の酸化物半導体膜の膜密度
は６．１ｇ／ｃｍ３であった。
従って、加熱処理により、酸化物半導体膜の膜密度を高めることができる。
即ち、酸化物半導体膜において、膜密度が高い程、膜中に含まれる欠陥が少ないことが
わかる。
ここで、酸化物半導体膜の局在準位について説明する。ここでは、酸化物半導体膜をＣ
ＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）測定で評価した結
果について説明する。
まず、ＣＰＭ測定した試料の構造について説明する。
測定試料は、ガラス基板上に設けられた酸化物半導体膜と、該酸化物半導体膜に接する
一対の電極と、酸化物半導体膜および一対の電極を覆う絶縁膜と、を有する。
次に、測定試料に含まれる酸化物半導体膜の形成方法について説明する。
Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲ
ットを用い、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い
、圧力を０．４Ｐａとし、基板温度を４００℃とし、ＤＣ電力を０．５ｋＷ印加する条件
を用いたスパッタリング法により、酸化物半導体膜を形成した。次に、４５０℃の窒素雰
囲気で１時間加熱した後、４５０℃の酸素雰囲気で１時間加熱して、酸化物半導体膜に含
まれる水素を脱離させる処理および酸化物半導体膜に酸素を供給する処理を行った。なお
、当該酸化物半導体膜はＣＡＡＣ－ＯＳ膜である。
次に、酸化物半導体膜を有する測定試料についてＣＰＭ測定を行った。具体的には、酸
化物半導体膜に接して設けた第１の電極および第２の電極間に電圧を印加した状態で光電
流値が一定となるように端子間の試料面に照射する光量を調整し、所望の波長の範囲にお
いて照射光量から吸収係数を導出した。
測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除いた
吸収係数、即ち欠陥に起因する吸収係数を図３２に示す。図３２において、横軸は吸収係
数を表し、縦軸は光エネルギーを表す。なお、図３２の縦軸において、酸化物半導体膜の
伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図３２におい
て、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
図３２に示す曲線において、欠陥準位による吸収係数は、５．８６×１０－４ｃｍ－１
であった。即ち、ＣＡＡＣ－ＯＳ膜は、欠陥準位による吸収係数が１×１０－３ｃｍ－１
未満、好ましくは１×１０－４ｃｍ－１未満であり、欠陥準位密度の低い膜である。
なお、酸化物半導体膜に関し、Ｘ線反射率法（ＸＲＲ（Ｘ－ｒａｙ Ｒｅｆｌｅｃｔｏ
ｍｅｔｒｙ））を用いた膜密度の測定を行った。酸化物半導体膜の膜密度は、６．３ｇ／
ｃｍ３であった。即ち、ＣＡＡＣ－ＯＳ膜は、膜密度の高い膜である。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したトランジスタに用いることのできるＣＡ
ＡＣ－ＯＳ膜の結晶成長のモデルについて、図１７乃至図１９を用いて説明する。
図１７（Ａ）は、スパッタリング用ターゲット６００にイオン６０１が衝突し、スパッ
タリング粒子６０２が剥離する様子を示した模式図である。なお、スパッタリング粒子６
０２は、六角形の面がａ－ｂ面と平行な面である六角柱状であってもよいし、三角柱状で
あってもよい。その場合、六角形または三角形の面と垂直な方向がｃ軸方向である（図１
７（Ｂ）参照。）。スパッタリング粒子６０２は、酸化物の種類によっても異なるが、ａ
－ｂ面と平行な面の直径（円相当径）が１ｎｍ以上３０ｎｍ以下、または１ｎｍ以上１０
ｎｍ以下程度となる。なお、イオン６０１は、酸素の陽イオンを用いる。また、酸素の陽
イオンに加えて、アルゴンの陽イオンを用いてもよい。なお、アルゴンの陽イオンに代え
て、その他希ガスの陽イオンを用いてもよい。
イオン６０１として酸素の陽イオンを用いることで、成膜時のプラズマダメージを軽減
することができる。従って、イオン６０１がスパッタリング用ターゲット６００の表面に
衝突した際に、スパッタリング用ターゲット６００の結晶性が低下すること、または非晶
質化することを抑制できる。
剥離されたスパッタリング粒子６０２は、正に帯電させることが好ましい。ただし、ス
パッタリング粒子６０２が、正に帯電するタイミングは特に問わない。具体的には、スパ
ッタリング粒子６０２がプラズマに曝されることで正に帯電する場合がある。または、イ
オン６０１の衝突時に電荷を受け取ることで正に帯電する場合がある。または、酸素の陽
イオンであるイオン６０１がスパッタリング粒子６０２の側面、上面または下面に結合す
ることで正に帯電する場合がある。
スパッタリング粒子６０２は、六角形状の面における角部に正の電荷を有する。六角形
状の面の角部に正の電荷を有することで、正の電荷同士が反発し合い、平板状の形状を維
持することができる。
スパッタリング粒子６０２の六角形状の面における角部が、正の電荷を有するためには
、直流（ＤＣ）電源を用いることが好ましい。なお、高周波（ＲＦ）電源、交流（ＡＣ）
電源を用いることもできる。ただし、ＲＦ電源は、大面積の基板へ成膜可能なスパッタリ
ング装置への適用が困難である。また、以下に示す観点からＡＣ電源よりもＤＣ電源が好
ましいと考えられる。
ＡＣ電源を用いた場合、隣接するターゲットが互いにカソード電位とアノード電位を繰
り返す。図１８（Ａ）に示す期間Ａでは、図１８（Ｂ１）に示すようにターゲット１がカ
ソードとして機能し、ターゲット２がアノードとして機能する。また、図１８（Ａ）に示
す期間Ｂでは、図１８（Ｂ２）に示すようにターゲット１がアノードとして機能し、ター
ゲット２がカソードとして機能する。期間Ａと期間Ｂとを合わせると、２０乃至５０μ秒
であり、期間Ａと期間Ｂを一定周期で繰り返している。
スパッタリング粒子６０２は、正に帯電している場合、互いに反発し合うことにより、
平板状の形状を維持することができる。ただし、ＡＣ電源を用いた場合、瞬間的に電界が
かからない時間が生じるため、スパッタリング粒子６０２に帯電していた電荷が消失して
、スパッタリング粒子の構造が崩れてしまうことがある（図１８（Ｃ）参照。）。従って
、ＡＣ電源を用いるよりも、ＤＣ電源を用いる方が好ましいことがわかる。
以下に、スパッタリング粒子の被成膜面に堆積する様子を図１９を用いて説明する。な
お、図１９（Ａ）は、基板加熱ありで成膜した場合を示し、図１９（Ｂ）は、基板加熱な
しで成膜した場合を示す。
図１９（Ａ）より、基板加熱している場合、スパッタリング粒子６０２は被成膜面６０
３において、他のスパッタリング粒子６０２が堆積していない領域に移動し、マイグレー
ションすることで既に堆積している粒子の横に結合することで堆積していく。
当該メカニズムによって得られるＣＡＡＣ－ＯＳ膜は、非晶質表面、非晶質絶縁膜表面
、非晶質酸化物膜表面などであっても、高い結晶性を有する。
図１９（Ｂ）より、基板加熱なしの場合、スパッタリング粒子６０２は被成膜面６０３
に不規則に降り注ぐ。従って、スパッタリング粒子６０２が既に他のスパッタリング粒子
６０２が堆積している領域も含め、無秩序に堆積していく。即ち、堆積して得られる酸化
物膜は厚さが均一でなく、結晶の配向もバラバラになる。このようにして得られた酸化物
膜は、平板状のスパッタリング粒子６０２が有する結晶性がある程度維持されるため、結
晶部を有する酸化物膜となる。
なお、上述したようにスパッタリング粒子６０２は、例えば、ａ－ｂ面と平行な面の直
径が１ｎｍ以上３０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下程度であり、成膜された酸
化物膜に含まれる結晶部は、スパッタリング粒子６０２よりも小さくなることがある。例
えば、１０ｎｍ以下、または５ｎｍ以下の結晶部を有する酸化物膜となることがある。こ
のような結晶部を有する酸化物膜を、ナノ結晶（ｎｃ：ｎａｎｏ ｃｒｙｓｔａｌｌｉｎ
ｅ）酸化物膜と呼ぶ。
ナノ結晶酸化物膜は、巨視的には無秩序な原子配列を有する膜と同等である。このため
、測定範囲の広い（例えば、スパッタリング粒子６０２よりも大きいビーム径を有する）
Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）による分析では配向を示すピ
ークが検出されない場合がある。また、スパッタリング粒子６０２よりも大きいビーム径
を有する電子線によって得られる電子線回折パターンでは、ハローパターンが観測される
場合がある。この場合、例えば、電子線のビーム径をスパッタリング粒子６０２より十分
に小さい径としてナノ結晶酸化物膜を測定することで、得られる極微電子線回折パターン
ではスポット（輝点）を観測することができる。
ここで、ナノ結晶酸化物半導体膜の電子線回折パターンについて、図４２乃至図４８を
用いて、以下説明を行う。
ナノ結晶酸化物半導体膜は、ビーム径が１０ｎｍφ以下とした電子線回折（極微電子線
回折）を用いた電子線回折パターンにおいて、非晶質状態を示すハローパターンとも、特
定の面に配向した結晶状態を示す規則性を有するスポットとも異なり、方向性を持たない
スポットが観察される酸化物半導体膜である。
図４２（Ａ）にナノ結晶酸化物半導体膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅ
ｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図４２
（Ｂ）に図４２（Ａ）のポイント１において極微電子線回折を用いて測定した電子線回折
パターンを、図４２（Ｃ）に図４２（Ａ）のポイント２において極微電子線回折を用いて
測定した電子線回折パターンを、図４２（Ｄ）に図４２（Ａ）のポイント３において極微
電子線回折を用いて測定した電子線回折パターンをそれぞれ示す。
図４２では、ナノ結晶酸化物半導体膜の一例として、Ｉｎ－Ｇａ－Ｚｎ系酸化物膜を石
英ガラス基板上に膜厚５０ｎｍで成膜した試料を用いる。図４２に示すナノ結晶酸化物半
導体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である酸化物ターゲッ
トを用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０
．５ｋＷ、基板温度を室温とした。そして、成膜したナノ結晶酸化物半導体膜を１００ｎ
ｍ以下（例えば、４０ｎｍ±１０ｎｍ）の幅に薄片化し、断面ＴＥＭ像及び極微電子線回
折による電子線回折パターンを得た。
図４２（Ａ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ－９０００ＮＡＲ
」）を用い、加速電圧を３００ｋＶ、倍率２００万倍として撮影したナノ結晶酸化物半導
体膜の断面ＴＥＭ像である。また、図４２（Ｂ）乃至図４２（Ｄ）は、透過型電子顕微鏡
（日立ハイテクノロジーズ製「ＨＦ－２０００」）を用い、加速電圧を２００ｋＶ、ビー
ム径を約１ｎｍφとして極微電子線回折によって得られた電子線回折パターンである。な
お、ビーム径を約１ｎｍφとした場合の極微電子線回折での測定範囲は、５ｎｍφ以上１
０ｎｍφ以下である。
図４２（Ｂ）に示すように、ナノ結晶酸化物半導体膜は、極微電子線回折を用いた電子
線回折パターンにおいて、円周状に配置された複数のスポット（輝点）が観察される。換
言すると、ナノ結晶酸化物半導体膜では、円周状（同心円状）に分布した複数のスポット
が観察されるともいえる。または、円周状に分布した複数のスポットが複数の同心円を形
成するともいえる。
また、石英ガラス基板との界面近傍である図４２（Ｄ）及び、ナノ結晶酸化物半導体膜
の膜厚方向中央部の図４２（Ｃ）においても図４２（Ｂ）と同様に円周状に分布した複数
のスポットが観察される。図４２（Ｃ）において、メインスポットから円周状のスポット
までの距離は、３．８８／ｎｍから４．９３／ｎｍであった。面間隔に換算すると、０．
２０３ｎｍから０．２５７ｎｍである。
図４２の極微電子線回折パターンより、ナノ結晶酸化物半導体膜は、面方位が不規則で
あって、且つ、大きさの異なる結晶部が複数混在する膜であることがわかる。
次いで、図４３（Ａ）にナノ結晶酸化物半導体膜の平面ＴＥＭ像を示す。また、図４３
（Ｂ）に図４３（Ａ）において円で囲んだ領域を、制限視野電子線回折を用いて測定した
電子線回折パターンを示す。
図４３では、ナノ結晶酸化物半導体膜の一例として、Ｉｎ－Ｇａ－Ｚｎ系酸化物膜を石
英ガラス基板上に膜厚３０ｎｍで成膜した試料を用いる。図４３に示すナノ結晶酸化物半
導体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である酸化物ターゲッ
トを用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０
．５ｋＷ、基板温度を室温とした。そして、試料を薄片化し、ナノ結晶酸化物半導体膜の
平面ＴＥＭ像及び制限視野電子線回折による電子線回折パターンを得た。
図４３（Ａ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ－９０００ＮＡＲ
」）を用い、加速電圧を３００ｋＶ、倍率５０万倍として撮影したナノ結晶酸化物半導体
膜の平面ＴＥＭ写真である。また、図４３（Ｂ）は、制限視野を３００ｎｍφとして電子
線回折によって得られた電子線回折パターンである。なお、電子線の広がりを考慮すると
、測定範囲は、３００ｎｍφ以上である。
図４３（Ｂ）に示すように、ナノ結晶酸化物半導体膜では、極微電子線回折よりも測定
範囲の広い制限視野電子線回折を用いた電子線回折パターンでは、極微電子線回折によっ
て観察された複数のスポットがみられず、ハローパターンが観察される。
次に、図４４に、図４２及び図４３の電子線回折パターンにおける回折強度の分布を概
念的に示す。図４４（Ａ）は、図４２（Ｂ）乃至図４２（Ｄ）に示す極微電子線回折パタ
ーンにおける回折強度の分布の概念図である。また、図４４（Ｂ）は、図４３（Ｂ）に示
す制限視野電子線回折パターンにおける回折強度の分布の概念図である。また、図４４（
Ｃ）は単結晶構造または多結晶構造の電子線回折パターンにおける回折強度の分布の概念
図である。
図４４において、縦軸はスポットなどの分布を表す電子線回折強度（任意単位）、横軸
はメインスポットからの距離を示す。
図４４（Ｃ）に示す単結晶構造または多結晶構造においては、結晶部が配向する面の面
間隔（ｄ値）に応じた、メインスポットからの特定の距離にスポットがみられる。
一方、図４２に示すようにナノ結晶酸化物半導体膜の極微電子線回折パターンで観察さ
れる複数のスポットによって形成された円周状の領域は、比較的大きい幅を有する。よっ
て、図４４（Ａ）は離散的な分布を示す。また、極微電子線回折パターンにおいて、同心
円状の領域間に明確なスポットとならないものの輝度の高い領域が存在することが分かる
。
また、図４４（Ｂ）に示すように、ナノ結晶酸化物半導体膜の制限視野電子線回折パタ
ーンにおける電子線回折強度分布は、連続的な強度分布を示す。図４４（Ｂ）は、図４４
（Ａ）に示す電子線回折強度分布を広範囲で観察した結果と近似可能であるため、複数の
スポットが重なってつながり、連続的な強度分布が得られたものと考察できる。
図４４（Ａ）乃至図４４（Ｃ）に示すように、ナノ結晶酸化物半導体膜は、面方位が不
規則であり、且つ、大きさの異なる結晶部が複数混在する膜であり、且つ、その結晶部は
、制限視野電子線回折パターンにおいてはスポットが観察されない程度に、極微細である
ことが示唆される。
複数のスポットが観察された図４２において、ナノ結晶酸化物半導体膜は５０ｎｍ以下
である。また電子線のビーム径は１ｎｍφに収束されているため、その測定範囲は５ｎｍ
以上１０ｎｍ以下である。よって、ナノ結晶酸化物半導体膜に含まれる結晶部は、５０ｎ
ｍ以下であり、例えば、１０ｎｍ以下、または５ｎｍ以下であることが推測される。
ここで、図４５に、石英ガラス基板における極微電子線回折パターンを示す。図４５の
測定条件は、図４２（Ｂ）乃至図４２（Ｄ）に示す電子線回折パターンと同様とした。
図４５に示すように、非晶質構造を有する石英ガラス基板では、特定のスポットを有さ
ず、メインスポットから輝度が連続的に変化するハローパターンが観測される。このよう
に、非晶質構造を有する膜においては、極微小な領域の電子線回折を行ったとしても、ナ
ノ結晶酸化物半導体膜で観察されるような円周状に分布した複数のスポットが観察されな
い。従って、図４２（Ｂ）乃至図４２（Ｄ）で観察される円周状に分布した複数のスポッ
トは、ナノ結晶酸化物半導体膜に特有のものであることが確認される。
また、図４６に、図４２（Ａ）に示すポイント２に、ビーム径を約１ｎｍφに収束した
電子線を１分間照射した後に、測定を行った電子線回折パターンを示す。
図４６に示す電子線回折パターンは、図４２（Ｃ）に示す電子線回折パターンと同様に
、円周状に分布した複数のスポットが観察され、両者の測定結果に特段の相違点は確認さ
れない。このことは、図４２（Ｃ）の電子線回折パターンで確認された結晶部は酸化物半
導体膜の成膜時から存在していることを意味しており、収束した電子線を照射したことで
結晶部が形成されたものではないことを意味する。
次に、図４７に、図４２（Ａ）に示す断面ＴＥＭ像の部分拡大図を示す。図４７（Ａ）
は、図４２（Ａ）のポイント１近傍（ナノ結晶酸化物半導体膜表面）を、倍率８００万倍
で観察した断面ＴＥＭ像である。また、図４７（Ｂ）は、図４２（Ａ）のポイント２近傍
（ナノ結晶酸化物半導体膜の膜厚方向中央部）を、倍率８００万倍で観察した断面ＴＥＭ
像である。
図４７に示す断面ＴＥＭ像からは、ナノ結晶酸化物半導体膜において結晶構造が明確に
は確認できない。
また、図４２及び図４３の観察に用いた、石英ガラス基板上に本実施の形態のナノ結晶
酸化物半導体膜が成膜された試料をＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉ
ｏｎ）を用いて分析した。図４８にｏｕｔ－ｏｆ－ｐｌａｎｅ法を用いてＸＲＤスペクト
ルを測定した結果を示す。
図４８において、縦軸はＸ線回折強度（任意単位）であり、横軸は回折角２θ（ｄｅｇ
．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置
Ｄ－８ ＡＤＶＡＮＣＥを用いた。
図４８に示すように、２θ＝２０乃至２３°近傍に石英に起因するピークが観察される
ものの、ナノ結晶酸化物半導体膜に含まれる結晶部に起因するピークは確認できない。
図４７及び図４８の結果からも、ナノ結晶酸化物半導体膜に含まれる結晶部は、極微細
な結晶部であることが示唆される。
以上示したように、本実施の形態のナノ結晶酸化物半導体膜では、測定範囲の広いＸ線
回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）による分析では配向を示すピーク
が検出されず、また、測定範囲の広い制限視野電子線回折によって得られる電子線回折パ
ターンでは、ハローパターンが観測される。よって、本実施の形態のナノ結晶酸化物半導
体膜は、巨視的には無秩序な原子配列を有する膜と同等であるといえる。しかしながら、
電子線のビーム径が十分に小さい径（例えば、１０ｎｍφ以下）の極微電子線回折によっ
てナノ結晶酸化物半導体膜を測定することで、得られる極微電子線回折パターンではスポ
ット（輝点）を観測することができる。よって、本実施の形態のナノ結晶酸化物半導体膜
は、面方位の不規則な極微な結晶部（例えば、粒径が１０ｎｍ以下、または５ｎｍ以下、
または３ｎｍ以下の結晶部）が凝集して形成された膜と推測できる。また、極微細な結晶
部を含有するナノ結晶領域は、ナノ結晶酸化物半導体膜の膜厚方向の全領域において含ま
れる。
なお、被成膜面６０３は絶縁表面を有すると好ましい。被成膜面６０３が絶縁表面を有
することにより、被成膜面６０３に堆積したスパッタリング粒子６０２から正の電荷が消
失しにくくなる。ただし、スパッタリング粒子６０２の堆積速度が正の電荷の消失よりも
遅い場合は、被成膜面６０３が導電性を有していても構わない。また、被成膜面６０３は
、非晶質表面、非晶質絶縁表面であると好ましい。
以上のような方法でスパッタリング用ターゲットを使用することで、厚さが均一であり
、結晶の配向の揃った酸化物膜を成膜することができる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係るスパッタリング用ターゲットについて説明す
る。
スパッタリング用ターゲットは、好ましくは相対密度が９０％以上、９５％以上、また
は９９％以上である。
スパッタリング用ターゲットは、複数の結晶粒を有する多結晶酸化物を含み、複数の結
晶粒の平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下
である。
または、スパッタリング用ターゲットは、複数の結晶粒を有する多結晶酸化物を含み、
複数の結晶粒のうち、粒径が０．４μｍ以上１μｍ以下である結晶粒の割合が８％以上、
好ましくは１５％以上、さらに好ましくは２５％以上である。
なお、結晶粒の粒径は、例えば電子後方散乱回折法（ＥＢＳＤ：Ｅｌｅｃｔｒｏｎ Ｂ
ａｃｋｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ）によって測定することができる。ここ
で示す結晶粒の粒径は、ＥＢＳＤにより得られる結晶粒マップから測定した一つの結晶粒
の断面積を、結晶粒を正円形としたときの直径に換算したものである。具体的には、結晶
粒の断面積がＳであるとき、結晶粒の半径をｒと置き、Ｓ＝πｒ２の関係から半径ｒを算
出し、半径ｒの２倍を粒径としている。
また、スパッタリング用ターゲットに含まれる複数の結晶粒は、劈開面を有する。劈開
面は、例えばａ－ｂ面に平行な面である。
複数の結晶粒の粒径が小さいことにより、スパッタリング用ターゲットにイオンを衝突
させると、劈開面からスパッタリング粒子が剥離する。剥離したスパッタリング粒子は、
劈開面と平行な上面および下面を有する平板状となる。また、複数の結晶粒の粒径が小さ
いことにより、結晶に歪みが生じ、劈開面から剥離しやすくなる。
また、スパッタリング用ターゲットに含まれる複数の結晶粒が六方晶である場合、平板
状のスパッタリング粒子は、内角が１２０°である概略正六角形の上面および下面を有す
る六角柱状となる。
また、スパッタリング粒子は理想的には単結晶であるが、一部がイオンの衝突の影響な
どによって非晶質化していても構わない。
このようなスパッタリング用ターゲットに含まれる多結晶酸化物として、Ｉｎ、Ｍ（Ｍ
はＧａ、Ｓｎ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、
Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）およびＺｎを含む酸化物を用いればよい。Ｉｎ、Ｍ
およびＺｎを含む酸化物をＩｎ－Ｍ－Ｚｎ酸化物とも表記する。
また、Ｉｎ－Ｍ－Ｚｎ酸化物に含まれるＩｎ、ＭおよびＺｎの原子数比は、化学量論的
組成の近傍となることが好ましい。Ｉｎ－Ｍ－Ｚｎ酸化物に含まれるＩｎ、ＭおよびＺｎ
の原子数比が化学量論的組成の近傍となることによって、当該Ｉｎ－Ｍ－Ｚｎ酸化物の結
晶性を高めることができる。
Ｉｎ－Ｍ－Ｚｎ酸化物において、劈開面はＭとＺｎとが混合されたａ－ｂ面と平行な面
であることが多い。
図２５を用いて、上述したスパッタリング用ターゲットの作製方法を示す。
図２５（Ａ）では、スパッタリング用ターゲットとなる複数の金属元素を含む酸化物粉
末を作製する。まずは、工程Ｓ１０１にて酸化物粉末を秤量する。
ここでは、複数の金属元素を含む酸化物粉末として、Ｉｎ、ＭおよびＺｎを含む酸化物
粉末（Ｉｎ－Ｍ－Ｚｎ酸化物粉末ともいう。）を作製する場合について説明する。具体的
には、原料としてＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎＯＺ酸化物粉末を用
意する。なお、Ｘ、ＹおよびＺは任意の正数であり、例えばＸは１．５、Ｙは１．５、Ｚ
は１とすればよい。もちろん、上記の酸化物粉末は一例であり、所望の組成とするために
適宜酸化物粉末を選択すればよい。なお、Ｍは、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、
Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕである
。本実施の形態では三種の酸化物粉末を用いた例を示すが、これに限定されない。例えば
、本実施の形態を四種以上の酸化物粉末を用いた場合に適用しても構わないし、一種また
は二種の酸化物粉末を用いた場合に適用しても構わない。
次に、ＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺｎＯＺ酸化物粉末を所定のｍｏ
ｌ数比で混合する。
所定のｍｏｌ数比としては、例えば、ＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末およびＺ
ｎＯＺ酸化物粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、
１：１：２、３：１：４、１：３：２、１：３：４、１：３：６、１：３：８、１：３：
１０、１：３：１２、１：６：４、１：６：６、１：６：８、１：６：１０、１：６：１
２、１：６：１４、１：６：１６、１：６：２０または３：１：２とする。このようなｍ
ｏｌ数比とすることで、後に結晶性の高い多結晶酸化物を含むスパッタリング用ターゲッ
トを得やすくなる。
次に、工程Ｓ１０２にて、所定のｍｏｌ数比で混合したＩｎＯＸ酸化物粉末、ＭＯＹ酸
化物粉末およびＺｎＯＺ酸化物粉末に対し第１の焼成を行うことでＩｎ－Ｍ－Ｚｎ酸化物
を得る。
なお、第１の焼成は、不活性雰囲気、酸化性雰囲気または減圧雰囲気で行い、温度は４
００℃以上１７００℃以下、好ましくは９００℃以上１５００℃以下とする。第１の焼成
の時間は、例えば３分以上２４時間以下、好ましくは３０分以上１７時間以下、さらに好
ましくは３０分以上５時間以下で行えばよい。第１の焼成を前述の条件で行うことで、主
たる反応以外の余分な反応を抑制でき、Ｉｎ－Ｍ－Ｚｎ酸化物粉末中に含まれる不純物濃
度を低減することができる。そのため、Ｉｎ－Ｍ－Ｚｎ酸化物粉末の結晶性を高めること
ができる。
また、第１の焼成は、温度または／および雰囲気を変えて、複数回行ってもよい。例え
ば、第１の雰囲気にて第１の温度でＩｎ－Ｍ－Ｚｎ酸化物粉末を保持した後、第２の雰囲
気にて第２の温度で保持しても構わない。具体的には、第１の雰囲気を不活性雰囲気また
は減圧雰囲気として、第２の雰囲気を酸化性雰囲気とすると好ましい。これは、第１の雰
囲気にてＩｎ－Ｍ－Ｚｎ酸化物粉末に含まれる不純物を低減する際にＩｎ－Ｍ－Ｚｎ酸化
物中に酸素欠損が生じることがあるためである。そのため、第２の雰囲気にて得られるＩ
ｎ－Ｍ－Ｚｎ酸化物中の酸素欠損を低減することが好ましい。Ｉｎ－Ｍ－Ｚｎ酸化物中の
不純物濃度を低減し、かつ酸素欠損を低減することにより、Ｉｎ－Ｍ－Ｚｎ酸化物粉末の
結晶性を高めることができる。
次に、工程Ｓ１０３にて、Ｉｎ－Ｍ－Ｚｎ酸化物を粉砕することでＩｎ－Ｍ－Ｚｎ酸化
物粉末を得る。
Ｉｎ－Ｍ－Ｚｎ酸化物は、ａ－ｂ面に平行な面の表面構造を多く含む。そのため、得ら
れるＩｎ－Ｍ－Ｚｎ酸化物粉末は、ａ－ｂ面に平行な上面および下面を有する平板状の結
晶粒を多く含むことになる。また、Ｉｎ－Ｍ－Ｚｎ酸化物の結晶は六方晶となることが多
いため、前述の平板状の結晶粒は内角が１２０°である概略正六角形の面を有する六角柱
状であることが多い。
次に、得られたＩｎ－Ｍ－Ｚｎ酸化物粉末の粒径を工程Ｓ１０４にて確認する。ここで
は、Ｉｎ－Ｍ－Ｚｎ酸化物粉末の平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さ
らに好ましくは２μｍ以下となっていることを確認する。なお、工程Ｓ１０４を省略し、
粒径フィルターを用いて、粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好まし
くは２μｍ以下であるＩｎ－Ｍ－Ｚｎ酸化物粉末のみを選り分けてもよい。Ｉｎ－Ｍ－Ｚ
ｎ酸化物粉末を、粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μ
ｍ以下に選り分けることで、確実にＩｎ－Ｍ－Ｚｎ酸化物粉末の平均粒径を３μｍ以下、
好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下とすることができる。
工程Ｓ１０４にて、Ｉｎ－Ｍ－Ｚｎ酸化物粉末の平均粒径が所定の値を超えた場合、工
程Ｓ１０３に戻り、再びＩｎ－Ｍ－Ｚｎ酸化物粉末を粉砕する。
以上のようにして、平均粒径が３μｍ以下、好ましくは２．５μｍ以下、さらに好まし
くは２μｍ以下であるＩｎ－Ｍ－Ｚｎ酸化物粉末を得ることができる。なお、平均粒径が
３μｍ以下、好ましくは２．５μｍ以下、さらに好ましくは２μｍ以下であるＩｎ－Ｍ－
Ｚｎ酸化物粉末を得ることで、後に作製するスパッタリング用ターゲットに含まれる結晶
粒の粒径を小さくすることができる。
次に、図２５（Ｂ）では、図２５（Ａ）に示すフローチャートで得られたＩｎ－Ｍ－Ｚ
ｎ酸化物粉末を用いてスパッタリング用ターゲットを作製する。
工程Ｓ１１１にて、Ｉｎ－Ｍ－Ｚｎ酸化物粉末を型に敷き詰めて成形する。ここで、成
形とは、型に均一な厚さで敷き詰めることをいう。具体的には、型にＩｎ－Ｍ－Ｚｎ酸化
物粉末を導入し、外部から振動を与えることで成形すればよい。または、型にＩｎ－Ｍ－
Ｚｎ酸化物粉末を導入し、ローラーなどを用いて均一な厚さに成形すればよい。なお、工
程Ｓ１１１では、Ｉｎ－Ｍ－Ｚｎ酸化物粉末に水と、分散剤と、バインダとを混合したス
ラリーを成形してもよい。その場合、型にスラリーを流し込んだ後で、型の底面から吸引
することで成形すればよい。その後、吸引後の成形体に対し、乾燥処理を行う。乾燥処理
は自然乾燥により行うと成形体にひびが入りにくいため好ましい。その後、３００℃以上
７００℃以下の温度で加熱処理することで、自然乾燥では取りきれなかった残留水分など
を除去する。
ａ－ｂ面に平行な上面および下面を有する平板状の結晶粒を多く含むＩｎ－Ｍ－Ｚｎ酸
化物粉末を型に敷き詰めて成形することで、結晶粒のａ－ｂ面と平行な面が上を向いて並
べられる。従って、得られたＩｎ－Ｍ－Ｚｎ酸化物粉末を敷き詰めて成形することで、ａ
－ｂ面に平行な面の表面構造の割合を増加させることができる。なお、型は、金属製また
は酸化物製とすればよく、矩形または丸形の上面形状を有する。
次に、工程Ｓ１１２にて、Ｉｎ－Ｍ－Ｚｎ酸化物粉末に対し第１の加圧処理を行う。そ
の後、工程Ｓ１１３にて、第２の焼成を行い、板状Ｉｎ－Ｍ－Ｚｎ酸化物を得る。第２の
焼成は第１の焼成と同様の条件および方法で行えばよい。第２の焼成を行うことで、Ｉｎ
－Ｍ－Ｚｎ酸化物の結晶性を高めることができる。
なお、第１の加圧処理は、Ｉｎ－Ｍ－Ｚｎ酸化物粉末を押し固めることができればよく
、例えば、型と同種で設けられたおもりなどを用いて行えばよい。または、圧縮空気など
を用いて高圧で押し固めてもよい。そのほか、公知の技術を用いて第１の加圧処理を行う
ことができる。なお、第１の加圧処理は、第２の焼成と同時に行っても構わない。
第１の加圧処理の後に平坦化処理を行ってもよい。平坦化処理は、化学機械研磨（ＣＭ
Ｐ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などを用いれ
ばよい。
こうして得られた板状Ｉｎ－Ｍ－Ｚｎ酸化物は、結晶性の高い多結晶酸化物となる。
次に、工程Ｓ１１４にて、得られた板状Ｉｎ－Ｍ－Ｚｎ酸化物の厚さを確認する。板状
Ｉｎ－Ｍ－Ｚｎ酸化物が所望の厚さより薄い場合は、工程Ｓ１１１に戻り、板状Ｉｎ－Ｍ
－Ｚｎ酸化物上にＩｎ－Ｍ－Ｚｎ酸化物粉末を敷き詰め、成形する。板状Ｉｎ－Ｍ－Ｚｎ
酸化物が所望の厚さである場合は、当該板状Ｉｎ－Ｍ－Ｚｎ酸化物を以て、スパッタリン
グ用ターゲットとする。以下は、板状Ｉｎ－Ｍ－Ｚｎ酸化物が所望の厚さより薄かった場
合について説明する。
次に、工程Ｓ１１２にて、板状Ｉｎ－Ｍ－Ｚｎ酸化物、および板状Ｉｎ－Ｍ－Ｚｎ酸化
物上のＩｎ－Ｍ－Ｚｎ酸化物粉末に対し第２の加圧処理を行う。その後、工程Ｓ１１３に
て、第３の焼成を行い、Ｉｎ－Ｍ－Ｚｎ酸化物粉末の分だけ厚さの増した板状Ｉｎ－Ｍ－
Ｚｎ酸化物を得る。厚さの増した板状Ｉｎ－Ｍ－Ｚｎ酸化物は、板状Ｉｎ－Ｍ－Ｚｎ酸化
物を種結晶として結晶成長させて得られるため、結晶性の高い多結晶酸化物となる。
なお、第３の焼成は第２の焼成と同様の条件および方法で行えばよい。また、第２の加
圧処理は第１の加圧処理と同様の条件および方法で行えばよい。第２の加圧処理は、第３
の焼成と同時に行っても構わない。
再び、工程Ｓ１１４にて、得られた板状Ｉｎ－Ｍ－Ｚｎ酸化物の厚さを確認する。
以上の工程によって、結晶の配向性を高めつつ徐々に板状Ｉｎ－Ｍ－Ｚｎ酸化物を厚く
することができる。
この板状Ｉｎ－Ｍ－Ｚｎ酸化物を厚くする工程をｎ回（ｎは自然数）繰り返すことで、
所望の厚さ（ｔ）、例えば２ｍｍ以上２０ｍｍ以下、好ましくは３ｍｍ以上２０ｍｍ以下
の板状Ｉｎ－Ｍ－Ｚｎ酸化物を得ることができる。当該板状Ｉｎ－Ｍ－Ｚｎ酸化物を以て
、スパッタリング用ターゲットとする。
その後、平坦化処理を行ってもよい。
なお、得られたスパッタリング用ターゲットに対し、第４の焼成を行っても構わない。
第４の焼成は第１の焼成と同様の条件および方法で行えばよい。第４の焼成を行うことで
、さらに結晶性の高い多結晶酸化物を含むスパッタリング用ターゲットを得ることができ
る。
以上のようにして、ａ－ｂ面に平行な劈開面を有し、複数の結晶粒を有する多結晶酸化
物を含み、複数の結晶粒の平均粒径が小さいスパッタリング用ターゲットを作製すること
ができる。
なお、このようにして作製したスパッタリング用ターゲットは高密度にすることができ
る。スパッタリング用ターゲットの密度が高いことで、成膜される膜密度も高くできる。
具体的には、スパッタリング用ターゲットの相対密度が９０％以上、９５％以上、または
９９％以上とできる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
本実施の形態では、本発明の一態様に用いることのできるＣＡＡＣ－ＯＳ膜について、
電子線回折パターンの観察結果を説明する。
本実施の形態に用いるＣＡＡＣ－ＯＳ膜は、Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：１［原子数比］）であるターゲット、および酸素を含む成膜ガスを用いたス
パッタリング法で形成したＩｎ－Ｇａ－Ｚｎ系酸化物膜である。当該ＣＡＡＣ－ＯＳ膜の
作製方法等の詳細な説明は、先の実施の形態を参照することができる。
図３３にＣＡＡＣ－ＯＳ膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図３４に図３３のポ
イント１乃至ポイント４において電子線回折を用いて測定した電子線回折パターンを示す
。
図３３に示す断面ＴＥＭ画像は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ－
９０００ＮＡＲ」）を用い、加速電圧を３００ｋＶ、倍率２００万倍で撮影した画像であ
る。また、図３４に示す電子線回折パターンは、透過型電子顕微鏡（日立ハイテクノロジ
ーズ製「ＨＦ－２０００」）を用い、加速電圧を２００ｋＶ、ビーム径を約１ｎｍφまた
は約５０ｎｍφとした電子線回折パターンである。なお、ビーム径が１０ｎｍφ以下とし
た電子線回折を、特に極微電子線回折と呼ぶことがある。また、ビーム径を約１ｎｍφと
した場合の電子線回折での測定範囲は、５ｎｍφ以上１０ｎｍφ以下である。
図３３に示すポイント１（膜表面側）、ポイント２（膜中央）、ポイント３（膜下地側
）における電子線回折パターンが図３４（Ａ）、（Ｂ）、（Ｃ）にそれぞれ対応しており
、電子ビーム径を約１ｎｍφとした電子線回折パターンである。また、図３３に示すポイ
ント４（膜全体）における電子線回折パターンが図３４（Ｄ）であり、電子ビーム径を約
５０ｎｍφとした電子線回折パターンである。
ポイント１（膜表面側）およびポイント２（膜中央）の電子線回折パターンは、スポッ
ト（輝点）によるパターンの形成が確認できるが、ポイント３（膜下地側）では、ややパ
ターンが崩れている。これは、ＣＡＡＣ－ＯＳ膜の膜厚方向において、結晶状態が異なる
ことを示唆している。なお、ポイント４（膜全体）においては、スポット（輝点）による
パターンの形成が確認できることから、膜全体としてはＣＡＡＣ－ＯＳ膜である、または
、ＣＡＡＣ－ＯＳ膜を含む膜であるということができる。
図３５は、図３３におけるポイント１（膜表面側）の近傍の拡大写真である。層間絶縁
膜であるＳｉＯＮ膜との界面までＣＡＡＣ－ＯＳ膜の配向性を示す明瞭な格子像を確認す
ることができる。
図３６（Ａ）、（Ｂ）は、図３３の断面ＴＥＭ観察に用いたＣＡＡＣ－ＯＳ膜とは異な
るＣＡＡＣ－ＯＳ膜の断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ－ＯＳ膜は
様々な形態があり、図３６（Ｂ）に示すような２θ＝３１°近傍に結晶成分を示すピーク
Ａが現れる。なお、当該ピークは明瞭に現れない場合もある。
図３６（Ａ）のＣＡＡＣ－ＯＳ膜に同心円で示す領域において、電子線のビーム径を１
ｎｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図３７
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、図３
４（Ａ）、（Ｂ）と同様に明瞭なスポット（輝点）によるパターンの形成を確認すること
ができる。電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭になるが
、回折パターンは確認することができ、膜全体としてはＣＡＡＣ－ＯＳ膜である、または
ＣＡＡＣ－ＯＳ膜を含む膜であるということができる。
図３８（Ａ）、（Ｂ）は、図３６（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ－ＯＳ膜を
４５０℃でアニールした後の断面ＴＥＭ写真とＸ線回折スペクトルである。
図３８（Ａ）のＣＡＡＣ－ＯＳ膜に同心円で示す領域において、電子線のビーム径を１
ｎｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図３９
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。図３７に示した結果と同様に、電子線のビーム
径が１ｎｍφにおいては、明瞭なスポット（輝点）によるパターンの形成を確認すること
ができる。また、電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭に
なるが、回折パターンは確認することができ、膜全体としてはＣＡＡＣ－ＯＳ膜である、
またはＣＡＡＣ－ＯＳ膜を含む膜であるということができる。
図４０（Ａ）、（Ｂ）は、図３６（Ａ）の断面ＴＥＭ写真に用いたＣＡＡＣ－ＯＳ膜、
および図３６（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ－ＯＳ膜とは異なるＣＡＡＣ－Ｏ
Ｓ膜の断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ－ＯＳ膜は様々な形態があ
り、図４０（Ｂ）に示すように２θ＝３１°近傍に結晶成分を示すピークＡが現れるとと
もに、スピネル結晶構造に由来するピークＢが現れる場合もある。
図４０（Ａ）のＣＡＡＣ－ＯＳ膜に同心円で示す領域において、電子線のビーム径を１
ｎｍφ、２０ｎｍφ、５０ｎｍφ、９０ｎｍφとして、電子線回折を行った結果を図４１
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、明瞭
なスポット（輝点）によるパターンの形成を確認することができる。また、電子線のビー
ム径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認す
ることができる。また、ビーム径９０ｎｍφでは、より明瞭なスポット（輝点）を確認す
ることができる。したがって、膜全体としてはＣＡＡＣ－ＯＳ膜である、またはＣＡＡＣ
－ＯＳ膜を含む膜であるということができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態７）
上記実施の形態で一例で示したトランジスタおよび容量素子を用いて表示装置を有する
半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆
動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形
成することができる。本実施の形態では、上記実施の形態で一例を示したトランジスタを
用いた表示装置の例について、図１２乃至図１４を用いて説明する。なお、図１３は、図
１２（Ｂ）中でＭ－Ｎの一点鎖線で示した部位の断面構成を示す断面図である。なお、図
１３において、画素部の構造は一部のみ記載している。
図１２（Ａ）において、第１の基板９０１上に設けられた画素部９０２を囲むようにし
て、シール材９０５が設けられ、第２の基板９０６によって封止されている。図１２（Ａ
）においては、第１の基板９０１上のシール材９０５によって囲まれている領域とは異な
る領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線
駆動回路９０３、および走査線駆動回路９０４が実装されている。また、信号線駆動回路
９０３、走査線駆動回路９０４、または画素部９０２に与えられる各種信号および電位は
、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）９１８ａ、ＦＰＣ９１
８ｂから供給されている。
図１２（Ｂ）および図１２（Ｃ）において、第１の基板９０１上に設けられた画素部９
０２と、走査線駆動回路９０４とを囲むようにして、シール材９０５が設けられている。
また画素部９０２と、走査線駆動回路９０４の上に第２の基板９０６が設けられている。
よって画素部９０２と、走査線駆動回路９０４とは、第１の基板９０１とシール材９０５
と第２の基板９０６とによって、表示素子と共に封止されている。図１２（Ｂ）および図
１２（Ｃ）においては、第１の基板９０１上のシール材９０５によって囲まれている領域
とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成され
た信号線駆動回路９０３が実装されている。図１２（Ｂ）および図１２（Ｃ）においては
、信号線駆動回路９０３、走査線駆動回路９０４、または画素部９０２に与えられる各種
信号および電位は、ＦＰＣ９１８から供給されている。
また、図１２（Ｂ）および図１２（Ｃ）においては、信号線駆動回路９０３を別途形成
し、第１の基板９０１に実装している例を示しているが、この構成に限定されない。走査
線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回
路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１２（Ａ）は
、ＣＯＧ方法により信号線駆動回路９０３、走査線駆動回路９０４を実装する例であり、
図１２（Ｂ）は、ＣＯＧ方法により信号線駆動回路９０３を実装する例であり、図１２（
Ｃ）は、ＴＡＢ方法により信号線駆動回路９０３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書における表示装置とは、画像表示デバイスまたは表示デバイスを指す。
また、表示装置の代わりに光源（照明装置含む）として機能させることができる。また、
コネクター、例えばＦＰＣもしくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプ
リント配線板が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数
有しており、上記実施の形態で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子
（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど、
電気的作用によりコントラストが変化する表示媒体も適用することができる。図１３に、
表示素子として液晶素子を用いた液晶表示装置の例を示す。
図１３に示す液晶表示装置は、縦電界方式の液晶表示装置である。液晶表示装置は、接
続端子電極９１５および端子電極９１６を有しており、接続端子電極９１５および端子電
極９１６はＦＰＣ９１８が有する端子と異方性導電剤９１９を介して、電気的に接続され
ている。
接続端子電極９１５は、第１の電極９３０ａと同じ導電膜から形成され、端子電極９１
６は、トランジスタ９１０、トランジスタ９１１のソース電極およびドレイン電極と同じ
導電膜で形成されている。
また、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４は、ト
ランジスタを複数有しており画素部９０２に含まれるトランジスタ９１０と、走査線駆動
回路９０４に含まれるトランジスタ９１１とを例示している。トランジスタ９１０および
トランジスタ９１１上には実施の形態１に示す絶縁膜１２９、絶縁膜１３１、および絶縁
膜１３３に相当する絶縁膜９２４が設けられている。なお、絶縁膜９２３は下地膜として
機能する絶縁膜である。
本実施の形態では、トランジスタ９１０として、上記実施の形態１乃至実施の形態３で
示した画素に設けられるトランジスタを適用することができる。また、トランジスタ９１
１として、上記実施の形態１乃至実施の形態３で示した走査線駆動回路に設けられるトラ
ンジスタを適用することができる。また、酸化物半導体膜９２７、絶縁膜９２４、および
第１の電極９３０ａを用いて、容量素子９３６を構成する。なお、酸化物半導体膜９２７
は、電極９２８および電極９３０ｂを介して、容量線９２９と接続する。電極９２８は、
トランジスタ９１０、トランジスタ９１１のソース電極およびドレイン電極と同じ導電膜
から形成される。電極９３０ｂは、第１の電極９３０ａと同じ導電膜から形成される。容
量線９２９は、トランジスタ９１０、トランジスタ９１１のゲート電極と同じ導電膜から
形成される。なお、ここでは、容量素子９２６として実施の形態１に示した容量素子を使
用した例を記載したが、適宜他の実施の形態に示した容量素子を用いることができる。
画素部９０２に設けられたトランジスタ９１０は表示素子と電気的に接続し、表示パネ
ルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を
用いることができる。
表示素子である液晶素子９１３は、第１の電極９３０ａ、第２の電極９３１、および液
晶層９０８を含む。なお、液晶層９０８を挟持するように配向膜として機能する絶縁膜９
３２、絶縁膜９３３が設けられている。また、第２の電極９３１は第２の基板９０６側に
設けられ、第１の電極９３０ａと第２の電極９３１とは液晶層９０８を介して重なる構成
となっている。
表示素子に電圧を印加する第１の電極および第２の電極（画素電極、共通電極、対向電
極などともいう）においては、取り出す光の方向、電極が設けられる場所、および電極の
パターン構造によって透光性、反射性を選択すればよい。
第１の電極９３０ａおよび第２の電極９３１は、実施の形態１に示す電極１２１ａおよ
び画素電極１２１ｂと同様の材料を適宜用いることができる。
また、スペーサ９３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペー
サであり、第１の電極９３０ａと第２の電極９３１との間隔（セルギャップ）を制御する
ために設けられている。なお、球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これ
らの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カ
イラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つ
であり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する
直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改
善するためにカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。なお、配向膜
は有機樹脂で構成されており、有機樹脂は水素または水などを含むことから、本発明の一
態様である半導体装置のトランジスタの電気特性を低下させるおそれがある。そこで、液
晶層として、ブルー相を用いることで、有機樹脂を用いずに本発明の一態様である半導体
装置を作製することができ、信頼性の高い半導体装置を得ることができる。
第１の基板９０１および第２の基板９０６はシール材９２５によって固定されている。
シール材９２５は、熱硬化樹脂、光硬化樹脂などの有機樹脂を用いることができる。また
、シール材９２５は、絶縁膜９２４と接している。なお、シール材９２５は図１２に示す
シール材９０５に相当する。
シール材９２５は、絶縁膜９２４上に設けられている。絶縁膜９２４の最上層は窒化絶
縁膜であり、外部から水素や水などの不純物の侵入を抑制することが可能である。このた
め、トランジスタ９１０およびトランジスタ９１１の電気特性の変動を抑制することがで
きる。
また、液晶表示装置において、ブラックマトリクス（遮光膜）、偏光部材、位相差部材
、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および
位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライト
などを用いてもよい。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回
路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
図１４に、図１３に示す液晶表示装置において、基板９０６に設けられた第２の電極９
３１と電気的に接続するための共通接続部（パッド部）を、基板９０１上に形成する例を
示す。
共通接続部は、基板９０１と基板９０６とを接着するためのシール材と重なる位置に配
置され、シール材に含まれる導電性粒子を介して第２の電極９３１と電気的に接続される
。または、シール材と重ならない箇所（但し、画素部を除く）に共通接続部を設け、共通
接続部に重なるように導電性粒子を含むペーストをシール材とは別途設けて第２の電極９
３１と電気的に接続してもよい。
図１４（Ａ）は、共通接続部の断面図であり、図１４（Ｂ）に示す上面図のＩ－Ｊに相
当する。
共通電位線９７５は、ゲート絶縁膜９２２上に設けられ、図１４に示すトランジスタ９
１０のソース電極９７１またはドレイン電極９７３と同じ材料および同じ工程で作製され
る。
また、共通電位線９７５は、絶縁膜９２４で覆われ、絶縁膜９２４は、共通電位線９７
５と重なる位置に複数の開口を有している。この開口は、トランジスタ９１０のソース電
極９７１またはドレイン電極９７３の一方と、第１の電極９３０ａとを接続するコンタク
トホールと同じ工程で作製される。
また、共通電位線９７５および共通電極９７７が開口において接続する。共通電極９７
７は、絶縁膜９３４上に設けられ、接続端子電極９１５や、画素部の第１の電極９３０ａ
と同じ材料および同じ工程で作製される。
このように、画素部９０２のスイッチング素子の作製工程と共通させて共通接続部を作
製することができる。
共通電極９７７は、シール材に含まれる導電性粒子と接触する電極であり、基板９０６
の第２の電極９３１と電気的に接続が行われる。
また、図１４（Ｃ）に示すように、共通電位線９８５を、トランジスタ９１０のゲート
電極と同じ材料、同じ工程で作製してもよい。
図１４（Ｃ）に示す共通接続部において、共通電位線９８５は、ゲート絶縁膜９２２お
よび絶縁膜９２４の下層に設けられ、ゲート絶縁膜９２２および絶縁膜９２４は、共通電
位線９８５と重なる位置に複数の開口を有する。該開口は、トランジスタ９１０のソース
電極９７１またはドレイン電極９７３の一方と第１の電極９３０ａとを接続するコンタク
トホールと同じ工程で絶縁膜９２４をエッチングした後、さらにゲート絶縁膜９２２を選
択的にエッチングすることで形成される。
また、共通電位線９８５および共通電極９８７が開口において接続する。共通電極９８
７は、絶縁膜９２４上に設けられ、接続端子電極９１５や、画素部の第１の電極９３０ａ
と同じ材料および同じ工程で作製される。
以上より、上記実施の形態で示したトランジスタおよび容量素子を適用することで、開
口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を提供することがで
きる。この結果、表示品位の優れた半導体装置を得ることができる。
また、トランジスタに含まれる半導体膜である酸化物半導体膜は酸素欠損が低減され、
水素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好
な電気特性を有する半導体装置となる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を適用することのできる、ヒューマン
インターフェースについて説明する。特に、被検知体の近接または接触を検知可能なセン
サ（以降、タッチセンサと呼ぶ）の構成例について説明する。
タッチセンサとしては、静電容量方式、抵抗膜方式、表面弾性方式、赤外線方式、光学
方式など、様々な方式を用いることができる。
静電容量方式のタッチセンサとしては、代表的には表面型静電容量方式、投影型静電容
量方式などがある。また、投影型静電容量方式としては、主に駆動方法の違いから、自己
容量方式、相互容量方式などがある。ここで、相互容量方式を用いると、同時に多点を検
出すること（多点検出（マルチタッチ）ともいう）が可能となるため好ましい。
ここではタッチセンサについて詳細に説明するが、このほかに、カメラ（赤外線カメラ
を含む）等により、被検知体（例えば指や手など）の動作（ジェスチャ）や、使用者の視
点動作などを検知することのできるセンサを、ヒューマンインターフェースとして用いる
こともできる。
［センサの検知方法の例］
図２０（Ａ）、（Ｂ）は、相互容量方式のタッチセンサの構成を示す模式図と、入出力
波形の模式図である。タッチセンサは一対の電極を備えた容量を有する。一対の電極のう
ち一方の電極に入力電圧が入力される。また、他方の電極に流れる電流（または、他方の
電極の電位）を検出する検出回路を備える。
例えば図２０（Ａ）に示すように、入力電圧の波形として矩形波を用いた場合、出力電
流波形として鋭いピークを有する波形が検出される。
また図２０（Ｂ）に示すように、伝導性を有する被検知体が容量に近接または接触した
場合、電極間の容量値が減少するため、これに応じて出力の電流値が減少する。
このように、入力電圧に対する出力電流（または電位）の変化を用いて、容量の変化を
検出することにより、被検知体の近接、または接触を検知することができる。
［タッチセンサの構成例］
図２０（Ｃ）は、マトリクス状に配置された複数の容量を備えるタッチセンサの構成例
を示す。
タッチセンサは、Ｘ方向（紙面横方向）に延在する複数の配線と、これら複数の配線と
交差し、Ｙ方向（紙面縦方向）に延在する複数の配線とを有する。交差する２つの配線間
には容量が形成される。
また、Ｘ方向に延在する配線には、入力電圧または共通電位（接地電位、基準電位を含
む）のいずれか一方が入力される。また、Ｙ方向に延在する配線には、検出回路（例えば
、ソースメータ、センスアンプなど）が電気的に接続され、当該配線に流れる電流（また
は電位）を検出することができる。
タッチセンサは、Ｘ方向に延在する複数の配線に対して順に入力電圧が入力されるよう
に走査し、Ｙ方向に延在する配線に流れる電流（または電位）の変化を検出することで、
被検知体の２次元的なセンシングが可能となる。
［タッチパネルの構成例］
以下では、複数の画素を有する表示部とタッチセンサを備えるタッチパネルの構成例と
、該タッチパネルを電子機器に組み込む場合の例について説明する。
図２１（Ａ）は、タッチパネルを備える電子機器の断面概略図である。
電子機器３５３０は、筐体３５３１と、該筐体３５３１内に少なくともタッチパネル３
５３２、バッテリー３５３３、制御部３５３４を有する。またタッチパネル３５３２は制
御部３５３４と配線３５３５を介して電気的に接続される。制御部３５３４により表示部
への画像の表示やタッチセンサのセンシングの動作が制御される。またバッテリー３５３
３は制御部３５３４と配線３５３６を介して電気的に接続され、制御部３５３４に電力を
供給することができる。
タッチパネル３５３２はその表示面側が外側に露出するように設けられる。タッチパネ
ル３５３２の露出した面に画像を表示すると共に、接触または近接する被検知体を検知す
ることができる。
図２１（Ｂ）乃至図２１（Ｅ）に、タッチパネルの構成例を示す。
図２１（Ｂ）に示すタッチパネル３５３２は、第１の基板３５４１と第２の基板３５４
３の間に表示部３５４２を備える表示パネル３５４０と、タッチセンサ３５４４を備える
第３の基板３５４５と、保護基板３５４６と、を備える。
表示パネル３５４０としては、液晶素子、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓ
ｃｅｎｃｅ）素子が適用された表示装置や、電子ペーパ等、様々な表示装置を適用できる
。なおタッチパネル３５３２は、表示パネル３５４０の構成に応じて、バックライトや偏
光板等を別途備えていてもよい。
保護基板３５４６の一方の面に被検知体が接触または近接するため、少なくともその表
面は、機械的強度が高められていることが好ましい。例えばイオン交換法や風冷強化法等
により物理的、または化学的な処理が施され、その表面に圧縮応力を加えた強化ガラスを
保護基板３５４６に用いることができる。または、表面がコーティングされたプラスチッ
ク等の可撓性基板を用いることもできる。なお、保護基板３５４６上に保護フィルムや光
学フィルムを設けてもよい。
タッチセンサ３５４４は、第３の基板３５４５の少なくとも一方の面に設けられる。ま
たは、タッチセンサ３５４４を構成する一対の電極を第３の基板３５４５の両面に形成し
てもよい。また、タッチパネルの薄型化のため、第３の基板３５４５として可撓性のフィ
ルムを用いてもよい。また、タッチセンサ３５４４は、一対の基板（フィルムを含む）に
挟持された構成としてもよい。
図２１（Ｂ）では、保護基板３５４６とタッチセンサ３５４４を備える第３の基板３５
４５とが接着層３５４７で接着されている構成を示しているが、必ずしもこれらは接着さ
れていなくてもよい。また、第３の基板３５４５と表示パネル３５４０とを接着層３５４
７により接着する構成としてもよい。
図２１（Ｂ）に示すタッチパネル３５３２は、表示パネルと、タッチセンサを備える基
板とが独立して設けられている。このような構成を有するタッチパネルを外付け型のタッ
チパネルとも呼べる。このような構成とすることにより、表示パネルとタッチセンサを備
える基板とをそれぞれ別途作製し、これらを重ねることで表示パネルにタッチセンサの機
能を付加することができるため、特別な作製工程を経ることなく容易にタッチパネルを作
製することができる。
図２１（Ｃ）に示すタッチパネル３５３２は、タッチセンサ３５４４が第２の基板３５
４３の保護基板３５４６側の面に設けられている。このような構成を有するタッチパネル
をオンセル型のタッチパネルとも呼べる。このような構成とすることにより、必要な基板
の枚数を低減できるため、タッチパネルの薄型化および軽量化を実現できる。
図２１（Ｄ）に示すタッチパネル３５３２は、タッチセンサ３５４４が保護基板３５４
６の一方の面に設けられている。このような構成とすることにより、表示パネルとタッチ
センサをそれぞれ別途作製することができるため、容易にタッチパネルを作製することが
できる。さらに、必要な基板の枚数を低減できるため、タッチパネルの薄型化および軽量
化を実現できる。
図２１（Ｅ）に示すタッチパネル３５３２は、タッチセンサ３５４４が表示パネル３５
４０の一対の基板の内側に設けられている。このような構成を有するタッチパネルをイン
セル型のタッチパネルとも呼べる。このような構成とすることにより、必要な基板の枚数
を低減できるため、タッチパネルの薄型化および軽量化を実現できる。このようなタッチ
パネルは、例えば、表示部３５４２が備えるトランジスタや配線、電極などにより第１の
基板３５４１上または第２の基板３５４３上にタッチセンサとして機能する回路を作り込
むことにより実現できる。また、光学式のタッチセンサを用いる場合には、光電変換素子
を備える構成としてもよい。
［インセル型のタッチパネルの構成例］
以下では、複数の画素を有する表示部にタッチセンサを組み込んだタッチパネルの構成
例について説明する。ここでは、画素に設けられる表示素子として、液晶素子を適用した
例を示す。
図２２（Ａ）は、本構成例で例示するタッチパネルの表示部に設けられる画素回路の一
部における等価回路図である。
一つの画素は少なくともトランジスタ３５０３と液晶素子３５０４を有する。またトラ
ンジスタ３５０３のゲートに配線３５０１が、ソースまたはドレインの一方には配線３５
０２が、それぞれ電気的に接続されている。
画素回路は、Ｘ方向に延在する複数の配線（例えば、配線３５１０＿１、配線３５１０
＿２）と、Ｙ方向に延在する複数の配線（例えば、配線３５１１）を有し、これらは互い
に交差して設けられ、その間に容量が形成される。
また、画素回路に設けられる画素のうち、一部の隣接する複数の画素は、それぞれに設
けられる液晶素子の一方の電極が電気的に接続され、一つのブロックを形成する。当該ブ
ロックは、島状のブロック（例えば、ブロック３５１５＿１、ブロック３５１５＿２）と
、Ｙ方向に延在するライン状のブロック（例えば、ブロック３５１６）の、２種類に分類
される。なお、図２２（Ａ）では、画素回路の一部のみを示しているが、実際にはこれら
２種類のブロックがＸ方向およびＹ方向に繰り返し配置される。
Ｘ方向に延在する配線３５１０＿１（または配線３５１０＿２）は、島状のブロック３
５１５＿１（またはブロック３５１５＿２）と電気的に接続される。なお、図示しないが
、Ｘ方向に延在する配線３５１０＿１は、ライン状のブロックを介してＸ方向に沿って不
連続に配置される複数の島状のブロック３５１５＿１を電気的に接続する。また、Ｙ方向
に延在する配線３５１１は、ライン状のブロック３５１６と電気的に接続される。
図２２（Ｂ）は、Ｘ方向に延在する複数の配線３５１０と、Ｙ方向に延在する複数の配
線３５１１の接続構成を示した等価回路図である。Ｘ方向に延在する配線３５１０の各々
には、入力電圧または共通電位を入力することができる。また、Ｙ方向に延在する配線３
５１１の各々には接地電位を入力する、または配線３５１１と検出回路と電気的に接続す
ることができる。
［タッチパネルの動作例］
以下、図２３を用いて、上述したタッチパネルの動作について説明する。
図２３（Ａ）に示すように１フレーム期間を、書き込み期間と検知期間とに分ける。書
き込み期間は画素への画像データの書き込みを行う期間であり、配線３５１０（ゲート線
ともいう）が順次選択される。一方、検知期間は、タッチセンサによるセンシングを行う
期間であり、Ｘ方向に延在する配線３５１０が順次選択され、入力電圧が入力される。
図２３（Ｂ）は、書き込み期間における等価回路図である。書き込み期間では、Ｘ方向
に延在する配線３５１０と、Ｙ方向に延在する配線３５１１の両方に、共通電位が入力さ
れる。
図２３（Ｃ）は、検知期間のある時点における等価回路図である。検知期間では、Ｙ方
向に延在する配線３５１１の各々は、検出回路と電気的に接続する。また、Ｘ方向に延在
する配線３５１０のうち、選択されたものには入力電圧が入力され、それ以外のものには
共通電位が入力される。
このように、画像の書き込み期間とタッチセンサによるセンシングを行う期間とを、独
立して設けることが好ましい。これにより、画素の書き込み時のノイズに起因するタッチ
センサの感度の低下を抑制することができる。
［画素構成例］
以下では、上記タッチパネルに用いることのできる画素の構成例について説明する。
図２４（Ａ）は、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが
適用された画素の一部を示す断面概略図である。
画素は、トランジスタ３５２１と、電極３５２２と、電極３５２３と、液晶３５２４と
、カラーフィルタ３５２５と、を備える。開口部を有する電極３５２３はトランジスタ３
５２１のソースまたはドレインの一方に電気的に接続される。また、電極３５２３は絶縁
層を介して電極３５２２上に設けられる。電極３５２３と電極３５２２は、それぞれ液晶
素子の一方の電極として機能し、これらの間に電圧を印加することにより、液晶の配向を
制御することができる。
例えば電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続するこ
とにより、上述したタッチパネルの画素を構成することができる。
なお、電極３５２２を電極３５２３上に設けることもできる。その場合は電極３５２２
を、開口部を有する形状とし、絶縁層を介して電極３５２３上に設ければよい。
図２４（Ｂ）は、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モードが適用され
た画素の一部を示す断面概略図である。
画素に設けられる電極３５２３と電極３５２２はいずれも櫛歯状の形状を有し、互いに
かみ合うように、且つ離間して同一平面上に設けられている。
例えば電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続するこ
とにより、上述したタッチパネルの画素を構成することができる。
図２４（Ｃ）は、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが適用された
画素の一部を示す断面概略図である。
電極３５２２は、液晶３５２４を介して電極３５２３と対向するように設けられている
。また電極３５２２と重ねて配線３５２６が設けられている。配線３５２６は、例えば、
図２４（Ｃ）に示す画素が属するブロックとは異なるブロック間を電気的に接続するため
に設けることができる。
例えば電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続するこ
とにより、上述したタッチパネルの画素を構成することができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態９）
本実施の形態では、本発明の一態様の一例で示したトランジスタを用いた情報処理装置
の構成について、図面を参照しながら説明する。
具体的には、画素を選択するＧ信号を３０Ｈｚ（１秒間に３０回）以上の頻度、好まし
くは６０Ｈｚ（１秒間に６０回）以上９６０Ｈｚ（１秒間に９６０回）未満の頻度で出力
する第１のモードと、１１．６μＨｚ（１日に１回）以上０．１Ｈｚ（１秒間に０．１回
）未満の頻度、好ましくは０．２８ｍＨｚ（１時間に１回）以上１Ｈｚ（１秒間に１回）
未満の頻度で出力する第２のモードを備える情報処理装置について説明する。
この情報処理装置を用いて静止画を表示すると、リフレッシュレートを１Ｈｚ未満、好
ましくは０．２Ｈｚ以下とすることができ、使用者の目にやさしい表示、使用者の目の疲
労を軽減する表示、使用者の目に負担を与えない表示をすることができる。また、表示部
に表示する画像の性質に応じて最適な頻度で表示画像をリフレッシュすることができる。
具体的には、動画をなめらかに表示する場合に比べて、リフレッシュを低い頻度で行うこ
とにより、フリッカーの少ない静止画を表示することができる。加えて、消費電力を低減
する効果も奏する。
図２６は、神経系の目の疲労を説明する図である。
図２７は、筋肉系の目の疲労を説明する図である。
＜目の疲労について＞
ここで目の疲労について説明する。目の疲労には、神経系の疲労と筋肉系の疲労の２種
類がある。
神経系の疲労は、表示部が発する光や点滅画面を長時間見続けることで、その明るさが
、眼の網膜、神経または脳を刺激して疲れさせるものである。蛍光灯や従来の表示装置の
表示部が小刻みに明滅する現象をフリッカーというが、このようなフリッカーは神経系の
疲労を引き起こす。
筋肉系の疲労は、ピント調節のときに使用する毛様体の筋肉を酷使することにより疲れ
させるものである。
図２６（Ａ）に、従来の表示部の表示を表す模式図を示す。従来の表示部の表示では、
１秒間に６０回の画像の書き換えが行われている。このような画面を長時間見続けること
により、使用者の眼の網膜、神経または脳を刺激して目の疲労が引き起こされるおそれが
あった。
図２６（Ｂ）に、本実施の形態で説明する情報処理装置の表示を表す模式図を示す。本
実施の形態で説明する情報処理装置は、画素を選択するＧ信号を出力する頻度を変えるこ
とができる。特に、オフ電流が極めて小さいトランジスタを表示部の画素部に用いること
により、フリッカーの発生を抑制しつつ、フレーム周波数を下げることができる。例えば
、５秒間に１回の画像の書き換えが可能となるため、同じ画像を見ることが可能となり、
使用者に視認される画面のちらつきが低減される。これにより、使用者の眼の網膜、神経
または脳の刺激が低減され、神経系の疲労が軽減される。
なお、オフ電流が極めて小さいトランジスタとしては、例えば酸化物半導体を用いたト
ランジスタ、特に、ＣＡＡＣ－ＯＳ膜を用いたトランジスタが好適である。
また、図２７（Ａ）に示すように、１画素のサイズが大きい場合（例えば精細度が１５
０ｐｐｉ未満の場合）、表示部に表示された文字はぼやけてしまう。表示部に表示された
ぼやけた文字を長時間見続けると、毛様体の筋肉が、絶えずピントを合わせようと動いて
いるにもかかわらず、ピントが合わせづらい状態がつづくことになり、目に負担をかけて
しまうおそれがあった。
これに対し、図２７（Ｂ）に示すように、本発明の一態様にかかる表示装置では、１画
素のサイズが小さく、精細度が１５０ｐｐｉ好ましくは２００ｐｐｉ以上の高精細な表示
が可能となるため、緻密で滑らかな表示とすることができる。これにより、毛様体の筋肉
が、ピントを合わせやすくなるため、使用者の筋肉系の疲労が軽減される。なお、精細度
は画素密度（ｐｐｉ：ｐｉｘｅｌ ｐｅｒ ｉｎｃｈ）を用いて表現することができる。
画素密度は、１インチあたりの画素の数である。また、画素は画像を構成する単位である
。
なお、目の疲労を定量的に測定する方法が検討されている。例えば、神経系の疲労の評
価指標としては、臨界融合周波数（ＣＦＦ：Ｃｒｉｔｉｃａｌ Ｆｌｉｃｋｅｒ（Ｆｕｓ
ｉｏｎ） Ｆｒｅｑｕｅｎｃｙ）などが知られている。また、筋肉系の疲労の評価指標と
しては、調節時間や調節近点距離などが知られている。
そのほか、目の疲労を評価する方法として、脳波測定、サーモグラフィ法、瞬きの回数
の測定、涙液量の評価、瞳孔の収縮反応速度の評価や、自覚症状を調査するためのアンケ
ート等がある。
本実施の形態で説明する表示機能を有する情報処理装置６０５は、表示装置６４０、演
算装置６２０並びに入力手段５００を有する（図２８参照）。
＜１．表示装置６４０の構成＞
表示装置６４０は、表示部６３０および制御部６１０を有する（図２８参照）。一次画
像信号６２５＿Ｖおよび一次制御信号６２５＿Ｃが表示装置６４０に供給され得る。表示
装置６４０は、画像情報を表示部６３０に表示できる。
一次画像信号６２５＿Ｖは、画像の階調情報（輝度情報ともいえる）の他、例えば色度
情報等を含む。
一次制御信号６２５＿Ｃは、例えば表示装置６４０の走査動作のタイミング等を制御す
るための信号などを含む。
なお、電源電位等は表示装置６４０の制御部６１０および表示部６３０に供給される。
［１．１制御部６１０］
制御部６１０は、表示部６３０を制御する機能を有する。例えば、二次画像信号６１５
＿Ｖおよび／または二次制御信号６１５＿Ｃ等を生成する。
例えば、制御部６１０が極性決定回路を備える構成としてもよい。極性決定回路は、信
号の極性をフレーム毎に反転できる。
極性決定回路は、二次画像信号６１５＿Ｖの極性を反転するタイミングを通知し、当該
タイミングに従って、制御部６１０が二次画像信号６１５＿Ｖの極性を反転する機能を備
える構成としてもよい。なお、二次画像信号６１５＿Ｖの極性を、制御部６１０内におい
て反転してもよいし、制御部６１０からの命令に従って、表示部６３０内において反転し
てもよい。
また、極性決定回路がカウンタと信号生成回路を有し、同期信号を用いて二次画像信号
６１５＿Ｖの極性を反転させるタイミングを定める機能を有してもよい。
なお、カウンタは、水平同期信号のパルスを用いてフレーム期間の数を数える機能を有
する。また、信号生成回路は、二次画像信号６１５＿Ｖの極性を反転させるタイミングを
、制御部６１０に通知する機能を有する。これにより、カウンタにおいて得られたフレー
ム期間の数の情報を用いて、連続する複数フレーム期間ごとに二次画像信号６１５＿Ｖの
極性を反転することができる。
［１．１．１二次画像信号］
二次画像信号６１５＿Ｖには、画像情報を含めることができる。
例えば、制御部６１０は、二次画像信号６１５＿Ｖを一次画像信号６２５＿Ｖから生成
し、当該二次画像信号６１５＿Ｖを出力してもよい。
また、制御部６１０は、一次画像信号６２５＿Ｖと基準電位Ｖｓｃの差を振れ幅とし、
極性がフレーム毎に反転する信号を二次画像信号６１５＿Ｖとして生成してもよい。
［１．１．２二次制御信号］
二次制御信号６１５＿Ｃには、表示部６３０の第１の駆動回路（Ｇ駆動回路６３２とも
いう）を制御するための信号または第２の駆動回路（Ｓ駆動回路６３３ともいう）を制御
するための信号を含めることができる。
例えば、制御部６１０が、垂直同期信号、水平同期信号などの同期信号を含む一次制御
信号６２５＿Ｃから二次制御信号６１５＿Ｃを生成してもよい。
二次制御信号６１５＿Ｃは、例えばスタートパルス信号ＳＰ、ラッチ信号ＬＰ、パルス
幅制御信号ＰＷＣ、クロック信号ＣＫなどを含む。
具体的には、二次制御信号６１５＿Ｃには、Ｓ駆動回路６３３の動作を制御するＳ駆動
回路用のスタートパルス信号ＳＰ、Ｓ駆動回路用のクロック信号ＣＫ、ラッチ信号ＬＰな
どを含めることができる。また、Ｇ駆動回路６３２の動作を制御するＧ駆動回路用のスタ
ートパルス信号ＳＰ、Ｇ駆動回路用のクロック信号ＣＫ、パルス幅制御信号ＰＷＣなどを
含めることができる。
［１．２表示部６３０の構成］
表示部６３０は、画素部６３１、第１の駆動回路（Ｇ駆動回路６３２ともいう）並びに
第２の駆動回路（Ｓ駆動回路６３３ともいう）を有する。
画素部６３１は、表示光に４２０ｎｍより短い波長の光を含まず且つ１５０ｐｐｉ以上
の精細度で設けられた複数の画素６３１ｐおよび当該複数の画素６３１ｐを接続する配線
を有する。それぞれの画素６３１ｐは、走査線Ｇの少なくとも一つと接続され、信号線Ｓ
の少なくとも一つと接続されている。なお、配線の種類およびその数は、画素６３１ｐの
構成、数および配置に依存する。
例えば、画素６３１ｐが、ｘ列×ｙ行のマトリクス状に画素部６３１に配置されている
場合、信号線Ｓ１乃至信号線Ｓｘ並びに走査線Ｇ１乃至走査線Ｇｙを、画素部６３１内に
配置する（図２９（Ａ－１）参照）。複数の走査線（Ｇ１乃至Ｇｙ）はＧ信号を行毎に供
給することができる。複数の信号線（Ｓ１乃至Ｓｘ）は複数の画素にＳ信号を供給するこ
とができる。
Ｇ駆動回路６３２は、Ｇ信号６３２＿Ｇの供給を制御して、走査線Ｇを選択できる（図
２８参照）。
例えば、画素部６３１を複数の領域（具体的には第１領域６３１ａ、第２領域６３１ｂ
および第３領域６３１ｃ）に分割して駆動してもよい（図２９（Ａ－２）参照）。
各領域には、複数の画素６３１ｐ、当該画素６３１ｐを行毎に選択するための複数の走
査線Ｇ並びに選択された画素６３１ｐにＳ信号６３３＿Ｓを供給するための複数の信号線
Ｓを設けることができる。
また、複数のＧ駆動回路（具体的には第１Ｇ駆動回路６３２ａ、第２Ｇ駆動回路６３２
ｂおよび第３Ｇ駆動回路６３２ｃ）を設けてもよい。
Ｇ駆動回路は、Ｇ信号６３２＿Ｇの供給を制御して、各領域に設けられた走査線Ｇ（具
体的には第１Ｇ駆動回路６３２ａは走査線Ｇ１乃至Ｇｊ、第２Ｇ駆動回路６３２ｂは走査
線Ｇｊ＋１乃至Ｇ２ｊおよび第３Ｇ駆動回路６３２ｃは走査線Ｇ２ｊ＋１乃至Ｇｙ）を選
択できる。
［１．２．１Ｇ駆動回路］
Ｇ駆動回路は、画素回路６３４を選択する第１の駆動信号（Ｇ信号ともいう）６３２＿
Ｇを画素回路６３４に出力する。Ｇ駆動回路６３２は、各走査線を選択するＧ信号６３２
＿Ｇを各走査線に３０Ｈｚ（１秒間に３０回）以上の頻度、好ましくは６０Ｈｚ（１秒間
に６０回）以上９６０Ｈｚ（１秒間に９６０回）未満の頻度で出力する第１のモードと、
１１．６μＨｚ（１日に１回）以上０．１Ｈｚ（１秒間に０．１回）未満の頻度、好まし
くは０．２８ｍＨｚ（１時間に１回）以上１Ｈｚ（１秒間に１回）未満の頻度で出力する
第２のモードを備える。
Ｇ駆動回路６３２は、第１のモードと第２のモードを切り替えて動作することができる
。例えば、モード切り替え信号を含む二次制御信号６１５＿Ｃまたは二次制御信号６１５
＿Ｃに含まれるＧ駆動回路用のスタートパルス信号を用いて、Ｇ駆動回路６３２の第１の
モードと第２のモードを切り替えることができる。具体的には、制御部６１０が出力する
Ｇ駆動回路用のスタートパルス信号の出力頻度を制御してもよい。
Ｇ信号６３２＿ＧはＧ駆動回路６３２により生成される。Ｇ信号６３２＿Ｇは行毎に画
素６３１ｐに出力され、画素６３１ｐは行毎に選択される。
［１．２．２Ｓ駆動回路］
表示部６３０はＳ駆動回路６３３を有していても良い。Ｓ駆動回路は、第２の駆動信号
（Ｓ信号６３３＿Ｓともいう）を二次画像信号６１５＿Ｖから生成し、当該Ｓ信号６３３
＿Ｓの信号線Ｓ（具体的にはＳ１乃至Ｓｘ）への供給を制御する。
Ｓ信号６３３＿Ｓは画像の階調情報等を含む。Ｓ信号６３３＿ＳはＧ信号６３２＿Ｇに
選択された画素６３１ｐに供給される。
［１．２．３画素部６３１の構成の詳細］
画素部６３１は、複数の画素６３１ｐを有する。
画素６３１ｐは、表示素子６３５と当該表示素子６３５を含む画素回路６３４を備える
（図２８参照）。
画素回路６３４は供給されるＳ信号６３３＿Ｓを保持し、表示素子６３５に画像情報の
一部を表示する。なお、表示素子６３５の種類または駆動方法に応じた構成を選択して画
素回路６３４に用いることができる。
［１．２．３．１画素回路］
画素回路６３４の一例として、液晶素子６３５ＬＣを表示素子６３５に適用する構成を
図２９（Ｂ－１）に示す。
画素回路６３４は、Ｇ信号６３２＿Ｇが入力されるゲート電極と、Ｓ信号が入力される
第１の電極とを備えるトランジスタ６３４ｔと、トランジスタ６３４ｔの第２の電極に電
気的に接続される第１の電極と、共通電位が供給される第２の電極を備える液晶素子６３
５ＬＣと、を具備する。
画素回路６３４は、Ｓ信号６３３＿Ｓの表示素子６３５への供給を制御するトランジス
タ６３４ｔを有する。
トランジスタ６３４ｔのゲートは、走査線Ｇ１から走査線Ｇｙのいずれか１つに接続さ
れている。トランジスタ６３４ｔのソースおよびドレインの一方は、信号線Ｓ１から信号
線Ｓｘのいずれか１つに接続され、トランジスタ６３４ｔのソースおよびドレインの他方
は、表示素子６３５の第１電極に接続されている。
画素６３１ｐはトランジスタ６３４ｔをＳ信号６３３＿Ｓの画素６３１ｐへの入力を制
御するスイッチング素子として用いる。また、複数のトランジスタを一のスイッチング素
子として画素６３１ｐに用いてもよい。上記複数のトランジスタを並列に接続して一のス
イッチング素子として用いてもよいし、直列に接続して用いても、直列と並列が組み合わ
された接続を用いてもよい。
画素６３１ｐは、必要に応じて液晶素子６３５ＬＣの第１電極と第２電極間の電圧を保
持するための容量素子６３４ｃの他、トランジスタ、ダイオード、抵抗素子、容量素子、
インダクタなどのその他の回路素子を有していても良い。表示素子６３５の第２電極には
、所定の共通電位Ｖｃｏｍが与えられている。
容量素子６３４ｃの容量は適宜調整すればよい。例えば、後述する第２のモードにおい
て、Ｓ信号６３３＿Ｓを比較的長い期間（具体的には、１／６０ｓｅｃ以上）保持する場
合には、容量素子６３４ｃを設ける。また、容量素子６３４ｃ以外の構成を用いて、画素
回路６３４の容量を調節してもよい。例えば、液晶素子６３５ＬＣの第１の電極と第２の
電極を重ねて設ける構成により、実質的に容量素子を形成してもよい。
画素回路の他の一例として、ＥＬ素子６３５ＥＬを表示素子６３５に適用する構成を図
２９（Ｂ－２）に示す。
画素回路６３４ＥＬは、Ｇ信号６３２＿Ｇが入力されるゲート電極と、Ｓ信号が入力さ
れる第１の電極と、容量素子６３４ｃの第１の電極と電気的に接続される第２の電極と、
を有する第１のトランジスタ６３４ｔ＿１を有する。また、第１のトランジスタ６３４ｔ
＿１の第２の電極に電気的に接続されるゲート電極と、容量素子６３４ｃの第２の電極と
電気的に接続される第１の電極と、ＥＬ素子６３５ＥＬの第１の電極と電気的に接続され
る第２の電極と、を有する第２のトランジスタ６３４ｔ＿２を有する。また、容量素子６
３４ｃの第２の電極と、第２のトランジスタ６３４ｔ＿２の第１の電極には、電源電位が
供給され、ＥＬ素子６３５ＥＬの第２の電極には、共通電位が供給される。なお、電源電
位と共通電位の電位差は、ＥＬ素子６３５ＥＬの発光開始電圧よりも大きい。
［１．２．３．２トランジスタ］
画素回路６３４において、トランジスタ６３４ｔは、信号線Ｓの電位を表示素子６３５
の第１電極に与えるか否かを制御する。
なお、本発明の一態様の表示装置に好適なトランジスタとして酸化物半導体を用いたト
ランジスタを適用することができる。酸化物半導体を用いたトランジスタの詳細について
は、先の実施の形態の記載を参酌することができる。
酸化物半導体膜が適用されたトランジスタは、オフ状態でのソースとドレイン間のリー
ク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いもの
とすることができる。オフ電流が極めて小さいトランジスタを表示部の画素部に用いるこ
とにより、フリッカーの発生を抑制しつつ、フレーム周波数を下げることができる。
［１．２．３．３表示素子］
表示素子６３５は液晶素子６３５ＬＣに限られず、例えば電圧を加えることでエレクト
ロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が発生するＯＬＥＤ素子
や、電気泳動を用いる電子インクなど、さまざまな表示素子を適用できる。
例えば、液晶素子６３５ＬＣの偏光の透過率は、Ｓ信号６３３＿Ｓの電位により制御す
ることができ、これにより階調を表示することができる。
［１．２．４光供給部］
例えば、透過型の液晶素子を表示素子６３５に適用する場合、光供給部６５０を表示部
６３０に設けることができる。光供給部６５０は光源を有する。制御部６１０は、光供給
部６５０が有する光源の駆動を制御する。液晶素子が設けられた画素部６３１に光を供給
し、バックライトとして機能する。
光供給部６５０の光源としては、冷陰極蛍光ランプ、発光ダイオード（ＬＥＤ）、ＯＬ
ＥＤ素子などを用いることができる。
特に、光源が発する青色の光の強度を他の色の光の強度より弱めた構成が好ましい。光
源が発する光に含まれる青色を呈する光は、眼の角膜や水晶体で吸収されずに、網膜まで
到達するため、長期的な網膜への影響（例えば、加齢黄斑変性など）や、夜中まで青色の
光に暴露された際の概日リズム（サーカディアン・リズム：Ｃｉｒｃａｄｉａｎ ｒｈｙ
ｔｈｍ）への悪影響などを低減できる。具体的には、４００ｎｍ以下、好ましくは４２０
ｎｍ以下、より好ましくは４４０ｎｍ以下の波長を有する光（ＵＶＡともいう）を含まな
い光源が好ましい。
＜２．演算装置＞
演算装置６２０は、一次画像信号６２５＿Ｖおよびモード切り替え信号を含む一次制御
信号６２５＿Ｃを生成する。
［モード切り替え信号を含む一次制御信号の例１］
モード切り替え信号は、例えば、情報処理装置６０５の使用者の命令により生成しても
よい。
情報処理装置６０５の使用者は、入力手段５００を用いて表示を切り替える命令をする
ことができる。画像切り替え信号５００＿Ｃが演算装置６２０に供給され、演算装置６２
０がモード切り替え信号を含む一次制御信号６２５＿Ｃを出力するように構成して良い。
モード切り替え信号を含む一次制御信号６２５＿Ｃが、表示装置６４０の制御部６１０
に供給され、制御部がモード切り替え信号を含む一次制御信号６２５＿Ｃを出力する。
例えば、第２のモードから第１のモードに切り替えるモード切り替え信号を含む一次制
御信号６２５＿Ｃが、Ｇ駆動回路６３２に供給されると、Ｇ駆動回路６３２は第２のモー
ドから第１のモードに切り替わる。そして、Ｇ駆動回路６３２はＧ信号を１フレーム分以
上出力し、その後第２のモードに切り替わる。
具体的には、入力手段５００がページめくり動作を検知した場合に、画像切り替え信号
５００＿Ｃを演算装置６２０に出力するように構成してもよい。
演算装置６２０は、ページめくり動作を含む一次画像信号６２５＿Ｖを生成し、当該一
次画像信号６２５＿Ｖと共にモード切り替え信号を含む一次制御信号６２５＿Ｃを出力す
る。
当該一次画像信号６２５＿Ｖと当該一次制御信号６２５＿Ｃが供給された制御部６１０
は、モード切り替え信号を含む二次制御信号６１５＿Ｃと、ページめくり動作を含む二次
画像信号６１５＿Ｖを供給する。
モード切り替え信号を含む二次制御信号６１５＿Ｃが供給されたＧ駆動回路６３２は、
第２のモードから第１のモードに切り替わり、高い頻度でＧ信号６３２＿Ｇを出力する。
ページめくり動作を含む二次画像信号６１５＿Ｖが供給されたＳ駆動回路６３３は、当
該二次画像信号６１５＿Ｖから生成したＳ信号６３３＿Ｓを画素回路６３４に出力する。
これにより、画素６３１ｐは、ページめくり動作を含む多数のフレーム画像を高い頻度
で書き換えることができる。その結果、ページめくり動作を含む二次画像信号６１５＿Ｖ
をなめらかに表示できる。
［モード切り替え信号を含む一次制御信号の例２］
演算装置６２０が、表示部６３０に出力する一次画像信号６２５＿Ｖが動画像か静止画
像かを判別し、その判別結果に応じてモード切り替え信号を含む一次制御信号６２５＿Ｃ
を出力するように構成して良い。
具体的には、一次画像信号６２５＿Ｖが動画像である場合において、当該演算装置６２
０が第１のモードを選択する切り替え信号を出力し、静止画像である場合において、当該
演算装置６２０が第２のモードを選択する切り替え信号を出力する構成としてもよい。
なお、動画像が静止画像かを判別する方法としては、一次画像信号６２５＿Ｖに含まれ
る一のフレームとその前後のフレームの信号の差分が、あらかじめ定められた差分より大
きいときに動画像と、それ以下のとき静止画像と、判別すればよい。
制御部６１０が、Ｇ駆動回路の動作モードを一のモードから他のモードに切り替えると
き（例えば、第２のモードから第１のモードに切り替えるとき）Ｇ駆動回路は、Ｇ信号６
３２＿Ｇを１回以上の所定の回数出力した後に、他のモードに切り替わる構成としてもよ
い。
＜３．入力手段＞
入力手段５００としては、タッチパネル、タッチパッド、マウス、ジョイスティック、
トラックボール、データグローブ、撮像装置などを用いることができる。演算装置６２０
は、入力手段５００から入力される電気信号と表示部の座標を関連づけることができる。
これにより、使用する者が表示部に表示される情報を処理するための命令を入力すること
ができる。
使用する者が入力手段５００から入力する情報としては、例えば表示部に表示される画
像の表示位置を変えるためにドラッグする命令、表示されている画像を送り次の画像を表
示するためにスワイプする命令、帯状の画像を順に送るためにスクロールする命令、特定
の画像を選択する命令、画像を表示する大きさを変化するためにピンチ・イン、ピンチ・
アウトする命令の他、手書き文字入力する命令などを挙げることができる。
なお、照度は、単位面積の被照面に単位時間あたりに入射される、目の分光感度が加味
された光の量である。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態１０）
本発明の一態様である半導体装置は、さまざまな電子機器（遊技機も含む）に適用する
ことができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信
機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ
、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置
、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機
器の一例を図１５に示す。
図１５（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は
、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示
することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を
示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかに示す半導体装置は、表示部９００３に用いることが可能で
ある。それゆえ、表示部９００３の表示品位を高くすることができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３
に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力する
ことができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、
画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメー
ジセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせ
ることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して
垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、
大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブル
に表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１５（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００
は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表
示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持し
た構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリ
モコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キ
ー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示さ
れる映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作
機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図１５（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。
テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、
さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一
方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など
）の情報通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、表示部９１０７に用
いることが可能である。それゆえ、テレビジョン装置の表示品位を向上させることができ
る。
図１５（Ｃ）はコンピュータ９２００であり、本体９２０１、筐体９２０２、表示部９
２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０
６などを含む。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能で
ある。それゆえ、コンピュータ９２００の表示品位を向上させることができる。
表示部９２０３は、タッチ入力機能を有しており、コンピュータ９２００の表示部９２
０３に表示された表示ボタンを指などで触れることで、画面操作や、情報を入力すること
ができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態
５に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９２０３にタッチ
入力機能を持たせることができる。
図１６（Ａ）および図１６（Ｂ）は２つ折り可能なタブレット型端末である。図１６（
Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表
示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力
モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂ
に用いることが可能である。それゆえ、タブレット端末の表示品位を向上させることがで
きる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示さ
れた操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６
３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領
域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６
３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９
６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表
示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一
部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボー
ド表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれること
で表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時に
タッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向き
を切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替え
スイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外
光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セ
ンサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置
を内蔵させてもよい。
また、図１６（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示
しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表
示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネ
ルとしてもよい。
図１６（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９
６３３、充放電制御回路９６３４を有する。なお、図１６（Ｂ）では充放電制御回路９６
３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成につい
て示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態
にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、
耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１６（Ａ）および図１６（Ｂ）に示したタブレット型端末は、様々
な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時
刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集する
タッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を
有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル
、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は
、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的
に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチ
ウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１６（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１６
（Ｃ）にブロック図を示し説明する。図１６（Ｃ）には、太陽電池９６３３、バッテリー
９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ
３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６
３６、コンバータ９６３７、スイッチＳＷ１乃至スイッチＳＷ３が、図１６（Ｂ）に示す
充放電制御回路９６３４に対応する箇所となる。
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明す
る。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤ
ＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作
に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバー
タ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表
示部９６３１での表示を行わない際には、スイッチＳＷ１をオフにし、スイッチＳＷ２を
オンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず
、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段による
バッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を
送受信して充電する無接点電力伝送モジュールや、また、他の充電手段を組み合わせて行
う構成としてもよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
［実施例］
本実施例では、容量素子を構成する一対の電極のうち一方を、透光性を有する半導体膜
に不純物を含ませた電極を用い、表示させた。表示された画像を図４９に示す。
図４９より、透光性を有する半導体膜に不純物を含ませた電極を有する容量素子を用い
ても表示できることが確認できた。
［参考例］
酸化物半導体が青色を呈する光を吸収することを確かめるために、波長と透過率の関係
を示す。
サンプル１は、窒化シリコン膜４００ｎｍと、窒化シリコン膜上の酸化窒化シリコン膜
５０ｎｍと、酸化窒化シリコン膜上のＩｎ－Ｇａ－Ｚｎ系酸化物膜３５ｎｍと、Ｉｎ－Ｇ
ａ－Ｚｎ系酸化物膜上の窒化シリコン膜１００ｎｍと、窒化シリコン膜上の酸化シリコン
とインジウム錫酸化物の化合物を１００ｎｍと、を有する。
サンプル２は、窒化シリコン膜４００ｎｍと、窒化シリコン膜上のＩｎ－Ｇａ－Ｚｎ系
酸化物膜３５ｎｍと、Ｉｎ－Ｇａ－Ｚｎ系酸化物膜上の酸化シリコン膜を４５０ｎｍと、
酸化シリコン膜上の窒化シリコン膜１００ｎｍと、窒化シリコン膜上の酸化シリコンとイ
ンジウム錫酸化物の化合物を１００ｎｍと、を有する。
サンプル３は、窒化シリコン膜４００ｎｍと、窒化シリコン膜上の酸化窒化シリコン膜
５０ｎｍと、酸化窒化シリコン膜上のＩｎ－Ｇａ－Ｚｎ系酸化物膜３５ｎｍと、Ｉｎ－Ｇ
ａ－Ｚｎ系酸化物膜上の酸化シリコン膜を４５０ｎｍと、酸化シリコン膜上の窒化シリコ
ン膜１００ｎｍと、窒化シリコン膜上の酸化シリコンとインジウム錫酸化物の化合物を１
００ｎｍと、を有する。
ここで、図３０に波長と透過率の関係を示す。図中の実線はサンプル１、点線はサンプ
ル２、一点鎖線はサンプル３を示す。図３０に示すように、全サンプルにおいて波長が４
００ｎｍ乃至４６０ｎｍの領域において、他の可視光領域に比べ、透過率が低減している
ことが確認された。透過率が低減していることにより、サンプルが、４００ｎｍ乃至４６
０ｎｍの領域の光を吸収していることが示唆された。
１００ 画素部
１０１ 画素
１０２ 基板
１０３ トランジスタ
１０４ 走査線駆動回路
１０５ 容量素子
１０６ 信号線駆動回路
１０７ 走査線
１０８ 液晶素子
１０９ 信号線
１１１ 半導体膜
１１３ 導電膜
１１５ 容量線
１１７ 開口
１１９ 半導体膜
１２０ 導電膜
１２１ａ 電極
１２１ｂ 画素電極
１２３ａ 開口
１２３ｂ 開口
１２５ 導電膜
１２６ 絶縁膜
１２７ ゲート絶縁膜
１２８ 絶縁膜
１２９ 絶縁膜
１３０ 絶縁膜
１３１ 絶縁膜
１３２ 絶縁膜
１３３ 絶縁膜
１５４ 対向電極
１９９ａ 第１の酸化物膜
１９９ｂ 酸化物半導体膜
１９９ｃ 第２の酸化物膜
２０１ 画素
２０５ 容量素子
２２０ 導電膜
２２１ａ 電極
２２１ｂ 画素電極
２２３ａ 開口
２２３ｂ 開口
２２５ 絶縁膜
２２６ 絶縁膜
２２７ ゲート絶縁膜
２２８ 絶縁膜
２２９ 絶縁膜
２３０ 絶縁膜
２３１ 絶縁膜
２３２ 絶縁膜
２３３ 絶縁膜
２４５ 容量素子
５００ 入力手段
５００＿Ｃ 信号
６００ スパッタリング用ターゲット
６０１ イオン
６０２ スパッタリング粒子
６０３ 被成膜面
６０５ 情報処理装置
６１０ 制御部
６１５＿Ｃ 二次制御信号
６１５＿Ｖ 二次画像信号
６２０ 演算装置
６２３ トランジスタ
６２５＿Ｃ 一次制御信号
６２５＿Ｖ 一次画像信号
６２７ ゲート電極
６２８ 半導体膜
６２９ ソース電極
６３０ 表示部
６３１ 画素部
６３１ａ 領域
６３１ｂ 領域
６３１ｃ 領域
６３１ｐ 画素
６３２ Ｇ駆動回路
６３２＿Ｇ Ｇ信号
６３２ａ Ｇ駆動回路
６３２ｂ Ｇ駆動回路
６３２ｃ Ｇ駆動回路
６３３ Ｓ駆動回路
６３３＿Ｓ Ｓ信号
６３４ 画素回路
６３４ｃ 容量素子
６３４ＥＬ 画素回路
６３４ｔ トランジスタ
６３４ｔ＿１ トランジスタ
６３４ｔ＿２ トランジスタ
６３５ 表示素子
６３５ＥＬ ＥＬ素子
６３５ＬＣ 液晶素子
６３９ ドレイン電極
６４０ 表示装置
６４１ 導電膜
９０１ 基板
９０２ 画素部
９０３ 信号線駆動回路
９０４ 走査線駆動回路
９０５ シール材
９０６ 基板
９０８ 液晶層
９１０ トランジスタ
９１１ トランジスタ
９１３ 液晶素子
９１５ 接続端子電極
９１６ 端子電極
９１８ ＦＰＣ
９１８ａ ＦＰＣ
９１８ｂ ＦＰＣ
９１９ 異方性導電剤
９２２ ゲート絶縁膜
９２３ 絶縁膜
９２４ 絶縁膜
９２５ シール材
９２６ 容量素子
９２７ 酸化物半導体膜
９２８ 電極
９２９ 容量線
９３０ａ 第１の電極
９３０ｂ 電極
９３１ 第２の電極
９３２ 絶縁膜
９３３ 絶縁膜
９３４ 絶縁膜
９３５ スペーサ
９３６ 容量素子
９７１ ソース電極
９７３ ドレイン電極
９７５ 共通電位線
９７７ 共通電極
９８５ 共通電位線
９８７ 共通電極
３５０１ 配線
３５０２ 配線
３５０３ トランジスタ
３５０４ 液晶素子
３５１０ 配線
３５１０＿１ 配線
３５１０＿２ 配線
３５１１ 配線
３５１５＿１ ブロック
３５１５＿２ ブロック
３５１６ ブロック
３５２１ トランジスタ
３５２２ 電極
３５２３ 電極
３５２４ 液晶
３５２５ カラーフィルタ
３５２６ 配線
３５３０ 電子機器
３５３１ 筐体
３５３２ タッチパネル
３５３３ バッテリー
３５３４ 制御部
３５３５ 配線
３５３６ 配線
３５４０ 表示パネル
３５４１ 基板
３５４２ 表示部
３５４３ 基板
３５４４ タッチセンサ
３５４５ 基板
３５４６ 保護基板
３５４７ 接着層
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２００ コンピュータ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (6)

  1. 第１の酸化物半導体膜にチャネル形成領域を有するトランジスタと、
    前記トランジスタと電気的に接続される容量素子と、
    前記トランジスタと電気的に接続される表示素子と、を有する画素を有し、
    前記チャネル形成領域は、第１の導電膜に重なる領域を有し、
    前記第１の導電膜は、前記第１の酸化物半導体膜の下方に位置する領域を有し、
    前記第１の酸化物半導体膜は、前記トランジスタのソース電極またはドレイン電極の一方としての機能を有する第２の導電膜と電気的に接続され、
    前記第１の酸化物半導体膜は、前記トランジスタの前記ソース電極または前記ドレイン電極の他方としての機能を有する第３の導電膜を介して前記表示素子と電気的に接続され、
    前記表示素子は、画素電極として機能する領域を第４の導電膜に有し、
    前記第４の導電膜は、前記第３の導電膜の上面に接する領域を有し、
    前記容量素子は、第２の酸化物半導体膜に一方の電極として機能する領域を有し、
    前記容量素子は、前記第４の導電膜に他方の電極として機能する領域を有し、
    前記第２の酸化物半導体膜は、第５の導電膜に電気的に接続され、
    前記第５の導電膜は、前記第２の酸化物半導体膜の上面に接し、
    前記第５の導電膜は、前記第２の導電膜と前記第３の導電膜と同層に設けられ、
    前記第１の酸化物半導体膜と前記第２の酸化物半導体膜とは、それぞれ第１の絶縁膜表面上に設けられる領域を有し、
    前記第２の酸化物半導体膜の面積は、前記第１の酸化物半導体膜の面積よりも大きく、
    前記第１の酸化物半導体膜は、ＩｎとＧａとＺｎとを有し、
    前記第２の酸化物半導体膜は、ＩｎとＧａとＺｎとを有する表示装置。
  2. 第１の酸化物半導体膜にチャネル形成領域を有するトランジスタと、
    前記トランジスタと電気的に接続される容量素子と、
    前記トランジスタと電気的に接続される表示素子と、を有する画素を有し、
    前記第１の酸化物半導体膜は、前記チャネル形成領域を第１の導電膜に重なる領域に有し、
    前記第１の導電膜は、前記第１の酸化物半導体膜の下方に位置する領域を有し、
    前記第１の酸化物半導体膜は、前記トランジスタのソース電極またはドレイン電極の一方としての機能を有する第２の導電膜と電気的に接続され、
    前記第１の酸化物半導体膜は、前記トランジスタの前記ソース電極または前記ドレイン電極の他方としての機能を有する第３の導電膜を介して前記表示素子と電気的に接続され、
    前記表示素子は、画素電極として機能する領域を第４の導電膜に有し、
    前記第４の導電膜は、前記第３の導電膜の上面に接する領域を有し、
    前記容量素子は、第２の酸化物半導体膜に一方の電極として機能する領域を有し、
    前記容量素子は、前記第４の導電膜に他方の電極として機能する領域を有し、
    前記第２の酸化物半導体膜は、第５の導電膜に電気的に接続され、
    前記第５の導電膜は、前記第２の酸化物半導体膜の上面に接し、
    前記第５の導電膜は、前記第４の導電膜と重なる領域を有し、
    前記第１の酸化物半導体膜と前記第２の酸化物半導体膜とは、それぞれ第１の絶縁膜表面上に設けられる領域を有し、
    前記第２の酸化物半導体膜の面積は、前記第１の酸化物半導体膜の面積よりも大きく、
    前記第１の酸化物半導体膜は、ＩｎとＧａとＺｎとを有し、
    前記第２の酸化物半導体膜は、ＩｎとＧａとＺｎとを有する表示装置。
  3. 第１の酸化物半導体膜にチャネル形成領域を有するトランジスタと、
    前記トランジスタと電気的に接続される容量素子と、
    前記トランジスタと電気的に接続される表示素子と、を有する画素を有し、
    前記第１の酸化物半導体膜は、前記チャネル形成領域を第１の導電膜に重なる領域に有し、
    前記第１の導電膜は、前記第１の酸化物半導体膜の下方に位置する領域を有し、
    前記第１の酸化物半導体膜は、前記トランジスタのソース電極またはドレイン電極の一方としての機能を有する第２の導電膜と電気的に接続され、
    前記第１の酸化物半導体膜は、前記トランジスタの前記ソース電極または前記ドレイン電極の他方としての機能を有する第３の導電膜を介して前記表示素子と電気的に接続され、
    前記表示素子は、画素電極として機能する領域を第４の導電膜に有し、
    前記第４の導電膜は、前記第３の導電膜の上面に接する領域を有し、
    前記容量素子は、第２の酸化物半導体膜に一方の電極として機能する領域を有し、
    前記容量素子は、前記第４の導電膜に他方の電極として機能する領域を有し、
    前記第２の酸化物半導体膜は、第５の導電膜に電気的に接続され、
    前記第５の導電膜は、前記第２の酸化物半導体膜の上面に接し、
    前記第５の導電膜は、前記第２の導電膜と前記第３の導電膜と同層に設けられ、
    前記第５の導電膜は、前記第４の導電膜と重なる領域を有し、
    前記第１の酸化物半導体膜と前記第２の酸化物半導体膜とは、それぞれ第１の絶縁膜表面上に設けられる領域を有し、
    前記第２の酸化物半導体膜の面積は、前記第１の酸化物半導体膜の面積よりも大きく、
    前記第１の酸化物半導体膜は、ＩｎとＧａとＺｎとを有し、
    前記第２の酸化物半導体膜は、ＩｎとＧａとＺｎとを有する表示装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜のチャネル形成領域よりも導電率が高い領域を有する表示装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記表示素子は、有機ＥＬを有する表示装置。
  6. 請求項１乃至請求項５のいずれか一において、
    第２の絶縁膜を有し、
    前記第２の絶縁膜は、前記第２の導電膜の上方の領域と、前記第３の導電膜の上方の領域と、前記第５の導電膜の上方の領域と、を有し、
    前記第２の絶縁膜は、前記第４の導電膜の下方の領域を有する表示装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220145922A (ko) * 2012-12-25 2022-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI607510B (zh) 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102639256B1 (ko) 2012-12-28 2024-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US9269315B2 (en) 2013-03-08 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
WO2016108122A1 (en) * 2014-12-29 2016-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having semiconductor device
WO2016128860A1 (ja) * 2015-02-12 2016-08-18 株式会社半導体エネルギー研究所 表示装置
CN106775039B (zh) * 2015-11-20 2024-02-02 京东方科技集团股份有限公司 一种内嵌式触摸屏、其制作方法及显示装置
KR20180099725A (ko) * 2015-12-29 2018-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물막 및 반도체 장치
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
WO2018061969A1 (ja) * 2016-09-27 2018-04-05 シャープ株式会社 半導体装置およびその製造方法
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
JP2019066719A (ja) * 2017-10-03 2019-04-25 シャープ株式会社 表示パネル
CN110262147B (zh) * 2018-08-10 2021-10-29 友达光电股份有限公司 半导体基板及驱动方法
US10784192B2 (en) * 2018-11-07 2020-09-22 Micron Technology, Inc. Semiconductor devices having 3-dimensional inductive structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008176262A (ja) * 2006-03-20 2008-07-31 Canon Inc 光制御装置および画像表示装置
US20090141203A1 (en) * 2007-12-03 2009-06-04 Samsung Electronics Co., Ltd. Display devices including an oxide semiconductor thin film transistor
JP2010170110A (ja) * 2008-12-25 2010-08-05 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
WO2011010415A1 (ja) * 2009-07-24 2011-01-27 シャープ株式会社 薄膜トランジスタ基板の製造方法
US20110220888A1 (en) * 2010-03-12 2011-09-15 Choi Chaun-Gi Capacitor and organic light emitting display device
US20130161612A1 (en) * 2011-12-27 2013-06-27 Chimei Innolux Corporation Display device and image display system employing the same

Family Cites Families (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2682997B2 (ja) 1987-11-14 1997-11-26 株式会社日立製作所 補助容量付液晶表示装置及び補助容量付液晶表示装置の製造方法
FR2679057B1 (fr) 1991-07-11 1995-10-20 Morin Francois Structure d'ecran a cristal liquide, a matrice active et a haute definition.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07104312A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 液晶表示装置の製造方法
TW347477B (en) 1994-09-30 1998-12-11 Sanyo Electric Co Liquid crystal display with storage capacitors for holding electric charges
JPH08222740A (ja) * 1995-02-13 1996-08-30 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ及び液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3634089B2 (ja) 1996-09-04 2005-03-30 株式会社半導体エネルギー研究所 表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3683463B2 (ja) 1999-03-11 2005-08-17 シャープ株式会社 アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ
JP2001051300A (ja) 1999-08-10 2001-02-23 Toshiba Corp 液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4776792B2 (ja) 2000-02-28 2011-09-21 株式会社半導体エネルギー研究所 発光装置および電気器具
US6566685B2 (en) 2000-04-12 2003-05-20 Casio Computer Co., Ltd. Double gate photo sensor array
JP4801242B2 (ja) 2000-07-31 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002359252A (ja) 2000-09-29 2002-12-13 Toshiba Corp 平面表示装置及びその製造方法
TWI247182B (en) 2000-09-29 2006-01-11 Toshiba Corp Flat panel display device and method for manufacturing the same
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
KR100611216B1 (ko) * 2002-01-30 2006-08-09 삼성에스디아이 주식회사 블랙매트릭스를 구비한 평판표시장치 및 그의 제조방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
TWI226712B (en) 2003-12-05 2005-01-11 Au Optronics Corp Pixel structure and fabricating method thereof
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
EP2924498A1 (en) 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TWI357530B (en) 2007-09-11 2012-02-01 Au Optronics Corp Pixel structure and liquid crystal display panel
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4844617B2 (ja) * 2008-11-05 2011-12-28 ソニー株式会社 薄膜トランジスタ基板および表示装置
JP5491833B2 (ja) 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
JP5590877B2 (ja) 2008-12-26 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
JP2010177223A (ja) * 2009-01-27 2010-08-12 Videocon Global Ltd 液晶表示装置及びその製造方法
JP2010243594A (ja) * 2009-04-01 2010-10-28 Sharp Corp 薄膜トランジスタ基板およびその製造方法
KR101422362B1 (ko) 2009-07-10 2014-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 패널 및 전자 기기
KR20190141791A (ko) 2009-07-31 2019-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
KR102526493B1 (ko) 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI582951B (zh) 2009-08-07 2017-05-11 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
KR101680047B1 (ko) 2009-10-14 2016-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101402294B1 (ko) 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
JP5559210B2 (ja) 2010-01-21 2014-07-23 シャープ株式会社 回路基板の製造方法
JP2011159908A (ja) * 2010-02-03 2011-08-18 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2012002236A1 (en) 2010-06-29 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
KR20120024241A (ko) * 2010-09-06 2012-03-14 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US9230994B2 (en) 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5687885B2 (ja) * 2010-11-25 2015-03-25 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタおよび表示装置用電極基板の製造方法
TWI432865B (zh) * 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
KR101630503B1 (ko) * 2010-12-20 2016-06-14 샤프 가부시키가이샤 반도체 장치 및 표시 장치
TWI544525B (zh) * 2011-01-21 2016-08-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
TWI743509B (zh) * 2011-05-05 2021-10-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5422626B2 (ja) * 2011-10-03 2014-02-19 株式会社半導体エネルギー研究所 半導体装置
TWI497689B (zh) * 2011-12-02 2015-08-21 Ind Tech Res Inst 半導體元件及其製造方法
JP5194186B2 (ja) 2012-07-03 2013-05-08 株式会社ジャパンディスプレイイースト 表示装置
KR20150040873A (ko) 2012-08-03 2015-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008176262A (ja) * 2006-03-20 2008-07-31 Canon Inc 光制御装置および画像表示装置
US20090141203A1 (en) * 2007-12-03 2009-06-04 Samsung Electronics Co., Ltd. Display devices including an oxide semiconductor thin film transistor
JP2010170110A (ja) * 2008-12-25 2010-08-05 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
WO2011010415A1 (ja) * 2009-07-24 2011-01-27 シャープ株式会社 薄膜トランジスタ基板の製造方法
US20110220888A1 (en) * 2010-03-12 2011-09-15 Choi Chaun-Gi Capacitor and organic light emitting display device
US20130161612A1 (en) * 2011-12-27 2013-06-27 Chimei Innolux Corporation Display device and image display system employing the same

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