JP5602390B2 - 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置 - Google Patents
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Description
ノーマリオフ動作のためには、実際には活性層のキャリア濃度が1016cm−3未満であることが必要であるが、その場合には、閾値が変動し易いという問題がある。
前記ソース・ドレイン電極に接し、酸化物半導体を含む活性層と、
前記活性層を介して前記ソース・ドレイン電極間に流れる電流を制御するゲート電極と、
前記ゲート電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第1の絶縁膜と、
前記活性層に対して前記ゲート電極とは反対側に設けられており、該ゲート電極とは独立して電位が固定されるバイアス電極と、
前記バイアス電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第2の絶縁膜としての酸化ガリウム膜と、
を有することを特徴とする薄膜トランジスタ。
<2> ボトムゲート構造を有することを特徴とする<1>に記載の薄膜トランジスタ。
<3> 前記活性層のキャリア濃度が3×1017cm−3以上であることを特徴とする<1>又は<2>に記載の薄膜トランジスタ。
<4> 前記バイアス電極が−2〜+0.5Vの範囲で電位が固定されるものであることを特徴とする<1>〜<3>のいずれかに記載の薄膜トランジスタ。
<5> 支持基板上に、ソース・ドレイン電極と、前記ソース・ドレイン電極に接し、酸化物半導体を含む活性層と、前記活性層を介して前記ソース・ドレイン電極間に流れる電流を制御するゲート電極と、前記ゲート電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第1の絶縁膜と、前記活性層に対して前記ゲート電極及び前記支持基板とは反対側に設けられており、遮光性を有し、該ゲート電極とは独立して電位が固定されるバイアス電極と、前記バイアス電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第2の絶縁膜と、を有する薄膜トランジスタが複数配列されており、前記複数の薄膜トランジスタのバイアス電極が互いに接続して電気的に共通化していることを特徴とするアクティブマトリクス基板。
<6> 前記薄膜トランジスタが、<1>〜<4>のいずれかに記載の薄膜トランジスタであることを特徴とする<5>に記載のアクティブマトリクス基板。
<7> 共通電極と、
検出対象の電磁波に応じて電荷を生成し、前記共通電極によって電圧が印加される電荷生成膜と、
前記電荷生成膜により生成された電荷を収集する電荷収集用電極と、
前記電荷収集用電極に収集された電荷を蓄積する電荷検知用キャパシタと、
前記電荷検知用キャパシタに蓄積された電荷量を検出する電荷検出用薄膜トランジスタと、
前記電荷検知用キャパシタに蓄積された電荷をリークして該電荷検知用キャパシタをリセットするリセット用薄膜トランジスタと、
前記電荷生成膜、前記電荷収集用電極、前記電荷検知用キャパシタ、前記電荷検出用薄膜トランジスタ、及び前記リセット用薄膜トランジスタを支持する支持基板と、を有し、
前記電荷検出用薄膜トランジスタとして、<1>〜<4>のいずれかに記載の薄膜トランジスタが設けられていることを特徴とする撮像装置。
<8> 共通電極と、
検出対象の電磁波に応じて電荷を生成し、前記共通電極によって電圧が印加される電荷生成膜と、
前記電荷生成膜により生成された電荷を収集する電荷収集用電極と、
前記電荷収集用電極に収集された電荷を蓄積する電荷検知用キャパシタと、
前記電荷検知用キャパシタに蓄積された電荷量を検出する電荷検出用薄膜トランジスタと、
前記電荷検知用キャパシタに蓄積された電荷をリークして該電荷検知用キャパシタをリセットするリセット用薄膜トランジスタと、
前記電荷生成膜、前記電荷収集用電極、前記電荷検知用キャパシタ、前記電荷検出用薄膜トランジスタ、及び前記リセット用薄膜トランジスタを支持する支持基板と、を有し、
前記電荷検出用薄膜トランジスタが、ソース・ドレイン電極と、前記ソース・ドレイン電極に接し、酸化物半導体を含む活性層と、前記活性層を介して前記ソース・ドレイン電極間に流れる電流を制御するゲート電極と、前記ゲート電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第1の絶縁膜と、前記活性層に対して前記ゲート電極とは反対側に設けられており、該ゲート電極とは独立して電位が固定されるバイアス電極と、前記バイアス電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第2の絶縁膜と、を有し、
前記電荷収集用電極の一部が、前記電荷検出用薄膜トランジスタ上に絶縁した状態で張り出しているとともに、前記電荷検出用薄膜トランジスタのゲート電極を兼ねていることを特徴とする撮像装置。
<9> 前記電荷収集用電極の一部が、前記リセット用薄膜トランジスタ上に絶縁した状態で張り出していることを特徴とする<7>又は<8>に記載の撮像装置。
<10> 前記電荷生成膜が、X線に応じて電荷を生成することを特徴とする<7>〜<9>のいずれかに記載の撮像装置。
図1は、第1の実施形態に係る薄膜トランジスタ(TFT)を備えたアクティブマトリクス基板の構成の一例を概略的に示している。本実施形態に係るアクティブマトリクス基板1は、X線センサや有機EL表示装置等の製造に使用されるものであり、支持基板10上に、1つの画素が形成される領域ごとにTFT80とキャパシタ30が1つずつ設けられている。
一方、キャパシタ30は、下部電極32と、第1層間絶縁膜14と、上部電極36から構成されている。TFT80のドレイン電極86とキャパシタ30の上部電極36は電気的に接続している。
以下、各構成要素について製造方法とともに具体的に説明する。
支持基板10としては、支持基板10以外の構成要素(撮像素子又は表示素子)を支持することができる強度を有するものを用い、例えば、ガラス基板、プラスチック基板、金属基板等を用いることができる。なお、可撓性を有する撮像装置又は表示装置を製造する場合は、プラスチック基板又は金属基板を用いればよい。
本実施形態では、ポリエチレンナフタレート(PEN)の支持基板10を用い、素子が形成される側の片面全体にSiON膜12が形成されている。SiON膜12はCVD法によって形成することができ、その厚みは例えば500nmとする。
SiON膜12上には、キャパシタ30の下部電極32と、TFT80のゲート電極82が形成されている。例えば、フォトリソグラフィによって各電極32,82に応じた位置及び形状にモリブデン(Mo)膜をパターニングする。あるいは、各電極32,82の位置及び形状に応じた孔を有するマスクを用いてMo膜をパターニングする。各電極32,82の厚みは例えば40nmとする。
なお、ゲート電極は、活性層88の光誤動作を防ぐため、遮光性を有する金属膜によって形成することが好ましい。
TFT80のゲート電極82及びキャパシタ30の下部電極32上には第1層間絶縁膜(ゲート絶縁膜)14が形成されている。第1層間絶縁膜14は、例えばアクリル樹脂を用いて500nmの厚さに成膜する。第1層間絶縁膜14は、例えば、スピンコート法、スプレーコート法、スクリーン印刷法などの公知の方法によってアクリル樹脂をコーティングし、必要に応じて紫外線照射、加熱等の外部エネルギーを加えて硬化させることで形成される。
第1層間絶縁膜14上には、TFT80のソース・ドレイン電極84,86と、キャパシタ30の上部電極36が形成される。例えば、フォトリソグラフィによってTFT80のソース・ドレイン電極84,86、及び、キャパシタ30の上部電極36に応じた位置及び形状にIZO(In2O3−ZnO)膜を形成する。このとき、TFT80のドレイン電極86とキャパシタ30の上部電極36とが電気的に接続するようにパターニングを行う。各電極36,84,86の厚みは、例えば200nmとする。
ソース・ドレイン電極84,86間には活性層(チャネル層)88が形成される。活性層88は酸化物半導体を含むものとし、好ましくはIn−Ga−Zn−O系の酸化物半導体、より好ましくは非晶質酸化物半導体により形成する。In−Ga−Zn−O系酸化物半導体としては、In、Ga及びZnのうちの少なくとも1つを含む酸化物(例えばIn−O系)が好ましく、In、Ga及びZnのうちの少なくとも2つを含む酸化物(例えばIn−Zn−O系、In−Ga系、Ga−Zn−O系)がより好ましく、In、Ga及びZnを含む酸化物が特に好ましい。In−Ga−Zn−O系非晶質酸化物としては、結晶状態における組成がInGaO3(ZnO)m(mは6未満の自然数)で表される非晶質酸化物が好ましく、特に、InGaZnO4がより好ましい。これらの酸化物半導体は、電子キャリア濃度が高いほど電子移動度が高くなる、つまり、電気伝導度が大きいほど電子移動度が高くなる。
活性層のキャリア濃度が比較的高い場合、通常、TFTはノーマリオン動作になりやすいが、本実施形態では、活性層88のキャリア濃度が3×1017cm−3以上でも、TFT80の動作中にバイアス電極81に一定のバイアス電位を加えることにより、ノーマリオフ動作とし、閾値シフトを小さく抑えることができる。
ソース・ドレイン電極84,86及び活性層88上には第2層間絶縁膜18が形成される。第2層間絶縁膜18は、例えばアクリル樹脂を用い、フォトリソグラフィによって所定の位置に形成することができる。第2層間絶縁膜18の厚みは、その上に形成されるバイアス電極81の電位が所定値に固定されることで、ノーマリオフ動作が可能となり、閾値シフトが抑制される厚みとすればよく、例えば500nmとする。
なお、酸化ガリウム膜18Dのエッジ部の傾斜角θをより高精度に制御するため、レジスト膜の現像後、現像液とは別に、酸化ガリウム膜18のエッチング用のアルカリエッチャントを用いてもよい。
第2層間絶縁膜18上にはバイアス電極81が形成される。例えば、フォトリソグラフィによって第2層間絶縁膜18上にバイアス電極81としてIZO膜を成膜する。バイアス電極81の厚みは、例えば50nmとする。
バイアス電極81は、固定電位を与えるための電源(GNDを含む)に接続する。バイアス電極81の固定電位は、ノーマリオフ動作とするとともに、閾値シフトを小さく抑える観点から、−2〜+0.5Vの範囲の電位に固定することが好ましく、特にアース電位(GND)とすることが好ましい。アース電位であれば、消費電力をより小さく抑えることができるともに、バイアス電極81の電位が容易にかつ確実に固定され、活性層88のキャリア濃度が高くても、より安定したノーマリオフ動作が可能となり、閾値シフトを小さく抑えることができる。
さらに、バイアス電極81が遮光性であれば、ガード機能を発揮し、バックゲート側における余計な帯電を防ぐとともに、照射光によるTFT80の誤動作を抑制する効果も得られる。
図2は、第2の実施形態に係る撮像装置の構成の一例を概略的に示している。
本実施形態に係る撮像装置2は、1画素内に2つのTFTと1つのキャパシタを備えた、いわゆる2Tr−1C回路構造を有している。この撮像装置2は、共通電極70と、検出対象の電磁波に応じて電荷を生成し、共通電極70によって電圧が印加される電荷生成膜60と、電荷生成膜60により生成された電荷を収集する電荷収集用電極50と、電荷収集用電極50に収集された電荷を蓄積する電荷検知用キャパシタ30と、電荷検知用キャパシタ30に蓄積された電荷量を検出する電荷検出用薄膜トランジスタ(電荷検出用TFT)20と、電荷検知用キャパシタ30に蓄積された電荷をリークして該電荷検知用キャパシタ30をリセットするリセット用薄膜トランジスタ(リセット用TFT)40と、支持基板10と、を有している。
共通電極70は、高圧電源(HV)に接続され、電荷生成膜60に対してバイアス電圧を印加するための電極である。共通電極70は、例えば100nmの厚みでAu、Al等の金属により形成される。電磁波の照射によって電荷生成膜60で生成した電荷は、共通電極70によるバイアス電圧の印加により、電子は共通電極70側に、正孔は電荷収集用電極50側にそれぞれ引き寄せられる。
電荷生成膜60は、検出対象の電磁波に応じて電荷を生成する材料により形成される。本実施形態では、非晶質セレン(a−Se)によって電荷生成膜60が形成されており、X線が照射されたときに電荷を発生する。a−Seからなる電荷生成膜60であれば、真空蒸着によって低温で成膜することができる。電荷生成膜60の厚みは、例えば500μmとする。
なお、電荷生成膜60は、検出対象となる電磁波に応じて選択すればよく、電荷生成膜60を形成し得る他の材料としては、例えば、CsTe、CdZnTe、PbI2、HgI2、SiGe、Si等が挙げられる。
電荷収集用電極50は、電荷生成膜60で生成した電荷を収集してキャパシタ30に蓄積させるための電極であり、キャパシタ30と電気的に接続し、さらに、その一部50A,50Bが第2層間絶縁膜18A,18Bを介して電荷検出用TFT20及びリセット用TFT40上にそれぞれ絶縁した状態で張り出している。電荷検出用TFT20側に張り出している部分50Aは、電荷検出用TFT20のゲート電極Gを兼ねており、厚さ方向において少なくともドレイン電極26の一部と重なる位置まで張り出していることが好ましい。
電荷検知用キャパシタ30は、下部電極32と、第1層間絶縁膜14と、上部電極36により構成されている。上部電極36は、電荷収集用電極50と電気的に接続しており、電荷生成膜60で生成した電荷は電荷収集用電極50を介してキャパシタ30に蓄積される。
また、各TFT20,40のソース・ドレイン電極24,26,44,46、及び、キャパシタ30の上部電極36については、アクリル樹脂、酸化ガリウム等を用いて第1層間絶縁膜14を形成した後、フォトリソグラフィによって各電極に応じた位置及び形状にIZO(In2O3−ZnO)膜を形成する。各電極24,26,36,44,46の厚みは、例えば200nmとする。
一方、リセット用TFT40上の第2層間絶縁膜18Bは、その上に形成される電荷収集用電極50に蓄積した電荷による誤作動を防ぐため、電荷検出用TFT20上の第2層間絶縁膜18Bよりも厚みが大きいことが好ましく、例えば3μmの厚みとする。
なお、ポジ型レジストを塗布し、ネガ型レジストの場合に用いるマスクとは光透過性が逆パターンのマスクを用いて露光した後、現像を行ってもよい。この場合も、位置によって厚みが異なる第2層間絶縁膜18A,18Bを形成することができる。
また、各画素における電荷検出用TFT20のバイアス電極21が互いに接続して全ての画素間で電気的に共通化していれば、各画素における電荷検出用TFTのバイアス電極21を容易に、かつ、確実に同電位に制御することができ、画素間のバラツキを抑制することができる。
また、層間絶縁膜14,18A,18Bにコンタクトホールを形成することなく、電荷収集用電極50と電荷検知用TFT20のゲート電極Gとが電気的に接続されるため、簡易なプロセスによって低コストで製造することができる。
図3は、第3の実施形態に係る薄膜トランジスタ(TFT)を備えた撮像装置の構成の一例を概略的に示している。共通電極及び電荷生成膜は省略されている。
本実施形態に係る撮像装置3も、電荷収集用電極52、電荷検知用キャパシタ30、リセット用TFT40、及び電荷検出用TFT90を備えている。
電荷収集用電極52は、キャパシタ30の上部電極36と電気的に接続しており、また、電荷収集用電極52の一部52Bは、第2層間絶縁膜18Bを介してリセット用TFT40上に張り出している。
リセット用TFT40の構成は第2の実施形態のものと同様である。
また、電荷検知用キャパシタ30の上部電極36は、リセット用TFT40のドレイン電極46と電気的に接続する一方、コンタクトホール15を通じて第1層間絶縁膜14を貫通している。なお、本実施形態では、第1層間絶縁膜14にコンタクトホール15を形成するため、第1層間絶縁膜14は酸化ガリウムで形成することが好ましい。
また、各画素における電荷検出用TFT90のバイアス電極91が互いに接続して全ての画素間でバイアス電極91の電位を共通化させることで、バイアス電極91の形成が容易であるとともに、各画素における電荷検出用TFTのバイアス電極91を容易に同電位に制御することができ、画素間のバラツキを抑制することができる。
なお、本実施形態では、特に第2層間絶縁膜18Cは厚みを薄くしてバイアス電極91の感度(制御性)を高めるため、酸化ガリウム膜で形成することが好ましい。
撮像後は、リセット用TFT40のゲート電極42をオンすることで、キャパシタ30の電位は撮像前の元の電位にリセットされる。
また、本実施形態の撮像装置3でも、バイアス電極91とゲート電極92を接続するためのコンタクトホールや配線を形成する必要はないので、簡易なプロセスによって低コストで製造することができる。
<実施例1>
以下のような工程により図3に示すようなバイアス電極を備えたX線センサを製造した。
ガラス基板上にMo(厚さ40nm)をスパッタ成膜した後、フォトリソグラフィ及びウエットエッチングによってパターニングしてゲート電極及びキャパシタの下部電極を形成した。
次いで、SiO2(厚さ200nm)をスパッタ成膜し、ゲート絶縁膜(第1の絶縁膜)及びキャパシタの誘電体層とした。
IZO(厚さ200nm)を酸素導入せずにスパッタ成膜した後、フォトリソグラフィ及びウエットエッチングによってパターンニングし、ソース・ドレイン電極及びキャパシタの上部電極を形成した。ソース・ドレイン電極のエッジには25°のテーパ角(傾斜角)が形成された。
IGZO(厚さ50nm)をスパッタ成膜した後、フォトリソグラフィ及びウエットエッチングによってパターンニングし、ソース・ドレイン電極間に活性層を形成した。
第2の絶縁膜として、基板の活性層側にアモルファスGa2O3(厚さ200nm)をスパッタ成膜した。次いで、このGa2O3膜上にレジスト(AZエレクトロニックマテリアルズ株式会社製、商品名:AZ5214−E)を塗布し、現像後にキャパシタの上部電極がほぼ全面露出されるようにパターン露光した。露光後、フォトレジストを現像液(AZエレクトロニックマテリアルズ株式会社製、商品名:AZ300MIFデベロッパー)で現像するとともにGa2O3膜の露出部分をエッチングした。
上記の現像及びエッチング後、フォトレジストを中性剥離液(東京応化工業社製、商品名:剥離液104)で除去することにより、フォトレジスト下で残存したGa2O3膜を露出させた。
次いで、Mo(厚さ100nm)をスパッタ成膜した後、Mo膜上にレジスト(AZエレクトロニックマテリアルズ株式会社製、商品名:AZ5214−E)を塗布した。次いで、フォトリソグラフィ及びウエットエッチングによってパターンニングした。ここでエッチング液としてはリン酸硝酸混合液を用いた。
これにより、図3に示すように、電荷検出用TFT90の活性層98の上方にはGa2O3膜18Cを介してバイアス電極91を形成し、また、キャパシタ30の上部電極36に接続するとともに一部52Bがリセット用TFT40の上方に張り出した電荷収集電極52を形成した。
電荷生成膜としてアモルファスセレンを500μmの厚みで抵抗加熱蒸着し、X線フォトコンダクター層を形成した。
共通電極としてAuを0.1μmの厚みで抵抗加熱蒸着した。
第2の絶縁膜を以下のように形成した以外は実施例1と同様にしてX線センサを製造した。
活性層を形成した後、アクリル樹脂(JSR社製、商品名:JEM−531)をスピンコーティングし、次いで、現像後にキャパシタの上部電極がほぼ全面露出されるようにパターン露光した。露光後、アクリル樹脂膜を現像液(AZエレクトロニックマテリアルズ株式会社製、商品名:AZ300MIFデベロッパー)で現像した。これにより、第2の絶縁膜として厚さ500nmのアクリル樹脂膜を形成した。
次いで、実施例1と同様にして電荷収集電極とともにバイアス電極を形成し、その後、電荷生成膜、共通電極を順次形成した。
センサを90%の高湿環境下に1W(1週間)保存し、再度X線信号検出実験を行ったところ、周辺領域の画素が検出する信号値が見かけ上大きくなる誤差が発生した。バイアス電極に+1Vの電位を与えることで同誤差が解消した。これは、H2Oが層間絶縁膜であるアクリル樹脂を透過した領域で、IGZO−TFTのしきい値が負にシフトしたことが原因と考えられる。環境に対するロバストネスが高い点で、実施例1が好ましい。
実施例1と同様にしてガラス基板上にゲート電極から活性層まで形成した。
次いで、層間絶縁膜として、基板の活性層側にSiO2(厚さ200nm)をスパッタ成膜した。
このSiO2膜上にレジスト(AZエレクトロニックマテリアルズ株式会社製、商品名:AZ5214−E)を塗布し、現像後にキャパシタの上部電極がほぼ全面露出されるようにパターン露光した。露光後、フォトレジストを現像液(AZエレクトロニックマテリアルズ株式会社製、商品名:AZ300MIFデベロッパー)で現像した。
現像後、フォトレジストを介してSiO2膜をエッチングした。エッチングの手段として、毒性の強いフッ酸によるウエットエッチング法を避け、ドライエッチング行った。次いで剥離液(東京応化工業社製、商品名:剥離液104)でフォトレジストを除去することにより、フォトレジスト下で残存したSiO2膜を露出させた。
上記のようにして製造したX線センサにおいて、共通電極に正バイアス(+5kV)を印加し、リセット用TFTのゲート電極に−5Vを印加、リセット用ソース電極は0V(コモン)でX線を照射し、その後電荷検出用トランジスタのソース・ドレインを通して流れる電流を調査したが、X線に応じた電流を検出できなかった。これは、SiO2の成膜およびドライエッチングプロセスの間に、IGZO−TFTのOFF電流が大きくなり、正常動作できないためと考えられる。
図1に示す構成において、実施例1と同様にしてガラス基板上にゲート電極からGa2O3膜まで形成した。Ga2O3膜をフォトリソグラフィ及びアルカリ現像液(AZエレクトロニックマテリアルズ社製、商品名:AZ5214−E)でパターニングした後、実施例1と同様にバイアス電極81を形成した。これにより液晶用TFT基板を作製した。
一方、別のガラス基板上に電極(ITO、厚さ50nm)を形成して対向電極用基板を作製した。
TFT電極と対向電極間に液晶を注入して両基板間を封止して液晶表示装置を製造した。
上記のようにして製造した液晶表示装置の各電極に外部電源を接続して駆動させたところ、画像を表示することができた。
第2の絶縁膜を下記のように形成した以外は実施例3と同様にして液晶表示装置を製造した。
活性層を形成した後、アクリル樹脂(JSR社製、商品名:JEM−531)をスピンコーティングし、現像後にキャパシタの上部電極がほぼ全面露出されるようにパターン露光した。露光後、アクリル樹脂膜を現像液(AZエレクトロニックマテリアルズ社製、商品名:AZ300MIFデベロッパー)で現像した。これにより、第2の絶縁膜として厚さ1000nmのアクリル樹脂膜を形成した。
第2の絶縁膜を上記のように形成した後、実施例3と同様にして液晶表示装置を製造した。各電極に外部電源を接続して駆動させたところ、画像を表示することができた。
実施例3、実施例4とも、バイアス電極にアース電位を加えることで、しきい値電圧を−2Vから−1Vに改善することができた。
実施例3は、実施例4に比べて高湿度環境(90%−1W)後の画像ムラが少なかった。
また、各TFTのソース・ドレイン電極と活性層は上下逆に形成してもよい。すなわち、活性層を形成した後、ソース・ドレイン電極を形成してもよい。
さらに、1つの画素内におけるTFTの数も限定されず、1つの画素内に3つ以上のTFTを有する撮像装置にも適用することができる。
例えば、図7に示すように、支持基板上に複数の画素5が配列され、各画素が2Tr−1C構造により駆動されるアクティブマトリクス基板や表示装置において、各画素5における2つのTFT6,7のうち、少なくとも一方のTFTとして本発明のTFTを適用することで本発明による効果を得ることができる。
2,3 撮像装置
10 支持基板
14 第1層間絶縁膜
15 コンタクトホール
17 配線
18,18A,18B,18C 第2層間絶縁膜
18D 酸化ガリウム膜(第2層間絶縁膜)
20 電荷検出用薄膜トランジスタ
21 バイアス電極
24 ソース電極
26 ドレイン電極
28 活性層
30 電荷検知用キャパシタ
32 下部電極
36 上部電極
40 リセット用薄膜トランジスタ
42 ゲート電極
44 ソース電極
46 ドレイン電極
48 活性層
50,52 電荷収集用電極
60 電荷生成膜
70 共通電極
80 薄膜トランジスタ
81 バイアス電極
82 ゲート電極
84 ソース電極
86 ドレイン電極
88 活性層
90 電荷検出用薄膜トランジスタ
91 バイアス電極
92 ゲート電極
94 ソース電極
96 ドレイン電極
100 アクティブマトリックス基板
102 半導体膜
104 共通電極
110 レジストパターン(マスク)
112 コンタクトホール
Claims (10)
- ソース・ドレイン電極と、
前記ソース・ドレイン電極に接し、酸化物半導体を含む活性層と、
前記活性層を介して前記ソース・ドレイン電極間に流れる電流を制御するゲート電極と、
前記ゲート電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第1の絶縁膜と、
前記活性層に対して前記ゲート電極とは反対側に設けられており、該ゲート電極とは独立して電位が固定されるバイアス電極と、
前記バイアス電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第2の絶縁膜としての酸化ガリウム膜と、
を有することを特徴とする薄膜トランジスタ。 - ボトムゲート構造を有することを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記活性層のキャリア濃度が3×1017cm−3以上であることを特徴とする請求項1又は請求項2に記載の薄膜トランジスタ。
- 前記バイアス電極が−2〜+0.5Vの範囲で電位が固定されるものであることを特徴とする請求項1〜請求項3のいずれか一項に記載の薄膜トランジスタ。
- 支持基板上に、ソース・ドレイン電極と、前記ソース・ドレイン電極に接し、酸化物半導体を含む活性層と、前記活性層を介して前記ソース・ドレイン電極間に流れる電流を制御するゲート電極と、前記ゲート電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第1の絶縁膜と、前記活性層に対して前記ゲート電極及び前記支持基板とは反対側に設けられており、遮光性を有し、該ゲート電極とは独立して電位が固定されるバイアス電極と、前記バイアス電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第2の絶縁膜と、を有する薄膜トランジスタが複数配列されており、前記複数の薄膜トランジスタのバイアス電極が互いに接続して電気的に共通化していることを特徴とするアクティブマトリクス基板。
- 前記薄膜トランジスタが、請求項1〜請求項4のいずれか一項に記載の薄膜トランジスタであることを特徴とする請求項5に記載のアクティブマトリクス基板。
- 共通電極と、
検出対象の電磁波に応じて電荷を生成し、前記共通電極によって電圧が印加される電荷生成膜と、
前記電荷生成膜により生成された電荷を収集する電荷収集用電極と、
前記電荷収集用電極に収集された電荷を蓄積する電荷検知用キャパシタと、
前記電荷検知用キャパシタに蓄積された電荷量を検出する電荷検出用薄膜トランジスタと、
前記電荷検知用キャパシタに蓄積された電荷をリークして該電荷検知用キャパシタをリセットするリセット用薄膜トランジスタと、
前記電荷生成膜、前記電荷収集用電極、前記電荷検知用キャパシタ、前記電荷検出用薄膜トランジスタ、及び前記リセット用薄膜トランジスタを支持する支持基板と、を有し、
前記電荷検出用薄膜トランジスタとして、請求項1〜請求項4のいずれか一項に記載の薄膜トランジスタが設けられていることを特徴とする撮像装置。 - 共通電極と、
検出対象の電磁波に応じて電荷を生成し、前記共通電極によって電圧が印加される電荷生成膜と、
前記電荷生成膜により生成された電荷を収集する電荷収集用電極と、
前記電荷収集用電極に収集された電荷を蓄積する電荷検知用キャパシタと、
前記電荷検知用キャパシタに蓄積された電荷量を検出する電荷検出用薄膜トランジスタと、
前記電荷検知用キャパシタに蓄積された電荷をリークして該電荷検知用キャパシタをリセットするリセット用薄膜トランジスタと、
前記電荷生成膜、前記電荷収集用電極、前記電荷検知用キャパシタ、前記電荷検出用薄膜トランジスタ、及び前記リセット用薄膜トランジスタを支持する支持基板と、を有し、
前記電荷検出用薄膜トランジスタが、ソース・ドレイン電極と、前記ソース・ドレイン電極に接し、酸化物半導体を含む活性層と、前記活性層を介して前記ソース・ドレイン電極間に流れる電流を制御するゲート電極と、前記ゲート電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第1の絶縁膜と、前記活性層に対して前記ゲート電極とは反対側に設けられており、該ゲート電極とは独立して電位が固定されるバイアス電極と、前記バイアス電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第2の絶縁膜と、を有し、
前記電荷収集用電極の一部が、前記電荷検出用薄膜トランジスタ上に絶縁した状態で張り出しているとともに、前記電荷検出用薄膜トランジスタのゲート電極を兼ねていることを特徴とする撮像装置。 - 前記電荷収集用電極の一部が、前記リセット用薄膜トランジスタ上に絶縁した状態で張り出していることを特徴とする請求項7又は請求項8に記載の撮像装置。
- 前記電荷生成膜が、X線に応じて電荷を生成することを特徴とする請求項7〜請求項9のいずれか一項に記載の撮像装置。
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