JPH11504761A - フラットパネル画像素子 - Google Patents

フラットパネル画像素子

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JPH11504761A
JPH11504761A JP8521926A JP52192696A JPH11504761A JP H11504761 A JPH11504761 A JP H11504761A JP 8521926 A JP8521926 A JP 8521926A JP 52192696 A JP52192696 A JP 52192696A JP H11504761 A JPH11504761 A JP H11504761A
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Abstract

(57)【要約】 ドレイン電極およびソース電極の寄生容量を低減するための新規な薄膜トランジスタ（ＴＦＴ）構造である。第１の実施の形態においては、ソースおよびドレイン電極が、トップゲート電極にオーバラップしていないオープンゲート構造を備えたトリプルゲートＴＦＴが提供される。一対のボトムゲート電極が、ゲートとソースとの間の第１のギャップおよびゲートとドレインとの間の第２のギャップのそれぞれに整合される。本発明の第２の実施の形態においては、ソースと、ドレインと、ボトムゲートと、それらの間の半導体層と、半導体層中にほぼ三角形状の電荷密度分布を形成して、チャネル電子をソース電極側に移動させるように、一部ドレインに一部半導体層にオーバラップするように形成されたパーシャルトップゲートとを具備するフルトランスファーＴＦＴスイッチが提供される。

Description

【発明の詳細な説明】フラットパネル画像素 子発明の分野 本発明は、概略、薄膜トランジスタ（ＴＦＴｓ）に関し、より詳細には、寄生 容量を低減する効果を発揮する２つの新規なＴＦＴ構造に関する。発明の背景 フラットパネルディスプレー技術における最近の急速な発展の結果として、薄 膜トランジスタ（ＴＦＴｓ）は、２つのタイプの大面積電子デバイス、すなわち 、液晶ディスプレー（ＬＣＤｓ）およびフラットパネル画像デバイスの実用化に おいて活発に用いられている。これらのデバイスは、一般に、多数のＴＦＴを有 しており、これらのＴＦＴは、スイッチやアンプとして動作する。 従来から良く知られているように、典型的なＴＦＴは、半導体薄膜、ゲート電 極、ゲートの誘電体膜、ソースおよびドレイン電極を有するＭＯＳ構造（金属− 酸化膜−半導体）を用いて構成されている。この半導体薄膜は、アモルファスＳ ｉ（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）、セレン化カドミウム（Ｃｄ Ｓｅ）、或いは、他の適した半導体材料により形成することができる。電極の金 属材料は、クロム或いはアルミニウムにより形成可能である。誘電体膜の材料は 、典型的には、窒化ケイ素、酸化ケイ素、あるいは、種々の陽極酸化膜のうちの いずれか１つから形成されている。 周知のように、ＭＯＳトランジスタには、通常、半導体層中に形成されたチャ ネルの連続性を確実にするために、ゲート電極とソース電極との間およびゲート 電極とドレイン電極との間に、オーバーラップした領域が設けられている。一般 的には、前記オーバーラップ領域の幅は、個々のＴＦＴ素子のデザインルールの 幅よりも小さくすべきである。２つの寄生容量（ＣｇｓおよびＣｇｄ）は、それ ぞ れ、ゲートとソースとの間およびゲートとドレインとの間におけるオーバーラッ プ領域に形成される。これらの公知の寄生抵抗が存在する結果として、ゲートの 制御パルスが、半導体層を通ってソース或いはドレイン電極に影響を及し、それ によって、スイッチング特性を悪くすることが知られている。これは、全てのＭ ＯＳトランジスタに共通の良く知られている問題点であるが、この問題点は、大 面積のＴＦＴマトリックスへの応用においては、より状況を悪化させる。なぜな らば、これら大面積のＴＦＴマトリックスへの応用の場合のように製造プロセス において大きなサイズの露光面積を有している場合には、リソグラフィーの許容 度を大きくする必要があり、それに対応して、デザインルールにも十分に大きな 許容度を認める必要があるからである。 ＴＦＴスイッチがオフされた際には、フィードスルー（ｆｅｅｄｔｈｒｏｕｇ ｈ）電荷は、２つの成分から成っている。第１の成分は、寄生容量に対するゲー トパルスの差動成分であり、他の成分は、分離し（ｓｐｌｉｔ ａｗａｙ）、か つ、ソース電極およびドレイン電極中に押し入ってくるチャネル電子に起因する ものである（参考文献としては、Z.S．Huang，Y．Katayama and T．Ando，”The dependence of the parasitic capacitance and the reset potential level i n a solid-state imaging sensor（「固体イメージセンサーにおける寄生容量と リセットポテンシャルレベル依存性」），”Proceedings ofthe Joint Meeting of 1989 Electric & Electronic Institutes，Tokai Shibu，Japan，p.325，Oct ober(1989)、及び、Z．S．Huang and T．Ando,"An Analysis of reset mechanis m in a stacked and amplified imaging sensor（積層され、そして増幅された イメージセンサにおけるリセットメカニズムの解析」）,"Journal of the Insti tute of Television Engineers of Japan，Vol．46，no.5，pp．624-631，May(1 992)）。 ＴＦＴ−ＬＣＤにおいては、ＴＦＴがオンになると、負の電荷は、画素のキャ パシタに残され、液晶のバイアス電圧を低下させる。これは、液晶に対して、直 接、ＤＣ電圧を印加することと等価である。このＤＣバイアス電圧は、液晶の特 性をクロストークが生じるような方向へシフトさせる。さらに、オン状態とオフ 状態における液晶の容量が異なるため、フィードスルー電荷は、「白」と「黒」 の画素に対して、異なるフィードスルー電圧のシフトを発生させる。このことに より、ＴＦＴ−ＬＣＤには、像の粘着（ｉｍａｇｅ ｓｔｉｃｋｉｎｇ）および フリッカ雑音が引き起こされる。この現象は、I-Wei Wuの、"High-definition d isplays and technology trends in TFT-LCD（高解像度ディスプレーおよびＴＦ Ｔ−ＬＣＤにおけるデクノロジートレンド」）"，Journal of the SID，2/1，pp . 1-14(1994)で述べている"image persistence"（「画像の永続性」）現象に対 応している。 イメージセンサー応用におけるフィードスルー電荷の問題と比較すると、ＴＦ Ｔ−ＬＣＤの応用におけるフィードスルー電荷の問題は、信号電圧が非常に小さ いために、それほど重大な問題にはならない。画像への応用におけるフィードス ルー電荷は、アンプのラッチアップが生じているＴＦＴマトリックスの電荷読み 出しアンプにおけるフィードバック容量を飽和させてしまうことになる。この問 題に対する１つの解決法は、電荷アンプに、より大きなフィードバック容量を組 み込むことである。しかしながら、この考え方は、アンプの感度を犠牲にするこ とになる。この点に関しては、I．Fujita et al.，"High sensitivity readout of 2D a-Si image sensors（「２Ｄ ａ−Ｓｉイメージセンサの高感度読み出し 」）," Japanese Journal of Applied Physics，Vol．32，pp.198-204(1993)、 において議論されている。 さらに、画像応用におけるフィードスルー電荷は、ＴＦＴのソース、すなわち 、出力部のみではなく、ドレイン、すなわち、画素電極部にも影響を与える。こ の場合において、画素キャパシタ中に供給された過剰の負電荷が、ＴＦＴのオフ 動作を妨げるので、電荷は、データライン中に漏れる。高レベルで入射する光、 或いは、放射線に対しては、このリーク電流は、迅速に減少する。これに対して 、低レベルの光または放射線に対しては、このリーク電流は、結果として生じた 電荷が読み出されてしまうまでは、減少しないでそのまま維持される。これによ り、 データラインに沿って、クロストーク或いは画像の不鮮明を生じさせ、その結果 として画像の質が劣化する。 ＴＦＴアレーにおける電荷のフィードスルーに起因する、画像の質の劣化の問 題を軽減するために、いくつかのＴＦＴ構造と専用の駆動部の案が提唱されてき ている。最も一般的な従来技術上の考え方は、ＴＦＴアレーの各画素内に、追加 の蓄積キャパシタを設けることを含んでいる。しかしながら、この考え方は、Ｔ ＦＴイメージャー（ｉｍａｇｅｒ）、すなわち、ＬＣＤの充填率を減少させ、層 間の短絡の生じる確率を増加させるという欠点がある。 セルフアラインメント（自己整合）製造プロセスが、寄生容量を低減するため のもう一つの考え方である。前記の、I-Wei Wuの参考文献において議論されてい たように、セルフアライン技術を用いることにより、ボトムゲートのパターンを フォトマスクとして用い、かつ、紫外線によりガラス基板の背面側をフラッジン グすることにより、チャネル長を、ボトムゲートのゲート長とほぼ一致させるよ うに形成することができる。セルフアラインメントＴＦＴ構造には、２つのタイ プの構造が知られている。第１のタイプは、「非完全」セルフアラインメント型 ＴＦＴと呼ばれている。この構造においても、寄生容量を低減することはできる が、寄生容量を完全に取り除くことはできない。第２のタイプは、「完全」セル フアラインメント型ＴＦＴと呼ばれ、この構造では、リフトオフ技術が用いられ る。しかしながら、このリフトオフ技術は、製造プロセスを複雑化し、トップゲ ートＴＦＴ構造には使用できない。このトップゲートＴＦＴ構造は、アモルファ スのセレン／セレン化カドミウムＴＦＴ ＳＡＭＵＲＡＩ 放射線イメージセン サー（W．Zhao and J.A.Rowlands ”A large area solid-state detector for r adiology using amorphous selenium（「アモルファスセレンを用いた大面積固 体放射線検出器」）,”SPIE Vol．1651，Medical Imaging VI: Instrumentation , pp.134-143，(1992)．）のような多くのイメージセンサーにとって好ましい構 造である。 従来技術の駆動部の構成によると、４種類のＬＣＤ駆動方法（フレーム反転法 、ゲートライン反転法、データライン反転法、及びドット反転法）が提案されて いる（参考文献： 前述の、I-Wei Wu，"High-definition displays and techno logy trends in TFT-LCDs,"Journal of the SID，vol．2，no．1，pp.1-14，199 4）。これらの駆動方法は、液晶フィルム上のバイアス電圧の極性を周期的に変 化させ、時間或いは空間ドメインごとにノイズを平均化することにより、像の粘 着およびクロストークの影響を低減する。しかしながら、これらの方法のうちの いずれにおいても、イメージセンサを駆動することができない。なぜならば、検 出層の上において、バイアス電圧の極性を変化させることは、通常は許容されて いないからである。大部分の光検出器は、バイアス電圧の極性を入れ替えた場合 に、対称的な特性を示さない。さらに、ａ−Ｓｅやａ−Ｓｉのようないくつかの Ｘ線検出器においては、バイアス電圧は、数十ＫＶであるので、バイアス電圧の 極性を変化させることは困難である。 寄生容量の問題を解決するための、他の先行技術における考え方としては、シ リコン基板上に製造された２つの直列に連結されたＦＥＴを有するデュアルゲー トＭＯＳＦＥＴを用いる方法がある（N．Ditrick，M.M．Mitchell and R．Dawso n，"A low power MOS tetrode（「低電圧ＭＯＳテトロード」）"，Proceedings of International Electron Device Meeting，1965）。このデバイスは、ノイズ が比較的低いという特徴を有することで知られている。デュアルゲートＦＥＴを スイッチとして用いた場合には、１つのゲートは接地され、他のゲートは、スイ ッチをオン・オフさせるためのゲート制御パルスに接続される。制御ゲートに対 して、フィードスルー電荷は、接地へと脇へそらされるから、容量Ｃｇｄは、ゼ ロに等しい。しかしながら、このデュアルゲート構造を、ＴＦＴ−ＬＣＤ、或い は、ＴＦＴイメージセンサーに応用すると、充填率が低下してしまう。 上述のセルフアラインメント型ＴＦＴ、あるいは、デュアルゲートＴＦＴのど ちらにおいても、分離したチャネル電子に起因するフィードスルーを取り除けな い。 上述の問題点に加えて、この分離したチャネル電子は、イメージセンサにおい てパーティションノイズ（ｐａｒｔｉｔｉｏｎ ｎｏｉｓｅ）をも引き起こす。 この点については、N．Teranishiの「"Partition noise in CCD signal detecti on（「ＣＣＤ信号検出におけるパーティションノイズ」）,"IEEE Trans. on Ele ctron Devices，vol．33，no．11，pp.1696-1701」に説明されている。このパー ティションノイズは、電子が汲み取られたり、汲み出されたりするチャネルの面 積に比例する。発明の概要 本発明の一実施の形態によれば、新規なＴＦＴ構造が提供される。この構造は 、ドレイン電極側とソース電極側のどちらにも寄生容量が無い構造として特徴付 けられる。この実施の形態においては、オープンゲート構造の範疇のトリプルゲ ートＴＦＴが提案されている（すなわち、トップゲートが、ソース電極とドレイ ン電極の間の距離よりも短い）。２つのボトムゲートは、好ましくは、メタル・ ストリップの形態で設けられ、これらは、ソースとトップゲート間およびドレイ ンとトップゲート間の２つのギャップに、各々、整合されている。２つのゲート をＴＦＴの底部に堆積する代わりに、そのようなゲートを、好ましい場合には、 トップゲートの上に堆積することもできる。画像処理中及び再生動作の間に、ゲ ートによって被覆されているチャネル領域をオンするために、２つの追加のゲー トが電圧源に接続される。 寄生容量は、ボトムゲートとソース電極−ドレイン電極との間およびボトムゲ ートとトップゲートの間に生じる。しかしながら、トップゲートと、ソース電極 及びドレイン電極との間には、オーバーラップする領域が無いので、それらの間 の寄生容量は無視できる。動作中には、ボトムゲートには、所定の電圧（実際に は、接地電圧）が接続されるので、ボトムゲートとソース電極、或いは、ドレイ ン電極との間の前記寄生容量を通して、画素すなわちデータライン中に供給され るべき電荷は無い。トップゲートには、前記スイッチをオン・オフさせるゲート 制御パルスが印加される。 本発明の第２の実施の形態においては、新規なＴＦＴスイッチが提供される。 このＴＦＴスイッチは、イメージセンサーに用いられるもので、ドレイン・ター ミナルへと分離する電荷が非常に少ないものである。このＴＦＴのデザインは、 ここでは、フル・トランスファー（完全遷移）ＴＦＴスイッチと呼ぶ。このスイ ッチは、従来のボトムゲートＴＦＴにおけるＴＦＴチャネルの一部および画素電 極の一部の上を覆うように設けられたパーシャルトップゲートを有している。こ のパーシャルトップゲートには、ＴＦＴチャネル中に三角形状の電荷密度分布を つくるのに適した電圧でバイアスされる。そのため、大部分のチャネル電極は、 三角形のポテンシャルバリアによって、ソース電極に向かって追い払われ、チャ ネル電子のうち非常に少ない割合の電子のみが、分離して、ドレイン電極（イメ ージセンサーにおいては、画素電極である）中へと流入する。図面の簡単な説明 本発明の２つの主要な実施の形態が、以下の図面を参照して詳細に説明される 。 図１ａは、ＴＦＴ−ＬＣＤ、すなわち、ＴＦＴイメージセンサーに用いられる 従来のＴＦＴアレーの一画素の断面図である。図１ｂは、図１ａのＴＦＴ構造の 等価回路である。 図２は、本発明の一実施の形態として示したもので、各画素においてトリプル ゲートＴＦＴスイッチを備えたＴＦＴイメージセンサーの等価回路である。 図３は、図２に示したトリプルゲートＴＦＴを備えた単一画素のレイアウト図 である。 図４は、図３のＡ−Ａ線矢視断面図である。 図５は、本発明の第２の実施の形態として示したもので、フルトランスファー ＴＦＴスイッチを備えた放射線イメージセンサー画素の断面図である。 図６は、ａ、ｂ、ｃの部分図を含み、図１に示されている従来技術の通常のス イッチの動作原理を説明するためのポテンシャル井戸のエネルギーバンド図であ る。 図７は、ａ、ｂ、ｃの部分図を含み、図５に示されているフルトランスファー スイッチの動作原理を説明するためのポテンシャル井戸のエネルギーバンド図で ある。発明の実施の形態 図１ａには、ＴＦＴ−ＬＣＤ、或いは、ＴＦＴイメージセンサにおいて用いられ る、従来の画素の断面図が示されている。この従来技術のＴＦＴ構造は、ガラス 基板１と、ガラス基板上に堆積されたゲート２と、ゲート２上に堆積されたゲー ト絶縁膜３と、ゲート絶縁膜３上に堆積され、ゲート２の上を覆うように設けら れた半導体層４と、この半導体層４の上に堆積されているパッシベーション層５ と、半導体層４とパッシベーション層５との上に堆積されたコンタクト層６と、 このコンタクト層６上に堆積されたソース電極７及びドレイン電極８とを有して いる。ＩＴＯ層９は、画素領域まで延出するようにドレイン８に接続されている 。この等価回路が、図１ｂに示されている。この図には、さらに、バイアス電圧 Ｖcomに接続されている蓄積（ｓｔｒａｇｅ）キャパシタ：Ｃstが示されている 。Ｖcomは、接地されるか、或いは、もし、蓄積キャパシタとして独立した金属 ラインが用いられる場合には、他の所定のポテンシャルレベルとされる。ソース ７は、出力電圧Ｖsを伝達するために読み出しラインに接続されており、ゲート ２は、トランジスタが動作できるように、制御パルスＶgを受けるための制御ラ インに接続されている。３つの寄生容量は、Ｃgs、Ｃgd、Ｃdsで示されている。 ＩＴＯ層９上の画素電圧は、図１ｂにおいては、Ｖcomとして示されている。キ ャパシタＣLCは、ＴＦＴパネルの１つの画素領域上を覆うように設けられた液晶 の容量を表している。 図２には、本発明の第１の実施の形態として示したトリプルゲートＴＦＴ構造の 等価回路が画像アレー中に示されている。このアレーには、複数の読み出しコラ ム１０と、複数のゲートライン１２とが設けられている。この読み出しコラム１ ０は、アンプ／マルチプレクサ１１に接続され、ゲートライン１２は、垂直走査 部（ゲートドライバー）２２に接続されている。各画素は、トリプルゲートＴＦ Ｔスイッチ１３を有しており、その詳細については、下記において、図３及び図 ４を参照して記載される。ＴＦＴスイッチ１３のドレインは、セレン放射線検出 キャパシタ１４の第１ターミナルおよび蓄積キャパシタ１５の第１ターミナルに 接続されている。セレンキャパシタ１４の第２ターミナルは、高電圧源Ｖcomに 接続され、これに対して、ＴＦＴスイッチ１３の２つのボトムゲートは、蓄積キ ャパシタ１５の第２ターミナル、および、ライン１６を通じて追加的に設けられ ているバイアス電圧源Ｖaに接続されている。 図３には、図２のイメージセンサの、単一の画素のレイアウトが示されている 。図４は、図３のＡ−Ａ線矢視断面図である。図４に示すように、ボトムゲート ３１の１つの対が、ガラス基板２０上に堆積され、ゲート絶縁膜３２が、ボトム ゲート３１の上に堆積されている。次に、半導体層３３が、ボトムゲート３１の 上に堆積され、ソースおよびドレインにアクセスするためのパッシベーション層 ３４が堆積され、パターン形成されている。次に、ソース電極３５およびドレイ ン電極３７が、パッシベーション層３４上に堆積され、それぞれのバイアスを介 して半導体層３３にコンタクトされている。ドレイン電極３７は、延長して画素 電極３７を形成する（図３）。トップゲート３６は、オープンゲート構造になる ように、ソース電極３５およびドレイン電極３７の間に介在するパッシベーショ ン層３４上に堆積される。トップゲート３６は、コンタクト穴３９を通して水平 方向のゲートライン１２にコンタクトしている。 アモルファスのセレン層は、約３００μｍの厚さで、ＴＦＴマトリックス全体 の上に堆積される。次に、インジェクションブロック層４１が、アモルファスセ レン層の上に堆積され、トップ電極４２が、このインジェクションブロック層の 上に堆積される。ブロッキング層４１は、トップ電極４２からの電荷のインジェ クション（注入）量を減少させ、これにより、ａ−Ｓｅ層の暗電流を減少させる 。この技術は、次の文献において、詳細に議論されている： Eiichi Maruyama ，”Amorphous built-field effect photoreceptors（「アモルファス ビルト フィールド効果フォト レセプター」）,”Japanese Journal of Applied Physi cs，vol.21,no.2,pp.213-223,1982. パッシベーション層３８は、画素電極３７の領域を除いて全体を覆っている。 これにより、光励起された電荷が、画素電極に到着できるようになる。画素電極 ３７以外の領域を覆ったのは、ＴＦＴスイッチのような他の素子を保護するよう にするためである。図３において、画素電極３７上には、パッシベーション層３ ８を貫通する大きな穴が示されている。 これを動作させるには、トップ電極４２と画素電極３７との間に高電圧を印加 する。放射線（例えば、Ｘ線）に曝されることに反応して、アモルファスセレン 層４０中に、電子−正孔対が生成される。これらの自由電荷は、電極４２および 電極３７のうち、対応する各電極に向かってドリフトする。従って、画素電極３ ７上に集められる電荷量は、ある一定の画素バイアスのもとでは、アモルファス セレン層４０上に入射する放射線の量に比例する。電荷は、トップゲート３６上 の制御パルスによりＴＦＴをスイッチ動作可能とすることに応じて、画素３７か ら読み出される。上記のように、図３及び図４のようにオープンゲート構造を備 えた場合には、トップゲート３６（とソースおよびドレインとの）間のソース、 ドレインの寄生容量は、完全に除去される。トランジスタのチャネルを通して、 半導体層３３が完全に電気伝導するように、画像読み出しの間には、ボトムゲー ト３１に適度なポテンシャルＶaが印加される。 次に、図５に示される実施の形態においては、図２、３、４までに示されてい るものと同一構成要素に関しては、同一の符号を示す。オプションとして、図５ の断面図においては、ａ−Ｓｅ層の暗電流を低減するための電荷注入のブロッキ ング層を追加することが可能である。 図３および図４に示されているオープンゲート構造を用いる代わりに、この実 施の形態においては、半導体層３３の長さの範囲内でその下に延びている単一の ボトムゲート３１を備えた従来のＴＦＴ構造を用いている。しかしながら、この 実施の形態においては、幅の狭いメタルストリップ３６（すなわち、パーシャル トップゲート）が、パッシベーション層３８の上に、ＴＦＴチャネルおよび画素 電極３７を部分的を覆うように堆積されている。パーシャルトップゲート３６は 、隣接する画素電極、或いは、図示しない独立したバイアスラインのどちらかに 接続することによって、適度なポテンシャルにバイアスされている。 図６ａ・６ｂ・６ｃにおいて、従来のＴＦＴスイッチのポテンシャル井戸のエ ネルギーバンド図が示されている。オン状態においては（図６ａ）、電子は、ゲ ート３１によって半導体層３３中に形成されたポテンシャル井戸中にトラップさ れている。この井戸の深さは、（ゲート電圧Ｖg − トランジスタのしきい値 電圧Ｖt）によって制限される。オン状態からオフ状態への従来のＴＦＴがスイ ッチする際に、チャネル電子は、図６ｂに示されているように、ドレインとソー スの両電極に向けて押し出され、オフ状態においては、ポテンシャル井戸のエネ ルギーバンド図は、図６ｃに示されるようになる。 図５のフルトランスファーＴＦＴスイッチ構造と同様に、パーシャルトップゲ ート３６に印加される電圧は、図７ａに示されるように、ＴＦＴチャネルにおけ る電荷密度分布が、三角形状になるように調整される。従って、トランジスタが 、オン状態からオフ状態へ遷移してスイッチする際には、図７ｂに示されるよう に、チャネル電子の大部分は、三角形状のポテンシャル障壁によって、ソース電 極３５へ向けて押し出され、チャネル電子のうちの非常に少ない割合の電子のみ が、分離して、ドレイン、すなわち、画素電極３７中へと流れ込む。図５のフル トランスファーＴＦＴスイッチに対応する、オフ状態におけるポテンシャル井戸 のエネルギーバンド図が、図７ｃに示される。 本発明に関連する分野の当業者は、以下のクレームによって定義された発明の領 域および範囲から離れることなく、これらから、他の実施例や変形例を思いつく であろう。
【手続補正書】特許法第１８４条の８ 【提出日】１９９７年１月１４日 【補正内容】 請求の範囲 排他的な権利が請求される本発明の具体的表現は、次のように定義される。 １．非オーバラップゲートと、ソースと、ドレインとを有するオープンゲート構 造の薄膜トランジスタにおいて、 一対の追加のゲートを具備し、前記一対の追加のゲートのうちの第１のゲート は、前記ゲートと前記ソースとの間の第１のギャップに整合されている領域中に 設けられ、 前記一対の追加のゲートのうちの第２のゲートは、前記ゲートと前記 ドレインとの間の第２のギャップに整合されている領域中に設けられ、前記一対 の追加のゲートは、それらによって被覆されているチャネル領域をオンするため の電圧源に接続されていることを特徴とするオープンゲート構造の薄膜トランジ スタ。 ２．請求項１において、前記一対の追加のゲートは、前記ゲートの上を覆うよう に配列されることを特徴とするオープンゲート構造の薄膜トランジスタ。 ３．請求項１において、前記一対の追加のゲートは、前記ゲートの下を覆うよう に配列されることを特徴とするオープンゲート構造の薄膜トランジスタ。 ４．請求項１において、前記一対の追加のゲートは、相互に接続されていること を特徴とするオープンゲート構造の薄膜トランジスタ。 ５．放射線イメージセンサであって、 ａ）基板と、 ｂ）前記基板上に堆積され、間隔を開けて設けられている一対のボトムゲート と、 ｃ）前記一対のボトムゲート電極上に堆積されたゲート絶縁膜と、 ｄ）前記一対のボトムゲート電極の上を、実質的に覆うようにして前記ゲート 絶縁膜上に堆積された半導体層と、 ｅ）前記半導体層上に堆積されたパッシベーション層と、 ｆ）前記間隔を開けて設けられた一対のボトムゲート電極間に介在する前記パ ッシベーション層上に堆積されたトップゲート電極と、 ｇ）前記トップゲート電極の反対側において、前記パッシベーション層上に堆 積されるとともに、そこから延びているソースおよびドレイン電極であって、 第１のギャップは、前記ソース電極と前記トップゲート電極との間に設けられ 、 第２のギャップは、前記ドレイン電極と前記トップゲート電極との間に設けら れ、ソースおよびドレインの寄生容量を除去し、前記間隔を開けて設けられたボ トムゲート電極のうちの第１の電極は、前記第１のギャップの領域に設けられ、 前記間隔を開けて設けられたボトムゲート電極のうちの第２の電極は、前記第２ のギャップの領域に設けられたソースおよびドレイン電極と、 ｈ）イメージングおよび電荷の読み出しの間に、前記ボトムゲート電極の領域 内において前記半導体層の対応するチャネル領域をオンするための前記一対の空 間的に離間したボトムゲート電極に接続され、これによって、前記ソースおよび ドレイン電極に対する電荷のフィードスルーを無くすようにしたバイアス電圧源 と、 ｉ）前記ソースおよびドレイン電極、前記トップゲート電極上、および、前記 第１及び第２のギャップの中に堆積されたパッシベーション層と、 ｊ）前記ドレイン電極から延びている画素電極と、 ｋ）前記画素電極上に堆積された放射線検出層とを具備し、かつ、 ｌ）トップ電極とを具備し、 このトップ電極は、前記放射線検出層の上を覆うように設けられ、 前記トップ電極と前記画素電極との間に印加される高い電圧ポテンシャルに応 じて前記画素電極に、電荷が集められ、 前記電荷は、前記放射線検出層上に入射した放射線の量に比例するとともに、 前記電荷は、前記トップゲート電極及び前記一対のボトムゲート電極に印加され る所定のゲートバイアス電圧に応じて、前記ドレイン電極を通って、前記画素電 極から前記ソース電極へと遷移することを特徴とする放射線イメージセンサ。 ６．前記半導体層は、アモルファスシリコンにより形成されていることを特徴と する請求項５に記載された放射線イメージセンサ。 ７．前記半導体層は、ポリシリコンにより形成されていることを特徴とする請求 項５に記載された放射線イメージセンサ。 ８．前記半導体層は、セレン化カドミウムにより形成されていることを特徴とす る請求項５に記載の放射線イメージセンサ。 ９．前記放射線検出層は、アモルファスセレンにより形成されていることを特徴 とする請求項５に記載の放射線イメージセンサ。 １０．前記放射線検出層は、アモルファスシリコン、ＣｄＴｅ／ＣｄＳのヘテロ 接合放射線検出器により形成されていることを特徴とする請求項５に記載の放射 線イメージセンサ。 １１．ソース、ドレイン、ボトムゲートおよびそれらの間に設けられた半導体層 からなるボトムゲート薄膜トランジスタにおいて、 前記半導体層中には、ほぼ三角形状の電荷密度分布を形成するように、前記ド レインの一部および前記半導体層の一部にオーバラップするパーシャルトップゲ ートを具備し、 これによって前記半導体層中の自由電荷の大部分が、前記ソースへ向けて移動 することを特徴とするボトムゲート薄膜トランジスタ。 １２．放射線イメージセンサであって、 ａ）基板と、 ｂ）前記基板上に堆積されたボトムゲート電極と、 ｃ）前記ボトムゲート電極上に堆積されたゲート絶縁膜と、 ｄ）前記ボトムゲート電極上を実質的に覆うように、前記ゲート絶縁膜の上に 堆積された半導体層と、 ｅ）前記半導体層上に堆積されたパッシベーション層と、 ｆ）前記パッシベーション層上に堆積されるとともに、パッシベーション層に 沿って延びているソースおよびドレイン電極と、 ｇ）前記ソースおよびドレイン電極上にさらに堆積されたパッシベーション層 と、 ｈ）前記ドレイン電極から延びている画素電極と、 ｉ）前記ソースに向かって前記半導体層中の大部分の自由電荷が移動するよう に、前記半導体層中においてほぼ三角形状の電荷密度分布を形成するために、前 記パッシベーション層上に堆積されるとともに、前記ドレインの一部および前記 半導体層の一部の上にオーバラップしているパーシャルトップゲート電極と、 ｊ）前記画素電極上に堆積されている放射線検出層と、 ｋ）前記放射線検出層上を覆うように設けられたトップ電極とを具備し、 前記トップ電極と前記画素電極との間に印加された高電圧ポテンシャルに応答 して前記画素電極上に、電荷が集められ、 前記電荷は、前記放射線検出層上に入射する放射線量に比例するとともに、 前記電荷は、前記パーシャルトップゲート電極と前記ボトムゲート電極とに印 加される所定のゲートバイアス電圧に応答して、前記ドレイン電極を通して前記 画素電極から前記ソース電極へ遷移することを特徴とする放射線イメージセンサ 。 １３．前記半導体層は、アモルファスシリコンにより形成されていることを特徴 とする請求項１２に記載の放射線イメージセンサ。 １４．前記半導体層は、ポリシリコンにより形成されていることを特徴とする請 求項１２に記載の放射線イメージセンサ。 １５．前記半導体層は、セレン化カドミウムにより形成されていることを特徴と する請求項１２に記載の放射線イメージセンサ。 １６．前記放射線検出層は、アモルファスセレン、アモルファスシリコン、或い は、ＣｄＴｅ／ＣｄＳのＸ線検出器により形成されていることを特徴とする請求 項１２に記載の放射線イメージセンサ。

Claims (1)

  1. 【特許請求の範囲】 排他的な権利が請求される本発明の具体的表現は、次のように定義される。 １．非オーバラップゲートと、ソースと、ドレインとを有するオープンゲート構 造の薄膜トランジスタにおいて、 一対の追加のゲートを具備し、前記一対の追加のゲートのうちの第１のゲートは 、前記ゲートと前記ソースとの間の第１のギャップに整合されるとともに、前記 一対の追加のゲートのうちの第２のゲートは、前記ゲートと前記ドレインとの間 の第２のギャップに整合されることを特徴とするオープンゲート構造の薄膜トラ ンジスタ。 ２．請求項１において、前記一対の追加のゲートは、前記ゲートの上を覆うよう に配列されることを特徴とするオープンゲート構造の薄膜トランジスタ。 ３．請求項１において、前記一対の追加のゲートは、前記ゲートの下を覆うよう に配列されることを特徴とするオープンゲート構造の薄膜トランジスタ。 ４．請求項１において、前記一対の追加のゲートは、相互に接続されていること を特徴とするオープンゲート構造の薄膜トランジスタ。 ５．放射線イメージセンサであって、 ａ）基板と、 ｂ）前記基板上に堆積され、間隔をあけて設けられている一対のボトムゲート 電極と、 ｃ）前記一対のボトムゲート電極上に堆積されたゲート絶縁膜と、 ｄ）前記一対のボトムゲート電極の上を、実質的に覆うようにして前記ゲート 絶縁膜上に堆積された半導体層と、 ｅ）前記半導体層上に堆積されたパッシベーション層と、 ｆ）前記間隔を開けて設けられた一対のボトムゲート電極間に介在する前記パ ッシベーション層上に堆積されたトップゲート電極と、 ｇ）前記トップゲート電極の反対側において、前記パッシベーション層上に堆 積されるとともに、そこから延びているソースおよびドレイン電極であって、 第１のギャップは、前記ソース電極と前記トップゲート電極との間に設けられ 、 第２のギャップは、前記ドレイン電極と前記トップゲート電極との間に設けら れ、それによって、ソースおよびドレインの寄生容量を取り除き、前記間隔を開 けて設けられたボトムゲート電極のうちの第１の電極は、前記第１のギャップに 整合されており、前記間隔を開けて設けられたボトムゲート電極のうちの第２の 電極は、前記第２のギャップに整合された、ソースおよびドレイン電極と、 ｈ）前記ソースおよびドレイン電極、前記トップゲート電極上、および、前記 第１及び第２のギャップの中に堆積されたパッシベーション層と、 ｉ）前記ドレイン電極から延びている画素電極と、 ｊ）前記画素電極上に堆積された放射線検出層と、 ｋ）前記放射線検出層の上を覆うように設けられたトップ電極であって、 前記トップ電極と前記画素電極との間に印加された高い電圧ポテンシャルに応 じて前記画素電極に、電荷が集められ、 前記電荷は、前記放射線検出層上に入射した放射線の量に比例するとともに、 前記電荷は、前記トップゲート電極及び前記一対のボトムゲート電極に印加され る所定のゲートバイアス電圧に応じて、前記ドレイン電極を通って、前記画素電 極から前記ソース電極へと遷移するトップ電極とを具備することを特徴とする放 射線イメージセンサ。 ６．前記半導体層は、アモルファスシリコンにより形成されていることを特徴と する請求項５に記載された放射線イメージセンサ。 ７．前記半導体層は、ポリシリコンにより形成されていることを特徴とする請求 項５に記載された放射線イメージセンサ。 ８．前記半導体層は、セレン化カドミウムにより形成されていることを特徴とす る請求項５に記載の放射線イメージセンサ。 ９．前記放射線検出層は、アモルファスセレンにより形成されていることを特徴 とする請求項５に記載の放射線イメージセンサ。 １０．前記放射線検出層は、９’のアモルファスシリコンとＣｄＴｅ／ＣｄＳの ヘテロ接合放射線検出器により形成されていることを特徴とする請求項５に記載 の放射線イメージセンサ。 １１．ソース、ドレイン、ボトムゲートおよびそれらの間に設けられた半導体層 からなるボトムゲート薄膜トランジスタにおいて、 前記半導体層にほぼ三角形状の電荷密度分布を形成するように、前記ドレイン の一部および前記半導体層の一部にオーバラップするパーシャルトップゲートが 備えられ、 それによって、前記半導体層中の自由電荷の大部分が、前記ソースへ向けて移 動することを特徴とするボトムゲート薄膜トランジスタ。 １２．放射線イメージセンサであって、 ａ）基板と、 ｂ）前記基板上に堆積されたボトムゲート電極と、 ｃ）前記ボトムゲート電極上に堆積されたゲート絶縁膜と、 ｄ）前記ボトムゲート電極の上を実質的に覆うように、前記ゲート絶縁膜上に 堆積された半導体層と、 ｅ）前記半導体層上に堆積されたパッシベーション層と、 ｆ）前記パッシベーション層上に堆積されるとともに、パッシベーション層に 沿って延びているソースおよびドレイン電極と、 ｇ）前記ソースおよびドレイン電極上にさらに堆積されたパッシベーション層 と、 ｈ）前記ドレイン電極から延びている画素電極と、 ｉ）前記ソースに向かって前記半導体層中の大部分の自由電荷が移動するよう に、前記半導体層中においてほぼ三角形状の電荷密度分布を形成するために、前 記パッシベーション層上に堆積されるとともに、前記ドレインの一部および前記 半導体層の一部の上にオーバラップしているパーシャルトップゲート電極と、 ｊ）前記画素電極上に堆積されている放射線検出層と、 ｋ）前記放射線検出層上を覆うように設けられたトップ電極とを具備し、 前記トップ電極と前記画素電極との間に印加された高電圧ポテンシャルに応答 して前記画素電極上に、電荷が集められ、 前記電荷は、前記放射線検出層上に入射する放射線量に比例するとともに、 前記電荷は、前記パーシャルトップゲート電極と前記ボトムゲート電極とに印 加される所定のゲートバイアス電圧に応答して、前記ドレイン電極を通して前記 画素電極から前記ソース電極へ遷移することを特徴とする放射線イメージセンサ 。 １３．前記半導体層は、アモルファスシリコンにより形成されていることを特徴 とする請求項１２に記載の放射線イメージセンサ。 １４．前記半導体層は、ポリシリコンにより形成されていることを特徴とする請 求項１２に記載の放射線イメージセンサ。 １５．前記半導体層は、セレン化カドミウムにより形成されていることを特徴と する請求項１２に記載の放射線イメージセンサ。 １６．前記放射線検出層は、アモルファスセレン、アモルファスシリコン、或い は、ＣｄＴｅ／ＣｄＳのＸ線検出器により形成されていることを特徴とする請求 項１２に記載の放射線イメージセンサ。
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