JP2013191837A - 半導体装置 - Google Patents

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Abstract

【課題】寄生容量の増大幅が小さく、かつしきい値電圧の制御性の高いバックゲート電極を設けた、酸化物半導体膜を用いたトランジスタを提供する。また、当該トランジスタを用いた半導体装置を提供する。
【解決手段】バックゲート電極を、ドレイン電極と重畳し、かつソース電極と重畳しないで設けた酸化物半導体膜を用いたトランジスタである。バックゲート電極を、ドレイン電極と重畳し、かつソース電極と重畳しないで設けることにより、バックゲート電極をドレイン電極およびソース電極の両方と重畳して設けた場合と比べて、トランジスタのしきい値電圧の制御性を低下させずに、動作速度が高めることができる。
【選択図】図１

Description

半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られているが、近年では酸化物系半導体膜が注目されている。
例えば、トランジスタに、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜を用いたトランジスタは、非晶質シリコン膜を用いたトランジスタと比べて酸化物半導体膜中のキャリア移動度が高いため、動作速度を大幅に向上させることができる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
酸化物半導体膜を用いたトランジスタは、シリコン膜を用いたトランジスタで用いられているような、不純物注入などによるしきい値電圧の制御方法を適用することが困難である。そのため、バックゲート電極によるしきい値電圧の制御技術が提案されている。
バックゲート電極を有するトランジスタは、しきい値電圧が制御されるが、一方で寄生容量が増大し、バックゲート電極を有さないトランジスタと比べて動作速度が低下することがある。そのため、バックゲート電極面積を縮小し、寄生容量を低減する技術が提案されている（特許文献２、特許文献３参照。）。
特開２００６−１６５５２８号公報 特開２０１０−１２３９３８号公報 特開２０１０−１２３９３９号公報
しかしながら、バックゲート電極を有する酸化物半導体膜を用いたトランジスタにおいて、バックゲート電極面積を縮小することで寄生容量は低減させた場合、しきい値電圧の制御性も低下する場合がある。
そこで、本発明の一態様は、例えば、寄生容量の増大幅が小さく、かつしきい値電圧の制御性の高いバックゲート電極を設けた、酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。
また、本発明の一態様は、例えば、当該トランジスタを用いた半導体装置を提供することを課題の一とする。
本発明の一態様は、例えば、バックゲート電極を、ドレイン電極と重畳し、かつソース電極と重畳しないで設けた酸化物半導体膜を用いたトランジスタである。
ここで、バックゲート電極を有するトランジスタは、例えば、チャネル領域を挟んで上下にゲート電極を有するトランジスタである。バックゲート電極は、例えば、等価酸化膜厚が大きい側のゲート絶縁膜と接して設けられるゲート電極である。
発明者らは、バックゲート電極を、ドレイン電極と重畳し、かつソース電極と重畳しないで設けることにより、バックゲート電極をドレイン電極およびソース電極の両方と重畳して設けた場合と比べて、トランジスタのしきい値電圧の制御性を低下させずに、動作速度を高めることができることを見出した。
トランジスタは、チャネル領域のドレイン電極端近傍において、ドレイン電極の電界によって空乏層が広がる。その結果、例えば、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）と呼ばれる現象が起き、トランジスタのオフ電流を増大させ、しきい値電圧を変動させる要因となり得る。チャネル領域におけるドレイン電極端近傍と重畳するバックゲート電極は、当該空乏層の広がりを抑制することができるため、オフ電流の増大を抑制し、しきい値電圧の制御性を高くできる。
従って、バックゲート電極が、チャネル領域におけるソース電極端近傍と重畳するよりも、ドレイン電極端近傍と重畳する方が、オフ電流の増大の抑制としきい値電圧の制御には有効である。
本発明の一態様によれば、バックゲート電極によるしきい値電圧の制御性が高いまま、ソース電極と重畳しないことによる寄生容量の増大幅を小さくできる。また、トランジスタのオフ電流の増大を抑制することができる。
または、本発明の一態様は、例えば、絶縁表面を有する基板上に設けられた第１のゲート電極と、第１のゲート電極上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜上にあり、第１のゲート電極と重畳して設けられた酸化物半導体膜と、酸化物半導体膜と接して設けられたソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およびドレイン電極上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜上に設けられた第２のゲート電極と、を有し、酸化物半導体膜は、ソース電極およびドレイン電極に挟まれた領域にチャネル領域を有し、第２のゲート電極は、チャネル領域およびドレイン電極と重畳し、かつソース電極と重畳しない半導体装置である。
また、例えば、第２のゲート絶縁膜は、第１のゲート絶縁膜よりも等価酸化膜厚が大きい半導体装置である。
また、例えば、第２のゲート電極とドレイン電極との重なり幅が１μｍ以上３μｍ以下である半導体装置である。
また、例えば、第２のゲート電極とチャネル領域の中心位置とが重畳する半導体装置である。
または、本発明の一態様は、例えば、絶縁表面を有する基板上に設けられた第１のゲート電極と、第１のゲート電極上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜上にあり、第１のゲート電極と重畳して設けられた酸化物半導体膜と、酸化物半導体膜と接して設けられたソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およびドレイン電極上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜上に設けられた第２のゲート電極と、を有し、酸化物半導体膜は、ソース電極およびドレイン電極に挟まれた領域にチャネル領域を有し、第１のゲート電極は、チャネル領域およびドレイン電極と重畳し、かつソース電極と重畳しない半導体装置である。
また、例えば、第１のゲート絶縁膜が、第２のゲート絶縁膜よりも等価酸化膜厚が大きい半導体装置である。
また、例えば、第１のゲート電極とドレイン電極との重なり幅が１μｍ以上３μｍ以下である半導体装置である。
また、例えば、第１のゲート電極と、チャネル領域の中心位置とが重畳する半導体装置である。
なお、上述した本発明の一態様は、一例である。例えば、半導体膜は、酸化物半導体膜に限定されない場合がある。例えば、酸化物半導体膜に代えて、シリコン膜、有機半導体膜、そのほかの化合物半導体膜（ヒ化ガリウム、炭化シリコン、窒化ガリウムなど）に適用しても構わない場合がある。
しきい値電圧の制御性が高く、かつ動作速度が高い酸化物半導体膜を用いたトランジスタを提供することができる。または、しきい値電圧の制御性が高いトランジスタを提供することができる。または、動作速度が高いトランジスタを提供することができる。または、安定した電気特性を有するトランジスタを提供することができる。または、オフ電流の小さいトランジスタを提供することができる。
また、当該トランジスタを用いた半導体装置を提供することができる。
本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るＥＬ表示装置の一例を示す回路図および断面図。 本発明の一態様に係るインバータの一例を示す回路図。 本発明の一態様に係る半導体装置の一例を示す回路図。 本発明の一態様に係るＣＰＵの具体例を示すブロック図。 本発明の一態様に係る電子機器の一例を示す斜視図。 トランジスタの断面図。 リングオシレータの回路図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタについて説明する。
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図を図１（Ｂ）に示す。また、図１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図を図１（Ｃ）に示す。なお、簡単のため、図１（Ａ）においては、下地絶縁膜１０２などを省略して示す。
図１（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極１０４と、ゲート電極１０４上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、ゲート電極１０４と重畳して設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたソース電極１１６ａおよびドレイン電極１１６ｂと、酸化物半導体膜１０６、ソース電極１１６ａおよびドレイン電極１１６ｂ上に設けられたゲート絶縁膜１１８と、ゲート絶縁膜１１８上にあり、酸化物半導体膜１０６およびドレイン電極１１６ｂと重畳し、かつソース電極１１６ａと重畳しないで設けられたゲート電極１１４と、を有するトランジスタの断面図である。
なお、酸化物半導体膜１０６において、ゲート電極１０４と重畳し、ソース電極１１６ａおよびドレイン電極１１６ｂに挟まれた領域がチャネル領域である。従って、チャネル領域の中心位置とは、チャネル領域におけるソース電極１１６ａとドレイン電極１１６ｂとの距離の中間地点をいう。従って、図１では、チャネル領域の中心位置を一点鎖線Ａ３−Ａ４が通る。
ここで、ゲート電極１０４は、ソース電極１１６ａおよびドレイン電極１１６ｂと重畳する。また、ゲート電極１１４はチャネル領域の中心位置と重畳する。また、ゲート電極１１４とドレイン電極１１６ｂとの、チャネル長方向の重なり幅を１μｍ以上３μｍ以下とする。
ゲート絶縁膜１１８は、ゲート絶縁膜１１２よりも等価酸化膜厚が大きい。なお、等価酸化膜厚とは、物理的な膜の厚さをＳｉＯ２と等価な電気的膜厚に換算した値をいう。
なお、ゲート電極１１４はバックゲート電極として機能し、ゲート絶縁膜１１８はゲート電極１１４に対するゲート絶縁膜として機能する。
ゲート電極１１４が、チャネル領域におけるドレイン電極１１６ｂ端近傍と重畳するため、当該トランジスタはしきい値電圧の制御性が高い。これは、トランジスタは、チャネル領域のドレイン電極１１６ｂ端近傍において、ドレイン電極の電界によって空乏層が広がることに起因する。当該空乏層の広がりは、トランジスタのオフ電流を増大させ、しきい値電圧を変動させる要因となり得る。チャネル領域におけるドレイン電極１１６ｂ端近傍と重畳するゲート電極１１４の電界により、当該空乏層の広がりを抑制することができるため、オフ電流の増大を抑制し、しきい値電圧の制御性を高くできる。
別の側面から見ると、ゲート電極１１４は、チャネル領域におけるドレイン電極１１６ｂ端近傍と重畳していれば、オフ電流の増大が抑制され、しきい値電圧の制御性が高いことになる。
また、ゲート電極１１４は、ドレイン電極１１６ｂと重畳し、かつソース電極１１６ａと重畳しないため、ソース電極およびドレイン電極の両方と重畳してバックゲート電極が設けられる場合と比べて寄生容量を小さくすることができる。従って、動作速度の高いトランジスタとすることができる。
このように、ゲート電極１０４、ゲート電極１１４、ソース電極１１６ａ、ドレイン電極１１６ｂおよび酸化物半導体膜１０６を設けることで、しきい値電圧の制御性が高く、かつ動作速度が高いトランジスタを提供することができる。
なお、酸化物半導体膜１０６としては、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物膜を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ酸化物膜から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜１０６中の酸素欠損の生成が抑制される。なお、酸化物半導体膜１０６の酸素欠損はキャリアを生成することがある。そのため、金属元素Ｍの作用によって、酸化物半導体膜１０６中のキャリア密度が増大し、オフ電流が増大することを抑制できる。また、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。
また、酸化物半導体膜１０６中の水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とする。これは、酸化物半導体膜１０６に含まれる水素が意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタのオフ電流を増大させ、かつトランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜１０６中の水素濃度を上述の範囲とすることで、トランジスタのオフ電流の増大を抑制し、かつトランジスタの電気特性の変動を抑制することができる。
酸化物半導体膜１０６は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非晶質は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜１０６は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない酸化物半導体を有している。
酸化物半導体膜１０６は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜１０６は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜１０６が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜１０６は、例えば、単結晶を有してもよい。
酸化物半導体膜１０６は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜１０６は、バンドギャップが２．８ｅＶ〜３．２ｅＶ程度であり、少数キャリア密度が１０−９個／ｃｍ３程度と極めて少なく、多数キャリアはトランジスタのソースから来るのみである。
酸化物半導体膜１０６は、シリコンと比べて１〜２ｅＶ程度バンドギャップが大きい。そのため、酸化物半導体膜１０６を用いたトランジスタは、衝突イオン化が起こりにくく、アバランシェブレークダウンが起こりにくい。即ち、当該トランジスタは、ホットキャリア劣化が起こりにくいといえる。
また、以上のような酸化物半導体膜１０６は、キャリアの生成が少ないため、酸化物半導体膜１０６の厚さが厚い場合（例えば、１５ｎｍ以上１００ｎｍ未満）でも、当該トランジスタは、ゲート電極１０４の電界によってチャネル領域を完全空乏化させることができる。従って、当該トランジスタは、パンチスルー現象によるオフ電流の増大およびしきい値電圧の変動が起こらない。例えば、チャネル長が３μｍのとき、チャネル幅１μｍあたりのオフ電流を、室温において１０−２１Ａ未満、または１０−２４Ａ未満とすることができる。
キャリア生成源の一つである、酸化物半導体膜中の酸素欠損は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）によって評価できる。即ち、酸素欠損の少ない酸化物半導体膜は、ＥＳＲによって、酸素欠損に起因する信号を有さない酸化物半導体膜と言い換えることができる。具体的には、酸素欠損に起因するスピン密度が、５×１０１６ｓｐｉｎｓ／ｃｍ３未満の酸化物半導体膜である。なお、酸化物半導体膜が酸素欠損を有すると、ＥＳＲにてｇ値が１．９３近傍に対称性を有する信号が現れる。
ここで、基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、基板１００に起因する不純物が、酸化物半導体膜１０６に影響しないようにするために設ける。ただし、基板１００が不純物を含まない場合は、下地絶縁膜１０２を設けなくても構わない。または、ゲート絶縁膜１１２によって不純物の拡散が抑制できる場合は、下地絶縁膜１０２を設けなくても構わない。
なお、下地絶縁膜１０２は、過剰酸素を含む絶縁膜であると好ましい。
下地絶縁膜１０２は、酸化物半導体膜１０６のチャネル領域と接していないが、例えば、ゲート絶縁膜１１２などを介して酸素の供給源となり得る。そのため、下地絶縁膜１０２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜１０６の酸素欠損を低減することができる。
過剰酸素を含む絶縁膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原子に換算して１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁膜をいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、過剰酸素を含む絶縁膜は、過酸化ラジカルを含む絶縁膜であってもよい。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上の絶縁膜である。なお、過酸化ラジカルを含む絶縁膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有する絶縁膜である。
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
下地絶縁膜１０２は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択して、単層で、または積層で用いればよい。また、前述の単層または積層に加えて、窒化酸化シリコン、窒化シリコンを積層しても構わない。
酸化窒化シリコンは、その組成において、窒素よりも酸素の含有量が多いものを示し、また、窒化酸化シリコンは、その組成において、酸素よりも窒素の含有量が多いものを示を示す。
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
ゲート絶縁膜１１２は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜１１２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜１０６の酸素欠損を低減することができる。
ゲート絶縁膜１１２は酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択して、単層で、または積層で用いればよい。
ソース電極１１６ａおよびドレイン電極１１６ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。なお、ソース電極１１６ａとドレイン電極１１６ｂは同一の導電膜で設けられていてもよいし、異なる導電膜で設けられていてもよい。
ゲート絶縁膜１１８は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜１１８が過剰酸素を含む絶縁膜である場合、酸化物半導体膜１０６の酸素欠損を低減することができる。
ゲート絶縁膜１１８は酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択して、単層で、または積層で用いればよい。
ゲート電極１１４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
次に、図１とは異なる構造のトランジスタについて、図２を用いて説明する。
図２（Ａ）は本発明の一態様に係るトランジスタの上面図である。図２（Ａ）に示す一点鎖線Ｂ１−Ｂ２に対応する断面図を図２（Ｂ）に示す。また、図２（Ａ）に示す一点鎖線Ｂ３−Ｂ４に対応する断面図を図２（Ｃ）に示す。なお、簡単のため、図２（Ａ）においては、下地絶縁膜１０２などを省略して示す。
図２（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極１０４と、ゲート電極１０４上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上に設けられたソース電極２１６ａおよびドレイン電極２１６ｂと、ゲート絶縁膜１１２、ソース電極２１６ａおよびドレイン電極２１６ｂ上にあり、ゲート電極１０４と重畳して設けられた酸化物半導体膜２０６と、酸化物半導体膜２０６、ソース電極２１６ａおよびドレイン電極２１６ｂ上に設けられたゲート絶縁膜２１８と、ゲート絶縁膜２１８上にあり、酸化物半導体膜２０６およびドレイン電極２１６ｂと重畳し、かつソース電極２１６ａと重畳しないで設けられたゲート電極２１４と、を有するトランジスタの断面図である。
なお、酸化物半導体膜２０６において、ゲート電極１０４と重畳し、ソース電極２１６ａおよびドレイン電極２１６ｂに挟まれた領域がチャネル領域である。従って、チャネル領域の中心位置とは、チャネル領域におけるソース電極２１６ａとドレイン電極２１６ｂとの距離の中間地点をいう。従って、図２では、チャネル領域の中心位置を一点鎖線Ｂ３−Ｂ４が通る。
ここで、ゲート電極１０４は、ソース電極２１６ａおよびドレイン電極２１６ｂと重畳する。一方、ゲート電極２１４はチャネル領域の中心位置と重畳する。また、ゲート電極２１４とドレイン電極２１６ｂとの、チャネル長方向の重なり幅を１μｍ以上３μｍ以下とする。
ゲート絶縁膜２１８は、ゲート絶縁膜１１２よりも等価酸化膜厚が大きい。
なお、ゲート電極２１４はバックゲート電極として機能し、ゲート絶縁膜２１８はゲート電極２１４に対するゲート絶縁膜として機能する。
ゲート電極２１４が、チャネル領域におけるドレイン電極２１６ｂ端近傍と重畳するため、当該トランジスタはしきい値電圧の制御性が高い。チャネル領域におけるドレイン電極２１６ｂ端近傍と重畳するゲート電極２１４の電界により、ドレイン電極２１６ｂの電界による空乏層の広がりを抑制することができるため、オフ電流の増大を抑制し、しきい値電圧の制御性を高くできる。
別の側面から見ると、ゲート電極２１４は、チャネル領域におけるドレイン電極２１６ｂ端近傍と重畳していれば、オフ電流の増大が抑制され、しきい値電圧の制御性が高いことになる。
また、ゲート電極２１４は、ドレイン電極２１６ｂと重畳し、かつソース電極２１６ａと重畳しないため、ソース電極およびドレイン電極の両方と重畳してバックゲート電極が設けられる場合と比べて寄生容量を小さくすることができる。従って、動作速度の高いトランジスタとすることができる。
このように、ゲート電極１０４、ゲート電極２１４、ソース電極２１６ａ、ドレイン電極２１６ｂおよび酸化物半導体膜２０６を設けることで、しきい値電圧の制御性が高く、かつ動作速度が高いトランジスタを提供することができる。
ここで、基板１００、下地絶縁膜１０２、ゲート電極１０４およびゲート絶縁膜１１２については、図１の説明を参照する。
ソース電極２１６ａおよびドレイン電極２１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂと同様の導電膜から選択して用いればよい。
酸化物半導体膜２０６は、酸化物半導体膜１０６と同様の酸化物半導体膜から選択して用いればよい。
ゲート絶縁膜２１８は、ゲート絶縁膜１１８と同様の絶縁膜から選択して用いればよい。
ゲート電極２１４は、ゲート電極１１４と同様の導電膜から選択して用いればよい。
次に、図１および図２とは異なる構造のトランジスタについて、図３を用いて説明する。
図３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図３（Ａ）に示す一点鎖線Ｃ１−Ｃ２に対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）に示す一点鎖線Ｃ３−Ｃ４に対応する断面図を図３（Ｃ）に示す。なお、簡単のため、図３（Ａ）においては、下地絶縁膜１０２などを省略して示す。
図３（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極３０４と、ゲート電極３０４上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上にあり、ゲート電極３０４と重畳して設けられた酸化物半導体膜３０６と、酸化物半導体膜３０６上にあり、ゲート電極３０４と重畳しないで設けられたソース電極３１６ａと、酸化物半導体膜３０６上にあり、ゲート電極３０４と重畳して設けられたドレイン電極３１６ｂと、酸化物半導体膜３０６、ソース電極３１６ａおよびドレイン電極３１６ｂ上に設けられたゲート絶縁膜３１８と、ゲート絶縁膜３１８上にあり、酸化物半導体膜３０６と重畳して設けられたゲート電極３１４と、を有するトランジスタの断面図である。
なお、酸化物半導体膜３０６において、ゲート電極３１４と重畳し、ソース電極３１６ａおよびドレイン電極３１６ｂに挟まれた領域がチャネル領域である。従って、チャネル領域の中心位置とは、チャネル領域におけるソース電極３１６ａとドレイン電極３１６ｂとの距離の中間地点をいう。従って、図３では、チャネル領域の中心位置を一点鎖線Ｃ３−Ｃ４が通る。
ここで、ゲート電極３１４は、ソース電極３１６ａおよびドレイン電極３１６ｂと重畳する。一方、ゲート電極３０４はチャネル領域の中心位置と重畳する。また、ゲート電極３０４とドレイン電極３１６ｂとの、チャネル長方向の重なり幅を１μｍ以上３μｍ以下とする。
ゲート絶縁膜３１２は、ゲート絶縁膜３１８よりも等価酸化膜厚が大きい。
なお、ゲート電極３０４はバックゲート電極として機能し、ゲート絶縁膜３１２はゲート電極３０４に対するゲート絶縁膜として機能する。
ゲート電極３０４が、チャネル領域におけるドレイン電極３１６ｂ端近傍と重畳するため、当該トランジスタはしきい値電圧の制御性が高い。チャネル領域におけるドレイン電極３１６ｂ端近傍と重畳するゲート電極３０４の電界により、ドレイン電極３１６ｂの電界による空乏層の広がりを抑制することができるため、オフ電流の増大を抑制し、しきい値電圧の制御性を高くできる。
別の側面から見ると、ゲート電極３０４は、チャネル領域におけるドレイン電極３１６ｂ端近傍と重畳していれば、オフ電流の増大が抑制され、しきい値電圧の制御性が高いことになる。
また、ゲート電極３０４は、ドレイン電極３１６ｂと重畳し、かつソース電極３１６ａと重畳しないため、ソース電極およびドレイン電極の両方と重畳してバックゲート電極が設けられる場合と比べて寄生容量を小さくすることができる。従って、動作速度の高いトランジスタとすることができる。
このように、ゲート電極３０４、ゲート電極３１４、ソース電極３１６ａ、ドレイン電極３１６ｂおよび酸化物半導体膜３０６を設けることで、しきい値電圧の制御性が高く、かつ動作速度が高いトランジスタを提供することができる。
ここで、基板１００および下地絶縁膜１０２については、図１の説明を参照する。
ゲート電極３０４は、ゲート電極１１４と同様の導電膜から選択して用いればよい。
ゲート絶縁膜３１２は、ゲート絶縁膜１１８と同様の絶縁膜から選択して用いればよい。
酸化物半導体膜３０６は、酸化物半導体膜１０６と同様の酸化物半導体膜から選択して用いればよい。
ソース電極３１６ａおよびドレイン電極３１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂと同様の導電膜から選択して用いればよい。
ゲート絶縁膜３１８は、ゲート絶縁膜１１２と同様の絶縁膜から選択して用いればよい。
ゲート電極３１４は、ゲート電極１０４と同様の導電膜から選択して用いればよい。
次に、図１乃至図３とは異なる構造のトランジスタについて、図４を用いて説明する。
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ｄ１−Ｄ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）に示す一点鎖線Ｄ３−Ｄ４に対応する断面図を図４（Ｃ）に示す。なお、簡単のため、図４（Ａ）においては、下地絶縁膜１０２などを省略して示す。
図４（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極３０４と、ゲート電極３０４上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上に設けられたソース電極４１６ａおよびドレイン電極４１６ｂと、ゲート絶縁膜３１２、ソース電極４１６ａおよびドレイン電極４１６ｂ上にあり、ゲート電極３０４と重畳して設けられた酸化物半導体膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１８と、ゲート絶縁膜４１８上にあり、酸化物半導体膜４０６と重畳して設けられたゲート電極４１４と、を有するトランジスタの断面図である。
なお、酸化物半導体膜４０６において、ゲート電極４１４と重畳し、ソース電極４１６ａおよびドレイン電極４１６ｂに挟まれた領域がチャネル領域である。従って、チャネル領域の中心位置とは、チャネル領域におけるソース電極４１６ａとドレイン電極４１６ｂとの距離の中間地点をいう。従って、図４では、チャネル領域の中心位置を一点鎖線Ｄ３−Ｄ４が通る。
ここで、ゲート電極４１４は、ソース電極４１６ａおよびドレイン電極４１６ｂと重畳する。一方、ゲート電極３０４はチャネル領域の中心位置と重畳する。また、ゲート電極３０４とドレイン電極４１６ｂとの、チャネル長方向の重なり幅を１μｍ以上３μｍ以下とする。
ゲート絶縁膜３１２は、ゲート絶縁膜４１８よりも等価酸化膜厚が大きい。
なお、ゲート電極３０４はバックゲート電極として機能し、ゲート絶縁膜３１２はゲート電極３０４に対するゲート絶縁膜として機能する。
ゲート電極３０４が、チャネル領域におけるドレイン電極４１６ｂ端近傍と重畳するため、当該トランジスタはしきい値電圧の制御性が高い。チャネル領域におけるドレイン電極４１６ｂ端近傍と重畳するゲート電極３０４の電界により、ドレイン電極４１６ｂの電界による空乏層の広がりを抑制することができるため、オフ電流の増大を抑制し、しきい値電圧の制御性を高くできる。
別の側面から見ると、ゲート電極３０４は、チャネル領域のドレイン電極４１６ｂ端近傍と重畳していれば、オフ電流の増大が抑制され、しきい値電圧の制御性が高いことになる。
また、ゲート電極３０４は、ドレイン電極４１６ｂと重畳し、かつソース電極４１６ａと重畳しないため、ソース電極およびドレイン電極の両方と重畳してバックゲート電極が設けられる場合と比べて寄生容量を小さくすることができる。従って、動作速度の高いトランジスタとすることができる。
このように、ゲート電極３０４、ゲート電極４１４、ソース電極４１６ａ、ドレイン電極４１６ｂおよび酸化物半導体膜４０６を設けることで、しきい値電圧の制御性が高く、かつ動作速度が高いトランジスタを提供することができる。
ここで、基板１００および下地絶縁膜１０２については、図１の説明を参照する。また、ゲート電極３０４およびゲート絶縁膜３１２については、図３の説明を参照する。
ソース電極４１６ａおよびドレイン電極４１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂと同様の導電膜から選択して用いればよい。
酸化物半導体膜４０６は、酸化物半導体膜１０６と同様の酸化物半導体膜から選択して用いればよい。
ゲート絶縁膜４１８は、ゲート絶縁膜１１２と同様の絶縁膜から選択して用いればよい。
ゲート電極４１４は、ゲート電極１０４と同様の導電膜から選択して用いればよい。
次に、図１に示すトランジスタの作製方法について、図５および図６を用いて説明する。なお、簡単のため、図５および図６には、図１（Ｂ）に対応する断面図のみ示す。また、図２乃至図４に示すトランジスタの作製方法については、図５および図６の説明を参酌できるため省略する。
まず、基板１００を準備する。基板１００は、基板１００として示した材料から選択して用いればよい。
次に、下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、下地絶縁膜１０２として示した絶縁膜から選択し、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜を成膜する。ゲート電極１０４となる導電膜は、ゲート電極１０４として示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜を加工し、ゲート電極１０４を形成する（図５（Ａ）参照。）。
次に、ゲート絶縁膜１１２を成膜する（図５（Ｂ）参照。）。ゲート絶縁膜１１２は、ゲート絶縁膜１１２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜１０６となる酸化物半導体膜を成膜する。酸化物半導体膜１０６となる酸化物半導体膜は、酸化物半導体膜１０６として示した酸化物半導体膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
酸化物半導体膜１０６となる酸化物半導体膜の成膜後に第１の加熱処理を行ってもよい。第１の加熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜１０６となる酸化物半導体膜から水素や水などの不純物を除去することができる。
次に、酸化物半導体膜１０６となる酸化物半導体膜を加工し、島状の酸化物半導体膜１０６を形成する（図５（Ｃ）参照。）。
次に、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を成膜する。ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜は、ソース電極１１６ａおよびドレイン電極１１６ｂとして示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を加工し、ソース電極１１６ａおよびドレイン電極１１６ｂを形成する（図６（Ａ）参照。）。
次に、ゲート絶縁膜１１８を成膜する（図６（Ｂ）参照。）。ゲート絶縁膜１１８は、ゲート絶縁膜１１８として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極１１４となる導電膜を成膜する。ゲート電極１１４となる導電膜は、ゲート電極１１４として示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極１１４となる導電膜を加工し、ゲート電極１１４を形成する（図６（Ｃ）参照。）。このとき、ゲート電極１１４は、チャネル領域におけるドレイン電極１１６ｂ端と重畳するように形成すればよい。本実施の形態ではバックゲート電極であるゲート電極１１４の位置が設計位置から多少ずれても、チャネル領域におけるドレイン電極１１６ｂ端と重畳する限り、しきい値電圧の制御性は低下しにくい。これは、チャネル領域におけるドレイン電極１１６ｂ端近傍の空乏層が、もっともしきい値電圧の変動に寄与するためである。そのため、本実施の形態では、トランジスタを作製する際のばらつきの影響を受けにくい効果を奏する。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第２の加熱処理によって、酸化物半導体膜１０６の酸素欠損を低減することができる。
以上のようにして図１に示したトランジスタを作製することができる。
本実施の形態より、トランジスタ作製時のばらつきの影響を受けにくく、動作速度が高く、かつしきい値電圧の制御性が高いトランジスタを提供することができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係るＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置について図７を用いて説明する。
図７（Ａ）は、ＥＬ表示装置の回路図の一部分である。ＥＬ表示装置は、トランジスタＴｒと、素子ＥＬと、キャパシタＣと、スイッチＳＷと、信号線ＳＬと、バックゲート線ＢＧＬと、を有する。
トランジスタＴｒは、実施の形態１で示したトランジスタを適用することができる。実施の形態１で示したトランジスタは、トランジスタ作製時のばらつきの影響を受けにくく、動作速度が高く、かつしきい値電圧の制御性が高いため、ＥＬ表示装置の駆動用のトランジスタに好適である。
キャパシタＣやスイッチＳＷに特に制限はないが、スイッチＳＷには、トランジスタを適用すると好ましい。スイッチＳＷにトランジスタを適用する場合、当該トランジスタのスイッチングのため、別途ゲート線を設ければよい。また、当該トランジスタとして、実施の形態１で示したトランジスタを適用しても構わない。
ここで、トランジスタＴｒのゲートはスイッチＳＷの一端およびキャパシタＣの一端と接続し、トランジスタＴｒのドレインは電源電位（ＶＤＤ）およびキャパシタＣの他端と接続し、トランジスタＴｒのソースは素子ＥＬの一端と電気的に接続される。なお、トランジスタＴｒはバックゲート電極が設けられており、バックゲート電極はバックゲート線ＢＧＬと電気的に接続する。また、スイッチＳＷの他端は信号線ＳＬと電気的に接続する。また、素子ＥＬの他端は接地される。
図７（Ｂ）は、ＥＬ表示装置の断面図の一例である。図７（Ｂ）に示すＥＬ表示装置は、第１の基板５００と、第１の基板５００上の下地絶縁膜５０２と、下地絶縁膜５０２上に設けられたゲート電極５０４と、ゲート電極５０４上に設けられたゲート絶縁膜５１２と、ゲート絶縁膜５１２上にあり、ゲート電極５０４と重畳して設けられた酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたソース電極５１６ａおよびドレイン電極５１６ｂと、酸化物半導体膜５０６、ソース電極５１６ａおよびドレイン電極５１６ｂ上に設けられたゲート絶縁膜５１８と、ゲート絶縁膜５１８上にあり、酸化物半導体膜５０６およびドレイン電極５１６ｂと重畳し、かつソース電極５１６ａと重畳しないで設けられたゲート電極５１４と、ゲート絶縁膜５１８およびゲート電極５１４上に設けられた開口部を有する平坦化膜５２０と、平坦化膜５２０に設けられた開口部を介してドレイン電極５１６ｂと接する複数の第１の電極５２６と、第１の電極５２６の端部を覆う隔壁５３０と、第１の電極５２６および隔壁５３０上に設けられた有機ＥＬ層５３２と、有機ＥＬ層５３２上に設けられた第２の電極５３４と、第２の電極５３４上に空間５６４を介して設けられた着色層５５６、着色層５５８、着色層５６０および着色層５６２、ならびにこれら着色層の間のブラックマトリクス５５４と、ブラックマトリクス５５４、ならびに着色層５５６、着色層５５８、着色層５６０および着色層５６２上の絶縁膜５５２と、絶縁膜５５２上の第２の基板５５０と、を有するＥＬ表示装置である。なお、絶縁膜５５２を設けない構造としても構わない。また、着色層５５６、着色層５５８、着色層５６０および着色層５６２上にバリア膜として機能する絶縁膜を設けても構わない。
ここで、第２の電極５３４上に有機ＥＬ層５３２のバリア膜として機能する絶縁膜を設けても構わない。
ここで、空間５６４に代えてエポキシなどの可視光領域で透光性を有する有機化合物または無機化合物が充填されていても構わない。また、図示しないが、空間５６４内には乾燥剤、スペーサ、シール材を設けても構わない。
トランジスタＴｒは、ゲート電極５０４と、ゲート電極５０４上に設けられたゲート絶縁膜５１２と、ゲート絶縁膜５１２上にあり、ゲート電極５０４と重畳して設けられた酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたソース電極５１６ａおよびドレイン電極５１６ｂと、酸化物半導体膜５０６、ソース電極５１６ａおよびドレイン電極５１６ｂ上に設けられたゲート絶縁膜５１８と、ゲート絶縁膜５１８上にあり、酸化物半導体膜５０６およびドレイン電極５１６ｂと重畳し、かつソース電極５１６ａと重畳しないで設けられたゲート電極５１４と、を有する。
ゲート電極５０４は、実施の形態１で示したゲート電極１０４と同様の導電膜から選択して用いればよい。
ゲート絶縁膜５１２は、実施の形態１で示したゲート絶縁膜１１２と同様の絶縁膜から選択して用いればよい。
酸化物半導体膜５０６は、実施の形態１で示した酸化物半導体膜１０６と同様の酸化物半導体膜から選択して用いればよい。
ソース電極５１６ａおよびドレイン電極５１６ｂは、実施の形態１で示したソース電極１１６ａおよびドレイン電極１１６ｂと同様の導電膜から選択して用いればよい。
ゲート絶縁膜５１８は、実施の形態１で示したゲート絶縁膜１１８と同様の絶縁膜から選択して用いればよい。
ゲート電極５１４は、実施の形態１で示したゲート電極１１４と同様の導電膜から選択して用いればよい。トランジスタＴｒは、ゲート電極５１４によって、しきい値電圧を制御することができる。
なお、トランジスタＴｒとして、図１に示したトランジスタと同様の構造を適用しているが、これに限定されるものではない。例えば、図２乃至図４に示したトランジスタと同様の構造を適用してもよい。
素子ＥＬは、第１の電極５２６と、有機ＥＬ層５３２と、第２の電極５３４と、を有する。
有機ＥＬ層５３２は、複数種の発光材料などを積層して設けてもよい。例えば、図７（Ｃ）に示すような構造とすればよい。図７（Ｃ）は、第１の中間層５４０、第１の発光層５４１、第２の中間層５４２、第２の発光層５４３、第３の中間層５４４、第３の発光層５４５および第４の中間層５４６の順番で積層した構造である。このとき、第１の発光層５４１、第２の発光層５４３および第３の発光層５４５に適切な発光色の材料を用いると演色性の高い、または発光効率の高い、発光デバイスを形成することができて好ましい。
ここでは発光層を三層および中間層を四層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、第１の中間層５４０、第１の発光層５４１、第２の中間層５４２、第２の発光層５４３および第３の中間層５４４のみで構成することもできる。また、第１の中間層５４０、第１の発光層５４１、第２の中間層５４２、第２の発光層５４３、第３の発光層５４５および第４の中間層５４６で構成し、第３の中間層５４４を省いた構造としても構わない。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備える必要はない。これらの層は必要に応じて適宜選択、または重複して設けることもできる。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えることができる。
第１の電極５２６は、有機ＥＬ層５３２が発する光を効率よく反射する導電膜が好ましい。また、第１の電極５２６は積層構造としてもよい。例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む導電膜を用いると好ましい。
第２の電極５３４は可視光領域で透光性を有する導電膜を用いる。可視光領域で透光性を有する導電膜としては、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯともいう。）、インジウム亜鉛酸化物、酸化ケイ素を添加したＩＴＯなどを挙げることができる。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有する銀膜、マグネシウム膜または銀−マグネシウム（Ａｇ−Ｍｇ）合金膜を第２の電極５３４として用いることができる。
ここで、「可視光領域で透光性を有する」とは、可視光領域の透過率が８０％以上であることをいう。
なお、第１の電極５２６または第２の電極５３４のいずれか一方は陽極として機能し、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、陰極として機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、陽極と接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
第１の基板５００は、実施の形態１で示した基板１００の材料から選択して用いればよい。
また、第１の基板５００は、可とう性を有し、かつ放熱性の高い材料を用いると好ましい。例えば、アルミニウム、チタン、ニッケル、銅、銀、ＳＵＳおよびジュラルミンなどの金属材料または金属合金材料を、厚さを２０μｍ以上７００μｍ以下、好ましくは５０μｍ以上３００μｍ以下として用いればよい。なお、ジュラルミンは耐食性の低い材料であるため、表面を耐食性の高い材料で被覆して用いると好ましい。
下地絶縁膜５０２は、実施の形態１で示した下地絶縁膜１０２と同様の絶縁膜から選択して用いればよい。
平坦化膜５２０は有機化合物または無機化合物を用いればよい。有機化合物を用いる場合、例えば、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂などを用いればよい。
隔壁５３０は、有機化合物または無機化合物を用いればよい。有機化合物を用いる場合、例えば、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂などを用いればよい。
着色層５５６、着色層５５８、着色層５６０および着色層５６２として、適切な有色層を設ける。例えば、レッド、グリーン、ブルー、イエローまたはレッド、グリーン、ブルー、ホワイトを選択する。本実施の形態では着色層を四種としているが、これに限定されない。例えば、着色層が三種以下でもよいし、五種以上でも構わない。
なお、各着色層の厚みを適切に制御することで、より演色性の高いカラー表示を行っても構わない。
本実施の形態に示したＥＬ表示装置では、素子ＥＬから射出される白色光が、着色層５５６、着色層５５８、着色層５６０または着色層５６２を通って外部に放出されることにより、カラー表示を行うことができる。ただし、本発明の一態様に係るＥＬ表示装置は、この構造に限定されない。具体的には、発光色の異なる素子ＥＬを複数種並べてカラー表示を行っても構わない。
白色光と着色層によってカラー表示を行う方式とすることによって、例えば、各色の発光デバイスを並べて画素を作製した場合と比べ、色の異なる発光層を塗り分ける工程が省略されるため、より精細かつ信頼性の高いＥＬ表示装置を作製することができる。
着色層間の混色を防ぐために、各着色層の間にはブラックマトリクス５５４を設ける。ブラックマトリクス５５４は、例えばチタン、タンタル、モリブデン、タングステンなどの金属および黒色樹脂などから一種以上選択して用いればよい。
絶縁膜５５２は、下地絶縁膜５０２と同様の絶縁膜を用いればよい。
第２の基板５５０は、実施の形態１で示した基板１００の材料から選択して用いればよい。なお、厚さが２０μｍ以上１００μｍ以下、例えば５０μｍ程度の極薄ガラスを用いると好ましい。第２の基板５５０として極薄ガラスを用いると、透湿性が低いだけでなく、ある程度の柔軟性を有するために割れが生じにくいなど曲げや衝撃に強くすることができる。
または、第２の基板５５０として、樹脂またはガスバリア性シート上に設けられた酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、炭化シリコン、ダイアモンドライクカーボンまたは高分子材料から選ばれる二種以上を含む、可とう性および非透湿性を有する積層体を用いてもよい。
第２の電極５３４、絶縁膜５５２および第２の基板５５０は可視光領域で透光性を有するため、本実施の形態に示したＥＬ表示装置は、第２の基板５５０側が発光面となる、いわゆるトップエミッション構造のＥＬ表示装置である。
本実施の形態で示したＥＬ表示装置は、第１の基板５００に放熱性の高い基板を用いることによって、放熱しやすい構造となっている。そのため、熱による信頼性の低下を抑制することができる。
また、動作速度が高く、かつしきい値電圧の制御性が高いトランジスタを適用することにより、十分な発光強度が得られ、かつ発光強度のばらつきの小さいＥＬ表示装置を提供することができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係るインバータについて、図８を用いて説明する。
図８（Ａ）に、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを用いたインバータの一例である回路図を示す。
ｐチャネル型トランジスタであるトランジスタＴｒ１ａは、例えばシリコンを用いたトランジスタを適用すればよい。ただし、トランジスタＴｒ１ａは、シリコンを用いたトランジスタに限定されない。トランジスタＴｒ１ａのしきい値電圧をＶｔｈ１ａとする。
ｎチャネル型トランジスタであるトランジスタＴｒ２ａは、実施の形態１で示したトランジスタを用いればよい。トランジスタＴｒ２ａのしきい値電圧をＶｔｈ２ａとする。
ここで、トランジスタＴｒ１ａのゲートは入力端子ＶｉｎおよびトランジスタＴｒ２ａのゲートと接続される。また、トランジスタＴｒ１ａのソースは電源電位（ＶＤＤ）と電気的に接続される。また、トランジスタＴｒ１ａのドレインは、トランジスタＴｒ２ａのドレインおよび出力端子Ｖｏｕｔと接続される。また、トランジスタＴｒ２ａのソースは接地電位（ＧＮＤ）と接続される。また、トランジスタＴｒ２ａのバックゲートはバックゲート線ＢＧＬと接続される。
例えば、トランジスタＴｒ１ａのしきい値電圧Ｖｔｈ１ａは、符号を反転させたＶＤＤよりも高く、かつ０Ｖ未満とする（−ＶＤＤ＜Ｖｔｈ１ａ＜０Ｖ）。また、トランジスタＴｒ２ａのしきい値電圧Ｖｔｈ２ａは、０Ｖより高く、かつＶＤＤ未満とする（０Ｖ＜Ｖｔｈ２ａ＜ＶＤＤ）。
ここで、入力端子Ｖｉｎの電位をＶＤＤとすると、トランジスタＴｒ１ａのゲート電圧は０Ｖとなり、トランジスタＴｒ１ａはオフする。また、トランジスタＴｒ２ａのゲート電圧はＶＤＤとなり、トランジスタＴｒ２ａはオンする。従って、出力端子Ｖｏｕｔは、ＧＮＤと電気的に接続され、ＧＮＤが与えられる。
また、入力端子Ｖｉｎの電位をＧＮＤとすると、トランジスタＴｒ１ａのゲート電圧はＶＤＤとなり、トランジスタＴｒ１ａはオンする。またトランジスタＴｒ２ａのゲート電圧は０Ｖとなり、トランジスタＴｒ２ａはオフする。従って、出力端子Ｖｏｕｔは、ＶＤＤと電気的に接続され、ＶＤＤが与えられる。
以上に示したように、図８（Ａ）に示す回路図において、入力端子Ｖｉｎの電位がＶＤＤの場合は出力端子ＶｏｕｔからＧＮＤを出力し、入力端子Ｖｉｎの電位がＧＮＤの場合は出力端子ＶｏｕｔからＶＤＤを出力する。
トランジスタＴｒ２ａに実施の形態１で示したトランジスタを適用すると、トランジスタＴｒ２ａはオフ電流の極めて小さいトランジスタであるため、トランジスタＴｒ２ａがオフのときの貫通電流も極めて小さくなる。従って、消費電力の低いインバータとすることができる。また、トランジスタＴｒ２ａはしきい値電圧の制御性の高いバックゲートを有するため、しきい値電圧Ｖｔｈ２ａを所望の範囲に制御することができ、かつバックゲートによる寄生容量の増大を抑制できるため、動作速度の高いインバータとすることができる。
なお、図８（Ａ）に示したインバータを組み合わせることによって、図８（Ｂ）に示すＮＡＮＤ回路を構成してもよい。図８（Ｂ）に示す回路図には、ｐチャネル型トランジスタであるトランジスタＴｒ１ｂおよびトランジスタＴｒ４ｂと、ｎチャネル型トランジスタであるトランジスタＴｒ２ｂおよびトランジスタＴｒ３ｂと、を有する。なお、トランジスタＴｒ１ｂおよびトランジスタＴｒ４ｂとして、例えばシリコンを用いたトランジスタを適用すればよい。また、トランジスタＴｒ２ｂおよびトランジスタＴｒ３ｂとして実施の形態１で示したトランジスタを適用すればよい。
また、図８（Ａ）に示したインバータを組み合わせることによって、図８（Ｃ）に示すＮＯＲ回路を構成してもよい。図８（Ｃ）に示す回路図には、ｐチャネル型トランジスタであるトランジスタＴｒ１ｃおよびトランジスタＴｒ２ｃと、ｎチャネル型トランジスタであるトランジスタＴｒ３ｃおよびトランジスタＴｒ４ｃと、を有する。なお、トランジスタＴｒ１ｃおよびトランジスタＴｒ２ｃとして、例えばシリコンを用いたトランジスタを適用すればよい。また、トランジスタＴｒ３ｃおよびトランジスタＴｒ４ｃとして実施の形態１で示したトランジスタを適用すればよい。
以上は、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを用いたインバータによって構成した論理回路であるが、ｎチャネル型トランジスタのみを用いたインバータによって論理回路を構成しても構わない。ｎチャネル型トランジスタのみを用いたインバータの一例である回路図を図８（Ｄ）に示す。
図８（Ｄ）に示す回路図は、デプレッション型トランジスタであるトランジスタＴｒ１ｄと、エンハンスメント型トランジスタであるトランジスタＴｒ２ｄと、を有する。
デプレッション型トランジスタであるトランジスタＴｒ１ｄは、例えば、酸化物半導体膜を用いたトランジスタを用いればよい。ただし、トランジスタＴｒ１ｄは、酸化物半導体膜を用いたトランジスタに限定されない。例えば、シリコンを用いたトランジスタを用いても構わない。トランジスタＴｒ２ｄのしきい値電圧をＶｔｈ１ｄとする。また、デプレッション型トランジスタに代えて、十分抵抗の低い抵抗素子を設けても構わない。
エンハンスメント型トランジスタであるトランジスタＴｒ２ｄは、実施の形態１で示したトランジスタを用いればよい。トランジスタＴｒ２ｄのしきい値電圧をＶｔｈ２ｄとする。
なお、トランジスタＴｒ１ｄに実施の形態１で示したトランジスタを用いても構わない。その場合、トランジスタＴｒ２ｄに実施の形態１で示したトランジスタ以外のトランジスタを用いても構わない。
ここで、トランジスタＴｒ１ｄのゲートは入力端子ＶｉｎおよびトランジスタＴｒ２ｄのゲートと接続される。また、トランジスタＴｒ１ｄのドレインはＶＤＤと電気的に接続される。また、トランジスタＴｒ１ｄのソースは、トランジスタＴｒ２ｄのドレインおよび出力端子Ｖｏｕｔと接続される。また、トランジスタＴｒ２ｄのソースはＧＮＤと接続される。また、トランジスタＴｒ２ｄのバックゲートはバックゲート線ＢＧＬと接続される。
例えば、トランジスタＴｒ１ｄのしきい値電圧Ｖｔｈ１ｄは０Ｖ未満とする（Ｖｔｈ１ｄ＜０Ｖ）。従って、トランジスタＴｒ１ｄはゲート電圧によらずオンである。即ち、トランジスタＴｒ１ｄは抵抗の十分低い抵抗素子として機能する。また、トランジスタＴｒ２ｄのしきい値電圧Ｖｔｈ２ｄは、０Ｖより高く、かつＶＤＤ未満とする（０Ｖ＜Ｖｔｈ２ｄ＜ＶＤＤ）。なお、トランジスタＴｒ１ｄに代えて抵抗の十分低い抵抗素子を設けても構わない。
なお、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを同一工程によって作製しても構わない。こうすることで、インバータの作製が容易となる。このとき、トランジスタＴｒ１ｄおよびトランジスタＴｒ２ｄの少なくとも一方にバックゲートを設ける。作製したトランジスタがデプレッション型トランジスタである場合、トランジスタＴｒ２ｄのバックゲートによってしきい値電圧Ｖｔｈ２ｄを前述の範囲にすればよい。また、作製したトランジスタがエンハンスメント型トランジスタである場合、トランジスタＴｒ１ｄのバックゲートによってしきい値電圧Ｖｔｈ１ｄを前述の範囲にすればよい。なお、トランジスタＴｒ１ｄおよびトランジスタＴｒ２ｄのしきい値電圧を、それぞれ異なるバックゲートによって制御しても構わない。
ここで、入力端子Ｖｉｎの電位をＶＤＤとすると、トランジスタＴｒ２ｄのゲート電圧はＶＤＤとなり、トランジスタＴｒ２ｄはオンする。従って、出力端子Ｖｏｕｔは、ＧＮＤと電気的に接続され、ＧＮＤが与えられる。
また、入力端子Ｖｉｎの電位をＧＮＤとすると、トランジスタＴｒ２ｄのゲート電圧は０Ｖとなり、トランジスタＴｒ２ｄはオフする。従って、出力端子Ｖｏｕｔは、ＶＤＤと電気的に接続され、ＶＤＤが与えられる。なお、厳密には、出力端子Ｖｏｕｔから出力される電位は、ＶＤＤからトランジスタＴｒ１ｄの抵抗の分だけ電圧降下した電位となる。ただし、トランジスタＴｒ１ｄの抵抗が十分低いため、前述の電圧降下の影響は無視できる。
以上に示したように、図８（Ｄ）に示す回路図において、入力端子Ｖｉｎの電位がＶＤＤの場合は出力端子ＶｏｕｔからＧＮＤを出力し、入力端子Ｖｉｎの電位がＧＮＤの場合は出力端子ＶｏｕｔからＶＤＤを出力する。
トランジスタＴｒ２ｄに実施の形態１で示したトランジスタを適用すると、トランジスタＴｒ２ｄはオフ電流の極めて小さいトランジスタであるため、トランジスタＴｒ２ｄがオフのときの貫通電流も極めて小さくなる。従って、消費電力の低いインバータとすることができる。また、トランジスタＴｒ２ｄはしきい値電圧の制御性の高いバックゲートを有するため、しきい値電圧Ｖｔｈ２ｄを所望の範囲に制御することができ、かつバックゲートによる寄生容量の増大を抑制できるため、動作速度の高いインバータとすることができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３で示したインバータの回路を応用したフリップフロップで構成する半導体装置であるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明する。
ＳＲＡＭはフリップフロップを用いてデータを保持するため、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とは異なり、リフレッシュ動作が不要である。そのため、データの保持時の消費電力を抑えることができる。また、容量素子を用いないため、高速動作の求められる用途に好適である。
図９は、本発明の一態様に係るＳＲＡＭのメモリセルに対応する回路図である。なお、図９には一つのメモリセルのみを示すが、当該メモリセルを複数配置したメモリセルアレイに適用しても構わない。
図９に示すメモリセルは、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、トランジスタＴｒ４と、トランジスタＴｒ５と、トランジスタＴｒ６と、を有する。トランジスタＴｒ１およびトランジスタＴｒ２はｐチャネル型トランジスタであり、トランジスタＴｒ３およびトランジスタＴｒ４はｎチャネル型トランジスタである。トランジスタＴｒ１のゲートは、トランジスタＴｒ２のドレイン、トランジスタＴｒ３のゲート、トランジスタＴｒ４のドレイン、ならびにトランジスタＴｒ６のソースおよびドレインの一方と電気的に接続される。トランジスタＴｒ１のソースはＶＤＤと電気的に接続される。トランジスタＴｒ１のドレインは、トランジスタＴｒ２のゲート、トランジスタＴｒ４のゲート、トランジスタＴｒ３のドレインおよびトランジスタＴｒ５のソースおよびドレインの一方と電気的に接続される。トランジスタＴｒ２のソースはＶＤＤと電気的に接続される。トランジスタＴｒ３のソースはＧＮＤと電気的に接続される。トランジスタＴｒ３のバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ４のソースはＧＮＤと電気的に接続される。トランジスタＴｒ４のバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ５のゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ５のソースおよびドレインの他方はビット線ＢＬＢに電気的に接続される。トランジスタＴｒ６のゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ６のソースおよびドレインの他方はビット線ＢＬに電気的に接続される。
なお、本実施の形態では、トランジスタＴｒ５およびトランジスタＴｒ６としてｎチャネル型トランジスタを適用した例を示す。ただし、トランジスタＴｒ５およびトランジスタＴｒ６は、ｎチャネル型トランジスタに限定されず、ｐチャネル型トランジスタを適用することもできる。その場合、後に示す書き込み、保持および読み出しの方法も適宜変更すればよい。
このように、トランジスタＴｒ１およびトランジスタＴｒ３を有するインバータと、トランジスタＴｒ２およびトランジスタＴｒ４を有するインバータとをリング接続することで、フリップフロップが構成される。
ｐチャネル型トランジスタとしては、例えばシリコンを用いたトランジスタを適用すればよい。ただし、ｐチャネル型トランジスタは、シリコンを用いたトランジスタに限定されない。また、ｎチャネル型トランジスタとしては、実施の形態１で示したトランジスタなどを用いればよい。
本実施の形態では、トランジスタＴｒ３およびトランジスタＴｒ４として、実施の形態１で示したトランジスタを適用する。当該トランジスタは、しきい値電圧がバックゲートによって制御されているため、トランジスタのオンおよびオフを確実に行うことができる。また、当該トランジスタは、オフ電流が極めて小さいため、貫通電流も極めて小さくなる。
なお、トランジスタＴｒ１およびトランジスタＴｒ２として、ｐチャネル型トランジスタに代えて、ｎチャネル型トランジスタを適用することもできる。トランジスタＴｒ１およびトランジスタＴｒ２としてｎチャネル型トランジスタを用いる場合、実施の形態３を参酌してデプレッション型トランジスタを適用すればよい。
図９に示したメモリセルの書き込み、保持および読み出しについて以下に説明する。
書き込み時は、まずビット線ＢＬおよびビット線ＢＬＢにデータ０またはデータ１に対応する電位を印加する。
例えば、データ１を書き込みたい場合、ビット線ＢＬをＶＤＤ、ビット線ＢＬＢをＧＮＤとする。次に、ワード線ＷＬにトランジスタＴｒ５、トランジスタＴｒ６のしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
次に、ワード線ＷＬの電位をトランジスタＴｒ５、トランジスタＴｒ６のしきい値電圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。ＳＲＡＭの場合、データの保持で流れる電流はトランジスタのリーク電流のみとなる。ここで、ＳＲＡＭを構成するトランジスタの一部に実施の形態１で示したトランジスタを適用していることにより、当該トランジスタはオフ電流が極めて小さい、即ちリーク電流が極めて小さいため、データ保持のための待機電力を小さくすることができる。
読み出し時は、あらかじめビット線ＢＬおよびビット線ＢＬＢをＶＤＤとする。次に、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬはＶＤＤのまま変化しないが、ビット線ＢＬＢはトランジスタＴｒ５およびトランジスタＴｒ３を介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデータ１を読み出すことができる。
なお、データ０を書き込みたい場合は、ビット線ＢＬをＧＮＤ、ビット線ＢＬＢをＶＤＤとし、その後ワード線ＷＬにＶＨを印加すればよい。次に、ワード線ＷＬの電位をトランジスタＴｒ５、トランジスタＴｒ６のしきい値電圧未満とすることで、フリップフロップに書き込んだデータ０が保持される。読み出し時は、あらかじめビット線ＢＬおよびビット線ＢＬＢをＶＤＤとし、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬＢはＶＤＤのまま変化しないが、ビット線ＢＬはトランジスタＴｒ６およびトランジスタＴｒ４を介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持されたデータ０を読み出すことができる。
本実施の形態より、待機電力の小さいＳＲＡＭを提供することができる。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態５）
実施の形態１に示したトランジスタ、実施の形態３で示したインバータおよび実施の形態４に示した半導体装置の少なくともいずれかを用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１０は、ＣＰＵの具体的な構成を示すブロック図である。図１０に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１０に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態３に示したインバータまたは実施の形態４に示した半導体装置を用いることができる。
図１０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。
なお、レジスタ１１９６に設けられる記憶素子として、実施の形態４で示した半導体装置を適用することで、ＣＰＵの待機電力を極めて小さくすることができる。具体的には、計算中のデータなどを記憶素子に待避させた後、記憶素子を除く一部の電源電位の供給を停止すればよい。一部の電源電位の供給を停止した場合においても、記憶素子に計算中のデータなどが保持される。そのため、再び電源電位を供給した際に、データの計算を再開することが可能となる。なお、記憶素子は極めて待機電力が小さいため、実質的にＣＰＵの電源電位の供給を停止しているのと同様である。従って、ＣＰＵ全体の消費電力を低減することができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、一部の電源電位の供給を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５の少なくともいずれかを適用した電子機器の例について説明する。
図１１（Ａ）は携帯型情報端末である。図１１（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、表示部９３０３に適用することができる。また、本体内部にある演算装置、記憶回路に本発明の一形態を適用することができる。
図１１（Ｂ）は、デジタルスチルカメラである。図１１（Ｂ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、表示部９３２３に適用することができる。また、本体内部にある演算装置、記憶回路に本発明の一形態を適用することができる。
図１１（Ｃ）は、ディスプレイである。図１１（Ｖ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一形態は表示部９３１１に適用することができる。また、本体内部にある演算装置、記憶回路に本発明の一形態を適用することができる。
図１１（Ｄ）は２つ折り可能な携帯情報端末である。図１１（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、表示部９６３１ａおよび表示部９６３１ｂに適用することができる。また、本体内部にある演算装置、記憶回路に本発明の一形態を適用することができる。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、消費電力を小さくできることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、本発明の一態様に係るトランジスタを用いたリングオシレータの発振周波数を評価した。
本実施例で用いたトランジスタの構造を図１２に示す。図１２（Ａ）は、図１に示したトランジスタと同様の構造のトランジスタである。図１２（Ａ）のゲート電極１１４ａは図１におけるゲート電極１１４に相当する。図１２（Ａ）に示すトランジスタをトランジスタＴｒＡと呼ぶ。また、図１２（Ｂ）および図１２（Ｃ）は、図１に示したトランジスタのゲート電極１１４に相当する、ゲート電極１１４ｂおよびゲート電極１１４ｃの形状のみ、図１２（Ａ）とは異なるトランジスタである。図１２（Ｂ）および図１２（Ｃ）に示すトランジスタを、それぞれトランジスタＴｒＢおよびトランジスタＴｒＣと呼ぶ。
トランジスタＴｒＡ、トランジスタＴｒＢおよびトランジスタＴｒＣは、チャネル長が６μｍ、チャネル幅が５０μｍである。
トランジスタＴｒＡ、トランジスタＴｒＢおよびトランジスタＴｒＣにおいて、ゲート電極１０４とソース電極１１６ａとのチャネル長方向における重なりは２μｍであり、またゲート電極１０４とドレイン電極１１６ｂとのチャネル長方向における重なりは２μｍである。また、トランジスタＴｒＡにおいて、ゲート電極１１４ａとチャネル領域とのチャネル長方向における重なりは３μｍであり、ゲート電極１１４ａとドレイン電極１１６ｂとのチャネル長方向における重なりは２μｍである。また、トランジスタＴｒＢにおいて、ゲート電極１１４ｂとソース電極１１６ａとのチャネル長方向における重なりは２μｍであり、ゲート電極１１４ｂとドレイン電極１１６ｂとのチャネル長方向における重なりは２μｍである。また、トランジスタＴｒＣにおいて、ゲート電極１１４ｃとチャネル領域とのチャネル長方向における重なりは３μｍであり、ゲート電極１１４ｃとソース電極１１６ａとのチャネル長方向における重なりは２μｍである。
トランジスタＴｒＡ、トランジスタＴｒＢおよびトランジスタＴｒＣにおいて、ゲート絶縁膜１１２は、厚さが２００ｎｍの酸化窒化シリコン膜とした。また、ゲート絶縁膜１１８は、厚さが６００ｎｍの酸化窒化シリコン膜とした。
当該トランジスタを用いて、Ｖｇ−Ｉｄ特性を評価した。トランジスタＴｒＡ、トランジスタＴｒＢおよびトランジスタＴｒＣのバックゲート（ゲート電極１１４ａ、ゲート電極１１４ｂおよびゲート電極１１４ｃ）の電圧としきい値電圧Ｖｔｈとの関係を表１に示す。
表１に示すように、バックゲートの電圧によって、トランジスタＴｒＡ、トランジスタＴｒＢおよびトランジスタＴｒＣはしきい値電圧の変動が見られた。トランジスタＴｒＡ、トランジスタＴｒＢおよびトランジスタＴｒＣのしきい値電圧の変動幅は、バックゲートの電圧が−６Ｖ〜６Ｖの範囲において、それぞれ０．７５Ｖ、１．０６Ｖおよび０．５８Ｖであった。
従って、しきい値電圧の変動幅は、トランジスタＴｒＢ＞トランジスタＴｒＡ＞トランジスタＴｒＣのような関係が見られた。トランジスタＴｒＡは、バックゲート電極がドレイン電極と重畳しない構造であるトランジスタＴｒＣと比べてしきい値電圧の制御幅が大きいことがわかる。
次に、トランジスタＴｒＡ、トランジスタＴｒＢおよびトランジスタＴｒＣと同様の構造のトランジスタを複数種用い、７段のリングオシレータを作製した。リングオシレータの回路図を図１３に示す。なお、リングオシレータを構成するインバータにはブートストラップを用いたものを使用した。理解を容易にするため、トランジスタＴｒ１、トランジスタＴｒ２およびトランジスタＴｒ３のバックゲートは省略して表記する。
図１３において、トランジスタＴｒ１は、チャネル長が１０μｍ、チャネル幅が１００μｍのトランジスタである。また、トランジスタＴｒ２は、チャネル長が１０μｍ、チャネル幅が１０μｍのトランジスタである。また、トランジスタＴｒ３は、チャネル長が１０μｍ、チャネル幅が５μｍのトランジスタである。
ここで、トランジスタＴｒ１、トランジスタＴｒ２およびトランジスタＴｒ３にトランジスタＴｒＡと同様の構造を有するトランジスタを適用した場合、トランジスタＴｒＢと同様の構造を有するトランジスタを適用した場合、およびトランジスタＴｒＣと同様の構造を有するトランジスタを適用した場合について、発振周波数の比較の結果を表２に示す。なお、本実施例では、理解を容易にするため同じ静特性での比較を行った。
計算によると、バックゲート電極の形状を小さくすると寄生容量が小さくなるため、発信周波数が高くなっていくことがわかった。リングオシレータの動作は、トランジスタＴｒ１のゲートを充電していくことで行われる。充電される容量には、前の段のトランジスタＴｒ２のソース電極とバックゲート電極との寄生容量、および前の段のトランジスタＴｒ１のドレイン電極とバックゲート電極との寄生容量が含まれる。トランジスタＴｒＡと同様なバックゲート構造を有するトランジスタをトランジスタＴｒ１、トランジスタＴｒ２、及びトランジスタＴｒ３に適用した場合、Ｔｒ２のソース電極とバックゲート電極とが重畳しないため、Ｔｒ２のソース電極とバックゲート電極との寄生容量が生じない。一方、トランジスタＴｒＢと同様なバックゲート構造を有するトランジスタをトランジスタＴｒ１、トランジスタＴｒ２、及びトランジスタＴｒ３に適用した場合、Ｔｒ２のソース電極とバックゲート電極とが重畳するため、Ｔｒ２のソース電極とバックゲート電極との寄生容量が生じる。このようにトランジスタＴｒＡのようなバックゲート電極の構造を有するトランジスタを適用したリングオシレータは、トランジスタＴｒＢのようなバックゲート電極の構造を有するトランジスタを適用したリングオシレータと比較して、リングオシレータの周波数特性が高く、動作速度が高いことがわかる。
本実施例より、バックゲート電極がドレイン電極と重畳し、かつソース電極と重畳しない構造であるトランジスタは、しきい値電圧の制御性が高く、該トランジスタを有する半導体装置は、動作速度が高いことがわかる。
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１４ ゲート電極
１１４ａ ゲート電極
１１４ｂ ゲート電極
１１４ｃ ゲート電極
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１８ ゲート絶縁膜
２０６ 酸化物半導体膜
２１４ ゲート電極
２１６ａ ソース電極
２１６ｂ ドレイン電極
２１８ ゲート絶縁膜
３０４ ゲート電極
３０６ 酸化物半導体膜
３１２ ゲート絶縁膜
３１４ ゲート電極
３１６ａ ソース電極
３１６ｂ ドレイン電極
３１８ ゲート絶縁膜
４０６ 酸化物半導体膜
４１４ ゲート電極
４１６ａ ソース電極
４１６ｂ ドレイン電極
４１８ ゲート絶縁膜
５００ 基板
５０２ 下地絶縁膜
５０４ ゲート電極
５０６ 酸化物半導体膜
５１２ ゲート絶縁膜
５１４ ゲート電極
５１６ａ ソース電極
５１６ｂ ドレイン電極
５１８ ゲート絶縁膜
５２０ 平坦化膜
５２６ 電極
５３０ 隔壁
５３２ 有機ＥＬ層
５３４ 電極
５４０ 中間層
５４１ 発光層
５４２ 中間層
５４３ 発光層
５４４ 中間層
５４５ 発光層
５４６ 中間層
５５０ 基板
５５２ 絶縁膜
５５４ ブラックマトリクス
５５６ 着色層
５５８ 着色層
５６０ 着色層
５６２ 着色層
５６４ 空間
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (12)

  1. 絶縁表面を有する基板上に設けられた第１のゲート電極と、
    前記第１のゲート電極上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上にあり、前記第１のゲート電極と重畳して設けられた酸化物半導体膜と、
    前記酸化物半導体膜と少なくとも一部を接して設けられたソース電極およびドレイン電極と、
    前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、を有し、
    前記酸化物半導体膜は、前記ソース電極および前記ドレイン電極に挟まれた領域にチャネル領域を有し、
    前記第２のゲート電極は、前記チャネル領域および前記ドレイン電極と重畳し、かつ前記ソース電極と重畳しないことを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜よりも等価酸化膜厚が大きいことを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第２のゲート電極と前記ドレイン電極とのチャネル長方向の重なり幅が１μｍ以上３μｍ以下であることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第２のゲート電極と、前記チャネル領域の中心位置とが重畳することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記ソース電極および前記ドレイン電極が、前記酸化物半導体膜と、前記第１のゲート絶縁膜との間に設けられることを特徴とする半導体装置。
  6. 請求項１乃至請求項４のいずれか一において、
    前記ソース電極および前記ドレイン電極が、前記酸化物半導体膜と、前記第２のゲート絶縁膜との間に設けられることを特徴とする半導体装置。
  7. 絶縁表面を有する基板上に設けられた第１のゲート電極と、
    前記第１のゲート電極上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上にあり、前記第１のゲート電極と重畳して設けられた酸化物半導体膜と、
    前記酸化物半導体膜と接して設けられたソース電極およびドレイン電極と、
    前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、を有し、
    前記酸化物半導体膜は、前記ソース電極および前記ドレイン電極に挟まれた領域にチャネル領域を有し、
    前記第１のゲート電極は、前記チャネル領域および前記ドレイン電極と重畳し、かつ前記ソース電極と重畳しないことを特徴とする半導体装置。
  8. 請求項７において、
    前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも等価酸化膜厚が大きいことを特徴とする半導体装置。
  9. 請求項７または請求項８において、
    前記第１のゲート電極と前記ドレイン電極とのチャネル長方向の重なり幅が１μｍ以上３μｍ以下であることを特徴とする半導体装置。
  10. 請求項７乃至請求項９のいずれか一において、
    前記第１のゲート電極と、前記チャネル領域の中心位置とが重畳することを特徴とする半導体装置。
  11. 請求項７乃至請求項１０のいずれか一において、
    前記ソース電極および前記ドレイン電極が、前記酸化物半導体膜と、前記第１のゲート絶縁膜との間に設けられることを特徴とする半導体装置。
  12. 請求項７乃至請求項１０のいずれか一において、
    前記ソース電極および前記ドレイン電極が、前記酸化物半導体膜と、前記第２のゲート絶縁膜との間に設けられることを特徴とする半導体装置。
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