JP6541398B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6541398B2
JP6541398B2 JP2015079102A JP2015079102A JP6541398B2 JP 6541398 B2 JP6541398 B2 JP 6541398B2 JP 2015079102 A JP2015079102 A JP 2015079102A JP 2015079102 A JP2015079102 A JP 2015079102A JP 6541398 B2 JP6541398 B2 JP 6541398B2
Authority
JP
Japan
Prior art keywords
transistor
conductor
semiconductor
region
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015079102A
Other languages
English (en)
Other versions
JP2015207763A (ja
JP2015207763A5 (ja
Inventor
加藤　清
清 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015079102A priority Critical patent/JP6541398B2/ja
Publication of JP2015207763A publication Critical patent/JP2015207763A/ja
Publication of JP2015207763A5 publication Critical patent/JP2015207763A5/ja
Application granted granted Critical
Publication of JP6541398B2 publication Critical patent/JP6541398B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、マシン、プロセス、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体、半導体装置、記憶装置、プロセッサ、表示装置、発光装置、照明装置、または蓄電装置に関する。または、半導体、半導体装置、記憶装置、プロセッサ、表示装置、発光装置、照明装置、または蓄電装置の製造方法に関する。または、半導体装置、記憶装置、プロセッサ、表示装置、発光装置、照明装置、または蓄電装置の駆動方法に関する。
本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等を含む。例えば、電子回路、電子回路を備えたチップは、半導体装置の一例である。記憶装置、表示装置、発光装置、照明装置、電気光学装置、および電子機器等は、半導体装置を有する場合がある。
チャネルが形成される領域（チャネル形成領域という）が、半導体シリコン（Ｓｉ）でなるトランジスタ（以下、Ｓｉトランジスタという）と、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタと、を組み合わせて電源遮断後もデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。Ｓｉトランジスタは、様々な電子回路や電子部品に広く用いられている。電子回路は、ｎチャネル型Ｓｉトランジスタとｐチャネル型Ｓｉトランジスタとを配置、配線してなるインバータ回路やＮＡＮＤ回路やフリップフロップといったセル（論理セル、スタンダードセルと呼ぶこともある）を構成単位として有する場合がある（非特許文献１を参照）。
一方、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタが知られている。酸化物半導体はシリコンよりもバンドギャップが大きいため、酸化物半導体をチャネル形成領域に含むトランジスタはオフ電流が極めて低くなることが知られている。例えば、特許文献１には、そのようなトランジスタをメモリセルに用いることで、電源遮断後もデータの保持が可能な半導体装置が記載されている。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した回路の要求が高まっている。
特開２０１１−１８７９５０公報
Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓｔｅ ａｎｄ Ｄａｖｉｄ Ｍｏｎｅｙ Ｈａｒｒｉｓ，ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉｇｎ： Ａ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｐｅｒｓｐｅｃｔｉｖｅ（４ｔｈ Ｅｄｉｔｉｏｎ），Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ，ｐ．２７，２０１１．
本発明の一形態は、以下の少なくとも１つを課題とする。面積を縮小した回路を有する半導体装置（セル）を提供すること、消費電力を低減することが可能な回路を有する半導体装置（セル）を提供すること、動作速度を向上することが可能な回路を有する半導体装置（セル）を提供すること、小型の半導体装置を提供すること、消費電力を低減することが可能な半導体装置を提供すること、処理速度を向上することが可能な半導体装置を提供すること、コストを低減することが可能な半導体装置を提供すること、または、新規な半導体装置を提供すること。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタは、第１導電体と、第１導電体上の第１絶縁体と、第１絶縁体上の酸化物半導体と、酸化物半導体上の第２絶縁体と、第２絶縁体上の第２導電体と、第３導電体と、第４導電体と、を有し、酸化物半導体と、第１導電体とは、互いに重なる領域を有し、第３導電体は、酸化物半導体と接する領域を有し、第４導電体は、酸化物半導体と接する領域を有し、酸化物半導体は、上面から見て第３導電体と第４導電体とに挟まれた第１領域を有し、第１領域は、第１導電体と重なる第２領域を有し、第１領域は、第１導電体と重ならない第３領域を有し、第１領域は、第２導電体と重なる第４領域を有し、第１領域は、第２導電体と重ならない第５領域を有し、第２領域と第５領域とは、互いに重なる第６領域を有し、第３領域と第４領域とは、互いに重なる第７領域を有し、第２トランジスタは、ｐチャネル型であり、第１トランジスタが設けられている層と、第２トランジスタが設けられている層とは、互いに重なるように設けられている半導体装置である。
（２）本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、を有し、第１トランジスタは、第１導電体と、第１導電体上の第１絶縁体と、第１絶縁体上の酸化物半導体と、酸化物半導体上の第２絶縁体と、第２絶縁体上の第２導電体と、第３導電体と、第４導電体と、を有し、酸化物半導体と、第１導電体とは、互いに重なる領域を有し、第３導電体は、酸化物半導体と接する領域を有し、第４導電体は、酸化物半導体と接する領域を有し、酸化物半導体は、上面から見て第３導電体と第４導電体とに挟まれた第１領域を有し、第１領域は、第１導電体と重なる第２領域を有し、第１領域は、第１導電体と重ならない第３領域を有し、第１領域は、第２導電体と重なる第４領域を有し、第１領域は、第２導電体と重ならない第５領域を有し、第２領域と第５領域とは、互いに重なる第６領域を有し、第３領域と第４領域とは、互いに重なる第７領域を有し、第２トランジスタおよび第３トランジスタは、ｐチャネル型であり、第１トランジスタが設けられている層と、第２トランジスタおよび第３トランジスタが設けられている層とは、互いに重なるように設けられ、第２トランジスタのゲートが延在する方向と、第３トランジスタのゲートが延在する方向と、第１導電体が延在する方向と、第２導電体が延在する方向と、は平行であり、第２トランジスタのチャネル形成領域と、第３トランジスタのチャネル形成領域と、は前記方向に並んで位置し、第１導電体と、第２トランジスタのゲートと、は第１接続部を介して、電気的に接続され、第２導電体と、第３トランジスタのゲートと、は第２接続部を介して、電気的に接続され、第１領域と、第２トランジスタのチャネル形成領域と、第３トランジスタのチャネル形成領域とは、上面から見て、第１接続部と第２接続部に挟まれて配置され、第３導電体と第４導電体の一方と、第２トランジスタのソースとドレインの一方と、第３トランジスタのソースとドレインの一方と、は電気的に接続されている半導体装置である。
（３）本発明の一態様は、第２領域と、第４領域とは、互いに重なる領域を有する、（１）または（２）の態様に係る半導体装置である。
（４）本発明の一態様は、第３領域と、第５領域とは、互いに重なる第８領域を有し、第８領域は、第６領域より狭く、かつ、第７領域より狭い、（１）または（２）の態様に係る半導体装置である。
（５）本発明の一態様は、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタは、第１導電体と、第１導電体上の第１絶縁体と、第１絶縁体上の酸化物半導体と、酸化物半導体上の第２絶縁体と、第２絶縁体上の第２導電体と、第３導電体と、第４導電体と、を有し、酸化物半導体と、第１導電体とは、互いに重なる領域を有し、第３導電体は、酸化物半導体と接する領域を有し、第４導電体は、酸化物半導体と接する領域を有し、酸化物半導体は、上面から見て第３導電体と第４導電体とに挟まれた第１領域を有し、第１領域は、第１導電体と重なり、かつ、第２導電体に覆われ、第２トランジスタは、ｐチャネル型であり、第１トランジスタが設けられている層と、第２トランジスタが設けられている層とは、互いに重なるように設けられている半導体装置である。
（６）本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、を有し、第１トランジスタは、第１導電体と、第１導電体上の第１絶縁体と、第１絶縁体上の酸化物半導体と、酸化物半導体上の第２絶縁体と、第２絶縁体上の第２導電体と、第３導電体と、第４導電体と、を有し、酸化物半導体と、第１導電体とは、互いに重なる領域を有し、第３導電体は、酸化物半導体と接する領域を有し、第４導電体は、酸化物半導体と接する領域を有し、酸化物半導体は、上面から見て第３導電体と第４導電体とに挟まれた第１領域を有し、第１領域は、第１導電体と重なり、かつ、第２導電体に覆われ、第２トランジスタおよび第３トランジスタは、ｐチャネル型であり、第１トランジスタが設けられている層と、第２トランジスタおよび第３トランジスタが設けられている層とは、互いに重なるように設けられ、第２トランジスタのゲートが延在する方向と、第３トランジスタのゲートが延在する方向と、第１導電体が延在する方向と、第２導電体が延在する方向と、は平行であり、第２トランジスタのチャネル形成領域と、第３トランジスタのチャネル形成領域と、は、前記方向に並んで位置し、第１導電体と、第２トランジスタのゲートと、は第１接続部を介して、電気的に接続され、第２導電体と、第３トランジスタのゲートと、は第２接続部を介して、電気的に接続され、第１領域と、第２トランジスタのチャネル形成領域と、第３トランジスタのチャネル形成領域とは、上面から見て、第１接続部と第２接続部に挟まれて配置され、第３導電体と第４導電体の一方と、第２トランジスタのソースとドレインの一方と、は電気的に接続され、第２トランジスタのソースとドレインの他方と、第３トランジスタのソースとドレインの一方と、は電気的に接続されている半導体装置である。
（７）本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、を有し、第１トランジスタは、第１導電体と、第１導電体上の第１絶縁体と、第１絶縁体上の酸化物半導体と、酸化物半導体上の第２絶縁体と、第２絶縁体上の第２導電体と、第３導電体と、第４導電体と、を有し、酸化物半導体と、第１導電体とは、互いに重なる領域を有し、第３導電体は、酸化物半導体と接する領域を有し、第４導電体は、酸化物半導体と接する領域を有し、酸化物半導体は、上面から見て第３導電体と第４導電体とに挟まれた第１領域を有し、第１領域は、第１導電体と重なり、かつ、第２導電体に覆われ、第２トランジスタおよび第３トランジスタは、ｐチャネル型であり、第１トランジスタが設けられている層と、第２トランジスタおよび第３トランジスタが設けられている層とは、互いに重なるように設けられ、第２トランジスタのゲートが延在する方向と、第３トランジスタのゲートが延在する方向と、第１導電体が延在する方向と、第２導電体が延在する方向とは、それぞれ、第１方向に平行であり、第２トランジスタのチャネル形成領域と、第３トランジスタのチャネル形成領域と、は、それぞれ、第１方向に垂直に並んで位置し、第１導電体と、第２トランジスタのゲートと、は第１接続部を介して、電気的に接続され、第２導電体と、第３トランジスタのゲートと、は第２接続部を介して、電気的に接続され、第１領域と、第２トランジスタのチャネル形成領域と、第３トランジスタのチャネル形成領域とは、上面から見て、第１接続部と第２接続部に挟まれて配置され、第３導電体と第４導電体の一方と、第２トランジスタのソースとドレインの一方と、は電気的に接続され、第２トランジスタのソースとドレインの他方と、第３トランジスタのソースとドレインの一方と、は電気的に接続されている半導体装置である。
（８）本発明の一態様は、第１トランジスタの上面から見たチャネル幅は、第２トランジスタの上面から見たチャネル幅より大きく、かつ、第３トランジスタの上面から見たチャネル幅より大きい、（２）または（６）の態様に係る半導体装置である。
（９）本発明の一態様は、第１トランジスタのチャネル長は、第２トランジスタのチャネル長より大きく、かつ、第３トランジスタのチャネル長より大きい、（７）の態様に係る半導体装置である。
（１０）本発明の一態様は、（１）乃至（９）の何れか一の態様に係る半導体装置と、アンテナと、を有するＲＦＩＤタグである。
（１１）本発明の一態様は、（１）乃至（９）の何れか一の態様に係る半導体装置と、プリント配線基板と、を有する電子機器である。
面積を縮小した回路を有する半導体装置（セル）を提供することができる。または、消費電力を低減することが可能な回路を有する半導体装置（セル）を提供することができる。または、動作速度を向上することが可能な回路を有する半導体装置（セル）を提供することができる。または、小型の半導体装置を提供することができる。または、消費電力を低減することが可能な半導体装置を提供することができる。または、処理速度を向上することが可能な半導体装置を提供することができる。または、コストを低減することが可能な半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置（セル）を示す回路図。 本発明の一態様に係る半導体装置（セル）の上面図。 本発明の一態様に係る半導体装置（セル）の断面図。 本発明の一態様に係る半導体装置（セル）の断面図。 本発明の一態様に係る半導体装置（セル）の上面図。 トランジスタを示す上面図。 本発明の一態様に係る半導体装置（セル）の断面図。 本発明の一態様に係る半導体装置（セル）の上面図。 本発明の一態様に係る半導体装置（セル）の断面図。 本発明の一態様に係る半導体装置（セル）の上面図。 本発明の一態様に係る半導体装置（セル）の断面図。 本発明の一態様に係る半導体装置（セル）の断面図。 本発明の一態様に係る半導体装置（セル）の断面図。 トランジスタを示す上面図及び断面図。 トランジスタを示す上面図及び断面図。 本発明の一態様に係る半導体装置（セル）を示す回路図。 本発明の一態様に係る記憶装置を示すブロック図。 メモリセルを示す回路図。 メモリセルを示す回路図。 メモリセルを示す回路図。 メモリセルを示す回路図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係るＲＦＩＤを示すブロック図。 本発明の一態様に係る電子部品を示す図。 本発明の一態様に係る電子機器を示す図。 半導体の積層を示す断面図、およびバンド構造を示す図。 トランジスタを示す上面図及び断面図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。
本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合などを含む。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つのノード（端子）を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する一対の入出力ノードは、トランジスタのチャネル型及び各ノード（端子）に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられるノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐチャネル型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位が与えられるノードがソースと呼ばれる。
本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出力ノードの一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。従って、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について図面を参照して説明する。
図１は、本発明の一態様に係る半導体装置の回路構成の一例である。
図１（Ａ）乃至図１（Ｄ）に示す回路構成を有する半導体装置は、様々な電子回路の構成要素となりうる。そのような要素は、スタンダードセル、論理セル、或いは単に、セルと呼ばれる。以下では、当該半導体装置を、半導体装置（セル）と記載する場合や、単にセルと記載する場合がある。
図１（Ａ）に示すセル５００は、トランジスタ４９０と、トランジスタ４９１ａと、トランジスタ４９１ｂと、を有する。信号ＡおよびＢが入力され、信号Ｚを出力する。電源電位Ｖ１およびＶ２が供給される。
トランジスタ４９０は、第１ゲートと、第２ゲートと、ソースと、ドレインと、を有する。第１ゲートと第２ゲートは、チャネル形成領域を上下に挟むように配置されている。チャネル形成領域は、上面から見て第１ゲートと重なるが第２ゲートと重ならない領域Ａと、第１ゲートと重ならないが第２ゲートと重なる領域Ｂと、を有する。本明細書では、このようなトランジスタ４９０を、図１（Ａ）の一点鎖線で囲んだ記号で表すこととする。
トランジスタ４９１ａのゲートと、トランジスタ４９０の第１ゲートと、は電気的に接続され、信号Ａが入力される。トランジスタ４９１ｂのゲートと、トランジスタ４９０の第２ゲートと、は電気的に接続され、信号Ｂが入力される。トランジスタ４９１ａと４９１ｂとは並列に接続される。つまり、トランジスタ４９１ａのソースと、トランジスタ４９１ｂのソースと、は電気的に接続される。トランジスタ４９１ａのドレインと、トランジスタ４９１ｂのドレインと、は電気的に接続される。トランジスタ４９１ａおよび４９１ｂのソースには、電源電位Ｖ２が供給される。トランジスタ４９１ａおよび４９１ｂのドレインと、トランジスタ４９０のドレインと、は電気的に接続され、信号Ｚを出力する。トランジスタ４９０のソースには、電源電位Ｖ１が供給される。なお、図１（Ａ）の点線で示す接続線は、電源電位Ｖ１、Ｖ２および信号Ｚの出力端子に電気的に接続されているが、それらとの間にトランジスタなどの他の素子を設けても良いことを示す。他の図面でも同様に接続線を点線で図示する場合がある。
トランジスタ４９０は、第１ゲートの電位、第２ゲートの電位に従って、導通もしくは非導通となる。第１ゲートとソースとの電位差Ｖｇｓ１が電圧Ｖｔｈ１より大きくなると、上面から見て第１ゲートと重なるチャネル形成領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。第２ゲートとソースとの電位差Ｖｇｓ２が電圧Ｖｔｈ２より大きくなると、上面から見て第２ゲートと重なるチャネル形成領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。このように、トランジスタ４９０には、Ｖｔｈ１とＶｔｈ２の少なくとも２つのしきい値電圧が存在する。トランジスタ４９０は、Ｖｇｓ１＞Ｖｔｈ１、かつ、Ｖｇｓ２＞Ｖｔｈ２となる場合のみ、導通状態となる。つまり、トランジスタ４９０は、しきい値電圧がＶｔｈ１であるトランジスタと、しきい値電圧がＶｔｈ２であるトランジスタの２つのトランジスタが直列に接続された回路と等価な機能を有するとも言える。
トランジスタ４９０はｎチャネル型トランジスタを用いることができる。トランジスタ４９１ａ、４９１ｂはｐチャネル型トランジスタを用いることができる。電源電位Ｖ１は低電源電位ＶＳＳであってもよい。電源電位Ｖ２は高電源電位ＶＤＤであってもよい。
特に、ｐチャネル型トランジスタとｎチャネル型トランジスタを用いることで、相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成することができる。ＣＭＯＳ回路を構成することで、電子回路の消費電力を低減することができる。
図１（Ｃ）に示すセル５０２は、図１（Ａ）に示した回路図と一部の構成が異なるのみである。具体的には、図１（Ａ）において点線で示されている配線が、図１（Ｃ）では実線で表されている。つまり、図１（Ｃ）では、トランジスタ４９１ａおよび４９１ｂのソースは、トランジスタを介さずに、電源電位Ｖ２が供給される。トランジスタ４９１ａおよび４９１ｂのドレインは、トランジスタを介さずに、信号Ｚを出力する。トランジスタ４９０のソースは、トランジスタを介さずに、電源電位Ｖ１が供給される。トランジスタ４９０のドレインは、トランジスタを介さずに、信号Ｚを出力する。図１（Ｃ）に示すセル５０２は、２入力ＮＡＮＤ回路である。
図１（Ａ）及び（Ｃ）に示す一点鎖線で囲んだ記号は、第１ゲートはチャネル形成領域の上方に、第２ゲートはチャネル形成領域の下方に、それぞれ形成される場合を表している。トランジスタ４９０において、第１ゲートがソース側に、第２ゲートがドレイン側に配置しても良いし、第１ゲートがドレイン側に、第２ゲートがソース側に配置しても良い。
図１（Ａ）及び（Ｃ）において、トランジスタ４９０は、後述するように、しきい値電圧がＶｔｈ１であるトランジスタと、しきい値電圧がＶｔｈ２であるトランジスタを直列接続して構成した場合よりも小さい面積で作製することができる。その結果、セル面積を縮小できる場合がある。
トランジスタ４９０は、一例として、非導通状態におけるドレイン電流（リーク電流とも呼ぶ）が小さいトランジスタを用いることができる。例えば、非導通状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下である。一例として、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタ（以下、酸化物半導体トランジスタとも呼ぶ）を用いることができる。その結果、セルのリーク電流を低減することができる。
トランジスタ４９１ａ、４９１ｂは、一例として、スイッチングスピードの速いｐチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、ｐチャネル型Ｓｉトランジスタを用いることができる。トランジスタ４９０は、一例として、スイッチングスピードの速いｎチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルの遅延時間を低減することができる。
なお、トランジスタのスイッチングスピードが速いとは、トランジスタのスイッチングに要する時間が短いことを言う。トランジスタのスイッチングに要する時間とは、一つのトランジスタが負荷のない状態で非導通状態から導通状態となる時間を表す。これは、ゲート電圧が変化した際に、トランジスタのドレイン電流の増分が、ゲート容量に蓄積される電荷の増分を充電する時間と解釈することができる。或いは、トランジスタのスイッチングに要する時間とは、トランジスタを増幅器として用いる場合に、電流利得が１以上となる最大の周波数ｆＴ（遮断周波数とも言う）を用いて、１／（２×ｆＴ）で表わす場合がある。
図１（Ｂ）に示すセル５０１は、トランジスタ４９２と、トランジスタ４９３ａと、トランジスタ４９３ｂと、を有する。信号ＡおよびＢが入力され、信号Ｚを出力する。電源電位Ｖ１およびＶ２が供給される。
トランジスタ４９２は、第１ゲートと、第２ゲートと、ソースと、ドレインと、を有する。第１ゲートと第２ゲートは、チャネル形成領域を挟んで上下に配置されている。チャネル形成領域は、上面から見て第１ゲートに覆われ、かつ、第２ゲートに覆われる。本明細書では、このようなトランジスタ４９２を、図１（Ｂ）の一点鎖線で囲んだ記号で表すこととする。
トランジスタ４９３ａのゲートと、トランジスタ４９２の第１ゲートと、は電気的に接続され、信号Ａが入力される。トランジスタ４９３ｂのゲートと、４９２の第２ゲートと、は電気的に接続され、信号Ｂが入力される。トランジスタ４９３ａとトランジスタ４９３ｂとは直列に接続される。トランジスタ４９３ｂのドレインと、トランジスタ４９３ａのソースと、は電気的に接続される。トランジスタ４９３ｂのソースには、電源電位Ｖ２が供給される。トランジスタ４９３ａのドレインは、信号Ｚを出力する。トランジスタ４９２のソースには、電源電位Ｖ１が供給される。トランジスタ４９２のドレインは、信号Ｚを出力する。なお、図１（Ｂ）の点線で示す接続線は、電源電位Ｖ１、Ｖ２および信号Ｚの出力端子に電気的に接続されているが、それらとの間にトランジスタなどの他の素子を設けても良いことを明示するために用いている。
トランジスタ４９２の第１ゲートと第２ゲートは、それぞれ、半導体装置（セル）の入力端子としての機能を有する。従って、トランジスタ４９２の第１ゲートと第２ゲートには、電位が一定の電源ではなく、信号が入力される。例えば、トランジスタ４９２の第１ゲートと第２ゲートには、他のセルの出力信号が入力される。例えば、トランジスタ４９２の第１ゲートと第２ゲートは、信号配線と接続される。
トランジスタ４９２は、第１ゲートの電位、第２ゲートの電位に従って、導通もしくは非導通となる。第１ゲートとソースとの電位差Ｖｇｓ１が電圧Ｖｔｈ１より大きくなると、上面から見て第１ゲートと重なるチャネル形成領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。第２ゲートとソースとの電位差Ｖｇｓ２が電圧Ｖｔｈ２より大きくなると、上面から見て第２ゲートと重なるチャネル形成領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。このように、トランジスタ４９２には、Ｖｔｈ１とＶｔｈ２の少なくとも２つのしきい値電圧が存在する。トランジスタ４９２は、Ｖｇｓ１＞Ｖｔｈ１、または、Ｖｇｓ２＞Ｖｔｈ２となる場合に、導通状態となる。トランジスタ４９２は、しきい値電圧がＶｔｈ１であるトランジスタと、しきい値電圧がＶｔｈ２であるトランジスタの２つのトランジスタが並列に接続された回路と等価な機能を有するとも言える。
トランジスタ４９２のチャネル形成領域は、第１ゲートと第２ゲートによって制御されるため、Ｖｔｈ１はＶｇｓ２に依存し、Ｖｔｈ２はＶｇｓ１に依存する場合がある。例えば、第１ゲートとチャネル形成領域の間の単位面積当たりのゲート容量をＣｇ１、第２ゲートとチャネル形成領域の間の単位面積当たりのゲート容量をＣｇ２、とすると、トランジスタ４９２が導通状態となる条件は、しきい値電圧Ｖｔｈ０を用いて、（Ｃｇ１×Ｖｇｓ１＋Ｃｇ２×Ｖｇｓ２）／（Ｃｇ１＋Ｃｇ２）＞Ｖｔｈ０と表される場合がある。その場合、第１ゲートに関するしきい値電圧Ｖｔｈ１は、Ｖｔｈ１（Ｖｇｓ２）＝（１＋Ｃｇ２／Ｃｇ１）×Ｖｔｈ０―Ｃｇ２／Ｃｇ１×Ｖｇｓ２と表され、Ｖｇｓ２に依存することがわかる。第２ゲートに関するしきい値電圧Ｖｔｈ２は、Ｖｔｈ２（Ｖｇｓ１）＝（１＋Ｃｇ１／Ｃｇ２）×Ｖｔｈ０―Ｃｇ１／Ｃｇ２×Ｖｇｓ１と表され、Ｖｇｓ１に依存することがわかる。論理動作においては、（Ｖｇｓ１， Ｖｇｓ２）＝（ＶＳＳ，ＶＤＤ）、（ＶＤＤ，ＶＳＳ）、もしくは（ＶＤＤ，ＶＤＤ）の場合にトランジスタ４９２は導通状態となり、（Ｖｇｓ１、Ｖｇｓ２）＝（ＶＳＳ，ＶＳＳ）の場合にトランジスタ４９２は非導通状態となれば良い。
トランジスタ４９２はｎチャネル型トランジスタを用いることができる。トランジスタ４９３ａ、４９３ｂはｐチャネル型トランジスタを用いることができる。電源電位Ｖ１は低電源電位ＶＳＳであってもよい。電源電位Ｖ２は高電源電位ＶＤＤであってもよい。
特に、ｐチャネル型トランジスタとｎチャネル型トランジスタを用いることで、相補型金属酸化膜半導体（ＣＭＯＳ）回路を構成することができる。ＣＭＯＳ回路を構成することで、電子回路の消費電力を低減することができる。
図１（Ｄ）に示すセル５０３は、図１（Ｂ）に示した回路図と一部の構成が異なるのみである。具体的には、図１（Ｂ）において点線で示されている配線が、図１（Ｄ）では実線で表されている。つまり、図１（Ｄ）では、トランジスタ４９３ｂのソースは、トランジスタを介さずに、電源電位Ｖ２が供給される。トランジスタ４９３ａのドレインは、トランジスタを介さずに、信号Ｚを出力する。トランジスタ４９２のソースは、トランジスタを介さずに、電源電位Ｖ１が供給される。トランジスタ４９２のドレインは、トランジスタを介さずに、信号Ｚを出力する。図１（Ｄ）に示すセル５０３は、２入力ＮＯＲ回路である。
図１（Ｂ）及び（Ｄ）において、セル５０１および５０３は、トランジスタ４９３ｂ、４９３ａ、４９２の順に並ぶ場合を示したが、本発明の一態様は、これに限らない。セル５０１および５０３は、トランジスタ４９３ａ、４９３ｂ、４９２順に並ぶ構成であっても構わない。つまり、トランジスタ４９３ｂのゲートと、トランジスタ４９２の第１ゲートと、は電気的に接続され、トランジスタ４９３ａのゲートと、トランジスタ４９２の第２ゲートと、は電気的に接続されてもよい。
図１（Ｂ）及び（Ｄ）において、トランジスタ４９２は、後述するように、しきい値電圧Ｖｔｈ１をもつトランジスタと、しきい値電圧Ｖｔｈ２をもつトランジスタを並列接続して構成した場合よりも小さい面積で作製することができる。その結果、セル面積を縮小できる場合がある。
トランジスタ４９２は、一例として、非導通状態におけるドレイン電流（リーク電流とも呼ぶ）が小さいトランジスタを用いることができる。例えば、非導通状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルのリーク電流を低減することができる。
トランジスタ４９３ａ、４９３ｂは、一例として、スイッチングスピードの速いｐチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、ｐチャネル型Ｓｉトランジスタを用いることができる。トランジスタ４９２は、一例として、スイッチングスピードの速いｎチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルの遅延時間を低減することができる。
本発明の一態様に係る半導体装置（セル）として、ｋ入力ＮＡＮＤ回路、ｋ入力ＡＮＤ回路、ｋ入力ＮＯＲ回路、ｋ入力ＯＲ回路（ｋは２以上の整数）が挙げられる。または、ＸＯＲ回路、ＸＮＯＲ回路、ＡＮＤ−ＮＯＲ回路、ＯＲ−ＮＡＮＤ回路、ＡＮＤ−ＯＲ−ＩＮＶ回路、ＯＲ−ＡＮＤ−ＩＮＶ回路、フリップフロップ、セット可能なフリップフロップ、リセット可能なフリップフロップ、セットおよびリセット可能なフリップフロップ、加算器、半加算器、マルチプレクサ、デマルチプレクサ、レジスタ、スキャンレジスタ、リテンションレジスタ、アイソレータ、デコーダなどが挙げられる。
半導体装置（セル）が用いられる電子回路として、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、カスタムＬＳＩなどがある。これらの電子回路では、複数のセルが複数行に配置され、電子回路として機能するようにセルの入出力端子が配線により接続されている。
半導体装置（セル）は複数の入力端子を有し、１個の出力端子を有していても良い。
次に、本発明の一態様に係る半導体装置（セル）の構成の一例を、図２乃至図４を参照して、説明する。
なお、図２乃至図４では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。
図２は、図１（Ｃ）に示したセル５０２の構成の一例を示す上面図であり、図２（Ａ）には、信号Ａ，Ｂ及びＺの入出力部を含む領域の上面図を示し、図２（Ｂ）には、トランジスタ４９０を含む領域の上面図を示し、図２（Ｃ）には、トランジスタ４９１ａ、４９１ｂを含む領域の上面図を示す。図２（Ｂ）では半導体４０６ｃのハッチングパターンを省略して示す。
図３および図４は、セル５０２の構成の一例を示す断面図である。図３には、図２（Ａ）乃至図２（Ｃ）の一点鎖線Ａ１−Ａ２で切断した断面を示し、図４左側には、図２（Ａ）乃至図２（Ｃ）の一点鎖線Ｂ１−Ｂ２で切断した断面を示し、同図右側には、図２（Ａ）乃至図２（Ｃ）の一点鎖線Ｃ１−Ｃ２で切断した断面を示す。
図２乃至図４に示すセル５０２は、トランジスタ４９０、トランジスタ４９１ａおよびトランジスタ４９１ｂを有する。当該トランジスタは、複数の導電体を介して適宜接続され、図１（Ｃ）に示した回路を構成している。ここでは、一例として、トランジスタ４９０に酸化物半導体トランジスタを用い、トランジスタ４９１ａおよび４９１ｂにｐチャネル型Ｓｉトランジスタを用いるものとして説明する。
より具体的には、図２乃至図４に示すセル５０２は、基板４００と、トランジスタ４９１ａおよびトランジスタ４９１ｂと、トランジスタ４９１ａおよび４９１ｂ上の絶縁体４６０と、絶縁体４６０上の絶縁体４４２と、絶縁体４４２上のトランジスタ４９０と、トランジスタ４９０上の絶縁体４５２と、絶縁体４５２上の絶縁体４６２と、絶縁体４６２上の導電体４７０ａ乃至４７０ｅと、絶縁体４６２および導電体４７０ａ乃至４７０ｅ上の絶縁体４６４と、絶縁体４６４上の導電体４８０ａ乃至４８０ｃと、を有する。絶縁体４６４および導電体４８０ａ乃至４８０ｃ上には、さらに１層もしくは複数層の絶縁体および導電体が設けられていても良い。絶縁体４６０、４４２、４３２、４５２、４６２、及び４６４には、適宜開口部が設けられ、当該開口部に導電体が設けられている。
図２乃至図４に示すように、セル５０２では、トランジスタ４９０が設けられている層と、トランジスタ４９１ａおよび４９１ｂが設けられている層とは、互いに重なるように設けられている。そうすることで、セル５０２を縮小することができる。トランジスタ４９０と、トランジスタ４９１ａまたは４９１ｂと、を互いに重ねて配置してもよい。そうすることで、セル５０２を縮小することができる。
トランジスタＡとトランジスタＢとが互いに重なっているとは、少なくとも、トランジスタＡが有するゲート、ドレイン、あるいはソースの一部が、トランジスタＢが有するゲート、ドレイン、あるいはソースの一部と、重なることを言う。或いは、トランジスタＡが有するゲート、ドレイン、及びソースを含む領域と、トランジスタＢが有するゲート、ドレイン、及びソースを含む領域とが、少なくとも一部重なっていることを言う。或いは、トランジスタＡの構成要素を含む領域と、トランジスタＢの構成要素を含む領域とが、少なくとも一部重なっていることを言う。
図３に示す、トランジスタ４９１ａの構造について説明する。
トランジスタ４９１ａは、基板４００上の絶縁体４１２と、絶縁体４１２上の導電体４２２ａと、導電体４２２ａの側面に接する絶縁体４１８と、基板４００中の、導電体４２２ａおよび絶縁体４１８と重ならない領域である領域４０２ａ、４０２ｂと、絶縁体４１８と重なる領域である領域４０３と、を有する。
絶縁体４１２は、トランジスタ４９１ａのゲート絶縁体としての機能を有する。また、導電体４２２ａは、トランジスタ４９１ａのゲートとしての機能を有する。また、絶縁体４１８は、導電体４２２ａの側壁絶縁体（サイドウォールともいう。）としての機能を有する。また、領域４０２ａ、４０２ｂは、トランジスタ４９１ａのソースまたはドレインとしての機能を有する。また、領域４０３は、トランジスタ４９１ａのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域としての機能を有する。
領域４０３は、導電体４２２ａをマスクとした不純物添加によって形成することができる。また、その後、絶縁体４１８を形成し、導電体４２２ａおよび絶縁体４１８をマスクとした不純物注入によって、領域４０２ａ、４０２ｂを形成することができる。従って、領域４０３と領域４０２ａ、４０２ｂとを、同種の不純物の添加によって形成する場合、領域４０３は領域４０２ａ、４０２ｂよりも不純物濃度の低い領域となる。
トランジスタ４９１ａは、領域４０３を有することによって、短チャネル効果を抑制することができる。従って、微細化に適した構造である。
図２（Ｃ）に示したトランジスタ４９１ｂは、トランジスタ４９１ａと同様の構成を有する。導電体４２２ａの代わりに導電体４２２ｂを有する。領域４０２ａ、４０２ｂの代わりに、領域４０２ｃ、４０２ｄを有する。
トランジスタ４９１ａ、４９１ｂは、基板４００に設けられた他のトランジスタと、絶縁体４４０などによって分離される。一例として、絶縁体４４０を、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる手法で形成した例を示すが、これに限定されない。例えば、絶縁体４４０に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成した絶縁体を用いて、トランジスタ間を分離しても構わない。
図３に示す、トランジスタ４９０の構造について説明する。
図３に示すように、トランジスタ４９０は、導電体４２１と、導電体４２１上の絶縁体４３２と、絶縁体４３２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面と接する導電体４１６ａおよび導電体４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体４０６ｃと、半導体４０６ｃ上の絶縁体４１１と、絶縁体４１１上の導電体４２０と、を有する。
導電体４２１は、トランジスタ４９０の第２ゲートとしての機能を有する。絶縁体４３２は、トランジスタ４９０のゲート絶縁体としての機能を有する。導電体４１６ａおよび導電体４１６ｂは、トランジスタ４９０のソースおよびドレインとしての機能を有する。絶縁体４１１は、トランジスタ４９０のゲート絶縁体としての機能を有する。導電体４２０は、トランジスタ４９０の第１ゲートとしての機能を有する。半導体４０６ｂはチャネル形成領域としての機能を有する。
トランジスタ４９０の第２ゲートを、ゲート（導電体４２１）と表すこともある。トランジスタ４９０の第１ゲートを、ゲート（導電体４２０）と表すこともある。
図２（Ｂ）や図３に示すように、半導体４０６ｂは、上面から見て導電体４１６ａと導電体４１６ｂとに挟まれた領域において、導電体４２１と重なり、かつ、導電体４２０と重ならない領域Ａと、導電体４２１と重ならず、かつ、導電体４２０と重なる領域Ｂと、を有する。
つまり、トランジスタ４９０のチャネル形成領域は、ゲート（導電体４２１）と重なり、かつ、ゲート（導電体４２０）と重ならない領域Ａと、ゲート（導電体４２１）と重ならず、かつ、ゲート（導電体４２０）と重なる領域Ｂと、を有する。
また、図２（Ｂ）図３に示すように、半導体４０６ｂは、上面から見て導電体４１６ａと導電体４１６ｂとに挟まれた領域において、導電体４２１と重なり、かつ、導電体４２０と重なる領域を有する。
すなわち、トランジスタ４９０のチャネル形成領域は、ゲート（導電体４２１）と重なり、かつ、ゲート（導電体４２０）と重なる領域と、を有する。
さらに言い換えると、トランジスタ４９０において、上面から見て、導電体４２１と導電体４２０とは互いに重なる領域を有する。
また、半導体４０６ｂは、上面から見て導電体４１６ａと導電体４１６ｂとに挟まれた領域において、導電体４２１と重ならず、かつ、導電体４２０と重ならない領域を有してもよい。当該領域は、領域Ａより狭いことが好ましい。当該領域は、領域Ｂより狭いことが好ましい。
すなわち、トランジスタ４９０のチャネル形成領域は、ゲート（導電体４２１）と重ならず、かつ、ゲート（導電体４２０）と重ならない領域と、を有してもよい。
さらに言い換えると、トランジスタ４９０において、上面から見て、導電体４２１と導電体４２０とは互いに間隔を開けて配置されていても良い。間隔は導電体４２１の幅より小さいことが好ましい。間隔は導電体４２０の幅より小さいことが好ましい。
トランジスタ４９０において、上面から見て、導電体４２１の端部と導電体４２０の端部とは揃っていても良い。
このような構成とすることで、トランジスタ４９０は、２つのトランジスタを直列に接続した回路と同等の機能を有し、かつ、ゲートが同じ層の導電体で構成された２つのトランジスタを直列に接続した回路より面積を小さくすることができる。
トランジスタ４９０が有する互いに近接する２つのゲートは、それぞれ信号を入力するための接続部（図示せず）を有する。当該２つの接続部は、上面からみて、チャネル形成領域を挟んで両側に配置されても良い。その結果、トランジスタ４９０は、接続部をチャネル形成領域に近接して配置でき、接続部を含めて小さい領域に配置できるため、好ましい。
トランジスタ４９０のゲート絶縁体としての機能を有する絶縁体４３２と、絶縁体４１１と、は同程度の膜厚であることが好ましい。その結果、トランジスタ４９０を導通状態とするために必要な導電体４２１に印加する電圧と導電体４２０に印加する電圧と、を同程度とすることができる。絶縁体４３２の膜厚は絶縁体４１１の膜厚の１／１０以上１０倍以下、好ましくは１／５以上５倍以下、さらに好ましくは１／２以上２倍以下である。
図４に示すように、導電体４２０は、半導体４０６ｂをチャネル幅方向に電気的に取り囲んだ構造となっており、半導体４０６ｂを上面だけでなく側面も取り囲んだ構造となっている。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。トランジスタの構造をｓ−ｃｈａｎｎｅｌ構造とすることで、トランジスタ４９０のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。
ここで、トランジスタ４９０の占有面積を小さくできることについて、図５を用いて説明する。
図５（Ａ）は、ゲートが同じ層の導電体で構成された２つのトランジスタ（４９０＿１Ａ、４９０＿２Ａ）を直列に接続した構成の一例を示す上面図である。図５（Ａ）において、トランジスタ４９０＿１Ａのソース（導電体ｓ＿１）と、トランジスタ４９０＿２Ａのドレイン（導電体ｄ＿２）の間の距離ＤＡは、２つのトランジスタのチャネル長方向の大きさの指標となる。距離ＤＡは、トランジスタ４９０＿１Ａのチャネル長Ｌ＿１Ａと、トランジスタ４９０＿２Ａのチャネル長Ｌ＿２Ａと、トランジスタ４９０＿１Ａのチャネル形成領域と４９０＿２Ａのチャネル形成領域の間の距離Ｓ＿１２Ａと、の和で表される。
製造工程における加工限界によって決まる導電体のスペースの最小値をＦＳとし、導電体のラインの最小値をＦＬとして、距離ＤＡを見積もってみる。チャネル長Ｌ＿１Ａは、ソース（導電体ｓ＿１）とドレイン（導電体ｄｓ＿１２）との間の距離であり、最小値はＦＳである。チャネル長Ｌ＿２Ａはソース（導電体ｄｓ＿１２）とドレイン（導電体ｄ＿２）との間の距離であり、最小値はＦＳである。距離Ｓ＿１２Ａは導電体ｄｓ＿１２の幅であり、最小値はＦＬである。従って、距離ＤＡは、２ＦＳ＋ＦＬ以上であることがわかる。
図５（Ｂ）は、トランジスタ４９０において、導電体４２１と導電体４２０が上面から見て重なる構成の一例を示す上面図である。図５（Ｂ）において、トランジスタ４９０のソース（導電体４１６ｂ）と、トランジスタ４９０のドレイン（導電体４１６ａ）の間の距離は、トランジスタのチャネル長方向の大きさの指標となる。当該距離は、上面から見た、トランジスタ４９０のソース（導電体４１６ｂ）とトランジスタ４９０のゲート（導電体４２０）の間の距離Ｌ＿１Ｂと、上面から見た、トランジスタ４９０のドレイン（導電体４１６ａ）とトランジスタ４９０のゲート（導電体４２１）の間の距離Ｌ＿２Ｂと、上面から見た、導電体４２１と導電体４２０の重なり幅Ｓ＿１２Ｂと、の和で表される。トランジスタ４９０は、チャネル長がＬ＿１Ｂのトランジスタとチャネル長がＬ＿２Ｂのトランジスタの直列接続と同等の機能を有する場合がある。
チャネル長であるＬ＿１ＢやＬ＿２Ｂは、異なる層の導電体の端部によって決まるため、ＦＳやＦＬより小さくすることが可能である。同様に、２つのチャネル形成領域の距離であるＳ＿１２Ｂは、異なる層の導電体の端部によって決まるため、ＦＳやＦＬより小さくすることが可能である。従って、図５（Ｂ）に示すトランジスタ４９０は、図５（Ａ）に示す、２つのトランジスタを直列に接続した構成よりも、狭い領域に配置することが可能であることがわかる。チャネル長であるＬ＿１ＢやＬ＿２Ｂは、良好なトランジスタ特性が得られる範囲で小さいことが好ましい。例えば、ＦＳやＦＬより小さいことが好ましい。例えば、１００ｎｍ以下であり、好ましくは、６０ｎｍ以下、さらに好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下である。その結果、トランジスタ４９０のオン電流を向上することができる。間隔Ｓ＿１２Ｂは、ＦＳやＦＬより小さいことが好ましい。例えば、１００ｎｍ以下であり、好ましくは、６０ｎｍ以下、さらに好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下である。その結果、トランジスタ４９０の占有面積を小さくすることができる。
図５（Ｃ）は、トランジスタ４９０において、導電体４２１と導電体４２０が上面から見て重ならない構成の一例を示す上面図である。図５（Ｃ）において、トランジスタ４９０のソース（導電体４１６ｂ）と、トランジスタ４９０のドレイン（導電体４１６ａ）の間の距離は、トランジスタのチャネル長方向の大きさの指標となる。当該距離は、上面から見た、トランジスタ４９０のソース（導電体４１６ｂ）とトランジスタ４９０のゲート（導電体４２１）の導電体４１６ｂから遠い側の端部との間の距離Ｌ＿１Ｃと、上面から見た、トランジスタ４９０のドレイン（導電体４１６ａ）とトランジスタ４９０のゲート（導電体４２０）の導電体４１６ａから遠い側の端部との間の距離Ｌ＿２Ｃと、上面から見た、導電体４２１と導電体４２０の間の距離Ｓ＿１２Ｃと、の和で表される。トランジスタ４９０は、チャネル長がＬ＿１Ｃのトランジスタとチャネル長がＬ＿２Ｃのトランジスタの直列接続と同等の機能を有する場合がある。
チャネル長であるＬ＿１ＣやＬ＿２Ｃは、異なる層の導電体の端部によって決まるため、ＦＳやＦＬより小さくすることが可能である。同様に、２つのチャネル形成領域の距離であるＳ＿１２Ｃは、異なる層の導電体の端部によって決まるため、ＦＳやＦＬより小さくすることが可能である。従って、図５（Ｃ）に示すトランジスタ４９０は、図５（Ａ）に示す、２つのトランジスタを直列に接続した構成よりも、狭い領域に配置することが可能であることがわかる。チャネル長であるＬ＿１ＣやＬ＿２Ｃは、良好なトランジスタ特性が得られる範囲で小さいことが好ましい。例えば、ＦＳやＦＬより小さいことが好ましい。例えば、１００ｎｍ以下であり、好ましくは、６０ｎｍ以下、さらに好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下である。その結果、トランジスタ４９０のオン電流を向上することができる。距離Ｓ＿１２Ｃは、ＦＳやＦＬより小さいことが好ましい。例えば、１００ｎｍ以下であり、好ましくは、６０ｎｍ以下、さらに好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下である。その結果、トランジスタ４９０の占有面積を小さくすることができる。
図５（Ｃ）に示すトランジスタ４９０の半導体４０６ｂは、上面から見た、導電体４２１と導電体４２０の間の領域において、高い抵抗値を有する場合がある。その結果、トランジスタ４９０のオン電流を低下させる場合がある。従って、２つのチャネル形成領域の距離であるＳ＿１２Ｃは、小さいことが好ましい。例えば、ゲート絶縁体として機能する絶縁体４３２の厚さとゲート絶縁体として機能する絶縁体４１１の厚さの和以下であり、好ましくは、絶縁体４３２の厚さ以下、または、絶縁体４１１の厚さ以下である。その結果、トランジスタ４９０が導通状態となった場合、ゲートとしての機能を有する導電体４２１と導電体４２０の端部（フリンジ）の電界によって、半導体４０６ｂは、当該領域において、キャリアが誘起され、抵抗が低くなる。その結果、距離Ｓ＿１２Ｃがより大きい場合と比較して、トランジスタ４９０のオン電流を向上することができる。
このようにして、トランジスタ４９０の占有面積を小さくできる。その結果、半導体装置（セル）の面積を縮小することができる。
ここで、酸化物半導体トランジスタの特性や、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタの特性について、説明する。
トランジスタ４９０の構造をｓ−ｃｈａｎｎｅｌ構造とすることで、半導体４０６ｂの側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電体４２０が半導体４０６ｂの下方まで伸びている構造では、さらに制御性が優れ、好ましい。その結果、トランジスタ４９０のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、トランジスタ４９０のオフ状態の電流を小さくすることができる。
その結果、微細なトランジスタにおいても良好な電気特性が得られる。例えば、トランジスタ４９０は、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタ４９０は、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。トランジスタの微細化により、半導体装置（セル）の面積を縮小することができる。
トランジスタ４９０の構造をｓ−ｃｈａｎｎｅｌ構造とすることで、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。従って、半導体４０６ｂが厚いほどチャネルが形成される領域は大きくなる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。このような構造とすることで、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
その結果、トランジスタのスイッチング動作をより速くできる場合がある。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。
トランジスタ４９０が電子を多数キャリアとする蓄積型である場合、ソースおよびドレインからチャネル形成領域へ延びる電界が短距離で遮蔽されるため、短チャネルでもゲート電界によるキャリアの制御を行いやすい。したがって、微細なトランジスタにおいても良好な電気特性が得られる。
トランジスタ４９０を絶縁表面上に形成した場合、半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲートとボディもしくは半導体基板との間で寄生容量が形成されないため、ゲート電界によるキャリアの制御が容易になる。したがって、微細なトランジスタにおいても良好な電気特性が得られる。
図３に示したトランジスタ４９０において、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂの側面と接しない。従って、ゲートとしての機能を有する導電体４２０から半導体４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによって遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４３２の上面と接しない。そのため、絶縁体４３２から放出される過剰酸素（酸素）が導電体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。従って、絶縁体４３２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利用することのできる構造である。
また、導電体４１６ａ（および／または、導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、接触している。半導体４０６ｂの当該接触部では、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがあり、ｎ型の導電領域を有する。なお、酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。その結果、ｎ型の導電領域を電流が流れることで、良好なオン電流を得ることができる。
また、半導体４０６ｂ中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
実質的に真性な酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
例えば、酸化物半導体を用いたトランジスタが非導通状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタが非導通状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも小さい状態をいう。
なお、上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃの上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
次に、トランジスタ４９０、トランジスタ４９１ａおよびトランジスタ４９１ｂの間の接続、および配置について説明する。
導電体４７０ｅには、高電源電位ＶＤＤが供給される。導電体４７０ｂには、低電源電位ＶＳＳが供給される。導電体４７０ｅと導電体４７０ｂは同じ層で形成されている。導電体４７０ｅは、導電体を介して、トランジスタ４９１ａのソース（領域４０２ａ）及びトランジスタ４９１ｂのソース（領域４０２ｃ）と接続されている。導電体４７０ｂは、導電体を介して、トランジスタ４９０のソース（導電体４１６ｂ）と接続されている。導電体４８０ａは信号Ｚを出力する出力部である。導電体４８０ａは、導電体を介して、トランジスタ４９０のドレイン（導電体４１６ａ）と接続される。導電体４８０ｂは信号Ａが入力される入力部である。導電体４８０ｂは、導電体を介して、トランジスタ４９０のゲート（導電体４２０）と接続される。導電体４８０ｃは信号Ｂが入力される入力部である。導電体４８０ｃは、導電体を介して、トランジスタ４９０のゲート（導電体４２１）と接続される。
トランジスタ４９１ａのゲート（導電体４２２ａ）と、トランジスタ４９０のゲート（導電体４２０）とは、第１接続部を介して、電気的に接続される。トランジスタ４９１ｂのゲート（導電体４２２ｂ）と、トランジスタ４９０のゲート（導電体４２１）とは、第２接続部を介して、電気的に接続される。トランジスタ４９０のドレイン（導電体４１６ａ）と、トランジスタ４９１ａのドレイン（領域４０２ｂ）と、トランジスタ４９１ｂのドレイン（領域４０２ｄ）と、は電気的に接続される。
第１接続部は、図４では導電体４７５ａ、４７６ａ、４７０ｃ、および／または４７６ｂである。第２接続部は、導電体４７５ｂである。
本明細書において、導電体Ａと導電体Ｂの接続部とは、導電体Ａと導電体Ｂを接続する部位をいう。例えば、導電体Ａと導電体Ｂが直接接続される場合、導電体Ａと導電体Ｂが接触する領域は接続部である。例えば、導電体Ａと導電体Ｂが、導電体Ｃおよび／または導電体Ｄを介して接続される場合、導電体Ｃおよび／または導電体Ｄは接続部である。
トランジスタ４９１ａのゲートが延在する方向と、トランジスタ４９１ｂのゲートが延在する方向と、は概ね平行である。
トランジスタ４９１ａのチャネル形成領域と、トランジスタ４９１ｂのチャネル形成領域と、は当該方向に並んで位置する。
トランジスタにおいて、ゲートは、ソース、チャネル形成領域、またはドレインを含む領域を横断するように配置される。この横断する方向にゲートは延在するという。ゲートが延在する方向をチャネル幅方向という。トランジスタにおいて電流が流れる方向をチャネル長方向という。チャネル長方向とチャネル幅方向とは概ね垂直である。図２に示す上面図の場合、チャネル幅方向はＢ１−Ｂ２線の方向であり、チャネル長方向はＡ１−Ａ２線の方向である。
トランジスタ４９１ａのチャネル幅方向と、トランジスタ４９１ｂのチャネル幅方向と、は概ね平行である。
トランジスタ４９１ａのチャネル形成領域と、トランジスタ４９１ｂのチャネル形成領域と、はチャネル幅方向に並んで位置する。
その結果、トランジスタ４９１ａとトランジスタ４９１ｂは、互いの接続部を含めて、より小さい領域に配置できる。
トランジスタ４９０のチャネル形成領域は、上面から見て、第１接続部と第２接続部に挟まれて配置される。その結果、トランジスタ４９０は、第１接続部と第２接続部をチャネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる。
トランジスタ４９１ａのゲートが延在する方向と、トランジスタ４９１ｂのゲートが延在する方向と、トランジスタ４９０のゲート（導電体４２０）が延在する方向と、トランジスタ４９０のゲート（導電体４２１）が延在する方向と、は概ね平行である。
トランジスタ４９０の領域Ａと、トランジスタ４９０の領域Ｂと、トランジスタ４９１ａのチャネル形成領域と、トランジスタ４９１ｂのチャネル形成領域と、は、上面から見て、第１接続部と第２接続部に挟まれて配置される。
その結果、トランジスタ４９１ａとトランジスタ４９１ｂとトランジスタ４９０は、互いの接続部を含めて、より小さい領域に配置できる。その結果、セル５０２の面積をより小さくすることが可能となる。
上述したようにセル５０２を配置することで、トランジスタ４９０のチャネル幅を、トランジスタ４９１ａやトランジスタ４９１ｂのチャネル幅より大きくしても、セル５０２の面積が増加しない場合がある。これは、トランジスタ４９１ａとトランジスタ４９１ｂをチャネル幅方向に並べ、その上方にトランジスタ４９０を積層しているためである。例えば、トランジスタ４９０のチャネル幅は、トランジスタ４９１ａやトランジスタ４９１ｂのチャネル幅の１倍以上、５倍以下、好ましくは、１．５倍以上、３倍以下とすればよい。
トランジスタ４９０のチャネル幅を、トランジスタ４９１ａやトランジスタ４９１ｂのチャネル幅より大きくすることで、セル５０２の遅延時間を短くして、動作性能を向上することができる場合がある。特に、トランジスタ４９０のチャネル幅あたりのオン電流がトランジスタ４９１ａや４９１ｂのチャネル幅あたりのオン電流よりも小さい場合、或いは、トランジスタ４９０の電界効果移動度がトランジスタ４９１ａまたは４９１ｂの電界効果移動度よりも小さい場合、セル５０２の動作性能を向上でき、有効である。
次に、図３および図４に示すセル５０２の断面構造について、さらに詳細に説明する。
基板４００は、単結晶シリコン基板を用いるものとして説明する。例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体を用いた半導体基板であってもよい。半導体基板は、非晶質半導体または結晶質半導体を用いればよく、結晶質半導体としては、単結晶半導体、多結晶半導体、微結晶半導体などがある。また、ガラス基板であってもよい。また、半導体基板やガラス基板上に半導体素子が形成された素子基板であってもよい。
絶縁体４３２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出することができる酸化シリコンである。従って、絶縁体４３２は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体４３２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体４３２は、当該絶縁体上の半導体よりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、当該絶縁体上の半導体中の酸素欠損を低減させる機能を有する場合がある。半導体中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。従って、半導体中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
絶縁体４４２は、トランジスタ４９１ａ、４９１ｂとトランジスタ４９０と、の間に設けられる。絶縁体４４２としては、例えば、アルミニウムを含む酸化物、例えば酸化アルミニウムを用いる。絶縁体４４２は、酸素および水素をブロックする絶縁体であるが、密度が３．２ｇ／ｃｍ３未満の酸化アルミニウムは、特に水素をブロックする機能が高いため好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする機能が高いため好ましい。
例えば、トランジスタ４９１ａ、４９１ｂがシリコンを用いたトランジスタである場合、水素を外部から供給することでシリコンのダングリングボンドを低減させることができるため、トランジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含む絶縁体をＳｉトランジスタの近傍に配置し、加熱処理を行うことで、該水素を拡散させて、Ｓｉトランジスタに供給しても構わない。
水素を含む絶縁体は、例えば、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素（水素原子数換算）を放出することもある。
ところで、水素を含む絶縁体から拡散した水素は、絶縁体４４２が水素をブロックする機能を有するため、トランジスタ４９０まで到達する水素は僅かとなる。水素は、酸化物半導体中でキャリアトラップやキャリア発生源となりトランジスタ４９０の電気特性を劣化させることがある。そのため、絶縁体４４２によって水素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。
一方、例えば、トランジスタ４９０に外部から酸素を供給することで、酸化物半導体の酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。または、例えば、過剰酸素（酸素）を含む絶縁体をトランジスタ４９０の近傍に配置し、加熱処理を行うことで、該酸素を拡散させて、トランジスタ４９０に供給しても構わない。ここでは、絶縁体４３２に過剰酸素を含む絶縁体を用いる。
拡散した酸素は、各層を介してＳｉトランジスタまで到達する場合があるが、絶縁体４４２が酸素をブロックする機能を有するため、Ｓｉトランジスタまで到達する酸素は僅かとなる。シリコン中に酸素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻害させる要因となることがある。そのため、絶縁体４４２によって酸素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。
トランジスタ４９０上に絶縁体４５２を有すると好ましい。絶縁体４５２は、酸素および水素をブロックする機能を有する。絶縁体４５２は、例えば、絶縁体４４２についての記載を参照する。または、絶縁体４５２は、例えば、半導体４０６ａおよび／または半導体４０６ｃよりも、酸素および水素をブロックする機能が高い。
半導体装置が絶縁体４５２を有することで、酸素がトランジスタ４９０から外方拡散することを抑制できる。従って、絶縁体４３２などに含まれる過剰酸素（酸素）の量に対して、トランジスタ４９０へ効果的に酸素を供給することができる。また、絶縁体４５２は、絶縁体４５２よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純物をブロックするため、不純物の混入によってトランジスタ４９０の電気特性が劣化することを抑制できる。
なお、便宜上、絶縁体４４２および／または絶縁体４５２をトランジスタ４９０と区別して説明したが、トランジスタ４９０の一部であっても構わない。
なお、本実施の形態において、トランジスタ４９０は、一例として、チャネル形成領域などにおいて、酸化物半導体を用いることができるが、本発明の一態様は、これに限定されない。例えば、トランジスタ４９０は、チャネル形成領域やその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
例えば、本明細書等において、様々な基板を用いて、トランジスタ４９０などのトランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
上述した半導体装置（セル）は、ｎチャネル型Ｓｉトランジスタを作製する必要が無いため、ｎチャネル型Ｓｉトランジスタを作製する工程が不要となり、製造コストを低減できる場合がある。
次に、本発明の一態様に係る半導体装置（セル）の別の構成の一例を、図６及び図７を参照して、説明する。
なお、図６及び図７では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。
図６は、図１（Ｃ）に示したセル５０２の構成の一例を示す上面図であり、図６（Ａ）には、信号Ａ，Ｂ及びＺの入出力部を含む領域の上面図を示し、図６（Ｂ）には、トランジスタ４９０を含む領域の上面図を示し、図６（Ｃ）には、トランジスタ４９１ａ、４９１ｂを含む領域の上面図を示す。図６（Ｂ）では半導体４０６ｃのハッチングパターンを省略して示す。
図７は、セル５０２の構成の一例を示す断面図である。図７左側には、図６（Ａ）乃至図６（Ｃ）の一点鎖線Ａ１−Ａ２で切断した断面を示し、同図右側には、図６（Ａ）乃至図６（Ｃ）の一点鎖線Ｂ１−Ｂ２で切断した断面を示す。
図６および図７に示すセル５０２は、トランジスタ４９０、トランジスタ４９１ａおよびトランジスタ４９１ｂを有する。当該トランジスタは、複数の導電体を介して適宜接続され、図１（Ｃ）に示した回路を構成している。ここでは、一例として、トランジスタ４９０に酸化物半導体トランジスタを用い、トランジスタ４９１ａおよび４９１ｂにｐチャネル型Ｓｉトランジスタを用いるものとして説明する。
より具体的には、図６および図７に示すセル５０２は、基板４００と、トランジスタ４９１ａおよびトランジスタ４９１ｂと、トランジスタ４９１ａおよび４９１ｂ上の絶縁体４６０と、絶縁体４６０上の導電体４７１ａ乃至４７１ｄと、絶縁体４６０および導電体４７１ａ乃至４７１ｄ上の絶縁体４６１と、絶縁体４６１上の絶縁体４４２と、絶縁体４４２上のトランジスタ４９０と、トランジスタ４９０上の絶縁体４５２と、絶縁体４５２上の絶縁体４６２と、絶縁体４６２上の導電体４７０ａ乃至４７０ｄと、絶縁体４６２および導電体４７０ａ乃至４７０ｄ上の絶縁体４６４と、絶縁体４６４上の導電体４８０ａ乃至４８０ｃと、を有する。絶縁体４６４および導電体４８０ａ乃至４８０ｃ上には、さらに１層もしくは複数層の絶縁体および導電体が設けられていても良い。絶縁体４６０、４６１、４４２、４３２、４５２、４６２、及び４６４には、適宜開口部が設けられ、当該開口部に導電体設けられている。
図６および図７に示すように、セル５０２では、トランジスタ４９０が設けられている層と、トランジスタ４９１ａおよび４９１ｂが設けられている層とは、互いに重なるように設けられている。そうすることで、セル５０２を縮小することができる。トランジスタ４９０と、トランジスタ４９１ａまたは４９１ｂと、を互いに重ねて配置してもよい。そうすることで、セル５０２を縮小することができる。
図６および図７に示すセル５０２に含まれるトランジスタ４９１ａ、４９１ｂは、図２乃至図４に示すセル５０２に含まれるトランジスタ４９１ａ、４９１ｂと同じ構造を有する。よって、図２乃至図４に示すトランジスタ４９１ａ、４９１ｂの説明を適宜参照することができる。
図６および図７に示すトランジスタ４９０は、図２乃至図４に示すトランジスタ４９０と同じ構造を有する。よって、図２乃至図４に示すトランジスタ４９０の説明を適宜参照することができる。
トランジスタ４９０、トランジスタ４９１ａおよびトランジスタ４９１ｂの間の接続、および配置について説明する。
導電体４７１ｂには、高電源電位ＶＤＤが供給される。導電体４７０ｂには、低電源電位ＶＳＳが供給される。導電体４７１ｂと導電体４７０ｂは異なる層で形成されている。導電体４７１ｂは、導電体を介して、トランジスタ４９１ａのソース（領域４０２ａ）及び４９１ｂのソース（領域４０２ｃ）と接続されている。導電体４７０ｂは、導電体を介して、トランジスタ４９０のソース（導電体４１６ｂ）と接続されている。導電体４８０ａは信号Ｚを出力する出力部である。導電体４８０ａは、導電体を介して、トランジスタ４９０のドレイン（導電体４１６ａ）と接続される。導電体４８０ｂは信号Ａが入力される入力部である。導電体４８０ｂは、導電体を介して、トランジスタ４９０のゲート（導電体４２０）と接続される。導電体４８０ｃは信号Ｂが入力される入力部である。導電体４８０ｃは、導電体を介して、トランジスタ４９０のゲート（導電体４２１）と接続される。
図２乃至図４に示すセル５０２は、同じ層からなる導電体４７０ｅおよび４７０ｂに、電源電位ＶＤＤおよびＶＳＳが供給される構成であるのに対し、図６および図７に示すセル５０２は、異なる層からなる導電体４７１ｂおよび４７０ｂに、電源電位ＶＤＤおよびＶＳＳが供給される構成である。図６および図７に示すセル５０２は、電源電位ＶＤＤおよびＶＳＳが供給される導電体４７１ｂおよび４７０ｂを重ねて配置することで、図２乃至図４に示すセル５０２と比較して、セル面積を縮小することができる。一方、図２乃至図４に示すセル５０２は、図６および図７に示すセル５０２と比較して、導電体を形成する層の数が少ないため、製造工程を減らすことができる。
トランジスタ４９１ａのゲート（導電体４２２ａ）と、トランジスタ４９０のゲート（導電体４２０）とは、第１接続部を介して、電気的に接続される。トランジスタ４９１ｂのゲート（導電体４２２ｂ）と、トランジスタ４９０のゲート（導電体４２１）とは、第２接続部を介して、電気的に接続される。トランジスタ４９０のドレイン（導電体４１６ａ）と、トランジスタ４９１ａのドレイン（領域４０２ｂ）と、トランジスタ４９１ａのドレイン（領域４０２ｄ）と、は電気的に接続される。
第１接続部は、導電体４７５ａ、４７１ｃ、４７６ａ、４７０ｃ、及び／または４７６ｂである。
第２接続部は、導電体４７５ｂ、４７１ｄ、及び／または４７７ａである。
トランジスタ４９１ａのゲートが延在する方向と、トランジスタ４９１ｂのゲートが延在する方向と、は概ね平行である。
トランジスタ４９１ａのチャネル形成領域と、トランジスタ４９１ｂのチャネル形成領域と、は当該方向に並んで位置する。
トランジスタ４９１ａのチャネル幅方向と、トランジスタ４９１ｂのチャネル幅方向と、は概ね平行である。
トランジスタ４９１ａのチャネル形成領域と、トランジスタ４９１ｂのチャネル形成領域と、はチャネル幅方向に並んで位置する。
その結果、トランジスタ４９１ａとトランジスタ４９１ｂは、互いの接続部を含めて、より小さい領域に配置できる。
トランジスタ４９０のチャネル形成領域は、上面から見て、第１接続部と第２接続部に挟まれて配置される。その結果、トランジスタ４９０は、第１接続部と第２接続部をチャネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる。
トランジスタ４９１ａのゲートが延在する方向と、トランジスタ４９１ｂのゲートが延在する方向と、トランジスタ４９０のゲート（導電体４２０）が延在する方向と、ゲート（導電体４２１）が延在する方向と、は概ね平行である。
トランジスタ４９０の領域Ａと、トランジスタ４９０の領域Ｂと、トランジスタ４９１ａのチャネル形成領域と、トランジスタ４９１ｂのチャネル形成領域と、は、上面から見て、第１接続部と第２接続部に挟まれて配置される。
その結果、トランジスタ４９１ａとトランジスタ４９１ｂとトランジスタ４９０は、互いの接続部を含めて、より小さい領域に配置できる。その結果、セル５０２の面積をより小さくすることが可能となる。
上述したようにセル５０２を配置することで、トランジスタ４９０のチャネル幅を、トランジスタ４９１ａやトランジスタ４９１ｂのチャネル幅より大きくしても、セル５０２の面積が増加しない場合がある。これは、トランジスタ４９１ａとトランジスタ４９１ｂをチャネル幅方向に並べ、その上方にトランジスタ４９０を積層しているためである。例えば、トランジスタ４９０のチャネル幅は、トランジスタ４９１ａやトランジスタ４９１ｂのチャネル幅の１倍以上、５倍以下、好ましくは、１．５倍以上、３倍以下とすればよい。
トランジスタ４９０のチャネル幅を、トランジスタ４９１ａやトランジスタ４９１ｂのチャネル幅より大きくすることで、セル５０２の遅延時間を短くして、動作性能を向上することができる場合がある。特に、トランジスタ４９０のチャネル幅あたりのオン電流は、トランジスタ４９１ａや４９１ｂのチャネル幅あたりのオン電流よりも小さい場合、或いは、トランジスタ４９０の電界効果移動度がトランジスタ４９１ａまたは４９１ｂの電界効果移動度よりも小さい場合、セル５０２の動作性能を向上でき、有効である。
次に、本発明の一態様に係る半導体装置（セル）の別の構成の一例を、図８及び図９を参照して、説明する。
なお、図８及び図９では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。
図８は、図１（Ｄ）に示したセル５０３の構成の一例を示す上面図であり、図８（Ａ）には、信号Ａ，Ｂ及びＺの入出力部を含む領域の上面図を示し、図８（Ｂ）には、トランジスタ４９２を含む領域の上面図を示し、図８（Ｃ）には、トランジスタ４９３ａ、４９３ｂを含む領域の上面図を示す。図８（Ｂ）では半導体４０６ｃのハッチングパターンを省略して示す。
図９は、セル５０３の構成の一例を示す断面図である。図９左側には、図８（Ａ）乃至図８（Ｃ）の一点鎖線Ａ１−Ａ２で切断した断面を示し、図９右側には、図８（Ａ）乃至図８（Ｃ）の一点鎖線Ｂ１−Ｂ２で切断した断面を示す。
図８および図９に示すセル５０３は、トランジスタ４９２、トランジスタ４９３ａおよびトランジスタ４９３ｂを有する。当該トランジスタは、複数の導電体を介して適宜接続され、図１（Ｄ）に示した回路を構成している。ここでは、一例として、トランジスタ４９２に酸化物半導体トランジスタを用い、トランジスタ４９３ａおよび４９３ｂにｐチャネル型Ｓｉトランジスタを用いるものとして説明する。
より具体的には、図８および図９に示すセル５０３は、基板４００と、トランジスタ４９３ａおよびトランジスタ４９３ｂと、トランジスタ４９３ａおよび４９３ｂ上の絶縁体４６０と、絶縁体４６０上の絶縁体４４２と、絶縁体４４２上のトランジスタ４９２と、トランジスタ４９２上の絶縁体４５２と、絶縁体４５２上の絶縁体４６２と、絶縁体４６２上の導電体４７０ａ乃至４７０ｅと、絶縁体４６２および導電体４７０ａ乃至４７０ｅ上の絶縁体４６４と、絶縁体４６４上の導電体４８０ａ乃至４８０ｃと、を有する。絶縁体４６４および導電体４８０ａ乃至４８０ｃ上には、さらに１層もしくは複数層の絶縁体および導電体が設けられていても良い。絶縁体４６０、４４２、４３２、４５２、４６２、及び４６４には、適宜開口部が設けられ、当該開口部に導電体設けられている。
図８乃至図９に示すように、トランジスタ４９２が設けられている層と、トランジスタ４９３ａおよび４９３ｂが設けられている層とは、互いに重なるように設けられている。そうすることで、セル５０３を縮小することができる。トランジスタ４９２と、トランジスタ４９３ａまたは４９３ｂと、を互いに重ねて配置してもよい。そうすることで、セル５０３を縮小することができる。
図８および図９に示すセル５０３に含まれるトランジスタ４９３ａ、４９３ｂは、図２乃至図４に示すセル５０２に含まれるトランジスタ４９１ａ、４９１ｂの説明を適宜参照することができる。
図９に示す、トランジスタ４９２の構造について説明する。
図９に示すように、トランジスタ４９２は、導電体４２１と、導電体４２１上の絶縁体４３２と、絶縁体４３２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面と接する、導電体４１６ａおよび導電体４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体４０６ｃと、半導体４０６ｃ上の絶縁体４１１と、絶縁体４１１上の導電体４２０と、を有する。
導電体４２１は、トランジスタ４９２の第２ゲートとしての機能を有する。絶縁体４３２は、トランジスタ４９２のゲート絶縁体としての機能を有する。導電体４１６ａおよび導電体４１６ｂは、トランジスタ４９２のソースおよびドレインとしての機能を有する。絶縁体４１１は、トランジスタ４９２のゲート絶縁体としての機能を有する。導電体４２０は、トランジスタ４９２の第１ゲートとしての機能を有する。半導体４０６ｂはチャネル形成領域としての機能を有する。
図８および図９に示すように、トランジスタ４９２において、上面から見て、半導体４０６ｂが有する、導電体４１６ａと導電体４１６ｂとに挟まれた領域（または、チャネル形成領域）は、導電体４２１と重なり、かつ、導電体４２０によって覆われる。
トランジスタ４９２は、２つのトランジスタを並列に接続した回路と同等の機能を有する。また、上面から見て、２つのゲート（導電体４２１と導電体４２０）が、チャネル形成領域において重なっているため、ゲートが同じ層の導電体で構成された２つのトランジスタを並列に接続した回路より面積を小さくすることができる。
トランジスタ４９２が有する互いに重なる２つのゲートは、それぞれ信号を入力するための接続部（図示せず）を有する。当該２つの接続部は、上面からみて、チャネル形成領域を挟んで両側に配置されても良い。その結果、トランジスタ４９２は、接続部をチャネル形成領域に近接して配置でき、接続部を含めて小さい領域に配置できるため、好ましい。
トランジスタ４９２のゲート絶縁体としての機能を有する絶縁体４３２と、絶縁体４１１と、は同程度の膜厚であることが好ましい。その結果、トランジスタ４９２を導通状態とするために必要な導電体４２１に印加する電圧と、導電体４２０に印加する電圧と、を同程度とすることができる。絶縁体４３２の膜厚は絶縁体４１１の膜厚の１／１０以上１０倍以下、好ましくは１／５以上５倍以下、さらに好ましくは１／２以上２倍以下である。
導電体４２０は、半導体４０６ｂをチャネル幅方向に電気的に取り囲んだ構造となっており、半導体４０６ｂを上面だけでなく側面も取り囲んだ構造（ｓ−ｃｈａｎｎｅｌ構造）となっている。その結果、トランジスタ４９２のサブスレッショルドスイング値を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。なお、酸化物半導体トランジスタの特性や、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタの特性については、トランジスタ４９０の説明を適宜参照することが出きる。
次に、トランジスタ４９２、トランジスタ４９３ａおよびトランジスタ４９３ｂの間の接続、および配置について説明する。
導電体４７０ｅには、高電源電位ＶＤＤが供給される。導電体４７０ｂには、低電源電位ＶＳＳが供給される。導電体４７０ｅと導電体４７０ｂは同じ層で形成されている。導電体４７０ｅは、導電体を介して、トランジスタ４９３ｂのソース（領域４０２ｃ）と接続されている。導電体４７０ｂは、導電体を介して、トランジスタ４９２のソース（導電体４１６ｂ）と接続されている。導電体４８０ａは信号Ｚを出力する出力部である。導電体４８０ａは、導電体を介して、トランジスタ４９２のドレイン（導電体４１６ａ）と接続される。導電体４８０ｂは信号Ａが入力される入力部である。導電体４８０ｂは、導電体を介して、トランジスタ４９２のゲート（導電体４２０）と接続される。導電体４８０ｃは信号Ｂが入力される入力部である。導電体４８０ｃは、導電体を介して、トランジスタ４９２のゲート（導電体４２１）と接続される。
トランジスタ４９３ａのゲート（導電体４２２ａ）と、トランジスタ４９２のゲート（導電体４２０）と、は第１接続部を介して、電気的に接続される。トランジスタ４９３ｂのゲート（導電体４２２ｂ）と、トランジスタ４９２のゲート（導電体４２１）と、は第２接続部を介して、電気的に接続される。トランジスタ４９２のドレイン（導電体４１６ａ）と、トランジスタ４９３ａのドレイン（領域４０２ａ）と、は電気的に接続される。トランジスタ４９３ａのソースとトランジスタ４９３ｂのドレインと、は領域４０２ｂを共有し、電気的に接続される。
第１接続部は、導電体４７５ａ、４７６ａ、４７０ｃ、及び／または４７６ｂである。第２接続部は、導電体４７５ｂである。
トランジスタ４９３ａのゲートが延在する方向と、トランジスタ４９３ｂのゲートが延在する方向と、は概ね平行である。
トランジスタ４９３ａのチャネル形成領域と、トランジスタ４９３ｂのチャネル形成領域と、は当該方向に並んで位置する。
トランジスタ４９３ａのチャネル幅方向と、トランジスタ４９３ｂのチャネル幅方向と、は概ね平行である。
トランジスタ４９３ａのチャネル形成領域と、トランジスタ４９３ｂのチャネル形成領域と、はチャネル幅方向に並んで位置する。
その結果、トランジスタ４９３ａとトランジスタ４９３ｂは、互いの接続部を含めて、より小さい領域に配置できる。なお、トランジスタ４９３ａとトランジスタ４９３ｂの電流は、逆向きに流れてもよい。
トランジスタ４９２のチャネル形成領域は、上面から見て、第１接続部と第２接続部に挟まれて配置される。その結果、トランジスタ４９２は、第１接続部と第２接続部をチャネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる。
トランジスタ４９３ａのゲートが延在する方向と、トランジスタ４９３ｂのゲートが延在する方向と、トランジスタ４９２のゲート（導電体４２０）が延在する方向と、ゲート（導電体４２１）が延在する方向と、は概ね平行である。
トランジスタ４９２の領域Ａと、トランジスタ４９２の領域Ｂと、トランジスタ４９３ａのチャネル形成領域と、トランジスタ４９３ｂのチャネル形成領域と、は、上面から見て、第１接続部と第２接続部に挟まれて配置される。
その結果、トランジスタ４９３ａとトランジスタ４９３ｂとトランジスタ４９２は、互いの接続部を含めて、より小さい領域に配置できる。その結果、セル５０３の面積をより小さくすることが可能となる。
上述したようにセル５０３を配置することで、トランジスタ４９２のチャネル幅を、トランジスタ４９３ａやトランジスタ４９３ｂのチャネル幅より大きくしても、セル５０３の面積が増加しない場合がある。これは、トランジスタ４９３ａとトランジスタ４９３ｂをチャネル幅方向に並べ、その上方にトランジスタ４９２を積層しているためである。例えば、トランジスタ４９２のチャネル幅は、トランジスタ４９３ａやトランジスタ４９３ｂのチャネル幅の１倍以上、５倍以下、好ましくは、１．５倍以上、３倍以下とすればよい。
トランジスタ４９２のチャネル幅を、トランジスタ４９３ａやトランジスタ４９３ｂのチャネル幅より大きくすることで、セル５０３の遅延時間を短くして、動作性能を向上することができる場合がある。特に、トランジスタ４９２のチャネル幅あたりのオン電流がトランジスタ４９３ａまた４９３ｂのチャネル幅あたりのオン電流よりも小さい場合、或いは、トランジスタ４９２の電界効果移動度がトランジスタ４９３ａまたは４９３ｂの電界効果移動度よりも小さい場合、セル５０３の動作性能を向上でき、有効である。
次に、本発明の一態様に係る半導体装置（セル）の別の構成の一例を、図１０及び図１１を参照して、説明する。
なお、図１０及び図１１では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。
図１０は、図１（Ｄ）に示したセル５０３の構成の一例を示す上面図であり、図１０（Ａ）には、信号Ａ，Ｂ及びＺの入出力部を含む領域の上面図を示し、図１０（Ｂ）には、トランジスタ４９２を含む領域の上面図を示し、図１０（Ｃ）には、トランジスタ４９３ａ、４９３ｂを含む領域の上面図を示す。図１０（Ｂ）では半導体４０６ｃのハッチングパターンを省略して示す。
図１１は、セル５０３の構成の一例を示す断面図である。図１１左側には、図１０（Ａ）乃至図１０（Ｃ）の一点鎖線Ａ１−Ａ２で切断した断面を示し、図１１右側には、図１０（Ａ）乃至図１０（Ｃ）の一点鎖線Ｂ１−Ｂ２で切断した断面を示す。
図１０および図１１に示すセル５０３は、トランジスタ４９２、トランジスタ４９３ａおよびトランジスタ４９３ｂを有する。当該トランジスタは、複数の導電体を介して適宜接続され、図１（Ｄ）に示した回路を構成している。ここでは、一例として、トランジスタ４９２に酸化物半導体トランジスタを用い、トランジスタ４９３ａおよび４９３ｂにｐチャネル型Ｓｉトランジスタを用いるものとして説明する。
より具体的には、図１０および図１１に示すセル５０３は、基板４００と、トランジスタ４９３ａおよびトランジスタ４９３ｂと、トランジスタ４９３ａおよび４９３ｂ上の絶縁体４６０と、絶縁体４６０上の導電体４７１ａ乃至４７１ｄと、絶縁体４６０および導電体４７１ａ乃至４７１ｄ上の絶縁体４６１と、絶縁体４６１上の絶縁体４４２と、絶縁体４４２上のトランジスタ４９２と、トランジスタ４９２上の絶縁体４５２と、絶縁体４５２上の絶縁体４６２と、絶縁体４６２上の導電体４７０ａ乃至４７０ｄと、絶縁体４６２および導電体４７０ａ乃至４７０ｄ上の絶縁体４６４と、絶縁体４６４上の導電体４８０ａ乃至４８０ｃと、を有する。絶縁体４６４および導電体４８０ａ乃至４８０ｃ上には、さらに１層もしくは複数層の絶縁体および導電体が設けられていても良い。絶縁体４６０、４６１、４４２、４３２、４５２、４６２、及び４６４には、適宜開口部が設けられ、当該開口部に導電体設けられている。
図１０および図１１に示すように、トランジスタ４９２が設けられている層と、トランジスタ４９３ａおよび４９３ｂが設けられている層とは、互いに重なるように設けられている。そうすることで、セル５０３を縮小することができる。トランジスタ４９２と、トランジスタ４９３ａまたは４９３ｂと、を互いに重ねて配置してもよい。そうすることで、セル５０３を縮小することができる。
図１０および図１１に示すトランジスタ４９３ａ、４９３ｂは、図８および図９に示すトランジスタ４９３ａ、４９３ｂと同じ構造を有する。よって、図８および図９に示すトランジスタ４９３ａ、４９３ｂの説明を適宜参照することができる。
図１０および図１１に示すトランジスタ４９２は、図８および図９に示すトランジスタ４９２と同じ構造を有する。よって、図８および図９に示すトランジスタ４９２の説明を適宜参照することができる。
トランジスタ４９２、トランジスタ４９３ａおよびトランジスタ４９３ｂの間の接続、および配置について説明する。
導電体４７１ｂには、高電源電位ＶＤＤが供給される。導電体４７０ｂには、低電源電位ＶＳＳが供給される。導電体４７１ｂと導電体４７０ｂは異なる層で形成されている。導電体４７１ｂは、導電体を介して、トランジスタ４９３ｂのソース（領域４０２ｃ）と接続されている。導電体４７０ｂは、導電体を介して、トランジスタ４９２のソース（導電体４１６ｂ）と接続されている。導電体４８０ａは信号Ｚを出力する出力部である。導電体４８０ａは、導電体を介して、トランジスタ４９２のドレイン（導電体４１６ａ）と接続される。導電体４８０ｂは信号Ａが入力される入力部である。導電体４８０ｂは、導電体を介して、トランジスタ４９２のゲート（導電体４２０）と接続される。導電体４８０ｃは信号Ｂが入力される入力部である。導電体４８０ｃは、導電体を介して、トランジスタ４９２のゲート（導電体４２１）と接続される。
図８および図９に示すセル５０３は、同じ層からなる導電体４７０ｅおよび４７０ｂに、それぞれ、電源電位ＶＤＤおよびＶＳＳが供給される構成であるのに対し、図１０および図１１に示すセル５０３は、異なる層からなる導電体４７１ｂおよび４７０ｂに、それぞれ、電源電位ＶＤＤおよびＶＳＳが供給される構成である。図１０および図１１に示すセル５０３は、電源電位ＶＤＤおよびＶＳＳが供給される導電体４７１ｂおよび４７０ｂを重ねて配置することで、図８および図９に示すセル５０３と比較して、セル面積を縮小することができる。一方、図８および図９に示すセル５０３は、図１０および図１１に示すセル５０３と比較して、導電体を形成する層の数が少ないため、製造工程を減らすことができる。
トランジスタ４９３ａのゲート（導電体４２２ａ）と、トランジスタ４９２のゲート（導電体４２０）と、は第１接続部を介して、電気的に接続される。トランジスタ４９３ｂのゲート（導電体４２２ｂ）と、トランジスタ４９２のゲート（導電体４２１）と、は第２接続部を介して、電気的に接続される。トランジスタ４９２のドレイン（導電体４１６ａ）と、トランジスタ４９３ａのドレイン（領域４０２ａ）と、は電気的に接続される。トランジスタ４９３ａのソースとトランジスタ４９３ｂのドレインと、は領域４０２ｂを共有し、電気的に接続される。
第１接続部は、導電体４７５ａ、４７１ｃ、４７６ａ、４７０ｃ、及び／または４７６ｂである。第２接続部は、導電体４７５ｂ、４７１ｄ，及び／または４７７ａである。
トランジスタ４９３ａのゲートが延在する方向と、トランジスタ４９３ｂのゲートが延在する方向と、は概ね平行である。
トランジスタ４９３ａのチャネル形成領域と、トランジスタ４９３ｂのチャネル形成領域と、は当該方向に垂直に並んで位置する。
トランジスタ４９３ａのチャネル幅方向と、トランジスタ４９３ｂのチャネル幅方向と、は概ね平行である。
トランジスタ４９３ａのチャネル形成領域と、トランジスタ４９３ｂのチャネル形成領域と、はチャネル幅方向に並んで位置する。
その結果、トランジスタ４９３ａとトランジスタ４９３ｂは、互いの接続部を含めて、より小さい領域に配置できる。
トランジスタ４９２のチャネル形成領域は、上面から見て、第１接続部と第２接続部に挟まれて配置される。その結果、トランジスタ４９２は、第１接続部と第２接続部をチャネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる。
トランジスタ４９３ａのゲートが延在する方向と、トランジスタ４９３ｂのゲートが延在する方向と、トランジスタ４９２のゲート（導電体４２０）が延在する方向と、ゲート（導電体４２１）が延在する方向と、は概ね平行である。
トランジスタ４９２の領域Ａと、トランジスタ４９２の領域Ｂと、トランジスタ４９３ａのチャネル形成領域と、トランジスタ４９３ｂのチャネル形成領域と、は、上面から見て、第１接続部と第２接続部に挟まれて配置される。
その結果、トランジスタ４９３ａとトランジスタ４９３ｂとトランジスタ４９２は、互いの接続部を含めて、より小さい領域に配置できる。その結果、セル５０３の面積をより小さくすることが可能となる。
図８および図９に示すセル５０３では、トランジスタ４９３ａのゲートとトランジスタ４９３ｂのゲートはチャネル幅方向に並んで位置している。これが、トランジスタ４９２の第１ゲートや第２ゲートと重なることで、セル５０３の面積を縮小することができる。図８および図９に示すセル５０３では、トランジスタ４９３ａと４９３ｂのチャネル幅に対し、トランジスタ４９２のチャネル幅を大きくしても、セル５０３の面積への影響が小さい配置となっている。一方、図１０および図１１に示すセル５０３では、トランジスタ４９３ａのゲートと４９３ｂのゲートはチャネル長方向に並んで位置している。その場合、トランジスタ４９３ａと４９３ｂとの接続部である領域４０２ｂを非常に小さくでき、セル５０３の面積を縮小することができる。図１０および図１１に示すセル５０３では、トランジスタ４９２のチャネル長を大きくしても、セル５０３の面積への影響が小さい配置となっている。
図１０および図１１に示すように、トランジスタ４９２のチャネル長を、トランジスタ４９３ａやトランジスタ４９３ｂのチャネル長より大きくしても、セル５０３の面積が増加しない場合がある。これは、トランジスタ４９３ａとトランジスタ４９３ｂをチャネル長方向に並べ、その上方にトランジスタ４９２を積層しているためである。例えば、トランジスタ４９２のチャネル長は、トランジスタ４９３ａ、および／またはトランジスタ４９３ｂのチャネル長の１倍以上、５倍以下、好ましくは、１．５倍以上、３倍以下としてもよい。
一般に、最小加工寸法は、工程が後になるほど、あるいは、上方に形成されるほど、大きくなる。そのため、トランジスタ４９２の第１ゲート電極や第２ゲート電極を形成する層の最小加工ライン幅や、ソース電極とドレイン電極を形成する層の最小加工スペース幅は、先に形成されるトランジスタ４９３ａ、４９３ｂのゲート電極の最小加工ライン幅より大きい場合がある。そのような場合、トランジスタ４９２のチャネル長は、トランジスタ４９３ａやトランジスタ４９３ｂのチャネル長より大きくなる。そのような場合、図１０および図１１に示すセル５０３は、好ましい構成である。
次に、本発明の一態様に係る半導体装置（セル）の別の構成例を、図１２及び図１３を参照して、説明する。
図１２は、セル５０２の構成の一例を示す断面図である。図１２左側には、図６（Ａ）乃至図６（Ｃ）の一点鎖線Ａ１−Ａ２で切断した断面を示し、同図右側には、図６（Ａ）乃至図６（Ｃ）の一点鎖線Ｂ１−Ｂ２で切断した断面を示す。
トランジスタ４９１ａ、４９１ｂの構造は、図７などに示した構造に限定されない。例えば、図１２に示すトランジスタ４９１ａ、４９１ｂのように、基板４００に凸部（突起、フィンなどとも呼ばれる。）を有する構造であっても構わない。図１２に示すトランジスタ４９１ａ、４９１ｂの構造は、図７などに示したトランジスタ４９１ａ、４９１ｂの構造と比較して、同じ占有面積に対する実効的なチャネル幅を大きくすることができる。したがって、トランジスタ４９１ａ、４９１ｂの、導通時の電流を大きくすることができる。また、導電体４２２ａ、４２２ｂが基板４００の凸部をチャネル幅方向に取り囲んだ構造となっており、ゲート電界によるチャネル形成領域の制御がしやすくなる。その結果、短チャネル効果を抑制することができ、微細化に適した構造であることがわかる。
図１３は、セル５０２の構成の一例を示す断面図である。図１３左側には、図６（Ａ）乃至図６（Ｃ）の一点鎖線Ａ１−Ａ２で切断した断面を示し、同図右側には、図６（Ａ）乃至図６（Ｃ）の一点鎖線Ｂ１−Ｂ２で切断した断面を示す。
トランジスタ４９１ａ、４９１ｂの構造は、図７などに示した構造に限定されない。例えば、図１３に示すトランジスタ４９１ａのように、基板４００に絶縁体４４０を設ける構造としても構わない。図１３に示すトランジスタ４９１ａの構造とすることで、トランジスタ間を、より確実に分離することができ、リーク電流を抑えることができる。また、基板との間に形成される寄生容量や基板へのリーク電流を抑えることができる。その結果、トランジスタ４９１ａ、４９１ｂのリーク電流を小さくすることができる。また、トランジスタ４９１ａ、４９１ｂの高速動作や低電力動作が可能となる。
上述したように、図７、図９、図１１、図１２および図１３に示す本発明の一態様に係る半導体装置（セル）の断面構造は、図３および図４に示すセル５０２の断面構造と一部異なるのみである。従って、基板や絶縁体に関する説明は、図３および図４に示すセル５０２の断面構造の説明を適宜参照することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
トランジスタ４９０は、様々な構造をとりうる。本実施の形態では、理解を容易にするため、トランジスタ４９０と、その近傍の領域についてのみ抜き出し、図１４、図１５および図２７に示す。
図１４（Ａ）は、トランジスタ４９０の構成の一例を示す上面図である。図１４（Ａ）の一点鎖線Ｅ１−Ｅ２および一点鎖線Ｅ３−Ｅ４で切断した断面図の一例を図１４（Ｂ）に示す。なお、図１４（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。図１４（Ａ）では、半導体４０６ｃのハッチングパターンを省略して示す。
図３に示すトランジスタ４９０では、ソースおよびドレインとして機能する導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面のみと接する例を示したが、トランジスタ４９０の構造はこれに限定されない。例えば、図１４に示すように、導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面および側面、絶縁体４３２の上面などと接する構造であっても構わない。
図１４に示す構造のトランジスタは、図３に示すトランジスタ４９０と同様に、導電体４２０は、半導体４０６ｂのチャネル幅方向を電気的に取り囲んだ構造となっており、半導体４０６ｂを上面だけでなく側面も取り囲んだ構造となっている。つまり、ｓ−ｃｈａｎｎｅｌ構造となっている。ｓ−ｃｈａｎｎｅｌ構造については、先の実施の形態の説明を参照することができる。ｓ−ｃｈａｎｎｅｌ構造とすることで、微細なトランジスタにおいても、高いオン電流、低いサブスレッショルドスイング値、低いオフ電流など、優れた電気特性が得られる。
図１４に示す構造のトランジスタにおいて、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ａの側面、ならびに半導体４０６ｂの上面および側面と接する。また、半導体４０６ｃは、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する。
導電体４１６ａおよび導電体４１６ｂと接触している半導体４０６ｂでは、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがあり、ｎ型の導電領域を有する。なお、酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。その結果、ｎ型の導電領域を電流が流れることで、良好なオン電流を得ることができる。
図１５（Ａ）は、トランジスタ４９０の構成の一例を示す上面図である。図１５（Ａ）の一点鎖線Ｇ１−Ｇ２および一点鎖線Ｇ３−Ｇ４で切断した断面図の一例を図１５（Ｂ）に示す。なお、図１５（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図１５（Ａ）および図１５（Ｂ）に示すトランジスタ４９０は、絶縁体４４２上の導電体４２１と、絶縁体４４２上および導電体４２１上の凸部を有する絶縁体４３２と、絶縁体４３２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂ上の半導体４０６ｃと、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃと接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体４０６ｃ上および導電体４１６ａ上の絶縁体４１１と、絶縁体４１１上の導電体４２０と、導電体４１６ａ上、導電体４１６ｂ上、絶縁体４１１上および導電体４２０上の絶縁体４５２と、絶縁体４５２上の絶縁体４６２と、を有する。
なお、絶縁体４１１は、Ｇ３−Ｇ４断面において、少なくとも半導体４０６ｂの側面と接する。また、導電体４２０は、Ｇ３−Ｇ４断面において、少なくとも絶縁体４１１を介して半導体４０６ｂの上面および側面と面する。また、導電体４２１は、絶縁体４３２を介して半導体４０６ｂの下面と面する。また、絶縁体４３２が凸部を有さなくても構わない。また、半導体４０６ｃを有さなくても構わない。また、絶縁体４５２を有さなくても構わない。また、絶縁体４６２を有さなくても構わない。
図１５に示すトランジスタ４９０は、図１４に示したトランジスタ４９０と一部の構造が異なるのみである。具体的には、図１４に示したトランジスタ４９０の半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造と、図１５に示すトランジスタ４９０の半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造が異なる。従って、図１５に示すトランジスタ４９０は、図１４に示したトランジスタ４９０についての説明を適宜参照することができる。
図２７（Ａ）は、トランジスタ４９０の構成の一例を示す上面図である。図２７（Ａ）の一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４で切断した断面図の一例を図２７（Ｂ）に示す。なお、図２７（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。図２７（Ａ）では、半導体４０６ｃのハッチングパターンを省略して示す。
図２７に示すトランジスタ４９０は、図１４に示したトランジスタ４９０と一部の構造が異なるのみである。具体的には、図２７に示したトランジスタ４９０では、導電体４１６ａ、４１６ｂ上に絶縁体４１７ａ、４１７ｂがそれぞれ設けられている。そのため、図２７に示したトランジスタ４９０は、図１４に示したトランジスタ４９０と比較して、ゲート（導電体４２０）とソースまたはドレイン（導電体４１６ａ）との間の容量が低減されている。その結果、動作速度が向上したトランジスタ４９０が得られる。
図２７に示すトランジスタ４９０は、他の部分において、図１４に示したトランジスタ４９０と同じ構造である。従って、図２７に示すトランジスタ４９０は、図１４に示したトランジスタ４９０についての説明を適宜参照することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などをいう。
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
例えば、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像において、局所的なフーリエ変換像を観察すると、それぞれ直径約４ｎｍの近接した複数の領域において、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化する場合がある。また、別の近接した複数の領域において、当該連続的に変化するｃ軸とは、ｃ軸の向きが異なる場合がある。その場合は、異なるグレインであることが示唆される。例えば、別の近接した複数の領域において、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化する場合がある。
なお、ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。例えば六角形の頂点に位置するスポットが観測される。これは、ｃ軸配向を示す回折パターンである。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳの結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳに含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳを成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳの形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの結晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳは、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳを用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳを用いたトランジスタは、ＣＡＡＣ−ＯＳを用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳは、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳよりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳを用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した場合、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていく場合がある。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長している場合が確認された。一方、良質なｎｃ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことが確認された。
また、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることが確かめられた。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部が、ＴＥＭによる観察前から存在していることがわかる。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。例えば、透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法がある。
物質におけるナノビームである電子の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認できる場合がある。このとき、物質がＣＡＡＣ−ＯＳであれば、ｃ軸配向を示す回折パターンが観測される。物質がｎｃ−ＯＳであれば、リング状の領域内に複数のスポットが観測されるような回折パターンが観測される。
ところで、物質がＣＡＡＣ−ＯＳであったとしても、部分的にｎｃ−ＯＳなどと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳの良否は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳであれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、一定の範囲におけるＣＡＡＣ−ＯＳと異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）のＣＡＡＣ−ＯＳを有する試料、および酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳを有する各試料を作製し、各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を測定した結果、成膜直後のＣＡＡＣ−ＯＳのＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳのＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかった。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかった。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳが得られることがわかった。
ここで、ＣＡＡＣ−ＯＳと異なる回折パターンのほとんどはｎｃ−ＯＳと同様の回折パターンであった。また、測定領域において非晶質酸化物半導体は、確認することができなかった。従って、加熱処理によって、ｎｃ−ＯＳと同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を比較した結果、４５０℃加熱処理後のＣＡＡＣ−ＯＳは、膜質がより均質であることがわかった。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳの膜質が向上することがわかった。
このような測定方法を用いれば、複数の構造を有する酸化物半導体の構造解析が可能となる場合がある。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造である。
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体の、その他の要素について説明する。
半導体４０６ｂに適用可能な酸化物半導体は、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
酸化物半導体では、エネルギーギャップが大きく、電子が励起されにくいことや、ホールの有効質量が大きいことなどから、酸化物半導体を用いたトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。よって、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。よって、ドレイン耐圧を高めることができ、より高いドレイン電圧でトランジスタを駆動することができる。よって、フローティングノードにより高い電圧、つまり、より多くの状態を保持することができ、記憶密度を高めることができる場合がある。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｉｎ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲートに電界を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。よって、トランジスタの電界効果移動度を高くすることができる。ここで、半導体４０６ｂと半導体４０６ｃは構成する元素が共通しているため、界面散乱がほとんど生じない。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。なお、図２６（Ａ）は、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃが、この順番に積層した断面図である。図２６（Ｂ）は、図２６（Ａ）の一点鎖線Ｐ１−Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４０６ａより半導体４０６ｃの電子親和力が大きい場合を示す。また、図２６（Ｃ）は、半導体４０６ａより半導体４０６ｃの電子親和力が小さい場合を示す。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃは、スピネル型の結晶構造が含まれない、または少ないことが好ましい。また、半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃは、ＣＡＡＣ−ＯＳであることが好ましい。
例えば、ｃ軸配向した複数の結晶部を有するＣＡＡＣ−ＯＳを半導体４０６ａとして用いることにより、その上に積層される半導体４０６ｂは、半導体４０６ａとの界面近傍においても、良好なｃ軸配向を有する領域を形成することができる。
また、ＣＡＡＣ−ＯＳのＣＡＡＣ比率を高めることにより、例えば、欠陥をより少なくすることができる。また、例えばスピネル型の構造を有する領域を少なくすることができる。また、例えばキャリアの散乱を小さくすることができる。また、例えば不純物に対するブロック能の高い膜とすることができる。よって、半導体４０６ａ及び半導体４０６ｃのＣＡＡＣ比率を高めることにより、チャネルが形成される半導体４０６ｂと良好な界面を形成し、キャリア散乱を小さく抑えることができる。例えば、半導体４０６ａおよび／または半導体４０６ｃのＣＡＡＣ比率を、１０％以上、好ましくは２０％以上、さらに好ましくは５０％、より好ましくは７０％以上とすればよい。また、半導体４０６ｂへの不純物の混入を抑制することができ、半導体４０６ｂの不純物濃度を低減することができる。
また、半導体４０６ｂは、酸素欠損が低減された半導体であることが好ましい。
例えば、半導体４０６ｂが酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。従って、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４３２に含まれる過剰酸素を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
酸素は、加熱処理などによって絶縁体４３２から放出され、半導体４０６ａ中に取り込まれる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、酸素などと結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に間隙が多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造を有し、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶性の低い層であると好ましい。
絶縁体４３２から放出された過剰酸素（酸素）を半導体４０６ｂまで到達させるためには、半導体４０６ａは過剰酸素（酸素）を透過する程度の結晶性を有するとよい。例えば、半導体４０６ａがＣＡＡＣ−ＯＳである場合、層全体がＣＡＡＣ化してしまうと、過剰酸素（酸素）を透過することができないため、一部に隙間を有する構造とすると好ましい。例えば、半導体４０６ａのＣＡＡＣ比率を、１００％未満、好ましくは９８％未満、さらに好ましくは９５％未満、より好ましくは９０％未満とすればよい。
また、トランジスタのオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、半導体４０６ｃは、絶縁体４３２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
半導体４０６ｃとして酸化ガリウムを用いる場合、半導体４０６ｂ中のＩｎがゲート絶縁体に拡散するのを防ぐことができるので、トランジスタのリーク電流を低減することができる。
例えば、半導体４０６ａ及び半導体４０６ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、半導体４０６ａ及び半導体４０６ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、半導体４０６ｂをＣＡＡＣ−ＯＳとする場合、半導体４０６ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶のターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造およびその他の要素である。以上のような酸化物半導体を半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用することで、トランジスタ４９０は、良好な電気特性が得られる。例えば、優れたサブスレッショルド特性や極めて小さいオフ電流が得られる。また、高いオン電流や良好なスイッチングスピードが得られる。また、高い耐圧が得られる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本発明の一態様に係る半導体装置（セル）の構成の一例について、図１６を用いながら説明する。
図１６（Ａ）に半導体装置（セル）の構成の一例を示す。セル５０４は、トランジスタ４９４と、トランジスタ４９１ａと、トランジスタ４９１ｂと、トランジスタ４９１ｃと、を有する。信号Ａ、ＢおよびＣが入力され、信号Ｚを出力する。電源電位Ｖ１およびＶ２が供給される。
トランジスタ４９４は、第１ゲートと、第２ゲートと、第３ゲートと、ソースと、ドレインと、を有する。第１ゲートと第２ゲートは、チャネル形成領域を上下に挟むように配置されている。第２ゲートと第３ゲートは、チャネル形成領域を上下に挟むように配置されている。チャネル形成領域は、上面から見て第１ゲートと重なり、第２ゲートと重ならず、第３ゲートと重ならない領域と、第１ゲートと重ならず、第２ゲートと重なり、第３ゲートと重ならない領域と、第１ゲートと重ならず、第２ゲートと重ならず、第３ゲートと重なる領域と、を有する。本明細書では、このようなトランジスタ４９４を、図１６（Ａ）の一点鎖線で囲んだ記号で表すこととする。
トランジスタ４９１ａのゲートと、４９４の第１ゲートと、は電気的に接続され、信号Ａが入力される。トランジスタ４９１ｂのゲートと、４９４の第２ゲートと、は電気的に接続され、信号Ｂが入力される。トランジスタ４９１ｃのゲートと、４９４の第３ゲートと、は電気的に接続され、信号Ｃが入力される。トランジスタ４９１ａと、４９１ｂと、４９１ｃと、は並列に接続される。つまり、トランジスタ４９１ａのソースと、トランジスタ４９１ｂのソースと、トランジスタ４９１ｃのソースと、は互いに電気的に接続される。トランジスタ４９１ａのドレインと、トランジスタ４９１ｂのドレインと、トランジスタ４９１ｃのドレインと、は互いに電気的に接続される。トランジスタ４９１ａ、トランジスタ４９１ｂおよび４９１ｃのソースには、電源電位Ｖ２が供給される。トランジスタ４９４のソースには、電源電位Ｖ１が供給される。トランジスタ４９１ａ、トランジスタ４９１ｂおよび４９１ｃのドレインと、トランジスタ４９４のドレインと、は互いに電気的に接続され、信号Ｚを出力する。
トランジスタ４９４は、第１ゲートの電位、第２ゲートの電位、および第３ゲートの電位に従って、導通もしくは非導通となる。第１ゲートとソースとの電位差Ｖｇｓ１が電圧Ｖｔｈ１より大きくなると、上面から見て第１ゲートと重なるチャネル形成領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。第２ゲートとソースとの電位差Ｖｇｓ２が電圧Ｖｔｈ２より大きくなると、上面から見て第２ゲートと重なるチャネル形成領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。第３ゲートとソースとの電位差Ｖｇｓ３が電圧Ｖｔｈ３より大きくなると、上面から見て第３ゲートと重なるチャネル形成領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。このように、トランジスタ４９４には、Ｖｔｈ１とＶｔｈ２とＶｔｈ３の少なくとも３つのしきい値電圧が存在する。トランジスタ４９４は、Ｖｇｓ１＞Ｖｔｈ１、Ｖｇｓ２＞Ｖｔｈ２かつ、Ｖｇｓ３＞Ｖｔｈ３となる場合のみ、導通状態となる。つまり、トランジスタ４９４は、しきい値電圧がＶｔｈ１であるトランジスタと、しきい値電圧がＶｔｈ２であるトランジスタと、しきい値電圧がＶｔｈ３であるトランジスタと、の３つのトランジスタが直列に接続された回路と等価な機能を有するとも言える。
図１６（Ａ）に示すセル５０４は、３入力ＮＡＮＤ回路である。
トランジスタ４９４はｎチャネル型トランジスタを用いることができる。トランジスタ４９１ａ、４９１ｂ、４９１ｃはｐチャネル型トランジスタを用いることができる。電源電位Ｖ１は低電源電位ＶＳＳであってもよい。電源電位Ｖ２は高電源電位ＶＤＤであってもよい。
トランジスタ４９４において、少なくとも２つの隣り合うゲートが、チャネル形成領域を上下から挟むように設けられていることが好ましい。特に、トランジスタ４９４において、第１ゲートは、チャネル形成領域の上方に形成され、第２ゲートは、チャネル形成領域の下方に形成され、第３ゲートは、チャネル形成領域の上方に形成されても良い。トランジスタ４９４において、第１ゲートは、チャネル形成領域の下方に形成され、第２ゲートは、チャネル形成領域の上方に形成され、第３ゲートは、チャネル形成領域の下方に形成されても良い。
そのような構成とすることで、トランジスタ４９４は、ゲートが同じ層の導電体で構成された３つのトランジスタを直列に接続した回路より面積を小さくすることができる。これは、トランジスタ４９４のチャネル形成領域を上下から挟むように設けられている２つの隣り合うゲートに着目すれば、トランジスタ４９０と同様な構造をしていることから、理解することができる。図５に示したトランジスタ４９０の説明を適宜参照することができる。
トランジスタ４９４は、一例として、非導通状態におけるドレイン電流（リーク電流とも呼ぶ）が小さいトランジスタを用いることができる。例えば、非導通状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下である。一例として、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタ（以下、酸化物半導体トランジスタとも呼ぶ）を用いることができる。その結果、セルのリーク電流を低減することができる。
トランジスタ４９１ａ、４９１ｂ、４９１ｃは、一例として、スイッチングスピードの速いｐチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、ｐチャネル型Ｓｉトランジスタを用いることができる。トランジスタ４９４は、一例として、スイッチングスピードの速いｎチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルの遅延時間を低減することができる。
図１６（Ａ）に示すように、本願発明の一態様の半導体装置（セル）は、一続きの半導体領域、もしくはチャネル形成領域と、これに面する複数のゲートを有するトランジスタを有する。ゲートは２個でもよいし、３個以上でもよい。複数のゲートのうち少なくとも２つの隣り合うゲートは、チャネル形成領域を上下から挟むように設けられていることが好ましい。
図１６（Ｂ）に半導体装置（セル）の構成の別の一例を示す。セル５０５は、トランジスタ４９２ａと、トランジスタ４９２ｂと、トランジスタ４９３ａと、トランジスタ４９３ｂと、トランジスタ４９３ｃと、トランジスタ４９３ｄと、を有する。信号Ａ、Ｂ、ＣおよびＤが入力され、信号Ｚを出力する。電源電位Ｖ１およびＶ２が供給される。
トランジスタ４９２ａと、トランジスタ４９２ｂは、図１（Ｄ）の点線で囲んだトランジスタ４９２と同じ構成と機能を有する。
トランジスタ４９３ａのゲートと、４９２ａの第１ゲートと、は電気的に接続され、信号Ａが入力される。トランジスタ４９３ｂのゲートと、４９２ａの第２ゲートと、は電気的に接続され、信号Ｂが入力される。トランジスタ４９３ｃのゲートと、４９２ｂの第１ゲートと、は電気的に接続され、信号Ｃが入力される。トランジスタ４９３ｄのゲートと、４９２ｂの第２ゲートと、は電気的に接続され、信号Ｄが入力される。トランジスタ４９３ｂと４９３ａと４９３ｄと４９３ｃとは直列に接続される。トランジスタ４９３ｂのソースには、電源電位Ｖ２が供給される。トランジスタ４９３ａのソースと、トランジスタ４９３ｂのドレインと、は電気的に接続される。トランジスタ４９３ｄのソースと、トランジスタ４９３ａのドレインと、は電気的に接続される。トランジスタ４９３ｃのソースと、トランジスタ４９３ｄのドレインと、は電気的に接続される。トランジスタ４９２ａとトランジスタ４９２ｂのソースには、電源電位Ｖ１が供給される。トランジスタ４９２ａとトランジスタ４９２ｂのドレインは、トランジスタ４９３ｃのドレインと電気的に接続され、信号Ｚを出力する。
図１６（Ｂ）に示すセル５０５は、４入力ＮＯＲ回路である。
トランジスタ４９２ａとトランジスタ４９２ｂはｎチャネル型トランジスタを用いることができる。トランジスタ４９３ａ、４９３ｂ、４９３ｃ、４９３ｄはｐチャネル型トランジスタを用いることができる。電源電位Ｖ１は低電源電位ＶＳＳであってもよい。電源電位Ｖ２は高電源電位ＶＤＤであってもよい。
図１６（Ｂ）において、セル５０５は、電源電位Ｖ２に接続される側から、トランジスタ４９３ｂ、４９３ａ、４９３ｄ、４９３ｃの順に直列に接続される場合を示したが、本発明の一態様は、これに限らない。トランジスタ４９３ｂ、４９３ａ、４９３ｄ、４９３ｃの４つのトランジスタは、どのような順番で直列に接続されても構わない。
図１６（Ｂ）に示すトランジスタ４９２ａ、４９２ｂは、先の実施形態で説明したトランジスタ４９２と同様に、２つのトランジスタを並列に接続した回路と同等の機能を有する。また、上面からみて、２つのゲート（導電体４２１と導電体４２０）が、チャネル形成領域において重なっているため、ゲートが同じ層の導電体で構成された２つのトランジスタを並列に接続した回路より面積を小さくすることができる。その結果、セル面積を縮小できる場合がある。
トランジスタ４９２ａ、４９２ｂは、一例として、非導通状態におけるドレイン電流（リーク電流とも呼ぶ）が小さいトランジスタを用いることができる。例えば、非導通状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルのリーク電流を低減することができる。
トランジスタ４９３ａ、４９３ｂ、４９３ｃ、４９３ｄは、一例として、スイッチングスピードの速いｐチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、ｐチャネル型Ｓｉトランジスタを用いることができる。トランジスタ４９２ａ、４９２ｂは、一例として、スイッチングスピードの速いｎチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルの遅延時間を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本発明の一態様に係る半導体装置（セル）を適用した半導体装置の構成の一例について、図１７を用いながら説明する。
図１７に半導体装置の構成の一例を示す。図１７に示す半導体装置６００は、記憶装置として機能することが可能な半導体装置の一例である。半導体装置６００は、メモリセルアレイ６１０、ローデコーダ６２１、ワード線ドライバ回路６２２、ビット線ドライバ回路６３０、出力回路６４０、コントロールロジック回路６６０、電源回路６７０を有する。
ビット線ドライバ回路６３０は、カラムデコーダ６３１、プリチャージ回路６３２、読み出し回路６３３、および書き込み回路６３４を有する。プリチャージ回路６３２は、ビット線をプリチャージする機能を有する。読み出し回路６３３は、ビット線の電位を検知し、メモリセルからデータを読み出す機能を有する。読み出された信号は、出力回路６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置６００の外部に出力される。
半導体装置６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、高電源電圧（ＶＤＤ）等が供給される。
半導体装置６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡ等が外部から入力される。ＡＤＤＲは、ローデコーダ６２１およびカラムデコーダ６３１に入力され、ＷＤＡＴＡは書き込み回路６３４に入力される。
本発明の一態様に係る半導体装置（セル）は、ローデコーダ６２１、ワード線ドライバ回路６２２、ビット線ドライバ回路６３０、コントロールロジック回路６６０等に適用することができる。スタンダードセルを用いて構成することができる論理回路に適用することができる。その結果、小型化が可能な半導体装置６００、消費電力を低減することが可能な半導体装置６００、動作速度を向上することが可能な半導体装置６００、または、コストを低減することが可能な半導体装置６００を提供できる。
メモリセルアレイ６１０に用いられるメモリセルは、例えば、Ｓｉトランジスタを用いた揮発性メモリである、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）セルやＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）セルであっても良い。例えば、酸化物半導体トランジスタを用いたメモリセルであっても良い。そのようなメモリセルの例について、図１８乃至図２１を用いて、説明する。
図１８は、メモリセルの構成の一例を示す回路図である。メモリセルＭＣ３は、トランジスタＭｏｓ３およびキャパシタＣａｐ３を有する。ノードＦＮ３がデータ保持部であり、キャパシタＣａｐ３の端子が接続されている。トランジスタＭｏｓ３は、ノードＦＮ３と配線ＢＬを接続するスイッチとして機能し、ゲートが配線ＷＬに接続されている。配線ＷＬに、信号ＯＳＧが入力される。
トランジスタＭｏｓ３を介してキャパシタＣａｐ３に蓄積される電荷量を制御し、保持し、また、電荷量を検知することで、メモリセルとしての機能を有する。
図１９は、メモリセルの構成の一例を示す回路図である。メモリセルＭＣ４は、トランジスタＭｏｓ４、トランジスタＭ１０４およびキャパシタＣａｐ４を有する。ノードＦＮ４がデータ保持部であるトランジスタＭｏｓ４は、ノードＦＮ４と配線ＢＬを接続するスイッチとして機能し、ゲートが配線ＷＬに接続されている。配線ＷＬに、信号ＯＳＧが入力される。キャパシタＣａｐ４は、配線ＷＬＣとノードＦＮ４間を接続する。トランジスタＭ１０４は、ｐチャネル型トランジスタであり、ゲートがノードＦＮ４に、ソースが配線ＳＬに、ドレインが配線ＢＬに接続されている。トランジスタＭｏｓ４を介してキャパシタＣａｐ４に蓄積される電荷量（ノードＦＮ４に付随する寄生容量などに蓄積される電荷量が含まれる場合もある）を制御し、保持すること、及び、トランジスタＭ１０４の状態を通じて当該電荷量を検知することで、メモリセルとしての機能を有する。キャパシタＣａｐ４に接続される配線ＷＬＣによって読み出しを行うメモリセルを選択することができる。なお、トランジスタＭ１０４は、ｎチャネル型トランジスタとすることができる。トランジスタＭ１０４の導電型に合わせて、配線（ＢＬ、ＳＬ、ＷＬＣ）に印加する電圧が決定される。
図２０は、メモリセルの構成の一例を示す回路図である。メモリセルＭＣ５は、トランジスタＭｏｓ５、トランジスタＭ１０５、トランジスタＭ１０６およびキャパシタＣａｐ５を有する。ノードＦＮ５がデータ保持部でありトランジスタＭｏｓ５は、ノードＦＮ５と配線ＢＬを接続するスイッチとして機能し、ゲートが配線ＷＬに接続されている。配線ＷＬに、信号ＯＳＧが入力される。キャパシタＣａｐ５は、ノードＦＮ５とＶＳＳ間を接続する。トランジスタＭ１０５、Ｍ１０６は直列に接続され、トランジスタＭ１０５のドレインが配線ＢＬに、トランジスタＭ１０６のソースがＶＳＳに接続されている。トランジスタＭ１０５のゲートは配線ＲＷＬに接続され、トランジスタＭ１０６のゲートはノードＦＮ５に接続されている。トランジスタＭｏｓ５を介してキャパシタＣａｐ５に蓄積される電荷量（ノードＦＮ５に付随する寄生容量などに蓄積される電荷量が含まれる場合もある）を制御し、保持すること、及び、トランジスタＭ１０６の状態を通じて当該電荷量を検知することで、メモリセルとしての機能を有する。トランジスタＭ１０５によって読み出しを行うメモリセルを選択することができる。なお、トランジスタＭ１０５、Ｍ１０６は、ｐチャネル型トランジスタとすることができる。トランジスタＭ１０５、Ｍ１０６の導電型に合わせて、配線（ＢＬ、ＷＬ、ＲＷＬ）に印加する電圧が決定される。キャパシタＣａｐ５は設けなくても良い。
図２１に示すメモリセルＭＣ１は、バックアップ可能なＳＲＡＭセルの一例である。メモリセルＭＣ１は、トランジスタ（Ｍ１０１、Ｍ１０２、Ｍｏｓ１、Ｍｏｓ２）、インバータ（ＩＮＶ１０１、ＩＮＶ１０２）およびキャパシタ（Ｃａｐ１、Ｃａｐ２）を有する。メモリセルＭＣ１は、配線（ＷＬ、ＢＬ、ＢＬＢ、ＢＲＬ）に接続されている。また、半導体装置１００には、電源電圧として低電源電圧（ＶＳＳ）等が供給される。
インバータＩＮＶ１０１、ＩＮＶ１０２は、ノードＮＥＴ１，ＮＥＴ２を有するインバータループを構成する。トランジスタＭ１０１、Ｍ１０２は、ゲートが配線ＷＬに接続され、それぞれ、ノードＮＥＴ１，ＮＥＴ２と配線ＢＬ、ＢＬＢを接続するスイッチとして機能する。これはＳＲＡＭセルの構成であり、揮発性のメモリセルとして機能する。
ノードＮＥＴ１、ＮＥＴ２には、それぞれ、ノードＦＮ１、ＦＮ２をデータ保持部とするバックアップ用の記憶回路（Ｍｏｓ１、Ｃａｐ１）、（Ｍｏｓ２、Ｃａｐ２）が接続される。トランジスタＭｏｓ１は、Ｃａｐ１とＮＥＴ１を接続するスイッチとして機能する。トランジスタＭｏｓ２は、Ｃａｐ２とＮＥＴ２を接続するスイッチとして機能する。トランジスタＭｏｓ１，Ｍｏｓ２は、ゲートが配線ＢＲＬに接続されている。配線ＢＲＬに、信号ＯＳＧが入力される。トランジスタＭｏｓ１、Ｍｏｓ２を介してキャパシタＣａｐ１、Ｃａｐ２に蓄積される電荷量を制御し、保持し、また、電荷量を検知することで、記憶回路としての機能を有する。電源供給なしに長期間データを保持することができるためバックアップ用途として用いることができる。
図１８乃至図２１に示したメモリセルの構成例において、トランジスタＭｏｓ１、Ｍｏｓ２、Ｍｏｓ３、Ｍｏｓ４、及びＭｏｓ５は、酸化物半導体トランジスタであることが望ましい。その結果、オフ状態でのソースードレイン間を流れるリーク電流（オフ電流）が極めて小さいため、ノードＦＮ１、ＦＮ２、ＦＮ３、ＦＮ４、及びＦＮ５の電圧の変動が抑えられる。つまり、Ｍｏｓ１とＣａｐ１でなる回路、Ｍｏｓ２とＣａｐ２でなる回路、Ｍｏｓ３とＣａｐ３でなる回路、Ｍｏｓ４とＣａｐ４でなる回路、及びＭｏｓ５とＣａｐ５でなる回路、を不揮発性の記憶回路、あるいは電源供給なしで長期間データを保持することができる記憶回路として動作させることが可能である。メモリセルを構成するｎチャネル型トランジスタを全て酸化物半導体トランジスタとしても良い。その結果、ｎチャネル型Ｓｉトランジスタの作製工程を省くことができる場合がある。メモリセル以外の回路をメモリセルアレイの下に配置できる可能性がある。
図１７に示すコントロールロジック回路６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ６２１、カラムデコーダ６３１、電源回路６７０の制御信号等を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
読み出し回路６３３は、センスアンプを有し、電位Ｖｒｅｆとビット線電位とを比較してもよい。また、データ変換を行う論理回路を有し、読み出したデータを、出力するフォーマットに変換しても良い。書き込み回路６３４は、データ変換を行う論理回路を有し、入力されたデータＷＤＡＴＡを、書き込みを行うフォーマットに変換しても良い。
電源回路６７０は、ＶＤＤ、ＶＳＳあるいは他の電源電圧を入力して、読み出し動作、書き込み動作に必要な電位を生成し、出力する。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
メモリセルが酸化物半導体トランジスタを有する場合は、当該酸化物半導体トランジスタと、本発明の一態様に係る半導体装置（セル）が有する酸化物半導体トランジスタと、を同時に形成することができる場合がある。酸化物半導体トランジスタとは異なる記憶素子専用の素子を形成する場合と比較して、プロセスコストが低減される。
メモリセルアレイ６１０以外の回路は、ｎチャネル型Ｓｉトランジスタとｐチャネル型Ｓｉトランジスタを有していても良い。メモリセルが酸化物半導体トランジスタを有し、Ｓｉトランジスタを用いない領域を有する場合、メモリセルアレイ６１０以外の回路を、メモリセルアレイ６１０の下側に積層して配置できる場合がある。その結果、より小さい半導体装置６００を作製できる。
全てのｎチャネル型トランジスタを酸化物半導体トランジスタとしても良い。そうすることで、ｎチャネル型Ｓｉトランジスタを作製する必要がなく、工程が簡略化され、歩留まりの向上とプロセスコストの低減が可能となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本発明の一態様に係る半導体装置（セル）を適用した半導体装置の構成の一例について、図２２を用いながら説明する。
図２２に示す半導体装置３００は、ＣＰＵコア３０１、パワーマネージメントユニット３０３および周辺回路３０２を有する。パワーマネージメントユニット３０３は、電源制御ユニット３３１、およびクロック制御ユニット３３２を有する。周辺回路３０２は、命令キャッシュ制御ユニット３２１、命令キャッシュ３２３、データキャッシュ制御ユニット３２２、データキャッシュ３２４、バスインターフェース３２５を有する。ＣＰＵコア３０１は、制御ユニット３１１、フェッチおよびデコードユニット３１２、実行ユニット３１４、及びレジスタファイル３１３を有する。
本発明の一態様に係る半導体装置（セル）は、スタンダードセルを用いて構成することができる論理回路に適用することができる。従って、電源制御ユニット３３１、およびクロック制御ユニット３３２、命令キャッシュ制御ユニット３２１、命令キャッシュ３２３、データキャッシュ制御ユニット３２２、データキャッシュ３２４、バスインターフェース３２５、制御ユニット３１１、フェッチおよびデコードユニット３１２、実行ユニット３１４、および／またはレジスタファイル３１３に適用することができる。その結果、小型化が可能な半導体装置３００、消費電力を低減することが可能な半導体装置３００、動作速度を向上することが可能な半導体装置３００、または、コストを低減することが可能な半導体装置３００を提供できる。
フェッチおよびデコードユニット３１２は、メインメモリや命令キャッシュ３２３から、命令を取得して、命令のデコードを行う機能を有する。
制御ユニット３１１は、フェッチした命令等をもとに、フェッチおよびデコードユニット３１２、実行ユニット３１４、レジスタファイル３１３、およびＣＰＵコア３０１外部の間のデータの受け渡しのタイミングを制御する機能を有する。
実行ユニット３１４は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）、シフタ、掛け算器等を有する。四則演算、論理演算などの各種演算処理を行う機能を有する。
レジスタファイル３１３は、汎用レジスタを含む複数のレジスタを有しており、メインメモリやデータキャッシュ３２４から読み出されたデータ、または実行ユニット３１４が出力するデータ等を記憶する。
命令キャッシュ３２３は、使用頻度の高い命令を一時的に記憶しておく機能を有する。データキャッシュ３２４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。命令キャッシュ制御ユニット３２１は、命令キャッシュ３２３の動作の制御等を行う。データキャッシュ制御ユニット３２２、はデータキャッシュ３２４の動作の制御等を行う。
バスインターフェース３２５は、外部バス（Ｅｘｔｅｒｎａｌ ＢＵＳ）と接続され、半導体装置３００と半導体装置３００の外部にある各種装置との間におけるデータの経路としての機能を有する。
パワーマネージメントユニット３０３は、半導体装置３００の電力に関わる制御を行う。
電源制御ユニット３３１は、ＣＰＵコア３０１からの制御信号、半導体装置３００外部からの割り込み信号（Ｉｎｔｅｒｒｕｐｔ ｓｉｇｎａｌ）等が入力され、電力制御を行う信号（Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌｓ）を出力する。例えば、半導体装置３００は複数のパワードメインを有しており、各パワードメインは電源との間にパワースイッチが設けられているような場合には、電源制御ユニット３３１は、パワースイッチの動作を制御する機能を有しても良い。例えば、電圧レギュレータが、設けられているような場合には、電源制御ユニット３３１は、電圧レギュレータの制御を行う機能を有しても良い。電圧レギュレータは、半導体装置３００内に設けられていても良いし、半導体装置３００の外部に設けられていても良いし、或いは、電圧レギュレータの一部（例えば、インダクタコイル）のみが半導体装置３００の外部に設けられていても良い。
クロック制御ユニット３３２は、ＣＰＵコア３０１からの制御信号、半導体装置３００外部からのクロック信号、割り込み信号（Ｉｎｔｅｒｒｕｐｔ ｓｉｇｎａｌ）等が入力され、内部クロック（Ｉｎｔｅｒｎａｌ Ｃｌｏｃｋ）を出力する。例えば、半導体装置３００は、ＣＰＵコア３０１、周辺回路３０２といった大きなブロックごとにクロックを制御する粗粒度のクロックゲーティングを行う構成でもよいし、より少ないフリップフロップからなる小さなブロックごとにクロックを制御する細粒度のクロックゲーティングを行う構成でも良い。
上記構成を有する半導体装置３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
パワーゲーティングは、半導体装置３００が処理を行っていない期間などにおいて、半導体装置３００が有する各種回路のうちの一もしくは複数への電源電圧の供給を停止する技術である。電源電圧の供給時に消費してしまうＤＣ電力を低減することで、消費電力を低減する技術である。パワーゲーティングでは、パワーオフの際に、半導体装置３００内の必要なデータの退避を行う。パワーオンの際に、退避したデータを復帰し、ＣＰＵコア３０１における命令の実行を再開する。
まず、ＣＰＵコア３０１は、あらかじめ、電源制御ユニット３３１内のレジスタに値を設定することで、パワーゲーティングのモードの設定を行う。パワーゲーティングの開始は、例えば、ＣＰＵコア３０１への命令によって開始する。ＣＰＵコア３０１は命令をデコードした後、電源制御ユニット３３１へ、パワーオフを行う旨の制御信号を送る。次いで、電源制御ユニット３３１は、半導体装置３００内に含まれるレジスタ、レジスタファイル３１３、命令キャッシュ３２３、データキャッシュ３２４等に格納されたデータ、またはその一部を、退避する。次いで、電源制御ユニット３３１は、パワースイッチの動作を制御することで、半導体装置３００が有する各種回路のうちの一もしくは複数への電源電圧の供給を停止する。一方、割込み信号がパワーマネージメントユニット３０３に入力されることで、回路への電源電圧の供給が開始される。電源制御ユニット３３１にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、半導体装置３００は、退避したデータを復帰する。次いで、ＣＰＵコア３０１における命令の実行が再開される。
レジスタとしてステートリテンションレジスタを用いることができる。その結果、レジスタに格納されたデータは、半導体装置３００の外部に退避することなく、レジスタ内のステートリテンション部へデータを退避することができる。ステートリテンション部は、パワーオフ中に電源電圧の供給が停止されない構成を有しても良い。ステートリテンション部は、酸化物半導体トランジスタとキャパシタでなる回路を有し、電源供給なしで長期間データを保持することができる記憶回路を用いても良い。このような構成とすることで、レジスタに格納されたデータを、レジスタ以外のメモリへ退避する場合と比較して、電力と時間を削減することができる。
レジスタファイル３１３、命令キャッシュ３２３、および／またはデータキャッシュ３２４は、先の実施の形態で例示した、酸化物半導体トランジスタを用いたメモリセルを有していても良い。例えば、バックアップ可能なＳＲＡＭセルを有する場合、レジスタファイル３１３、命令キャッシュ３２３、および／またはデータキャッシュ３２４は、格納されたデータを、バックアップ用の記憶回路に退避することができる。別の構成として、レジスタファイル３１３、命令キャッシュ３２３、および／またはデータキャッシュ３２４は、データを保持できる程度の低い電源電圧が供給されるモード（低電源電圧モードと呼ぶ）を有していても良い。パワーゲーティングを行う際に、レジスタファイル３１３、命令キャッシュ３２３、および／またはデータキャッシュ３２４に対して、電源電圧の供給を停止するのではなく、低電源電圧モードに移行することで、消費電力を低減することができる。このような構成とすることで、レジスタファイル３１３、命令キャッシュ３２３、および／またはデータキャッシュ３２４に格納されたデータを、半導体装置３００の外部に退避する場合と比較して、電力と時間を削減することができる。或いは、パワーゲーティングの際、命令キャッシュ３２３、および／またはデータキャッシュ３２４に格納されたデータを退避せず、パワーオン後に、必要に応じてデータや命令を半導体装置３００外部のメモリから取得する場合と比較して、電力および／または時間を削減することができる。
なお、本発明の一態様に係る半導体装置は、ＣＰＵだけでなく、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、カスタムＬＳＩなどにも適用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本発明の一態様に係る半導体装置を適用した半導体装置の構成の一例について、図２３を用いながら説明する。
図２３に示す半導体装置８００は、ＲＦＩＤタグの構成の一例である。ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。半導体装置８００は、アンテナ８０４、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
本発明の一態様に係る半導体装置（セル）は、論理回路８０９、記憶回路８１０、ＲＯＭ８１１等に適用することができる。スタンダードセルを用いて構成することができる論理回路に適用することができる。その結果、小型化が可能な半導体装置６００、消費電力を低減することが可能な半導体装置６００、動作速度を向上することが可能な半導体装置６００、または、コストを低減することが可能な半導体装置６００を提供できる。
アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで安定した電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、整流回路８０５から出力された電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解読し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ローデコーダ、カラムデコーダ、メモリセルなどを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納する回路である。
なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示す半導体装置８００は、いずれの方式に用いることも可能である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
復調回路８０７に含まれる整流作用を示す素子に、先の実施の形態で説明した酸化物半導体を用いたトランジスタを用いてもよい。当該トランジスタが低いオフ電流を有するため、整流作用を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を実現できる。また、これらの酸化物半導体トランジスタを、本発明の一態様に係る半導体装置（セル）が有する酸化物半導体トランジスタと同時に形成することで、作製工程の増加を抑えて半導体装置８００を高性能化できる。
全てのｎチャネル型トランジスタを酸化物半導体トランジスタとしても良い。そうすることで、ｎチャネル型Ｓｉトランジスタを作製する必要がなく、工程が簡略化され、歩留まりの向上とプロセスコストの低減が可能となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２４、図２５を用いて説明する。
図２４（ａ）では、本発明の一態様に係る半導体装置（セル）を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
電子部品は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。組み立て工程（後工程）について、図２４（ａ）を用いて、説明する。
前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをめっき処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、本発明の一態様に係る半導体装置（セル）を含む構成とすることができる。その結果、小型化が可能な電子部品、消費電力を低減することが可能な電子部品、動作速度を向上することが可能な電子部品、または、コストを低減することが可能な電子部品を提供できる。
また、完成した電子部品の斜視模式図を図２４（ｂ）に示す。図２４（ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２４（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図２４（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
上述の電子部品は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃなどの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に適用することができる。その他に、上述の電子部品を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示す。
図２５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８などを有する。なお、図２５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６などを有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図２５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４などを有する。
図２５（Ｄ）は腕時計型の情報端末の一例であり、筐体９３１、表示部９３２、バンド９３３、バックル９３４、操作ボタン９３５、入出力端子９３６などを備える。当該情報端末は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。表示部９３２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部９３２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。また、情報端末は、通信規格された近距離無線通信を実行することが可能である。また、情報端末は入出力端子９３６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。
図２５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６などを有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図２５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４などを有する。
これらの電子機器に、本発明の一態様に係る半導体装置（セル）を含む、小型化、低消費電力化、または高速化された電子部品を適用することで、小型の電子機器、消費電力を低減することが可能な電子機器、動作速度を向上することが可能な電子機器、または、コストを低減することが可能な電子機器を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
本明細書において、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書では、特に断りがない場合、絶縁体として、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを一種以上含む絶縁体を、単層で、または積層で用いればよい。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で用いればよい。
本明細書では、特に断りがない場合、導電体として、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
１００ 半導体装置
１０１ ＩＮＶ
１０２ ＩＮＶ
３００ 半導体装置
３０１ ＣＰＵコア
３０２ 周辺回路
３０３ パワーマネージメントユニット
３１１ 制御ユニット
３１２ デコードユニット
３１３ レジスタファイル
３１４ 実行ユニット
３２１ 命令キャッシュ制御ユニット
３２２ データキャッシュ制御ユニット
３２３ 命令キャッシュ
３２４ データキャッシュ
３２５ バスインターフェース
３３１ 電源制御ユニット
３３２ クロック制御ユニット
４００ 基板
４０２ａ 領域
４０２ｂ 領域
４０２ｃ 領域
４０２ｄ 領域
４０３ 領域
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４１１ 絶縁体
４１２ 絶縁体
４１６ａ 導電体
４１６ｂ 導電体
４１７ａ 絶縁体
４１７ｂ 絶縁体
４１８ 絶縁体
４２０ 導電体
４２１ 導電体
４２２ａ 導電体
４２２ｂ 導電体
４３２ 絶縁体
４４０ 絶縁体
４４２ 絶縁体
４５２ 絶縁体
４６０ 絶縁体
４６１ 絶縁体
４６２ 絶縁体
４６４ 絶縁体
４７０ａ 導電体
４７０ｂ 導電体
４７０ｃ 導電体
４７０ｄ 導電体
４７０ｅ 導電体
４７１ａ 導電体
４７１ｂ 導電体
４７１ｃ 導電体
４７１ｄ 導電体
４７５ａ 導電体
４７５ｂ 導電体
４７６ａ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４９０ トランジスタ
４９０＿１Ａ トランジスタ
４９０＿２Ａ トランジスタ
４９１ａ トランジスタ
４９１ｂ トランジスタ
４９１ｃ トランジスタ
４９２ トランジスタ
４９２ａ トランジスタ
４９２ｂ トランジスタ
４９３ａ トランジスタ
４９３ｂ トランジスタ
４９３ｃ トランジスタ
４９３ｄ トランジスタ
４９４ トランジスタ
５００ セル
５０１ セル
５０２ セル
５０３ セル
５０４ セル
５０５ セル
６００ 半導体装置
６１０ メモリセルアレイ
６２１ ローデコーダ
６２２ ワード線ドライバ回路
６３０ ビット線ドライバ回路
６３１ カラムデコーダ
６３２ プリチャージ回路
６３３ 回路
６３４ 回路
６４０ 出力回路
６６０ コントロールロジック回路
６７０ 電源回路
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８００ 半導体装置
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 表示部
９３３ バンド
９３４ バックル
９３５ 操作ボタン
９３６ 入出力端子
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト

Claims (7)

  1. 第１トランジスタと、第２トランジスタと、第３トランジスタと、を有し、
    前記第１トランジスタは、
    第１導電体と、
    前記第１導電体上の第１絶縁体と、
    前記第１絶縁体上の酸化物半導体と、
    前記酸化物半導体上の第２絶縁体と、
    前記第２絶縁体上の第２導電体と、
    第３導電体と、
    第４導電体と、を有し、
    前記酸化物半導体と、前記第１導電体とは、互いに重なる領域を有し、
    前記第３導電体は、前記酸化物半導体と接する領域を有し、
    前記第４導電体は、前記酸化物半導体と接する領域を有し、
    前記酸化物半導体は、上面から見て前記第３導電体と前記第４導電体とに挟まれた第１領域を有し、
    前記第１領域は、前記第１導電体と重なる第２領域を有し、
    前記第１領域は、前記第１導電体と重ならない第３領域を有し、
    前記第１領域は、前記第２導電体と重なる第４領域を有し、
    前記第１領域は、前記第２導電体と重ならない第５領域を有し、
    前記第２領域と前記第５領域とは、互いに重なる第６領域を有し、
    前記第３領域と前記第４領域とは、互いに重なる第７領域を有し、
    前記第２トランジスタおよび前記第３トランジスタは、ｐチャネル型であり、
    前記第１トランジスタが設けられている層と、前記第２トランジスタおよび前記第３トランジスタが設けられている層とは、互いに重なるように設けられ、
    前記第２トランジスタのゲートが延在する方向と、前記第３トランジスタのゲートが延在する方向と、前記第１導電体が延在する方向と、前記第２導電体が延在する方向と、は平行であり、
    前記第２トランジスタのチャネル形成領域と、前記第３トランジスタのチャネル形成領域と、は前記方向に並んで位置し、
    前記第１導電体と、前記第２トランジスタのゲートと、は第１接続部を介して、電気的に接続され、
    前記第２導電体と、前記第３トランジスタのゲートと、は第２接続部を介して、電気的に接続され、
    前記第１領域と、前記第２トランジスタのチャネル形成領域と、前記第３トランジスタのチャネル形成領域とは、上面から見て、前記第１接続部と前記第２接続部に挟まれて配置され、
    前記第３導電体と前記第４導電体の一方と、前記第２トランジスタのソースとドレインの一方と、前記第３トランジスタのソースとドレインの一方と、は電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記第２領域と、前記第４領域とは、互いに重なる領域を有することを特徴とする半導体装置。
  3. 請求項１において、
    前記第３領域と、前記第５領域とは、互いに重なる第８領域を有し、
    前記第８領域は、前記第６領域より狭く、かつ、前記第７領域より狭いことを特徴とする半導体装置。
  4. 第１トランジスタと、第２トランジスタと、第３トランジスタと、を有し、
    前記第１トランジスタは、
    第１導電体と、
    前記第１導電体上の第１絶縁体と、
    前記第１絶縁体上の酸化物半導体と、
    前記酸化物半導体上の第２絶縁体と、
    前記第２絶縁体上の第２導電体と、
    第３導電体と、
    第４導電体と、を有し、
    前記酸化物半導体と、前記第１導電体とは、互いに重なる領域を有し、
    前記第３導電体は、前記酸化物半導体と接する領域を有し、
    前記第４導電体は、前記酸化物半導体と接する領域を有し、
    前記酸化物半導体は、上面から見て前記第３導電体と前記第４導電体とに挟まれた第１領域を有し、
    前記第１領域は、前記第１導電体と重なり、かつ、前記第２導電体に覆われ、
    前記第２トランジスタおよび前記第３トランジスタは、ｐチャネル型であり、
    前記第１トランジスタが設けられている層と、前記第２トランジスタおよび前記第３トランジスタが設けられている層とは、互いに重なるように設けられ、
    前記第２トランジスタのゲートが延在する方向と、前記第３トランジスタのゲートが延在する方向と、前記第１導電体が延在する方向と、前記第２導電体が延在する方向と、は平行であり、
    前記第２トランジスタのチャネル形成領域と、前記第３トランジスタのチャネル形成領域と、は、前記方向に並んで位置し、
    前記第１導電体と、前記第２トランジスタのゲートと、は第１接続部を介して、電気的に接続され、
    前記第２導電体と、前記第３トランジスタのゲートと、は第２接続部を介して、電気的に接続され、
    前記第１領域と、前記第２トランジスタのチャネル形成領域と、前記第３トランジスタのチャネル形成領域とは、上面から見て、前記第１接続部と前記第２接続部に挟まれて配置され、
    前記第３導電体と前記第４導電体の一方と、前記第２トランジスタのソースとドレインの一方と、は電気的に接続され、
    前記第２トランジスタのソースとドレインの他方と、前記第３トランジスタのソースとドレインの一方と、は電気的に接続されていることを特徴とする半導体装置。
  5. 第１トランジスタと、第２トランジスタと、第３トランジスタと、を有し、
    前記第１トランジスタは、
    第１導電体と、
    前記第１導電体上の第１絶縁体と、
    前記第１絶縁体上の酸化物半導体と、
    前記酸化物半導体上の第２絶縁体と、
    前記第２絶縁体上の第２導電体と、
    第３導電体と、
    第４導電体と、を有し、
    前記酸化物半導体と、前記第１導電体とは、互いに重なる領域を有し、
    前記第３導電体は、前記酸化物半導体と接する領域を有し、
    前記第４導電体は、前記酸化物半導体と接する領域を有し、
    前記酸化物半導体は、上面から見て前記第３導電体と前記第４導電体とに挟まれた第１領域を有し、
    前記第１領域は、前記第１導電体と重なり、かつ、前記第２導電体に覆われ、
    前記第２トランジスタおよび前記第３トランジスタは、ｐチャネル型であり、
    前記第１トランジスタが設けられている層と、前記第２トランジスタおよび前記第３トランジスタが設けられている層とは、互いに重なるように設けられ、
    前記第２トランジスタのゲートが延在する方向と、前記第３トランジスタのゲートが延在する方向と、前記第１導電体が延在する方向と、前記第２導電体が延在する方向とは、それぞれ、第１方向に平行であり、
    前記第２トランジスタのチャネル形成領域と、前記第３トランジスタのチャネル形成領域と、は、それぞれ、前記第１方向に垂直に並んで位置し、
    前記第１導電体と、前記第２トランジスタのゲートと、は第１接続部を介して、電気的に接続され、
    前記第２導電体と、前記第３トランジスタのゲートと、は第２接続部を介して、電気的に接続され、
    前記第１領域と、前記第２トランジスタのチャネル形成領域と、前記第３トランジスタのチャネル形成領域とは、上面から見て、前記第１接続部と前記第２接続部に挟まれて配置され、
    前記第３導電体と前記第４導電体の一方と、前記第２トランジスタのソースとドレインの一方と、は電気的に接続され、
    前記第２トランジスタのソースとドレインの他方と、前記第３トランジスタのソースとドレインの一方と、は電気的に接続されていることを特徴とする半導体装置。
  6. 請求項１または請求項４において、
    前記第１トランジスタの上面から見たチャネル幅は、前記第２トランジスタの上面から見たチャネル幅より大きく、かつ、前記第３トランジスタの上面から見たチャネル幅より大きいことを特徴とする半導体装置。
  7. 請求項５において、
    前記第１トランジスタのチャネル長は、前記第２トランジスタのチャネル長より大きく、かつ、前記第３トランジスタのチャネル長より大きいことを特徴とする半導体装置。
JP2015079102A 2014-04-11 2015-04-08 半導体装置 Expired - Fee Related JP6541398B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015079102A JP6541398B2 (ja) 2014-04-11 2015-04-08 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014082256 2014-04-11
JP2014082256 2014-04-11
JP2015079102A JP6541398B2 (ja) 2014-04-11 2015-04-08 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019108705A Division JP6748265B2 (ja) 2014-04-11 2019-06-11 半導体装置

Publications (3)

Publication Number Publication Date
JP2015207763A JP2015207763A (ja) 2015-11-19
JP2015207763A5 JP2015207763A5 (ja) 2018-05-31
JP6541398B2 true JP6541398B2 (ja) 2019-07-10

Family

ID=54265724

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015079102A Expired - Fee Related JP6541398B2 (ja) 2014-04-11 2015-04-08 半導体装置
JP2019108705A Active JP6748265B2 (ja) 2014-04-11 2019-06-11 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2019108705A Active JP6748265B2 (ja) 2014-04-11 2019-06-11 半導体装置

Country Status (2)

Country Link
US (1) US9412739B2 (ja)
JP (2) JP6541398B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9806200B2 (en) * 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10389961B2 (en) * 2015-04-09 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
TWI739796B (zh) * 2016-02-12 2021-09-21 日商半導體能源硏究所股份有限公司 半導體裝置及電子裝置及半導體晶圓
TWI737665B (zh) * 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
US11494542B2 (en) * 2019-01-29 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method of generating layout diagram and system for same
CN110060998B (zh) * 2019-04-29 2022-05-17 厦门天马微电子有限公司 一种反相电路结构、栅极驱动电路及显示面板

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101829309B1 (ko) 2010-01-22 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101775180B1 (ko) 2010-02-12 2017-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
TWI555128B (zh) 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
US9111795B2 (en) * 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US20130207102A1 (en) 2012-02-15 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6110693B2 (ja) 2012-03-14 2017-04-05 株式会社半導体エネルギー研究所 半導体装置
JP6001308B2 (ja) 2012-04-17 2016-10-05 株式会社半導体エネルギー研究所 半導体装置
JP6243136B2 (ja) * 2012-05-02 2017-12-06 株式会社半導体エネルギー研究所 スイッチングコンバータ
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
KR20210079411A (ko) 2013-06-27 2021-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6410496B2 (ja) 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ

Also Published As

Publication number Publication date
US20150294992A1 (en) 2015-10-15
JP2015207763A (ja) 2015-11-19
JP6748265B2 (ja) 2020-08-26
US9412739B2 (en) 2016-08-09
JP2019149582A (ja) 2019-09-05

Similar Documents

Publication Publication Date Title
JP6748265B2 (ja) 半導体装置
JP7340079B2 (ja) インバータ回路、半導体装置
US10002648B2 (en) Memory device, semiconductor device, and electronic device
US20220328530A1 (en) Logic circuit, processing unit, electronic component, and electronic device
US10147681B2 (en) Semiconductor device and manufacturing method thereof
US20150370313A1 (en) Semiconductor device
JP6526452B2 (ja) 半導体装置
US10177142B2 (en) Circuit, logic circuit, processor, electronic component, and electronic device
JP2015079947A (ja) 半導体装置およびその作製方法
JP2016105590A (ja) 論理回路、および論理回路を有する半導体装置
US9515661B2 (en) Circuit, semiconductor device, and clock tree
JP6333580B2 (ja) 半導体装置
JP2016110679A (ja) 記憶装置、およびそれを有する半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180406

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190611

R150 Certificate of patent or registration of utility model

Ref document number: 6541398

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees