JP6526452B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサに関する。または、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの製造方法に関する。または、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの駆動方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器等は、半導体装置を有する場合がある。
チャネル形成領域が、半導体シリコン（Ｓｉ）でなるトランジスタ（以下、Ｓｉトランジスタという）と、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタと、を組み合わせて電源遮断後もデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。
近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められている。そうした中で、前述した特許文献１に記載の半導体装置では、多値のデータを記憶し、該データを読み出す構成について開示している。
特開２０１２−２５６４００号公報
本発明の一形態は、以下の少なくとも１つを課題とする。面積を縮小した半導体装置（メモリセル）を提供すること、記憶密度を向上した半導体装置を提供すること、記憶容量を向上した半導体装置を提供すること、小型化された半導体装置を提供すること、または、新規な半導体装置を提供すること。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタは、第１導電体と、第２導電体と、第１導電体および第２導電体上の第１絶縁体と、第１絶縁体上の半導体と、半導体上の第２絶縁体と、第２絶縁体上の第３導電体と、半導体と接する第４導電体及び第５導電体と、を有し、半導体は、上面からみて第４導電体と重ならず、第５導電体と重ならず、第１導電体と重なる第１領域と、上面からみて第４導電体と重ならず、第５導電体と重ならず、第２導電体と重なる第２領域と、上面からみて第４導電体と重ならず、第５導電体と重ならず、第３導電体と重なる第３領域と、を有し、第１領域と第３領域とは重ならない領域を有し、第２領域と第３領域とは重なる領域を有し、第２トランジスタのソース電極またはドレイン電極の一方は、第１トランジスタの第３導電体と電気的に接続されている半導体装置である。
（２）または、本発明の一態様は、隣り合う第１メモリセルと第２メモリセルとを有し、第１メモリセルと第２メモリセルメモリセルはそれぞれ、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタは、第１導電体と、第２導電体と、第１導電体および第２導電体上の第１絶縁体と、第１絶縁体上の半導体と、半導体上の第２絶縁体と、第２絶縁体上の第３導電体と、半導体と接する第４導電体及び第５導電体と、を有し、半導体は、上面からみて第４導電体と重ならず、第５導電体と重ならず、第１導電体と重なる第１領域と、上面からみて第４導電体と重ならず、第５導電体と重ならず、第２導電体と重なる第２領域と、上面からみて第４導電体と重ならず、第５導電体と重ならず、第３導電体と重なる第３領域と、を有し、第１領域と第３領域とは重ならない領域を有し、第２領域と第３領域とは重なる領域を有し、第２トランジスタのソース電極またはドレイン電極の一方は、第２トランジスタの第３導電体と電気的に接続されており、第１メモリセルが有する第１導電体と、第２メモリセルが有する第１導電体と、は電気的に接続されている半導体装置である。
（３）または、本発明の一態様は、隣り合う第１メモリセルと第２メモリセルとを有し、第１メモリセルと第２メモリセルメモリセルはそれぞれ、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタは、第１導電体と、第２導電体と、第１導電体および第２導電体上の第１絶縁体と、第１絶縁体上の半導体と、半導体上の第２絶縁体と、第２絶縁体上の第３導電体と、半導体と接する第４導電体及び第５導電体と、を有し、半導体は、上面からみて第４導電体と重ならず、第５導電体と重ならず、第１導電体と重なる第１領域と、上面からみて第４導電体と重ならず、第５導電体と重ならず、第２導電体と重なる第２領域と、上面からみて第４導電体と重ならず、第５導電体と重ならず、第３導電体と重なる第３領域と、を有し、第１領域と第３領域とは重ならない領域を有し、第２領域と第３領域とは重なる領域を有し、第２トランジスタのソース電極またはドレイン電極の一方は、第２トランジスタの第３導電体と電気的に接続されており、第１メモリセルが有する第２導電体と、第２メモリセルが有する第２導電体と、は電気的に接続されている半導体装置である。
（４）または、本発明の一態様は、第２領域は第３領域に含まれる、（１）乃至（３）のいずれか一の態様に係る半導体装置である。
（５）または、本発明の一態様は、第１領域と第３領域は重ならず、第１領域と第３領域との間隔は、第１領域と第２領域との間隔以下である、（１）乃至（３）のいずれか一の態様に係る半導体装置である。
（６）または、本発明の一態様は、第１領域と第３領域が重なり、第１領域と第３領域が重なる領域の幅は、第１領域と第２領域との間隔以下である、（１）乃至（３）のいずれか一の態様に係る半導体装置である。
（７）または、本発明の一態様は、第１領域の端部と第３領域の端部は揃っている、（１）乃至（３）のいずれか一の態様に係る半導体装置である。
（８）または、本発明の一態様は、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタは、互いに間隔を開けて配置された第１導電体および第２導電体と、第１導電体および第２導電体上の第１絶縁体と、第１絶縁体上の半導体と、半導体上の第２絶縁体と、第２絶縁体上の第３導電体と、半導体と接する第４導電体及び第５導電体と、を有し、第１導電体と第３導電体とは、半導体を挟んで重ならない領域を有し、第２導電体と第３導電体とは、半導体を挟んで重なる領域を有し、第２トランジスタのソース電極またはドレイン電極の一方は、第１トランジスタの第３導電体と電気的に接続されている半導体装置である。
（９）または、本発明の一態様は、隣り合う第１メモリセルと第２メモリセルとを有し、第１メモリセルと第２メモリセルメモリセルはそれぞれ、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタは、互いに間隔を開けて配置された第１導電体および第２導電体と、第１導電体および第２導電体上の第１絶縁体と、第１絶縁体上の半導体と、半導体上の第２絶縁体と、第２絶縁体上の第３導電体と、半導体と接する第４導電体及び第５導電体と、を有し、第１導電体と第３導電体とは、半導体を挟んで重ならない領域を有し、第２導電体と第３導電体とは、半導体を挟んで重なる領域を有し、第２トランジスタのソース電極またはドレイン電極の一方は、第１トランジスタの第３導電体と電気的に接続されており、第１メモリセルが有する第１導電体と、第２メモリセルが有する第１導電体と、は電気的に接続されている半導体装置である。
（１０）または、本発明の一態様は、隣り合う第１メモリセルと第２メモリセルとを有し、第１メモリセルと第２メモリセルメモリセルはそれぞれ、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタは、互いに間隔を開けて配置された第１導電体および第２導電体と、第１導電体および第２導電体上の第１絶縁体と、第１絶縁体上の半導体と、半導体上の第２絶縁体と、第２絶縁体上の第３導電体と、半導体と接する第４導電体及び第５導電体と、を有し、第１導電体と第３導電体とは、半導体を挟んで重ならない領域を有し、第２導電体と第３導電体とは、半導体を挟んで重なる領域を有し、第２トランジスタのソース電極またはドレイン電極の一方は、第１トランジスタの第３導電体と電気的に接続されており、第１メモリセルが有する第２導電体と、第２メモリセルが有する第２導電体と、は電気的に接続されている半導体装置である。
（１１）または、本発明の一態様は、第３導電体は、第２導電体と半導体を挟んで重ならない領域を有する、（８）乃至（１０）のいずれか一の態様に係る半導体装置である。
（１２）または、本発明の一態様は、第１導電体と第３導電体とは、半導体を挟んで重ならず、上面から見た第１導電体と第３導電体との間隔は、第１導電体と第２導電体との間隔以下である、（８）乃至（１０）のいずれか一の態様に係る半導体装置である。
（１３）または、本発明の一態様は、第１導電体と第３導電体とは、半導体を挟んで重なり、上面から見た第１導電体と第３導電体との重なり幅は、第１導電体と第２導電体との間隔以下である、（８）乃至（１０）のいずれか一の態様に係る半導体装置である。
（１４）または、本発明の一態様は、第１トランジスタが有する半導体は、酸化物半導体であり、第２トランジスタのチャネル形成領域は、酸化物半導体で形成される、（１）乃至（１３）のいずれか一の態様に係る半導体装置である。
（１５）または、本発明の一態様は、第２トランジスタは、第１トランジスタ上に積層される、（１）乃至（１４）のいずれか一の態様に係る半導体装置である。
（１６）または、本発明の一態様は、第１トランジスタと、第２トランジスタと、によって４値乃至２５６値のいずれか一の状態を保持する、（１）乃至（１４）のいずれか一の態様に係る半導体装置である。
（１７）または、本発明の一態様は、（１）乃至（１６）のいずれか一の態様に係る半導体装置と、アンテナと、を有するＲＦタグである。
（１８）または、本発明の一態様は、（１）乃至（１６）のいずれか一の態様に係る半導体装置と、プリント配線基板と、を有する電子機器である。
面積を縮小した半導体装置（メモリセル）を提供することができる。または、記憶密度を向上した半導体装置を提供することができる。または、記憶容量を向上した半導体装置を提供することができる。または、小型化された半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置（メモリセル）を示す回路図。 本発明の一態様に係る半導体装置（メモリセル）の上面図。 本発明の一態様に係る半導体装置（メモリセル）の断面図。 メモリセルの動作に関わる電圧を説明する図。 メモリセルアレイを示す回路図。 メモリセルの書き込み動作を表すタイミングチャート図。 メモリセルの読み出し動作を表すタイミングチャート図。 記憶装置を示すブロック図。 トランジスタを示す上面図及び断面図。 トランジスタを示す上面図及び断面図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 半導体の積層を示す断面図、およびバンド構造を示す図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係るＲＦタグを示すブロック図。 本発明の一態様に係る電子部品を示す図。 本発明の一態様に係る電子機器を示す図。 電子照射による結晶部の変化を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図面において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、以下に示す実施の形態では、特に断りがない場合、絶縁体として、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを一種以上含む絶縁体を、単層で、または積層で用いればよい。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、以下に示す実施の形態では、特に断りがない場合、導電体として、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。従って、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロックで別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について図面を参照して説明する。
図１は、本発明の一態様に係る半導体装置の回路構成の一例である。
図１に示す半導体装置は、メモリセルとしての機能を有する。以下では、当該半導体装置を、半導体装置（メモリセル）と記載する場合や、単にメモリセルと記載する場合がある。
メモリセル５００は、トランジスタ４９０と、トランジスタ４９１と、を有する。
トランジスタ４９０は、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、ソース電極と、ドレイン電極と、を有する。第１ゲート電極と第３ゲート電極は、チャネル形成領域を挟んで上下に配置されており、第２ゲート電極と第３ゲート電極は、チャネル形成領域を挟んで上下に配置されている。第１ゲート電極は、第３ゲート電極とずらして配置され、上面から見て第３ゲート電極と重ならない領域を有する。第２ゲート電極と第３ゲート電極は、チャネル形成領域を挟んで、互いに重なる領域を有する。図中、このようなトランジスタ４９０を、点線で囲んだ領域で表すこととする。また、図１において、第１ゲート電極、第２ゲート電極、第３ゲート電極を、それぞれＧ１、Ｇ２、Ｇ３と表す。
トランジスタ４９１のソース電極とドレイン電極の一方と、トランジスタ４９０の第３ゲート電極と、が互いに電気的に接続される。この接続された部位をフローティングノードＦＮとも呼ぶ。
メモリセル５００は、書き込みワード線ＷＷと、読み出しワード線ＲＷと、選択ワード線ＳＷと、ビット線ＢＬと、ソース線ＳＬと、に接続される。
トランジスタ４９１のゲート電極は書き込みワード線ＷＷに接続される。トランジスタ４９１のソース電極またはドレイン電極の他方はビット線ＢＬに接続される。トランジスタ４９０の第１ゲート電極は選択ワード線ＳＷに、第２ゲート電極は読み出しワード線ＲＷに、それぞれ接続される。トランジスタ４９０のソース電極またはドレイン電極の一方はソース線ＳＬに、他方はビット線ＢＬに接続される。なお、トランジスタ４９１のソース電極またはドレイン電極の他方が接続されるビット線と、トランジスタ４９０のソース電極またはドレイン電極の他方が接続されるビット線とは、異なるビット線であっても良い。
メモリセル５００は、フローティングノードＦＮに与えられた電位を保持することで、情報を記憶する回路である。或いは、メモリセル５００は、フローティングノードＦＮに蓄積された電荷を保持することで、情報を記憶する回路である。
メモリセル５００は、フローティングノードＦＮにｋ種類（ｋは２以上の整数）の電位（或いは電荷、或いは状態）を保持することで、ｋ値の情報を記憶することができる。例えば、メモリセル５００は、２値乃至２５６値のいずれか一の情報を記憶することができる。例えば、メモリセル５００は、２値、４値、８値、１６値、３２値、６４値、１２８値、或いは２５６値の情報を記憶することができる。
ここで、トランジスタ４９０の構成と機能について説明する。
トランジスタ４９０において、第２ゲート電極のうち、上面から見てチャネル形成領域（または半導体層）と重なっている領域は、全て第３ゲート電極と重なっていることが好ましい。第２ゲート電極によってトランジスタ４９０の導通状態を制御する際に、第３ゲート電極と重なっていない領域を有すると、トランジスタ４９０が意図せず非導通状態となり、誤動作を引き起こす場合がある。
トランジスタ４９０において、第３ゲート電極は、第２ゲート電極と、チャネル形成領域を挟んで、重ならない領域を有していてもよい。第２ゲート電極と重ならない領域を有しても、第２ゲート電極によってトランジスタ４９０の導通状態を制御する際に、トランジスタ４９０が意図せず非導通状態とならないように動作させることができる。第２ゲート電極と重ならない領域は、狭いほど好ましい。または、第３ゲート電極の端部と第２ゲート電極の端部とは、チャネル形成領域を挟んで、上面から見て揃っていても良い。
また、トランジスタ４９０において、第３ゲート電極と第１ゲート電極とは上面からみて間隔を開けて配置されていてもよい。第３ゲート電極と第１ゲート電極とが間隔を開けて配置されていると、トランジスタ４９０の導通状態における抵抗値が高くなる場合がある。そのため、第３ゲート電極と第１ゲート電極の間隔は狭いほど好ましい。第３ゲート電極と第１ゲート電極の間隔は、例えば、第１ゲート電極と第２ゲート電極との間隔の１倍以下、好ましくは半分以下とすることができる。
トランジスタ４９０において、第１ゲート電極は、第３ゲート電極と、チャネル形成領域を挟んで、一部重なっていても良い。重なっている領域を有しても、第１ゲート電極によってトランジスタ４９０の導通状態を制御する際に、トランジスタ４９０を意図せず非導通状態とならないように動作させることができる。第１ゲート電極が第３ゲート電極と重なっている領域は、狭いほど好ましい。第１ゲート電極のうち第３ゲート電極と重なっている領域の幅は、例えば、第１ゲート電極と第２ゲート電極との間隔の１倍以下、好ましくは半分以下とすることができる。
または、第１ゲート電極の端部と、第３ゲート電極の端部と、はチャネル形成領域を挟んで、上面から見て揃っていても良い。
上述した構成のトランジスタ４９０は、第１ゲート電極の電位、第２ゲート電極の電位、および第３ゲート電極の電位に従って、導通もしくは非導通となる。第１ゲート電極の電圧Ｖｇ１がＶｔｈ１より大きくなると、トランジスタ４９０のチャネル形成領域は第１ゲート電極によって制御され、チャネル形成領域にはチャネルが形成される、または、キャリアが誘起される。なお、このときトランジスタ４９０のチャネル形成領域は第３ゲート電極によって制御されない。第２ゲート電極の電圧がＶｇ２である場合に、第３ゲート電極の電圧Ｖｇ３が、所定の電位以上となると、第２ゲート電極および第３ゲート電極によってトランジスタ４９０のチャネル形成領域が制御され、チャネル形成領域にはチャネルが形成される、または、キャリアが誘起される。つまり、Ｖｇ３＞Ｖｔｈ２３（Ｖｇ２）となる場合である。ここで、Ｖｔｈ２３（Ｖｇ２）は第２ゲート電極の電圧Ｖｇ２に依存する電圧である。例えば、Ｖｔｈ２３（Ｖｇ２）＝Ｖｔｈ２３（Ｖｇ２＿０）−ｃ×（Ｖｇ２＿０−ＶＲ＿０）と表される場合がある。これは、第２ゲート電極の電位がＶｇ２＿０のときのＶｔｈ２３を既知として、第２ゲート電極の電位をＶＲ＿０に変化させたときのＶｔｈ２３（Ｖｇ２）を表す式である。係数ｃは、第２ゲート電極とチャネル形成領域の間の絶縁体の単位面積当たりの容量を、第３ゲート電極とチャネル形成領域の間の絶縁体の単位面積当たりの容量で割った値である。このように、トランジスタ４９０には、Ｖｔｈ１とＶｔｈ２３（Ｖｇ２）の少なくとも２つのしきい値電圧が存在する。Ｖｔｈ１は第１ゲート電極に関わるしきい値電圧、Ｖｔｈ２３（Ｖｇ２）は第２ゲート電極および第３ゲート電極に関わるしきい値電圧である。第１ゲート電極に関わるチャネル形成領域と第２ゲート電極および第３ゲート電極に関わるチャネル形成領域とはソース電極とドレイン電極の間に直列に並んで位置するため、トランジスタ４９０は、Ｖｇ１＞Ｖｔｈ１、かつ、Ｖｇ３＞Ｖｔｈ２３（Ｖｇ２）となる場合のみ、導通状態となりうる。
なお、第１ゲート電極の電圧Ｖｇ１とは、第１ゲート電極とソース電極またはドレイン電極との電位差であり、第２ゲート電極の電圧Ｖｇ２とは、第２ゲート電極とソース電極またはドレイン電極との電位差であり、第３ゲート電極の電圧Ｖｇ３とは、第３ゲート電極とソース電極またはドレイン電極との電位差である。
上述した構成のトランジスタ４９０において、第２ゲート電極によって制御されず、第３ゲート電極によって制御されるチャネル形成領域（チャネル形成領域Ｃとも呼ぶ）を有しても良い。第３ゲート電極の電圧Ｖｇ３が、Ｖｔｈ３以上となると、チャネル形成領域Ｃには、チャネルが形成される、または、キャリアが誘起される。また、第１ゲート電極および第３ゲート電極によって制御されるチャネル形成領域（チャネル形成領域Ｄとも呼ぶ）を有しても良い。第１ゲート電極の電圧がＶｇ１である場合に、第３ゲート電極の電圧Ｖｇ３が、所定の電位以上となると、チャネル形成領域Ｄには、チャネルが形成される、または、キャリアが誘起される。つまり、Ｖｇ３＞Ｖｔｈ１３（Ｖｇ１）となる場合である。ここで、Ｖｔｈ１３（Ｖｇ１）は第１ゲート電極の電圧Ｖｇ１に依存する電圧である。
トランジスタ４９０がチャネル形成領域Ｃを有する場合、Ｖｇ１＞Ｖｔｈ１、かつ、Ｖｇ３＞Ｖｔｈ２３（Ｖｇ２）となる場合において、Ｖｇ３＞Ｖｔｈ３となるように、動作電圧が選ばれる。また、トランジスタ４９０がチャネル形成領域Ｄを有する場合、Ｖｇ１＞Ｖｔｈ１、かつ、Ｖｇ３＞Ｖｔｈ２３（Ｖｇ２）となる場合において、Ｖｇ３＞Ｖｔｈ１３（Ｖｇ１）となるように、動作電圧が選ばれる。つまり、Ｖｇ１＞Ｖｔｈ１、かつ、Ｖｇ３＞Ｖｔｈ２３（Ｖｇ２）となる場合には、トランジスタ４９０は導通状態となり、そうでない場合には、トランジスタ４９０は非導通状態となる。後述するように、そのような動作電圧を選ぶことが可能である。
そのような場合、トランジスタ４９０は、Ｖｔｈ１のしきい値電圧をもつトランジスタ（トランジスタ４９０＿１とも呼ぶ）と、Ｖｔｈ２３のしきい値電圧をもつトランジスタ（トランジスタ４９０＿２３とも呼ぶ）の２つのトランジスタが直列に接続された回路と等価な機能を有するとも言える。
メモリセル５００において、トランジスタ４９１は、フローティングノードＦＮへの電位の供給を制御するトランジスタである。或いは、トランジスタ４９１は、フローティングノードＦＮに対して電荷の充放電を行うトランジスタである。トランジスタ４９１は、書き込みを行う機能を有するトランジスタである。トランジスタ４９０は、フローティングノードＦＮの電位ＶＦ、読み出しワード線ＲＷの電位ＶＲ、及び選択ワード線ＳＷの電位ＶＳに従って、導通もしくは非導通となる。或いは、トランジスタ４９０のソース電極もしくはドレイン電極は、フローティングノードＦＮの電位ＶＦ、読み出しワード線ＲＷの電位ＶＲ、及び選択ワード線ＳＷの電位ＶＳに従って、所定の電位となる場合がある。例えば、ソース電極もしくはドレイン電極の電位は、ＶＦ−Ｖｔｈ２３（ＶＲ）となる場合がある。そのような状態を検知することで、メモリセル５００が保持する情報を読み出すことができる。トランジスタ４９０は、読み出しを行う機能を有するトランジスタである。
書き込みワード線ＷＷには、トランジスタ４９１の導通状態を制御する信号が与えられる。読み出しワード線ＲＷと選択ワード線ＳＷには、トランジスタ４９０の導通状態を制御する信号が与えられる。読み出しワード線ＲＷは、フローティングノードＦＮの電位の影響のもと、トランジスタ４９０の導通状態を制御する信号が与えられる。選択ワード線ＳＷは、フローティングノードＦＮの電位の影響を受けずに、或いはほとんど影響を受けずに、トランジスタ４９０の導通状態を制御する信号が与えられる。ソース線ＳＬとビット線ＢＬは、それぞれ、トランジスタ４９０のソース電極とドレイン電極の一方または他方の電位を制御する信号が与えられる。または、ビット線ＢＬは、メモリセル５００からの出力信号が与えられる。その場合、ビット線ＢＬには、メモリセル５００から読み出されたデータが与えられる。または、ビット線ＢＬは、トランジスタ４９１の導通状態となった際のフローティングノードＦＮに与える電位が与えられる。その場合、ビット線ＢＬには、メモリセル５００に書き込むデータが与えられる。
トランジスタ４９０はｎチャネル型であってもｐチャネル型であってもよい。トランジスタ４９１はｎチャネル型であってもｐチャネル型であってもよい。
トランジスタ４９１は、非導通状態のときのドレイン電流（リーク電流とも呼ぶ）の小さいトランジスタを用いることができる。例えば、非導通状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下である。一例として、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタ（以下、酸化物半導体を用いたトランジスタとも呼ぶ）を用いることができる。
トランジスタ４９１にリーク電流の小さいトランジスタを用いることで、フローティングノードＦＮに蓄積された電荷を、長期間に渡って保持することができる。つまり、メモリセル５００は、電力の供給なしに長期間データを保持することができる記憶回路としての機能を有する。或いは、不揮発性の記憶回路としての機能を有する。
トランジスタ４９０およびトランジスタ４９１は、耐圧の高いトランジスタを用いることができる。つまり、ゲート耐圧やドレイン耐圧の高いトランジスタを用いることができる。例えば、５ｎｍ以上、好ましくは７ｎｍ以上、より好ましくは１０ｎｍ以上の厚さのゲート絶縁体を有するトランジスタを用いることができる。また、エネルギーギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下の半導体をチャネル形成領域に有するトランジスタを用いることができる。一例として、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用いることができる。
トランジスタ４９０およびトランジスタ４９１に耐圧の高いトランジスタを用いることで、フローティングノードＦＮに、より高い電位を保持することができる。メモリセル５００は、フローティングノードに低い電位から高い電位まで、広い範囲の電位を保持することで、より多種の状態を記憶することができ、より多くの情報を記憶することができる。従って、より高い記憶密度を実現することができる。例えば、フローティングノードＦＮに３２状態を記憶することで、メモリセル５００は３２値の情報を記憶することができる。
トランジスタ４９０とトランジスタ４９１とを積層してもよい。また、トランジスタ４９０とトランジスタ４９１とを互いに重ねて配置してもよい。そうすることで、メモリセル５００を縮小することができる。
トランジスタＡとトランジスタＢとが互いに重なっているとは、少なくとも、トランジスタＡが有するゲート電極、ドレイン電極（もしくはドレイン領域）、あるいはソース電極（もしくはソース領域）の一部が、トランジスタＢが有するゲート電極、ドレイン電極（もしくはドレイン領域）、あるいはソース電極（もしくはソース領域）の一部と、重なることを言う。或いは、トランジスタＡが有するゲート電極、ドレイン電極（もしくはドレイン領域）、及びソース電極（もしくはソース領域）を含む領域と、トランジスタＢが有するゲート電極、ドレイン電極（もしくはドレイン領域）、及びソース電極（もしくはソース領域）を含む領域とが、少なくとも一部重なっていることを言う。或いは、トランジスタＡの構成要素を含む領域と、トランジスタＢの構成要素を含む領域とが、少なくとも一部重なっていることを言う。
以下、トランジスタ４９０乃至トランジスタ４９１を積層したメモリセルについて、図２及び図３を参照して、説明する。
なお、図２及び図３では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。
図２は、メモリセル５００の構成の一例を示す上面図であり、図２（Ａ）には、ビット線ＢＬを含む領域の上面図を示し、図２（Ｂ）には、トランジスタ４９１を含む領域の上面図を示し、図２（Ｃ）には、トランジスタ４９０を含む領域の上面図を示す。領域５０１は、メモリセル５００が占める領域を表す。
図３は、メモリセル５００の構成の一例を示す断面図である。図３の左側には、図２（Ａ）乃至図２（Ｃ）の一点鎖線Ａ１−Ａ２で切断した断面を示し、同図中央には、図２（Ａ）乃至図２（Ｃ）の一点鎖線Ｂ１−Ｂ２で切断した断面を示し、同図右側には、図２（Ａ）乃至図２（Ｃ）の一点鎖線Ｃ１−Ｃ２で切断した断面を示す。
図２及び図３に示すメモリセル５００は、トランジスタ４９０およびトランジスタ４９１を有し、図１に示した回路を構成する。ここでは、トランジスタ４９０およびトランジスタ４９１は、一例として、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用いるものとして説明する。
図３に示すメモリセル５００は、基板４００と、基板４００上の絶縁体４４２と、絶縁体４４２上のトランジスタ４９０と、トランジスタ４９０上の絶縁体４４４と、絶縁体４４４上のトランジスタ４９１と、を有する。なお、絶縁体４４２、４４４は、酸素および水素をブロックする機能を有する絶縁体であることが好ましい。
基板４００は、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体を用いた半導体基板であってもよい。半導体基板は、非晶質半導体または結晶質半導体を用いればよく、結晶質半導体としては、単結晶半導体、多結晶半導体、微結晶半導体などがある。また、ガラス基板であってもよい。また、半導体基板やガラス基板上に半導体素子が形成された素子基板であってもよい。
トランジスタ４９０は、導電体４２１ａおよび４２１ｂと、導電体４２１ａおよび導電体４２１ｂ上の絶縁体４３２と、絶縁体４３２上の半導体４０６ａ、半導体４０６ｂ、および半導体４０６ｃと、当該半導体上の絶縁体４１１と、絶縁体４１１上の導電体４２６と、当該半導体に接続された導電体４１６ａおよび導電体４１６ｂと、を有する。
または、トランジスタ４９０は、導電体４２１ａおよび導電体４２１ｂと、導電体４２１ａおよび４２１ｂ上の絶縁体４３２と、絶縁体４３２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面と接する導電体４１６ａおよび導電体４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体４０６ｃと、半導体４０６ｃ上の絶縁体４１１と、絶縁体４１１上の導電体４２６と、を有する。
図３に示すように、導電体４２６は、半導体４０６ｂのチャネル幅方向を電気的に取り囲んだ構造となっており、半導体４０６ｂを上面だけでなく側面も取り囲んだ構造となっている。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。導電体４２６は、半導体４０６ｂの下方まで伸びている構造となっていることが好ましい。
導電体４１６ａおよび導電体４１６ｂは、トランジスタ４９０のソース電極またはドレイン電極としての機能を有する。また、絶縁体４１１は、トランジスタ４９０のゲート絶縁体としての機能を有する。また、導電体４２６は、トランジスタ４９０の第３ゲート電極としての機能を有する。また、絶縁体４３２は、トランジスタ４９０のゲート絶縁体としての機能を有する。また、導電体４２１ａおよび導電体４２１ｂは、それぞれ、トランジスタ４９０の第２ゲート電極、およびトランジスタ４９０の第１ゲート電極としての機能を有する。
図２、および図３に示すトランジスタ４９０において、導電体４２１ａと、導電体４２６とは、半導体４０６ｂを挟んで、互いに一部重なっている。重なっている領域において、フローティングノードＦＮの電位の影響のもと、トランジスタ４９０の導通状態を制御することが可能となる。また、トランジスタ４９０において、導電体４２１ｂは、導電体４２６と、半導体４０６ｂを挟んで、重ならない領域を有する。重ならない領域において、フローティングノードＦＮの電位の影響を受けずに、或いはほとんど影響を受けずに、トランジスタ４９０の導通状態を制御することが可能となる。
また、トランジスタ４９０において、導電体４２１ａのうち、上面から見て導電体４２１ａが半導体４０６ｂと重なっている領域は、全て導電体４２６と重なっている。重なっていない領域を有すると、導電体４２１ａによってトランジスタ４９０の導通状態を制御する際に、トランジスタ４９０が意図せず非導通状態となり、誤動作を引き起こす場合がある。トランジスタ４９０において、導電体４２６は、半導体４０６ｂを挟んで、導電体４２１ａと重ならない領域を有している。導電体４２１ａと重ならない領域を有しても、導電体４２１ａによってトランジスタ４９０の導通状態を制御する際に、トランジスタ４９０が意図せず非導通状態とならないように動作させることができる。導電体４２１ａと重ならない領域は、狭いほど好ましい。または、導電体４２６の端部と導電体４２１ａの端部とは、半導体４０６ｂを挟んで、上面から見て揃っていても良い。
また、トランジスタ４９０において、導電体４２６と導電体４２１ｂとは上面からみて間隔を開けて配置されている。導電体４２６と導電体４２１ｂとが間隔を開けて配置されていると、トランジスタ４９０の導通状態における抵抗値が高くなる場合がある。そのため、間隔は狭いほど好ましい。導電体４２６と導電体４２１ｂとの間隔は、例えば、導電体４２１ａと導電体４２１ｂとの間隔の１倍以下、好ましくは半分以下である。また、導電体４２６と導電体４２１ｂとの間隔を開けなくても良い。つまり、トランジスタ４９０において、導電体４２６と導電体４２１ｂとは、半導体４０６ｂを挟んで、一部重なっていても良い。重なっている領域を有しても、導電体４２１ｂによってトランジスタ４９０の導通状態を制御する際に、トランジスタ４９０が意図せず非導通状態とならないように動作させることができる。導電体４２６と導電体４２１ｂとが重なっている領域は、狭いほど好ましい。導電体４２６と導電体４２１ｂとが重なっている領域の幅は、例えば、導電体４２１ａと導電体４２１ｂとの間隔の１倍以下、好ましくは半分以下である。導電体４２６の端部と導電体４２１ｂの端部とは、半導体４０６ｂを挟んで、上面から見て揃っていても良い。
図２、および図３に示すトランジスタ４９０において、半導体４０６ｂは、上面から見て導電体４１６ａと重ならず、導電体４１６ｂと重ならず、導電体４２１ａと重なる第２領域と、上面からみて導電体４１６ａと重ならず、導電体４１６ｂと重ならず、導電体４２１ｂと重なる第１領域と、上面からみて導電体４１６ａと重ならず、導電体４１６ｂと重ならず、導電体４２６と重なる第３領域と、を有し、第２領域と第３領域とは互いに重なる領域を有する。第２領域と第３領域とが重なっている領域において、フローティングノードＦＮの電位に依存してトランジスタ４９０の導通状態を制御することが可能となる。第１領域は、第３領域と重ならない領域を有する。重ならない領域において、フローティングノードＦＮの電位に依存せずにトランジスタ４９０の導通状態を制御することが可能となる。
第２領域は第３領域より小さい。第２領域は第３領域に含まれる。第２領域において第３領域に含まれない領域を有すると、導電体４２１ａによってトランジスタ４９０の導通状態を制御する際に、トランジスタ４９０が意図せず非導通状態となり、誤動作を引き起こす場合がある。第３領域は、第２領域と、重ならない領域を有する。重ならない領域を有しても、導電体４２１ａによってトランジスタ４９０の導通状態を制御する際に、トランジスタ４９０が意図せず非導通状態とならないように動作させることができる。第２領域と第３領域が重ならない領域は、狭いほど面積を縮小することができて、好ましい。第３領域の端部と第２領域の端部とは、揃っていても良い。
第１領域と第３領域とは間隔を開けて配置されている。第１領域と第３領域が離れていると、トランジスタ４９０の導通状態の抵抗値が高くなる場合がある。そのため、第１領域と第３領域の間隔は、狭いほど好ましい。第１領域と第３領域の間隔は、例えば、導電体４２１ａと導電体４２１ｂとの間隔の１倍以下、好ましくは半分以下である。また、第１領域と第３領域の間隔を開けなくてもよい。つまり、トランジスタ４９０において、第３領域と第１領域とは互いに重なる領域を有しても良い。重なっている領域を有しても、導電体４２１ｂによってトランジスタ４９０の導通状態を制御する際に、トランジスタ４９０が意図せず非導通状態とならないように動作させることができる。第１領域と第３領域が重なっている領域は、狭いほど面積を縮小することができて、好ましい。第１領域と第３領域が重なっている領域の面積は、第１領域の面積よりも小さく、好ましくは５０％以下、より好ましくは２５％以下である。第３領域の端部と第１領域の端部とは、揃っていても良い。
このような構造とすることで、第１ゲート電極、第２ゲート電極、第３ゲート電極を有するトランジスタ４９０を狭い領域に形成することができ、メモリセルを縮小することができる。
トランジスタ４９１は、半導体４０７ａと、半導体４０７ａ上の半導体４０７ｂと、半導体４０７ｂの上面と接する導電体４１７ａおよび導電体４１７ｂと、半導体４０７ａの側面、半導体４０７ｂの上面および側面、導電体４１７ａの上面および側面、ならびに導電体４１７ｂの上面および側面と接する半導体４０７ｃと、半導体４０７ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４２７と、を有する。
導電体４１７ａおよび導電体４１７ｂは、トランジスタ４９１のソース電極またはドレイン電極としての機能を有する。また、絶縁体４１２は、トランジスタ４９１のゲート絶縁体としての機能を有する。また、導電体４２７は、トランジスタ４９１のゲート電極としての機能を有する。
導電体４２７は、半導体４０７ｂのチャネル幅方向を電気的に取り囲んだ構造となっており、半導体４０７ｂを上面だけでなく側面も取り囲んだ構造となっている。つまり、トランジスタ４９１はｓ−ｃｈａｎｎｅｌ構造となっている。
トランジスタ４９０として、図２（Ｃ）、および図３に示す、半導体４０６ａ、４０６ｂ、４０６ｃを用いたトランジスタを適用することにより、以下に述べる優れた特性を得ることができる。具体的には、優れたサブスレッショルド特性や極めて小さいオフ電流が得られる。また、微細なトランジスタとすることで面積を縮小したメモリセルが得られる。また、トランジスタ４９１においても、図２（Ｂ）、および図３に示す、半導体４０７ａ、４０７ｂ、４０７ｃを用いたトランジスタを適用することにより、トランジスタ４９０と同様に優れた特性を得ることができる。
トランジスタ４９０が電子を多数キャリアとする蓄積型である場合、半導体４０６ｂのソース電極およびドレイン電極と接する領域からチャネル形成領域へ延びる電界が短距離で遮蔽されるため、短チャネルでもゲート電界によるキャリアの制御を行いやすい。したがって、微細なトランジスタにおいても良好な電気特性が得られる。
また、絶縁表面上にトランジスタを形成することで、半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極とボディもしくは半導体基板との間で寄生容量が形成されないため、ゲート電界によるキャリアの制御が容易になる。したがって、微細なトランジスタにおいても良好な電気特性が得られる。
トランジスタの構造をｓ−ｃｈａｎｎｅｌ構造とすることで、半導体４０６ｂの側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電体４２６が半導体４０６ｂの下方まで伸びている構造では、さらに制御性が優れる。その結果、トランジスタ４９０のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、トランジスタ４９０の非導通状態の電流を小さくすることができる。
トランジスタの構造をｓ−ｃｈａｎｎｅｌ構造とすることで、微細なトランジスタにおいても良好な電気特性が得られる。トランジスタの微細化により、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタ４９０は、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタ４９０は、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
トランジスタの構造をｓ−ｃｈａｎｎｅｌ構造とすることで、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。従って、半導体４０６ｂが厚いほどチャネル形成領域は大きくなる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。このような構造とすることで、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
図３に示したトランジスタ４９０において、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂの側面と接しない。従って、ゲート電極としての機能を有する導電体４２６から半導体４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによって遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４３２の上面と接しない。そのため、絶縁体４３２から放出される過剰酸素（酸素）が導電体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。従って、絶縁体４３２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利用することのできる構造である。
トランジスタ４９０は、短チャネル効果に対する耐性が高いために、シリコン等を用いた従来のトランジスタよりもゲート絶縁体を厚くすることが可能となる。例えばチャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、５ｎｍ以上、好ましくは７ｎｍ以上、より好ましくは１０ｎｍ以上の厚いゲート絶縁体を用いてもよい。ゲート絶縁体を厚くすることにより、ゲート絶縁体を介したリーク電流を低減できる場合がある。その結果、メモリセルにおける保持特性が向上する。また、ゲート絶縁体を厚くすることにより、ゲート絶縁体の耐圧を高めることができ、より高いゲート電圧でトランジスタを駆動することができる。よって、フローティングノードにより高い電圧を保持することが可能となり、より多くの状態を保持することが可能となり、記憶密度を高めることができる。
また、導電体４１６ａ（および／または、導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、接触している。当該接触している半導体４０６ｂでは、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがあり、ｎチャネル型導電領域を有する。なお、酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。その結果、ｎチャネル型導電領域を電流が流れることで、良好なオン電流を得ることができる。
また、酸化物半導体として、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。特に、後述する、ＣＡＡＣ比率を高めることが好ましい。ＣＡＡＣ比率は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合である。ＣＡＡＣ比率を高めることにより、欠陥をより少なくできる場合がある。また、キャリアの散乱を小さくするできる場合がある。また、不純物の少ないＣＡＡＣ−ＯＳを実現することができ、例えば極めて低いオフ電流特性を実現することができる。例えば、良質なＣＡＡＣ−ＯＳであれば、ＣＡＡＣ比率は、５０％以上、好ましくは８０％以上、より好ましくは９０％以上、さらに好ましくは９５％以上１００％以下である。
また、半導体４０６ｂ中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
実質的に真性な酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい値電圧がマイナスとなることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
例えば、酸化物半導体を用いたトランジスタが非導通状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタが非導通状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタは非導通状態となる。
なお、上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
さらに、図３に示すメモリセル５００の断面図を用いて、トランジスタの積層構造について説明する。
図３に示すメモリセル５００は、基板４００と、基板４００上の絶縁体４４２と、絶縁体４４２上のトランジスタ４９０と、トランジスタ４９０上の絶縁体４５２と、絶縁体４５２上の絶縁体４６２と、絶縁体４６２上の絶縁体４４４と、絶縁体４４４上の絶縁体４３４と、絶縁体４３４上のトランジスタ４９１と、トランジスタ４９１上の絶縁体４５４と、絶縁体４５４上の絶縁体４６４と、絶縁体４６４上の導電体４８０と、を有する。絶縁体には適宜開口部が設けられ、当該開口部に導電体設けられている。複数の導電体は、当該導電体を介して、適宜接続されている。導電体４８０上には、さらに１層もしくは複数層の絶縁体および導電体が設けられていても良い。
導電体４８０は、ビット線ＢＬとして機能する領域を有する。導電体４２７は、トランジスタ４９１のゲート電極としての機能と、書き込みワード線ＷＷとしての機能を有する。導電体４２１ａは、トランジスタ４９０のゲート電極としての機能と、読み出しワード線ＲＷとしての機能とを有する。導電体４２１ｂは、トランジスタ４９０のゲート電極としての機能と、選択ワード線ＳＷとしての機能とを有する。なお、導電体４１６ａは、ソース線ＳＬ（図示せず）に接続される。トランジスタ４９１のソース電極またはドレイン電極の一方（導電体４１７ａ）は、トランジスタ４９０の第３ゲート電極（導電体４２６）と電気的に接続されている。トランジスタ４９０のソース電極またはドレイン電極の他方（導電体４１６ｂ）は、トランジスタ４９１のソース電極またはドレイン電極の他方（導電体４１７ｂ）と電気的に接続されている。トランジスタ４９１のソース電極またはドレイン電極の他方（導電体４１７ｂ）は、ビット線ＢＬ（導電体４８０）と電気的に接続されている。また、導電体４１７ａと導電体４２６は、フローティングノードＦＮとしての機能を有する。
トランジスタ４９１は、トランジスタ４９０上に積層される。トランジスタ４９１のチャネル形成領域と、トランジスタ４９０のチャネル形成領域と、は重なる。
トランジスタ４９０とトランジスタ４９１とを積層することで、メモリセル５００を縮小することができる。また、トランジスタ４９０とトランジスタ４９１とを互いに重ねて配置することで、メモリセル５００を縮小することができる。
このような構造とすることで、読み出しワード線ＲＷと、選択ワード線ＳＷと、フローティングノードＦＮが、それぞれ異なるゲート電極に接続されるトランジスタ４９０を狭い領域に形成することができ、メモリセルを縮小することができる。特に、一つのビット線ＢＬに接続される隣り合うメモリセルにおいて、選択ワード線ＳＷとしての機能とを有する導電体である導電体４２１ｂ、つまりトランジスタ４９０が有する第１ゲート電極を直接接続することができる。選択ワード線ＳＷを一つのビット線に接続される隣り合うメモリセルにおいて共有する場合に、面積を縮小することができる。また特に、一つのビット線ＢＬに接続される隣り合うメモリセルにおいて、読み出しワード線ＲＷとしての機能とを有する導電体である導電体４２１ａ、つまりトランジスタ４９０が有する第２ゲート電極を直接接続することができる。読み出しワード線ＲＷを一つのビット線に接続される隣り合うメモリセルにおいて共有する場合に、面積を縮小することができる。
絶縁体４３２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出することができる酸化シリコンである。従って、絶縁体４３２は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体４３２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体４３２は、当該絶縁体上の半導体よりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、当該絶縁体上の半導体中の酸素欠損を低減させる機能を有する場合がある。半導体中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。従って、半導体中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
絶縁体４４２は、基板４００とトランジスタ４９０の間に設けられる。絶縁体４４２としては、例えば、アルミニウムを含む酸化物、例えば酸化アルミニウムを用いる。絶縁体４４２は、酸素および水素をブロックする絶縁体であるが、密度が３．２ｇ／ｃｍ３未満の酸化アルミニウムは、特に水素をブロックする機能が高いため好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする機能が高いため好ましい。
例えば、基板４００が、Ｓｉトランジスタを有する素子基板である場合、水素を外部から供給することでシリコンのダングリングボンドを低減させることができるため、トランジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含む絶縁体をＳｉトランジスタの近傍に配置し、加熱処理を行うことで、該水素を拡散させて、Ｓｉトランジスタに供給しても構わない。
水素を含む絶縁体は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素（水素原子数換算）を放出することもある。
ところで、水素を含む絶縁体から拡散した水素は、絶縁体４４２が水素をブロックする機能を有するため、トランジスタ４９０まで到達する水素は僅かとなる。水素は、酸化物半導体中でキャリアトラップやキャリア発生源となりトランジスタ４９０の電気特性を劣化させることがある。そのため、絶縁体４４２によって水素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。
一方、例えば、トランジスタ４９０に外部から酸素を供給することで、酸化物半導体の酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。または、例えば、過剰酸素（酸素）を含む絶縁体をトランジスタ４９０の近傍に配置し、加熱処理を行うことで、該酸素を拡散させて、トランジスタ４９０に供給しても構わない。ここでは、絶縁体４３２に過剰酸素を含む絶縁体を用いる。
拡散した酸素は、各層を介してＳｉトランジスタまで到達する場合があるが、絶縁体４４２が酸素をブロックする機能を有するため、Ｓｉトランジスタまで到達する酸素は僅かとなる。シリコン中に酸素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻害させる要因となることがある。そのため、絶縁体４４２によって酸素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。
トランジスタ４９０上には、絶縁体４５２を設けると好ましい。絶縁体４５２は、酸素および水素をブロックする機能を有する。絶縁体４５２は、例えば、絶縁体４４２についての記載を参照することができる。または、絶縁体４５２は、例えば、半導体４０６ａおよび／または半導体４０６ｃよりも、酸素および水素をブロックする機能が高い。
半導体装置が絶縁体４５２を有することで、酸素がトランジスタ４９０から外方拡散することを抑制できる。従って、絶縁体４３２などに含まれる酸素（過剰酸素）を、トランジスタ４９０へ効率的に供給することができる。また、絶縁体４５２は、絶縁体４５２よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純物をブロックするため、不純物の混入によってトランジスタ４９０の電気特性が劣化することを抑制できる。
なお、便宜上、絶縁体４４２および／または絶縁体４５２をトランジスタ４９０と区別して説明したが、絶縁体４４２および／または絶縁体４５２はトランジスタ４９０の一部であっても構わない。
絶縁体４３４は、過剰酸素を含む絶縁体であると好ましい。絶縁体４３４については、例えば、絶縁体４３２についての記載を参照することができる。
また、絶縁体４４４は、酸素および水素をブロックする絶縁体であると好ましい。絶縁体４４４については、例えば、絶縁体４４２についての記載を参照することができる。
また、絶縁体４５４は、酸素および水素をブロックする絶縁体であると好ましい。絶縁体４５４については、例えば、絶縁体４５２についての記載を参照することができる。
なお、本実施の形態において、トランジスタ４９０、または４９１は、一例として、チャネル形成領域に酸化物半導体を含むトランジスタを用いることができるが、本発明の実施形態の一態様は、これに限定されない。例えば、トランジスタ４９０は、チャネル形成領域やその近傍、ソース領域、ドレイン領域などに、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などが含まれていてもよい。
例えば、本明細書等において、様々な基板を用いて、トランジスタ４９０、または４９１などのトランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
次に、図１に示すメモリセル５００の動作を、図４乃至図７を用いて説明する。
以下では、トランジスタ４９０、及びトランジスタ４９１はｎチャネル型トランジスタである場合について説明する。トランジスタ４９０はｐチャネル型トランジスタであっても構わない。また、トランジスタ４９１はｐチャネル型トランジスタであっても構わない。
図４は、メモリセル５００の動作において用いられる各種電圧を説明する図である。ここでは、フローティングノードＦＮにｋ種類の状態（ｋは２以上の整数）を記憶させる場合を想定し、説明する。図４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ、フローティングノードＦＮ、書き込みワード線ＷＷ、読み出しワード線ＲＷ、選択ワード線ＳＷの電位を示す。
ところで、前述したように、トランジスタ４９０には、第１ゲート電極に関わるしきい値電圧Ｖｔｈ１と、第２ゲート電極と第３ゲート電極に関わるしきい値電圧Ｖｔｈ２３の少なくとも２つのしきい値電圧が存在する。メモリセル５００の動作では、トランジスタ４９０は、Ｖｔｈ１のしきい値電圧をもつトランジスタ（トランジスタ４９０＿１）と、Ｖｔｈ２３のしきい値電圧をもつトランジスタ（トランジスタ４９０＿２３）の２つのトランジスタが直列に接続された回路と等価な機能を有する。つまり、トランジスタ４９０＿１とトランジスタ４９０＿２３とが共に導通状態となった場合のみ、トランジスタ４９０は導通状態となる。
図４において、状態Ｗｒｉｔｅは、トランジスタ４９１が導通状態であり、ビット線ＢＬの電位がフローティングノードＦＮに与えられている状態を示す。フローティングノードＦＮには、電位ＶＦ（ｉ）が与えられる（ｉは１以上、ｋ以下の整数）。ＶＦ（ｉ）が与えられた状態を第ｉの状態と呼ぶ。ここでは、ＶＦ（ｉ）＜ＶＦ（ｉ＋１）とする（ｉは１以上、（ｋ−１）以下の整数）。図４（Ａ）には、ＶＦ（１）以上、ＶＦ（ｋ）以下の電位の領域をハッチングパターンで示している。ＷＷにＶＷ＿Ｈを与え、ｋ種類の状態に依らず、トランジスタ４９１を導通状態にする。ＶＷ＿Ｈは、ＶＦ（ｋ）よりも、Ｖｔｈ（４９１）以上大きいことが好ましい。つまり、ＶＷ＿Ｈ＞ＶＦ（ｋ）＋Ｖｔｈ（４９１）であることが好ましい。ここで、Ｖｔｈ（４９１）は、トランジスタ４９１のしきい値電圧である。これにより、最大電位であるＶＦ（ｋ）をＦＮに与える時にも、トランジスタ４９１を導通状態に保つことができる。電位ＶＲ＿０は、書き込み時にＲＷに与える電位である。また、ＳＷにはＶＳ＿０を与え、トランジスタ４９０＿１を非導通状態にする。つまり、ＶＳ＿０は、ＶＳ＿０＜Ｖｔｈ１を満たす電圧である。
図４において、状態Ｓｔａｎｄｂｙは、フローティングノードＦＮの電位を保持している状態である。ＲＷには、ＶＲ＿０を与える。ＷＷにＶＷ＿０を与え、ｋ種類の状態に依らず、トランジスタ４９１を非導通状態にする。ＶＷ＿０は、第１の状態においても、トランジスタ４９１を非導通状態とする電位、或いは、トランジスタ４９１のドレイン電流が十分に低くなる電位である。なお、書き込み直後のフローティングノードＦＮの電位は、トランジスタ４９１のゲートドレイン間容量（或はゲートソース間容量）によって、書き込み中のフローティングノードＦＮの電位から多少変動してもよい。また、ＳＷにはＶＳ＿０を与え、トランジスタ４９０＿１を非導通状態にする。
図４において、状態Ｏｆｆは、ｋ種類の状態に依らず、トランジスタ４９０＿２３が非導通となる状態である。状態Ｏｆｆは、読み出し動作時に読み出しを行わないメモリセルに対して用いる場合がある。ＲＷにＶＲ＿Ｌを与え、第ｋの状態においても、トランジスタ４９０＿２３を非導通状態にする。つまり、ＶＲ＿Ｌは、ＶＦｋ（ＶＲ＿Ｌ）＜Ｖｔｈ２３（ＶＲ＿Ｌ）を満たす電位である。ここで、ＲＷに電位ＶＲを与えた時の第ｉの状態のフローティングノードＦＮの電位をＶＦｉ（ＶＲ）とする。なお、ＷＷにはＶＷ＿Ｌを与え、トランジスタ４９１を非導通状態にする。ＶＷ＿Ｌは、ＲＷにＶＲ＿Ｌを与えた場合に、電位の低い第１の状態においても、トランジスタ４９１を非導通状態とする電位、或いは、トランジスタ４９１のドレイン電流が十分に低くなる電位である。なお、ＳＷの電位は、トランジスタ４９０＿１のしきい値電圧Ｖｔｈ１より低くても高くても良い。いずれの場合も、トランジスタ４９０は非導通状態となる。
図４において、状態Ｒｅａｄ（１）は、第ｋの状態において、トランジスタ４９０＿２３が導通し、第（ｋ−１）の状態において、トランジスタ４９０＿２３が非導通となる状態である。言い換えると、第ｋの状態以外の、（ｋ−１）種類の電位を書き込んだ状態において、トランジスタ４９０＿２３が非導通となる状態である。ＲＷに電位ＶＲ（１）を与えることで、そのような状態となる。つまり、ＶＲ（１）は、ＶＦ（ｋ−１）（ＶＲ（１））＜Ｖｔｈ２３（ＶＲ（１））＜ＶＦｋ（ＶＲ（１））を満たす電位である。なお、ＷＷにはＶＷ＿Ｌを与え、トランジスタ４９１を非導通状態にする。ＳＷにはＶＳ＿Ｈを与え、トランジスタ４９０＿１を導通状態にする。つまり、ＶＳ＿Ｈは、ＶＳ＿Ｈ＞Ｖｔｈ１を満たす電圧である。
図４において、状態Ｒｅａｄ（ｋ−１）は、ＶＦ（２）を書き込んだ状態において、トランジスタ４９０＿２３が導通し、ＶＦ（１）を書き込んだ状態において、トランジスタ４９０＿２３が非導通となる状態である。言い換えると、ＶＦ（１）を書き込んだ状態以外の、（ｋ−１）種類の電位を書き込んだ状態において、トランジスタ４９０＿２３が導通となる状態である。ＲＷに電位ＶＲ（ｋ−１）を与えることで、そのような状態となる。つまり、ＶＲ（ｋ−１）は、ＶＦ１（ＶＲ（ｋ−１））＜Ｖｔｈ２３（ＶＲ（ｋ−１））＜ＶＦ２（ＶＲ（ｋ−１））を満たす電位である。なお、ＷＷにはＶＷ＿Ｌを与え、トランジスタ４９１を非導通状態にする。ＳＷにはＶＳ＿Ｈを与え、トランジスタ４９０＿１を導通状態にする。
なお、トランジスタ４９０は、第２ゲート電極によって制御されず、第３ゲート電極によって制御されるチャネル形成領域（チャネル形成領域Ｃ）を有しても良い。第３ゲート電極の電圧Ｖｇ３が、Ｖｔｈ３以上となると、チャネル形成領域Ｃには、チャネルが形成される、または、キャリアが誘起される。メモリセル５００の動作においては、トランジスタ４９０が導通状態となる場合に、Ｖｇ３＞Ｖｔｈ３となるように電圧を選ぶ。状態Ｒｅａｄ（ｉ）においてこれを満たすには、Ｖｔｈ３＜Ｖｔｈ２３（ＶＲ（ｉ））を満たすとよい（ｉは１乃至（ｋ−１））。例えば、Ｖｔｈ２３（ＶＲ（ｉ））＝Ｖｔｈ２３（Ｖｇ２）−ｃ×（ＶＲ（ｉ）−Ｖｇ２）と表される場合、Ｖｔｈ３とＶｔｈ２３（Ｖｇ２＿０）とが一致するような第２ゲート電極の電圧Ｖｇ２＿０に対し、ＶＲ（ｉ）を電圧Ｖｇ２＿０より低くすることにより、トランジスタ４９０が導通状態となる場合に、チャネル形成領域Ｃにチャネルを形成することができる。例えば、Ｖｇ２が０Ｖで、両方のしきい値電圧が一致する場合、ＶＲ（ｉ）＜０Ｖとすれば、Ｖｔｈ３＜Ｖｔｈ２３（ＶＲ（ｉ））となる。つまり、トランジスタ４９０が導通状態となる場合に、チャネル形成領域Ｃにチャネルが形成される。
なお、トランジスタ４９０は、第１ゲート電極および第３ゲート電極によって制御されるチャネル形成領域（チャネル形成領域Ｄとも呼ぶ）を有しても良い。Ｖｇ３＞Ｖｔｈ１３（Ｖｇ１）となる場合、チャネル形成領域Ｄには、チャネルが形成される、または、キャリアが誘起される。メモリセル５００の動作において、トランジスタ４９０が導通状態となる場合に、Ｖｇ３＞Ｖｔｈ１３（Ｖｇ１）となるように電圧を選ぶ。状態Ｒｅａｄ（ｉ）においてこれを満たすには、Ｖｔｈ１３（ＶＳ＿Ｈ）＜Ｖｔｈ２３（ＶＲ（ｉ））を満たすとよい（ｉは１乃至（ｋ−１））。例えば、Ｖｔｈ２３（ＶＲ（ｉ））＝Ｖｔｈ２３（Ｖｇ２）−ｃ×（ＶＲ（ｉ）−Ｖｇ２）、およびＶｔｈ１３（ＶＲ（ｉ））＝Ｖｔｈ１３（Ｖｇ１）−ｃ×（ＶＳ＿Ｈ−Ｖｇ１）と表される場合、Ｖｔｈ２３とＶｔｈ１３が一致するような第１ゲート電極の電位Ｖｇ１＿０および第２ゲート電極の電位Ｖｇ２＿０に対し、ＶＳ＿Ｈ−Ｖｇ１＿０＞ＶＲ（ｉ）−Ｖｇ２＿０を満たすと、トランジスタ４９０が導通状態となる場合に、チャネル形成領域Ｄにチャネルを形成することができる。例えば、Ｖｇ１＿０＝Ｖｇ２＿０且つＶＳ＿Ｈ＞ＶＲ（ｉ）とすれば、Ｖｔｈ１３（ＶＳ＿Ｈ）＜Ｖｔｈ２３（ＶＲ（ｉ））となる。つまり、トランジスタ４９０が導通状態となる場合に、チャネル形成領域Ｄにチャネルが形成される。
本発明の一態様に係る半導体装置は、メモリセル５００がアレイ状（もしくはマトリクス状）に配置されたメモリセルアレイを有していても良い。
図５は、メモリセルの動作を説明するために、メモリセルアレイの回路構成の一部を抜粋した図である。図５には、メモリセルアレイのｎ番目のビット線ＢＬ［ｎ］または（ｎ＋１）番目のビット線ＢＬ［ｎ＋１］に接続され、かつ、（ｍ−１）番目のワード線ＷＷ［ｍ−１］乃至（ｍ＋２）番目のワード線ＷＷ［ｍ＋２］のいずれか一に接続される、８個のメモリセルを示す。
図５には、２行４列からなる８個のメモリセルを示す。図中上から１行目のメモリセルは、メモリセルアレイのｎ番目のビット線ＢＬ［ｎ］に接続され、２行目のメモリセルは、メモリセルアレイの（ｎ＋１）番目のビット線ＢＬ［ｎ＋１］に接続される。図中左から１列目のメモリセルは、メモリセルアレイの（ｍ−１）番目のワード線ＷＷ［ｍ−１］に接続され、２列目のメモリセルは、メモリセルアレイのｍ番目のワード線ＷＷ［ｍ］に接続され、３列目のメモリセルは、メモリセルアレイの（ｍ＋１）番目のワード線ＷＷ［ｍ＋１］に接続され、４列目のメモリセルは、メモリセルアレイの（ｍ＋２）番目のワード線ＷＷ［ｍ＋２］に接続される。図中左から１列目と２列目のメモリセルに読み出しワード線ＲＷ［ｍ−１、ｍ］が接続され、３列目と４列目のメモリセルに読み出しワード線ＲＷ［ｍ＋１、ｍ＋２］が接続される。図中左から１列目のメモリセルに選択ワード線ＳＷ［ｍ−２、ｍ―１］が接続され、２列目と３列目のメモリセルに選択ワード線ＳＷ［ｍ、ｍ＋１］が接続され、４列目のメモリセルに選択ワード線ＳＷ［ｍ＋２、ｍ＋３］が接続される。なお、ソース線ＳＬはすべてのメモリセルで共通としても良い。
なお、ビット線と書き込みワード線とは互い交差するように設けることができる。また、書き込みワード線と読み出しワード線と選択ワード線とは互いに平行であってもよい。
図５に示すように、本発明の一態様において、隣り合うメモリセルは、読み出しワード線ＲＷを共有してもよい。また、隣り合うメモリセルは、選択ワード線ＳＷを共有してもよい。特に、１本のビット線に接続される３つの連続するメモリセルであるメモリセル（ｉ）、メモリセル（ｉ＋１）及びメモリセル（ｉ＋２）（ｉは１以上の整数）において、メモリセル（ｉ）とメモリセル（ｉ＋１）とは読み出しワード線ＲＷを共有し、メモリセル（ｉ＋１）とメモリセル（ｉ＋２）とは選択ワード線ＳＷを共有してもよい。
または、本発明の一態様の半導体装置は、隣り合う第１メモリセルと第２メモリセルとを有し、第１メモリセルが有する第１導電体、つまりトランジスタ４９０が有する第１ゲート電極と、第２メモリセルが有する第１導電体、つまりトランジスタ４９０が有する第１ゲート電極と、は電気的に接続されていてもよい。
または、本発明の一態様の半導体装置は、隣り合う第１メモリセルと第２メモリセルとを有し、第１メモリセルが有する第２導電体、つまりトランジスタ４９０が有する第２ゲート電極と、第２メモリセルが有する第２導電体、つまりトランジスタ４９０が有する第２ゲート電極と、は電気的に接続されていてもよい。
このような構成とすることで、各メモリセルに、異なる読み出しワード線や選択ワード線を接続する場合よりも、信号線の本数を減らすことができる。その結果、メモリセルを縮小することができる。このような構成とすることで、読み出しワード線の本数は、書き込みワード線の本数の約半分となる。また、選択ワード線の本数は、書き込みワード線の本数の約半分となる。したがって、メモリセルあたりの信号線の本数は、ビット線１本、書き込みワード線１本、読み出しワード線約１／２本、選択ワード線約１／２本となり、約３本となる。
図６は、図５に示したメモリセルアレイへの書き込み動作の一例を説明するタイミングチャートである。図５に示したメモリセルのうち、ビット線ＢＬ［ｎ］またはＢＬ［ｎ＋１］に接続され、かつ、書き込みワード線ＷＷ［ｍ］またはＷＷ［ｍ＋１］に接続される、４個のメモリセルに、４種類の電位Ｖ１、Ｖ２、Ｖ３、Ｖ４（Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４とする）を書き込む場合を示す。それぞれ、第１の状態、第２の状態、第３の状態、第４の状態とも呼ぶ。
図６に示すタイミングチャート図は、ＷＷ［ｍ］に接続されるメモリセルへデータの書き込みを行う期間ｐ１１乃至ｐ１４におけるタイミングチャートと、ＷＷ［ｍ＋１］に接続されるメモリセルへデータの書き込みを行う期間ｐ１５乃至ｐ１８におけるタイミングチャートと、からなる。
なお、図５に示したメモリセル以外の、書き込みを行わないメモリセルについては、書き込み期間を通して以下のように制御する。つまり、当該メモリセルに接続される書き込みワード線ＷＷには、ＶＷ＿０を与え、トランジスタ４９１を非導通状態とする。読み出しワード線ＲＷには、ＶＲ＿０を与える。選択ワード線ＳＷには、ＶＳ＿０を与え、トランジスタ４９０を非導通状態とする。つまり、状態Ｓｔａｎｄｂｙとする。
また、書き込み動作を通して、ソース線ＳＬ（図示せず）には、電位Ｖ０が与えられる。
図６に示す期間ｐ１１では、ＳＷ［ｍ−２、ｍ―１］（図示せず）にＶＳ＿０を与え、ＷＷ［ｍ−１］にＶＷ＿０を与え、ＲＷ［ｍ−１、ｍ］にＶＲ＿０を与え、ＷＷ［ｍ］にＶＷ＿Ｈを与え、ＳＷ［ｍ、ｍ＋１］にＶＳ＿０を与え、ＷＷ［ｍ＋１］にＶＷ＿０を与え、ＲＷ［ｍ＋１、ｍ＋２］にＶＲ＿０を与え、ＷＷ［ｍ＋２］にＶＷ＿０を与え、ＳＷ［ｍ＋２、ｍ＋３］（図示せず）にＶＳ＿０を与える。その結果、選択されたメモリセル、つまり、ＷＷ［ｍ］に接続されるメモリセルは、書き込みを行う状態（状態Ｗｒｉｔｅ）となる。他のメモリセル、つまり、ＷＷ［ｍ−１］、ＷＷ［ｍ＋１］およびＷＷ［ｍ＋２］に接続されるメモリセルには、書き込みは行なわれない（状態Ｓｔａｎｄｂｙ）。選択ワード線ＳＷにＶＳ＿０を与えることで、８個のメモリセルのトランジスタ４９０を全て非導通状態となる。ビット線ＢＬ［ｎ］及びＢＬ［ｎ＋１］に電位ＶＢ０を与える。電位ＶＢ０は、例えば、待機時のビット線電位とする。例えば、ソース線に与える電位Ｖ０と同電位であってもよい。
図６に示す期間ｐ１２では、ビット線ＢＬ［ｎ］に電位Ｖ４を与え、ＢＬ［ｎ＋１］に電位Ｖ１を与える。他の配線は、前の期間の電位を保持する。その結果、ビット線ＢＬ［ｎ］に接続される選択されたメモリセルのＦＮには、Ｖ４が与えられ、ビット線ＢＬ［ｎ＋１］に接続される選択されたメモリセルのＦＮには、Ｖ１が与えられる。
図６に示す期間ｐ１３では、書き込みワード線ＷＷ［ｍ］にＶＷ＿０を与える。他の配線は、前の期間の電位を保持する。その結果、書き込みワード線ＷＷ［ｍ］に接続される選択されたメモリセルのトランジスタ４９１は非導通状態となり、フローティングノードＦＮに蓄積された電荷は保持される。つまり、書き込み状態が終了する。書き込み終了時に、読み出しワード線ＲＷ［ｍ−１、ｍ］、選択ワード線ＳＷ［ｍ、ｍ＋１］、ビット線ＢＬ［ｎ］、ＢＬ［ｎ＋１］の電位を保持することで、安定して書き込みを行うことができる。書き込みワード線ＷＷ［ｍ］の電位変動と同時に、これらの電位が変動すると、書き込む状態に影響を及ぼす可能性がある。
図６に示す期間ｐ１４では、ビット線ＢＬ［ｎ］及びＢＬ［ｎ＋１］に電位ＶＢ０を与える。なお、他の配線は、前の期間の電位を保持する。以上で、書き込みワード線ＷＷ［ｍ］に接続されるメモリセルへの書き込み動作が終了する。
図６に示す期間ｐ１５では、ＳＷ［ｍ−２、ｍ―１］（図示せず）にＶＳ＿０を与え、ＷＷ［ｍ−１］にＶＷ＿０を与え、ＲＷ［ｍ−１、ｍ］にＶＲ＿０を与え、ＷＷ［ｍ］にＶＷ＿０を与え、ＳＷ［ｍ、ｍ＋１］にＶＳ＿０を与え、ＷＷ［ｍ＋１］にＶＷ＿Ｈを与え、ＲＷ［ｍ＋１、ｍ＋２］にＶＲ＿０を与え、ＷＷ［ｍ＋２］にＶＷ＿０を与え、ＳＷ［ｍ＋２、ｍ＋３］（図示せず）にＶＳ＿０を与える。その結果、選択されたメモリセル、つまり、ＷＷ［ｍ＋１］に接続されるメモリセルは、書き込みを行う状態（状態Ｗｒｉｔｅ）となる。他のメモリセル、つまり、ＷＷ［ｍ−１］、ＷＷ［ｍ］およびＷＷ［ｍ＋２］に接続されるメモリセルには、書き込みは行なわれない（状態Ｓｔａｎｄｂｙ）。選択ワード線にＶＳ＿０を与えることで、８個のメモリセルのトランジスタ４９０を全て非導通状態となる。ビット線ＢＬ［ｎ］及びＢＬ［ｎ＋１］に電位ＶＢ０を与える。
図６に示す期間ｐ１６では、ビット線ＢＬ［ｎ］に電位Ｖ３を与え、ＢＬ［ｎ＋１］に電位Ｖ２を与える。他の配線は、前の期間の電位を保持する。その結果、ビット線ＢＬ［ｎ］に接続される選択されたメモリセルのＦＮには、Ｖ３が与えられ、ビット線ＢＬ［ｎ＋１］に接続される選択されたメモリセルのＦＮには、Ｖ２が与えられる。
図６に示す期間ｐ１７では、書き込みワード線ＷＷ［ｍ＋１］にＶＷ＿０を与える。他の配線は、前の期間の電位を保持する。その結果、書き込みワード線ＷＷ［ｍ＋１］に接続される選択されたメモリセルのトランジスタ４９１は非導通状態となり、フローティングノードＦＮに蓄積された電荷は保持される。期間ｐ１３の説明を参照することができる。
図６に示す期間ｐ１８では、ビット線ＢＬ［ｎ］及びＢＬ［ｎ＋１］に電位ＶＢ０を与える。なお、他の配線は、前の期間の電位を保持する。以上で、書き込みワード線ＷＷ［ｍ＋１］に接続されるメモリセルへの書き込み動作が終了する。
以上、期間ｐ１１乃至ｐ１８におけるデータの書き込みにより、選択したメモリセルに所定の状態が書き込まれる。なお、書き込み動作期間では、選択されたメモリセルのトランジスタ４９０は非導通状態であり、非選択メモリセルのトランジスタ４９０も非導通状態である。したがって、ソース線ＳＬに与えられた電位Ｖ０と、ビット線ＢＬに与えられた電位が異なっていても、トランジスタ４９０によって導通状態の電流が流れるということはない。
図７は、図５に示したメモリセルアレイへの読み出し動作の一例を説明するタイミングチャートである。図５に示したメモリセルのうち、ビット線ＢＬ［ｎ］またはＢＬ［ｎ＋１］に接続され、かつ、書き込みワード線ＷＷ［ｍ］またはＷＷ［ｍ＋１］に接続される、４個のメモリセルから、４種類の電位を読み出す場合を示す。
図７に示すタイミングチャート図は、ＷＷ［ｍ］に接続されるメモリセルに保持されたデータを読み出す期間ｐ３１乃至ｐ３９と、ＷＷ［ｍ＋１］に接続されるメモリセルに保持されたデータを読み出す期間ｐ４１乃至ｐ４９と、におけるタイミングチャートである。また、読み出しでは、トランジスタ４９０を常に非導通状態とするため、読み出し期間を通して、書き込みワード線ＷＷ［ｍ−１］乃至ＷＷ［ｍ＋２］にはＶＷ＿Ｌが与えられる。以下では、読み出しワード線と選択ワード線に着目して、説明する。
なお、図５に示したメモリセル以外の、読み出しを行わないメモリセルについては、読み出し期間を通して以下のように制御する。つまり、当該メモリセルに接続される書き込みワード線ＷＷには、ＶＷ＿０を与え、トランジスタ４９１を非導通状態とする。読み出しワード線ＲＷには、ＶＲ＿０を与える。選択ワード線ＳＷには、ＶＳ＿０を与え、トランジスタ４９０を非導通状態とする。つまり、状態Ｓｔａｎｄｂｙとする。
また、読み出し期間を通して、ソース線ＳＬ（図示せず）には、電位Ｖ０が与えられる。
図７に示す期間ｐ３１では、ＳＷ［ｍ−２、ｍ―１］（図示せず）にＶＳ＿０を与え、ＲＷ［ｍ−１、ｍ］にＶＲ＿Ｌを与え、ＳＷ［ｍ、ｍ＋１］にＶＳ＿Ｈを与え、ＲＷ［ｍ＋１、ｍ＋２］にＶＲ＿Ｌを与え、ＳＷ［ｍ＋２、ｍ＋３］（図示せず）にＶＳ＿０を与える。読み出しワード線ＲＷにＶＲ＿Ｌを与えることで、８個のメモリセルのトランジスタ４９０＿２３を非導通状態とする（状態Ｏｆｆ）。従って、８個のメモリセルのトランジスタ４９０は全て非導通状態である。一方、選択ワード線ＳＷ［ｍ、ｍ＋１］にＶＳ＿Ｈを与えることで、ＳＷ［ｍ、ｍ＋１］に接続される４個のメモリセルのトランジスタ４９０＿１は導通状態となる。従って、ＳＷ［ｍ、ｍ＋１］に接続される４個のメモリセルにおいて、トランジスタ４９０の導通状態は、トランジスタ４９０＿２３の導通状態によって決まる。ビット線ＢＬ［ｎ］及びＢＬ［ｎ＋１］には、電位Ｖｐｒｅｃｈａｒｇｅを与える。期間ｐ３１は、プリチャージ期間である。電位Ｖｐｒｅｃｈａｒｇｅは、プリチャージ電位である。期間ｐ３１の終了時に、ビット線ＢＬ［ｎ］及びＢＬ［ｎ＋１］をフローティング状態とする。
図７に示す期間ｐ３２では、読み出しワード線ＲＷ［ｍ−１、ｍ］にＶＲ（１）を与えることで、選択されたメモリセル、つまりＲＷ［ｍ−１、ｍ］とＳＷ［ｍ、ｍ＋１］の両方に接続されたメモリセルは、状態Ｒｅａｄ（１）となる。状態Ｒｅａｄ（１）では、第４の状態を記憶している場合は、トランジスタ４９０は導通状態となり、それ以外は、トランジスタ４９０は非導通状態となる。ビット線ＢＬ［ｎ］に接続される選択メモリセルは、第４の状態を記憶しているので、トランジスタ４９０は導通状態となる。その結果、フローティング状態となっているビット線ＢＬ［ｎ］は、導通状態のトランジスタ４９０を介してソース線ＳＬと電気的に接続される。そして、ビット線ＢＬ［ｎ］が充電もしくは放電され、ビット線ＢＬ［ｎ］の電位はＶｐｒｅｃｈａｒｇｅからＶ０に変化する。一方、ビット線ＢＬ［ｎ＋１］に接続される選択メモリセルは、第１の状態を記憶しているので、トランジスタ４９０は非導通状態となる。その結果、フローティング状態となっているビット線ＢＬ［ｎ＋１］の電位は保持される。
図７に示す期間ｐ３３では、読み出しワード線ＲＷ［ｍ−１、ｍ］にＶＲ＿Ｌを与えることで、選択されたメモリセルのトランジスタ４９０＿２３を非導通状態とする（状態Ｏｆｆ）。従って、選択されたメモリセルのトランジスタ４９０は非導通状態となる。その結果、ビット線ＢＬ［ｎ］とビット線ＢＬ［ｎ＋１］では、直前の期間の電位が保持される。期間ｐ３２もしくは期間ｐ３３において、ビット線ＢＬ［ｎ］とビット線ＢＬ［ｎ＋１］の電位を読み出し回路で検知することで、読み出しを行うことができる。
図７に示す期間ｐ３４乃至ｐ３６は、期間ｐ３１乃至期間ｐ３３と同様な動作を行う。ただし、ＲＷ［ｍ−１、ｍ］にＶＲ（１）の代わりにＶＲ（２）を与える。ＲＷ［ｍ−１、ｍ］にＶＲ（２）を与えると、選択されたメモリセルが第３の状態か第４の状態を記憶している場合は、トランジスタ４９０は導通状態となり、それ以外は、トランジスタ４９０は非導通状態となる。ビット線ＢＬ［ｎ］に接続される選択メモリセルは、第４の状態を記憶しているので、トランジスタ４９０は導通状態となる。ビット線ＢＬ［ｎ＋１］に接続される選択メモリセルは、第１の状態を記憶しているので、トランジスタ４９０は非導通状態となる。その結果、期間ｐ３５において、ビット線ＢＬ［ｎ］の電位はＶｐｒｅｃｈａｒｇｅからＶ０に変化する。ビット線ＢＬ［ｎ＋１］の電位は保持される。
図７に示す期間ｐ３７乃至ｐ３９は、期間ｐ３１乃至期間ｐ３３と同様な動作を行う。ただし、ＲＷ［ｍ−１、ｍ］にＶＲ（１）の代わりにＶＲ（３）を与える。ＲＷ［ｍ−１、ｍ］にＶＲ（３）を与えると、選択されたメモリセルが第２の状態乃至第４の状態を記憶している場合は、トランジスタ４９０は導通状態となり、第１の状態を記憶している場合は、トランジスタ４９０は非導通状態となる。ビット線ＢＬ［ｎ］に接続される選択メモリセルは、第４の状態を記憶しているので、トランジスタ４９０は導通状態となる。ビット線ＢＬ［ｎ＋１］に接続される選択メモリセルは、第１の状態を記憶しているので、トランジスタ４９０は非導通状態となる。その結果、期間ｐ３８において、ビット線ＢＬ［ｎ］の電位はＶｐｒｅｃｈａｒｇｅからＶ０に変化する。ビット線ＢＬ［ｎ＋１］の電位は保持される。
図７に示す期間ｐ４１乃至ｐ４３は、期間ｐ３１乃至期間ｐ３３と同様な動作を行う。ただし、読み出しワード線ＲＷ［ｍ−１、ｍ］と読み出しワード線ＲＷ［ｍ＋１、ｍ＋２］の電位を入れ替える。つまり、選択メモリセルは、ＲＷ［ｍ−１、ｍ］とＳＷ［ｍ、ｍ＋１］の両方に接続されたメモリセルではなく、ＲＷ［ｍ＋１、ｍ＋２］とＳＷ［ｍ、ｍ＋１］の両方に接続されたメモリセルとなる。期間ｐ４２では、ＲＷ［ｍ＋１、ｍ＋２］にＶＲ（１）を与えることで、選択メモリセルは、状態Ｒｅａｄ（１）となる。つまり、選択メモリセルが第４の状態を記憶している場合は、トランジスタ４９０は導通状態となり、それ以外は、トランジスタ４９０は非導通状態となる。ビット線ＢＬ［ｎ］に接続される選択メモリセルは、第３の状態を記憶しているので、トランジスタ４９０は非導通状態となる。ビット線ＢＬ［ｎ＋１］に接続される選択メモリセルは、第２の状態を記憶しているので、トランジスタ４９０は非導通状態となる。その結果、期間ｐ４３において、ビット線ＢＬ［ｎ］の電位およびビット線ＢＬ［ｎ＋１］の電位は保持される。期間ｐ４２もしくは期間ｐ４３において、ビット線ＢＬ［ｎ］とビット線ＢＬ［ｎ＋１］の電位を読み出し回路で検知することで、読み出しを行うことができる。
図７に示す期間ｐ４４乃至ｐ４６は、期間ｐ４１乃至期間ｐ４３と同様な動作を行う。ただし、ＲＷ［ｍ＋１、ｍ＋２］にＶＲ（１）の代わりにＶＲ（２）を与える。ＲＷ［ｍ＋１、ｍ＋２］にＶＲ（２）を与えると、選択されたメモリセルが第３の状態か第４の状態を記憶している場合は、トランジスタ４９０は導通状態となり、それ以外は、トランジスタ４９０は非導通状態となる。ビット線ＢＬ［ｎ］に接続される選択メモリセルは、第３の状態を記憶しているので、トランジスタ４９０は導通状態となる。ビット線ＢＬ［ｎ＋１］に接続される選択メモリセルは、第２の状態を記憶しているので、トランジスタ４９０は非導通状態となる。その結果、期間ｐ４５において、ビット線ＢＬ［ｎ］の電位はＶｐｒｅｃｈａｒｇｅからＶ０に変化する。ビット線ＢＬ［ｎ＋１］の電位は保持される。
図７に示す期間ｐ４７乃至ｐ４９は、期間ｐ４１乃至期間ｐ４３と同様な動作を行う。ただし、ＲＷ［ｍ＋１、ｍ＋２］にＶＲ（１）の代わりにＶＲ（３）を与える。ＲＷ［ｍ＋１、ｍ＋２］にＶＲ（３）を与えると、選択されたメモリセルが第２の状態乃至第４の状態を記憶している場合は、トランジスタ４９０は導通状態となり、それ以外は、トランジスタ４９０は非導通状態となる。ビット線ＢＬ［ｎ］に接続される選択メモリセルは、第３の状態を記憶しているので、トランジスタ４９０は導通状態となる。ビット線ＢＬ［ｎ＋１］に接続される選択メモリセルは、第２の状態を記憶しているので、トランジスタ４９０は導通状態となる。その結果、期間ｐ４５において、ビット線ＢＬ［ｎ］の電位はＶｐｒｅｃｈａｒｇｅからＶＳ０に変化する。ビット線ＢＬ［ｎ＋１］の電位はＶｐｒｅｃｈａｒｇｅからＶ０に変化する。
以上、期間ｐ３１乃至ｐ３９、およびｐ４１乃至ｐ４９で説明したデータの読み出しにより、図５に示すメモリセルアレイに格納されたデータが読み出される。読み出し回路において、ビット線電位がＶｒｅｆより高い場合を”１”、低い場合を”０”とすると、図７に示したタイミングチャート図の結果、ビット線ＢＬ［ｎ］に接続される読み出し回路は、”０”、”０”、”０”、”１”、”０”、”０”を読み出す。前半の３つの値は、選択されたメモリセルが第４の状態を記憶していることを表し、後半の３つの値は、選択されたメモリセルが第３の状態を記憶していることを表す。ビット線ＢＬ［ｎ＋１］に接続される読み出し回路は、”１”、”１”、”１”、”１”、”１”、”０”を読み出す。前半の３つの値は、選択されたメモリセルが第１の状態を記憶していることを表し、後半の３つの値は、選択されたメモリセルが第２の状態を記憶していることを表す。
読み出し動作は、着目するメモリセルのトランジスタ４９０の導通、非導通を検知することで行われる。図５に示したメモリセルアレイでは、選択ワード線ＳＷを選択すると、１つのビット線あたり２つのメモリセルにおいて、トランジスタ４９０＿１が同時に導通状態となる。つまり、選択ワード線ＳＷは１のビット線あたり２つのメモリセルを選択する。一方、読み出しワード線ＲＷも、１つのビット線あたり２つのメモリセルに接続される。しかし、選択ワード線ＳＷによって選ばれた２つのメモリセルには異なる読み出しワード線ＲＷが接続されている。そこで、読み出しワード線ＲＷを用いて、２つのメモリセルから１つだけを読み出すことが可能となる。
以上のように、図５に示したメモリセルアレイにおいて、選択したメモリセルに４種類の電位Ｖ１、Ｖ２、Ｖ３、Ｖ４（Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４とする）を書き込み、読み出すことが可能である。つまり、４値の多値メモリセルを実現している。本発明の一態様はこれに限らず、さまざまな多値を実現することができる。例えば、２値乃至２５６値のいずれか一の多値としてもよい。
ところで、図１に示すメモリセルとは異なり、選択ワード線ＳＷを設けないメモリセルの構成としても、読み出しワード線ＲＷによってメモリセルの非選択化を行うことで、動作させることが可能である。図１に示す本発明の一態様に係る半導体装置（メモリセル）は、そのような場合と比較して、メモリセルの面積は同程度を維持したまま、動作電力を低減することが可能である。図５のメモリセルアレイの構成とすることで、選択ワード線ＳＷによって、選択メモリセルと選択ワード線ＳＷを共有しない任意のメモリセルの非選択化を行うことができる。選択ワード線ＳＷによるメモリセルの非選択化は、読み出しワード線ＲＷによるメモリセルの非選択化より、消費電力が少ない。これは、トランジスタ４９０＿２３の導通状態はフローティングノードの電位に依存するのに対し、トランジスタ４９０＿１の導通状態はフローティングノードの電位の影響を受けないためである。その結果、トランジスタ４９０＿２３を非導通とする第２ゲート電極の電位の絶対値は、トランジスタ４９０＿１を非導通とする第１ゲート電極の電位の絶対値より、大きい場合が多いためである。したがって、図５のメモリセルアレイの構成とすることで、動作電力を低減することが可能である。また、図３に示すメモリセルにおいて、選択ワード線ＳＷの機能を有する導電体４２１ｂを設けない構成としても、メモリセルの面積はほとんど縮小されない。これは、上面からみて、トランジスタ４９１のゲート電極である導電体４２７が、トランジスタ４９０の第３ゲート電極である導電体４２６と、ソース電極とドレイン電極の他方である導電体４１６ｂと、の間に位置するためである。メモリセルあたりの信号線の本数も、ビット線ＢＬ１本、書き込みワード線ＷＷ１本、読み出しワード線ＲＷ約１／２本、選択ワード線ＳＷ約１／２本であり、約３本である。このように、図５のメモリセルアレイの構成とすることで、選択ワード線を設けないメモリセルの構成と比較して、メモリセルの面積を同程度に小さくすることができる。
なお、図１に示すメモリセルを複数配置したメモリセルアレイにおいて、１つのビット線につながるメモリセルにそれぞれ異なる読み出しワード線ＲＷを接続すれば、読み出しワード線ＲＷによって、任意のメモリセルの非選択化を行うことができる。その場合、選択ワード線ＳＷの電位をＶＳ＿Ｈに固定しても、メモリセルを動作することができる。ただし、図５に示すメモリセルアレイと比較して、読み出しワード線ＲＷの数が約２倍となってしまう。なお、図１に示すメモリセルを複数配置したメモリセルアレイにおいて、１つのビット線につながるメモリセルにそれぞれ異なる選択ワード線ＳＷを接続すれば、選択ワード線ＳＷによって、任意のメモリセルの非選択化を行うことができる。その場合、非選択メモリセルの読み出しワード線ＲＷの電位を電位ＶＲ＿０として、電位ＶＲ＿Ｌを用いなくても、メモリセルを動作することができる。ただし、図５に示すメモリセルアレイと比較して、選択ワード線ＳＷの数が約２倍となってしまう。
上述した半導体装置（メモリセル）によって、面積を縮小したメモリセルを実現できる。その結果、記憶密度を向上した半導体装置や、記憶容量を向上した半導体装置を提供することができる。
（実施の形態２）
本発明の一態様に係る半導体装置の構成の一例について、図８を用いながら説明する。
図８に半導体装置の構成の一例を示す。図８に示す半導体装置６００は、記憶装置として機能することが可能な半導体装置の一例である。半導体装置６００は、メモリセルアレイ６１０、ローデコーダ６２１、ワード線ドライバ回路６２２、ビット線ドライバ回路６３０、出力回路６４０、コントロールロジック回路６６０、電源回路６７０を有する。
メモリセルアレイ６１０は、例えば図５に示した構成を有する。ビット線ドライバ回路６３０は、カラムデコーダ６３１、プリチャージ回路６３２、読み出し回路６３３、および書き込み回路６３４を有する。プリチャージ回路６３２は、ビット線をプリチャージする機能を有する。読み出し回路６３３は、ビット線の電位を検知し、メモリセルからデータを読み出す機能を有する。読み出された信号は、出力回路６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置６００の外部に出力される。
また、半導体装置６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、高電源電圧（ＶＤＤ）等が供給される。
また、半導体装置６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡ等が外部から入力される。ＡＤＤＲは、ローデコーダ６２１およびカラムデコーダ６３１に入力され、ＷＤＡＴＡは書き込み回路６３４に入力される。
コントロールロジック回路６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ６２１、カラムデコーダ６３１、電源回路６７０の制御信号等を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
読み出し回路６３３は、センスアンプを有し、電位Ｖｒｅｆとビット線電位とを比較してもよい。また、データ変換を行う論理回路を有し、読み出したデータを、出力するフォーマットに変換しても良い。書き込み回路６３４は、データ変換を行う論理回路を有し、入力されたデータＷＤＡＴＡを、書き込みを行うフォーマットに変換しても良い。
電源回路６７０は、ＶＤＤ、ＶＳＳあるいは他の電源電圧を入力して、読み出し動作、書き込み動作に必要な電位を生成し、出力する。例えば、上述した４値のメモリセルへの書き込みおよび読み出しを行う場合、Ｖ１、Ｖ２、Ｖ３、Ｖ４、ＶＷ＿Ｈ、ＶＷ＿Ｌ、ＶＲ＿Ｌ、ＶＲ（１）、ＶＲ（２）、ＶＲ（３）等を生成しても良い。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
半導体装置６００は、上述したメモリセルを有することで、面積を縮小したメモリセルを有する半導体装置、記憶密度を向上した半導体装置、記憶容量を向上した半導体装置、或いは小型の半導体装置を提供することができる。
なお、メモリセルアレイ６１０以外の回路は、ｎチャネル型Ｓｉトランジスタとｐチャネル型Ｓｉトランジスタを有していても良い。酸化物半導体を用いたトランジスタを用いない領域は、メモリセルアレイ６１０の下側に積層して配置することができる。その結果、より小さい記憶装置を作製できる。
また、メモリセルアレイ６１０以外の回路は、酸化物半導体を用いたトランジスタとｐチャネル型Ｓｉトランジスタを有していても良い。上述した酸化物半導体を用いたトランジスタは低いオフ電流と高いオン電流を有するため、ｐチャネル型Ｓｉトランジスタと組み合わせてＣＭＯＳ回路を構成することで、低いリーク電流と高速動作を両立することができる。特に、全てのｎチャネル型トランジスタを酸化物半導体を用いたトランジスタとすることで、ｎチャネル型Ｓｉトランジスタを作製する必要がなく、工程が簡略化され、歩留まりの向上とプロセスコストの低減が可能となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
トランジスタ４９０、或いは４９１は、様々な構造をとりうる。本実施の形態では、理解を容易にするため、トランジスタ４９１と、その近傍の領域についてのみ抜き出し、図９および図１０に示す。
図９（Ａ）は、トランジスタ４９１の上面図の一例である。図９（Ａ）の一点鎖線Ｅ１−Ｅ２および一点鎖線Ｅ３−Ｅ４で切断した断面図の一例を図９（Ｂ）に示す。なお、図９（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図３などではソース電極およびドレイン電極として機能する導電体４１７ａおよび導電体４１７ｂが半導体４０７ｂの上面のみと接する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図９に示すように、導電体４１７ａおよび導電体４１７ｂが半導体４０７ｂの上面および側面、絶縁体４３４の上面などと接する構造であっても構わない。
図９に示す構造のトランジスタは、図３に示す構造のトランジスタと同様に、導電体４２７が、半導体４０７ｂのチャネル幅方向を電気的に取り囲んだ構造となっており、半導体４０７ｂを上面だけでなく側面も取り囲んだ構造となっている。つまり、ｓ−ｃｈａｎｎｅｌ構造となっている。ｓ−ｃｈａｎｎｅｌ構造については、図３の説明を参照することができる。ｓ−ｃｈａｎｎｅｌ構造とすることで、高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性など優れた電気特性が得られる。
図９に示す構造のトランジスタにおいて、導電体４１７ａおよび導電体４１７ｂは、半導体４０７ａの側面、ならびに半導体４０７ｂの上面および側面と接する。また、半導体４０７ｃは、半導体４０７ａの側面、半導体４０７ｂの上面および側面、導電体４１７ａの上面および側面、ならびに導電体４１７ｂの上面および側面と接する。
導電体４１７ａおよび導電体４１７ｂと接触している半導体４０７ｂでは、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがあり、ｎチャネル型導電領域を有する。なお、酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。その結果、ｎチャネル型導電領域を電流が流れることで、良好なオン電流を得ることができる。
図１０（Ａ）は、トランジスタ４９１の上面図の一例である。図１０（Ａ）の一点鎖線Ｇ１−Ｇ２および一点鎖線Ｇ３−Ｇ４で切断した断面図の一例を図１０（Ｂ）に示す。なお、図１０（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図１０（Ａ）および図１０（Ｂ）に示すトランジスタ４９１は、絶縁体４４４上の導電体４２２と、絶縁体４４４上および導電体４２２上の凸部を有する絶縁体４３４と、絶縁体４３４の凸部上の半導体４０７ａと、半導体４０７ａ上の半導体４０７ｂと、半導体４０７ｂ上の半導体４０７ｃと、半導体４０７ａ、半導体４０７ｂおよび半導体４０７ｃと接し、間隔を開けて配置された導電体４１７ａおよび導電体４１７ｂと、半導体４０７ｃ上、導電体４１７ａ上および導電体４１７ｂ上の絶縁体４１２と、絶縁体４１２上の導電体４２７と、導電体４１７ａ上、導電体４１７ｂ上、絶縁体４１２上および導電体４２７上の絶縁体４５４と、絶縁体４５４上の絶縁体４６４と、を有する。
なお、絶縁体４１２は、Ｇ３−Ｇ４断面において、少なくとも半導体４０７ｂの側面と接する。また、導電体４２７は、Ｇ３−Ｇ４断面において、少なくとも絶縁体４１２を介して半導体４０７ｂの上面および側面と面する。また、導電体４２２は、絶縁体４３４を介して半導体４０７ｂの下面と面する。また、絶縁体４３４が凸部を有さなくても構わない。また、半導体４０７ｃを有さなくても構わない。また、絶縁体４５４を有さなくても構わない。また、絶縁体４６４を有さなくても構わない。
図１０に示すトランジスタ４９１は、図３に示したトランジスタ４９１と一部の構造が異なるのみである。具体的には、図３に示したトランジスタ４９１の半導体４０７ａ、半導体４０７ｂおよび半導体４０７ｃの構造と、図１０に示すトランジスタ４９１の半導体４０７ａ、半導体４０７ｂおよび半導体４０７ｃの構造が異なる。また、導電体４２２の有無が異なる。従って、図１０に示すトランジスタは、図３に示したトランジスタについての説明を適宜参照することができる。
（実施の形態４）
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃ、半導体４０７ａ、半導体４０７ｂ、半導体４０７ｃ、などに適用可能な酸化物半導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などをいう。
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図１１（Ａ）は、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像である。また、図１１（Ｂ）は、図１１（Ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図１１（Ｃ）は、図１１（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１１（Ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１２（Ａ）参照。）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳの結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳに含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳを成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳの形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの結晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳは、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１２（Ｂ）参照。）。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳを用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳを用いたトランジスタは、ＣＡＡＣ−ＯＳを用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳは、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳよりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳを用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
図１９は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図１９より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
また、図１９に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部が、ＴＥＭによる観察前から存在していることがわかる。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１２（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図１２（Ｄ）に、図１２（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１２（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳであれば、図１２（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳであれば、図１２（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳであったとしても、部分的にｎｃ−ＯＳなどと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳの良否は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳであれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、一定の範囲におけるＣＡＡＣ−ＯＳと異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）のＣＡＡＣ−ＯＳを有する試料、および酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳを有する各試料を作製し、各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１３（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳのＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳのＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳが得られることがわかる。
ここで、ＣＡＡＣ−ＯＳと異なる回折パターンのほとんどはｎｃ−ＯＳと同様の回折パターンであった。また、測定領域において非晶質酸化物半導体は、確認することができなかった。従って、加熱処理によって、ｎｃ−ＯＳと同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１３（Ｂ）および図１３（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像である。図１３（Ｂ）と図１３（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳは、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳの膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体の構造解析が可能となる場合がある。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃ、半導体４０７ａ、半導体４０７ｂ、半導体４０７ｃなどに適用可能な酸化物半導体の構造である。
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃ、半導体４０７ａ、半導体４０７ｂ、半導体４０７ｃなどに適用可能な半導体の、その他の要素について説明する。以下では、代表的に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃについて説明を行うが、半導体４０７ａ、半導体４０７ｂ、半導体４０７ｃにも同様に適用することができる。また、トランジスタ４９０の特性は、トランジスタ４９１においても同様に得られる。
半導体４０６ｂに適用可能な酸化物半導体は、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
酸化物半導体では、エネルギーギャップが大きく、電子が励起されにくいことや、ホールの有効質量が大きいことなどから、酸化物半導体を用いたトランジスタは、従来のシリコン等を用いたトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。よって、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。よって、ドレイン耐圧を高めることができ、より高いドレイン電圧でトランジスタを駆動することができる。よって、フローティングノードにより高い電圧、つまり、より多くの状態を保持することができ、記憶密度を高めることができる場合がある。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電極に電界を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。よって、トランジスタの電界効果移動度を高くすることができる。ここで、半導体４０６ｂと半導体４０６ｃは構成する元素が共通しているため、界面散乱がほとんど生じない。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。なお、図１４（Ａ）は、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃが、この順番に積層した断面図である。図１４（Ｂ）は、図１４（Ａ）の一点鎖線Ｐ１−Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４０６ａより半導体４０６ｃの電子親和力が大きい場合を示す。また、図１４（Ｃ）は、半導体４０６ａより半導体４０６ｃの電子親和力が小さい場合を示す。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタ４９０のオン電流を高くすることができる。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃは、スピネル型の結晶構造が含まれない、または少ないことが好ましい。また、半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃは、ＣＡＡＣ−ＯＳであることが好ましい。
例えば、ｃ軸配向した複数の結晶部を有するＣＡＡＣ−ＯＳを半導体４０６ａとして用いることにより、その上に積層される半導体４０６ｂは、半導体４０６ａとの界面近傍においても、良好なｃ軸配向を有する領域を形成することができる。
また、ＣＡＡＣ−ＯＳのＣＡＡＣ比率を高めることにより、例えば、欠陥をより少なくすることができる。また、例えばスピネル型の構造を有する領域を少なくすることができる。また、例えばキャリアの散乱を小さくすることができる。また、例えば不純物に対するブロック能の高い膜とすることができる。よって、半導体４０６ａ及び半導体４０６ｃのＣＡＡＣ比率を高めることにより、チャネルが形成される半導体４０６ｂと良好な界面を形成し、キャリア散乱を小さく抑えることができる。例えば、半導体４０６ａおよび／または半導体４０６ｃのＣＡＡＣ比率を、１０％以上、好ましくは２０％以上、さらに好ましくは５０％、より好ましくは７０％以上とすればよい。また、半導体４０６ｂへの不純物の混入を抑制することができ、半導体４０６ｂの不純物濃度を低減することができる。
また、半導体４０６ｂは、酸素欠損が低減された半導体であることが好ましい。
例えば、半導体４０６ｂが酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタ４９０のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。従って、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９０のオン電流を高くすることができる場合がある。
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４３２に含まれる過剰酸素を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
酸素は、加熱処理などによって絶縁体４３２から放出され、半導体４０６ａ中に取り込まれる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、酸素などと結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に間隙が多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造を有し、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶性の低い層であると好ましい。
絶縁体４３２から放出された過剰酸素（酸素）を半導体４０６ｂまで到達させるためには、半導体４０６ａは過剰酸素（酸素）を透過する程度の結晶性を有するとよい。例えば、半導体４０６ａがＣＡＡＣ−ＯＳである場合、層全体がＣＡＡＣ化してしまうと、過剰酸素（酸素）を透過することができないため、一部に隙間を有する構造とすると好ましい。例えば、半導体４０６ａのＣＡＡＣ比率を、１００％未満、好ましくは９８％未満、さらに好ましくは９５％未満、より好ましくは９０％未満とすればよい。
また、トランジスタ４９０のオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造およびその他の要素である。以上のような酸化物半導体を半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用することで、トランジスタ４９０は、良好な電気特性が得られる。例えば、優れたサブスレッショルド特性や極めて小さいオフ電流が得られる。また、高いオン電流や良好なスイッチングスピードが得られる。また、高い耐圧が得られる。
（実施の形態５）
本発明の一態様に係る半導体装置を適用した半導体装置の構成の一例について、図１５を用いながら説明する。
図１５に示す半導体装置３００は、ＣＰＵコア３０１、パワーマネージメントユニット３２１および周辺回路３２２を有する。パワーマネージメントユニット３２１は、パワーコントローラ３０２、およびパワースイッチ３０３を有する。周辺回路３２２は、キャッシュメモリを有するキャッシュ３０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）３０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）３０６を有する。ＣＰＵコア３０１は、データバス３２３、制御装置３０７、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３１１、及びレジスタファイル３１２を有する。ＣＰＵコア３０１と、キャッシュ３０４等の周辺回路３２２とのデータのやり取りは、データバス３２３を介して行われる。
本発明の一態様に係る半導体装置は、キャッシュ３０４に適用することができる。その結果、キャッシュの小型化、高密度化、または大容量化が可能となり、小型化した半導体装置、記憶容量のより大きな半導体装置、より高速で動作する半導体装置、或いはより低消費電力の半導体装置を提供できる。
制御装置３０７は、フェッチした命令等をもとに、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ３１１、レジスタファイル３１２、およびＣＰＵコア３０１外部の間のデータの受け渡しのタイミングを制御する機能を有する。
ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１５では図示していないが、キャッシュ３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ３０９は、フェッチした命令を一時的に記憶する機能を有するレジスタである。
レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ３１１の演算処理の結果得られたデータ、などを記憶することができる。
パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理に利用するデータ、またはＡＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース３０５は、半導体装置３００と半導体装置３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３０６は、半導体装置３００のデバッグを行うための制御回路や信号の経路としての機能を有する。
パワースイッチ３０３は、半導体装置３００が有する、パワーコントローラ３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ３０２はパワースイッチ３０３の動作を制御する機能を有する。
上記構成を有する半導体装置３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、ＣＰＵコア３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ３０２のレジスタに設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置３００内に含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、半導体装置３００が有するパワーコントローラ３０２以外の各種回路への電源電圧の供給が、パワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２に入力されることで、半導体装置３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次いで、制御装置３０７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
本発明の一態様に係る半導体装置をキャッシュ３０４に適用することで、キャッシュ３０４は、電源電圧の供給が停止されても、長期間データを保持することができる。したがって、パワーゲーティングを行う際に、キャッシュ３０４のデータを保持し続けることができ、退避する必要がない。その結果、電力と時間を削減することができる。つまり、キャッシュ３０４に本発明の一態様に係る半導体装置を適用せず、揮発性のＳＲＡＭを用いる場合には、パワーゲーティングの際に、キャッシュのデータを破棄するか半導体装置３００の外部に退避する必要がある。データを破棄する場合には、復帰時に半導体装置３００の外部からデータを取ってくるエネルギーと時間（つまり、キャッシュのウォームアップに必要なエネルギーと時間）を要するが、本発明の一態様に係る半導体装置を適用することで、これを削減することができる。データを退避する場合には、データの退避および復帰に必要な電力と時間を要するが、本発明の一態様に係る半導体装置を適用することで、これを削減することができる。
なお、本発明の一態様に係る半導体装置は、ＣＰＵだけでなく、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、カスタムＬＳＩなどにも適用可能である。
（実施の形態６）
本発明の一態様に係る半導体装置を適用した半導体装置の構成の一例について、図１６を用いながら説明する。
図１６に示す半導体装置８００は、ＲＦタグの構成の一例である。本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
図１６に示す半導体装置８００は、アンテナ８０４、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
本発明の一態様に係る半導体装置は、記憶回路８１０に適用することができる。その結果、記憶回路８１０の小型化、高密度化、または大容量化が可能となり、小型化した半導体装置、あるいは記憶容量のより大きな半導体装置を提供できる。
アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解読し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ローデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示す半導体装置８００は、いずれの方式に用いることも可能である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
なお、記憶回路８１０以外の回路において、ｎチャネル型トランジスタには、先の実施の形態で説明した酸化物半導体を用いたトランジスタを用いることができる。当該トランジスタが低いオフ電流と高いオン電流を有するため低いリーク電流と高速動作を両立することができる。また、復調回路８０７に含まれる整流作用を示す素子に、先の実施の形態で説明した酸化物半導体を用いたトランジスタを用いてもよい。当該トランジスタが低いオフ電流を有するため、整流作用を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を実現できる。また、これらの酸化物半導体を用いたトランジスタは同じプロセスで作製することができるため、プロセスコストを抑えたまま半導体装置８００を高性能化できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１７、図１８を用いて説明する。
図１７（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
図３に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１７（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをめっき処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、先の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、小型化、高密度化、または大容量化された記憶装置を有する電子部品を実現することができる。該電子部品は、小型化あるいは記憶容量の大容量化が図られた電子部品である。
また、完成した電子部品の斜視模式図を図１７（Ｂ）に示す。図１７（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１７（Ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１７（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
上述の電子部品は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃなどの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に適用することができる。その他に、上述の電子部品を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
図１８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８などを有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１８（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６などを有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４などを有する。
図１８（Ｄ）は腕時計型の情報端末の一例であり、筐体９３１、表示部９３２、バンド９３３、バックル９３４、操作ボタン９３５、入出力端子９３６などを備える。当該情報端末は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。表示部９３２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部９３２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。また、情報端末は、通信規格された近距離無線通信を実行することが可能である。また、情報端末は入出力端子９３６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。
図１８（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６などを有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図１８（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４などを有する。
これらの電子機器に、本発明の一態様に係る半導体装置（メモリセル）を含む、小型化、高密度化、または大容量化された記憶装置を有する電子部品を適用することで、小型の電子機器、または、高性能の電子機器を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（明細書等の記載について）
本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
４００ 基板
４０６ａ、４０６ｂ、４０６ｃ 半導体
４０７ａ、４０７ｂ、４０７ｃ 半導体
４１１、４１２ 絶縁体
４１６ａ、４１６ｂ 導電体
４１７ａ、４１７ｂ 導電体
４２１ａ、４２１ｂ 導電体
４２６、４２７ 導電体
４３２、４３４ 導電体
４４２、４４４ 導電体
４６２、４６４ 絶縁体
４９０、４９１ トランジスタ
５００ メモリセル
５０１ 領域

Claims (15)

  1. 第１トランジスタと、
    第２トランジスタと、を有し、
    前記第１トランジスタは、
    第１導電体と、
    第２導電体と、
    前記第１導電体および前記第２導電体上の第１絶縁体と、
    前記第１絶縁体上の半導体と、
    前記半導体上の第２絶縁体と、
    前記第２絶縁体上の第３導電体と、
    前記半導体と接する第４導電体及び第５導電体と、を有し、
    前記半導体は、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第１導電体と重なる第１領域と、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第２導電体と重なる第２領域と、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第３導電体と重なる第３領域と、を有し、
    前記第１領域と前記第３領域とは重ならない領域を有し、
    前記第２領域と前記第３領域とは重なる領域を有し、
    前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの前記第３導電体と電気的に接続されている半導体装置。
  2. 隣り合う第１メモリセルと第２メモリセルとを有し、前記第１メモリセルと前記第２メモリセルはそれぞれ、
    第１トランジスタと、
    第２トランジスタと、を有し、
    前記第１トランジスタは、
    第１導電体と、
    第２導電体と、
    前記第１導電体および前記第２導電体上の第１絶縁体と、
    前記第１絶縁体上の半導体と、
    前記半導体上の第２絶縁体と、
    前記第２絶縁体上の第３導電体と、
    前記半導体と接する第４導電体及び第５導電体と、を有し、
    前記半導体は、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第１導電体と重なる第１領域と、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第２導電体と重なる第２領域と、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第３導電体と重なる第３領域と、を有し、
    前記第１領域と前記第３領域とは重ならない領域を有し、
    前記第２領域と前記第３領域とは重なる領域を有し、
    前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの前記第３導電体と電気的に接続されており、
    前記第１メモリセルが有する前記第１導電体と、前記第２メモリセルが有する前記第１導電体と、は電気的に接続されている半導体装置。
  3. 隣り合う第１メモリセルと第２メモリセルとを有し、前記第１メモリセルと前記第２メモリセルはそれぞれ、
    第１トランジスタと、
    第２トランジスタと、を有し、
    前記第１トランジスタは、
    第１導電体と、
    第２導電体と、
    前記第１導電体および前記第２導電体上の第１絶縁体と、
    前記第１絶縁体上の半導体と、
    前記半導体上の第２絶縁体と、
    前記第２絶縁体上の第３導電体と、
    前記半導体と接する第４導電体及び第５導電体と、を有し、
    前記半導体は、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第１導電体と重なる第１領域と、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第２導電体と重なる第２領域と、
    上面からみて前記第４導電体と重ならず、前記第５導電体と重ならず、前記第３導電体と重なる第３領域と、を有し、
    前記第１領域と前記第３領域とは重ならない領域を有し、
    前記第２領域と前記第３領域とは重なる領域を有し、
    前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの前記第３導電体と電気的に接続されており、
    前記第１メモリセルが有する前記第２導電体と、前記第２メモリセルが有する前記第２導電体と、は電気的に接続されている半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第２領域は、前記第３領域に含まれる半導体装置。
  5. 請求項１乃至請求項３のいずれか一において、
    前記第１領域と前記第３領域は重ならず、
    前記第１領域と前記第３領域との間隔は、前記第１領域と前記第２領域との間隔以下である半導体装置。
  6. 請求項１乃至請求項３のいずれか一において、
    前記第１領域と前記第３領域が重なり、
    前記第１領域と前記第３領域が重なる領域の幅は、前記第１領域と前記第２領域との間隔以下である半導体装置。
  7. 請求項１乃至請求項３のいずれか一において、
    前記第１領域の端部と前記第３領域の端部は揃っている半導体装置。
  8. 第１トランジスタと、
    第２トランジスタと、を有し、
    前記第１トランジスタは、
    互いに間隔を開けて配置された第１導電体および第２導電体と、
    前記第１導電体および前記第２導電体上の第１絶縁体と、
    前記第１絶縁体上の半導体と、
    前記半導体上の第２絶縁体と、
    前記第２絶縁体上の第３導電体と、
    前記半導体と接する第４導電体及び第５導電体と、を有し、
    前記第１導電体と前記第３導電体とは、前記半導体を挟んで重ならない領域を有し、
    前記第２導電体と前記第３導電体とは、前記半導体を挟んで重なる領域を有し、
    前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの前記第３導電体と電気的に接続されている半導体装置。
  9. 隣り合う第１メモリセルと第２メモリセルとを有し、前記第１メモリセルと前記第２メモリセルはそれぞれ、
    第１トランジスタと、
    第２トランジスタと、を有し、
    前記第１トランジスタは、
    互いに間隔を開けて配置された第１導電体および第２導電体と、
    前記第１導電体および前記第２導電体上の第１絶縁体と、
    前記第１絶縁体上の半導体と、
    前記半導体上の第２絶縁体と、
    前記第２絶縁体上の第３導電体と、
    前記半導体と接する第４導電体及び第５導電体と、を有し、
    前記第１導電体と前記第３導電体とは、前記半導体を挟んで重ならない領域を有し、
    前記第２導電体と前記第３導電体とは、前記半導体を挟んで重なる領域を有し、
    前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの前記第３導電体と電気的に接続されており、
    前記第１メモリセルが有する前記第１導電体と、前記第２メモリセルが有する前記第１導電体と、は電気的に接続されている半導体装置。
  10. 隣り合う第１メモリセルと第２メモリセルとを有し、前記第１メモリセルと前記第２メモリセルはそれぞれ、
    第１トランジスタと、
    第２トランジスタと、を有し、
    前記第１トランジスタは、
    互いに間隔を開けて配置された第１導電体および第２導電体と、
    前記第１導電体および前記第２導電体上の第１絶縁体と、
    前記第１絶縁体上の半導体と、
    前記半導体上の第２絶縁体と、
    前記第２絶縁体上の第３導電体と、
    前記半導体と接する第４導電体及び第５導電体と、を有し、
    前記第１導電体と前記第３導電体とは、前記半導体を挟んで重ならない領域を有し、
    前記第２導電体と前記第３導電体とは、前記半導体を挟んで重なる領域を有し、
    前記第２トランジスタのソースまたはドレインの一方は、前記第１トランジスタの前記第３導電体と電気的に接続されており、
    前記第１メモリセルが有する前記第２導電体と、前記第２メモリセルが有する前記第２導電体と、は電気的に接続されている半導体装置。
  11. 請求項８乃至請求項１０のいずれか一において、
    前記第３導電体は、前記第２導電体と前記半導体を挟んで重ならない領域を有する半導体装置。
  12. 請求項８乃至請求項１０のいずれか一において、
    前記第１導電体と前記第３導電体とは、前記半導体を挟んで重ならず、
    上面から見た前記第１導電体の端部と前記第３導電体の端部との間隔は、前記第１導電体と前記第２導電体との間隔以下である半導体装置。
  13. 請求項８乃至請求項１０のいずれか一において、
    前記第１導電体と前記第３導電体とは、前記半導体を挟んで重なり、
    上面から見た前記第１導電体と前記第３導電体との重なり幅は、前記第１導電体と前記第２導電体との間隔以下である半導体装置。
  14. 請求項１乃至請求項１３のいずれか一において、
    前記第１トランジスタが有する前記半導体は、酸化物半導体であり、
    前記第２トランジスタのチャネル形成領域は、酸化物半導体で形成されている半導体装置。
  15. 請求項１乃至請求項１４のいずれか一において、
    前記第２トランジスタは、前記第１トランジスタ上に積層されている半導体装置。
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