JPH03278580A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２　Ｆ
ＲＯＭ等のメモリとして、メモリ用トランジスタと選択
用トランジスタとを薄膜トランジスタで構成した薄膜ト
ランジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第８図は前記従来の薄膜トランジスタメモリの等価回路
図であり、ここでは、１つのメモリトランジスタに対し
て２つの選択トランジスタを備えた薄膜トランジスタメ
モリの等価回路を示している。

第８図において、Ｔ１はメモリトランジスタ、Ｔ２はメ
モリトランジスタＴ１の両側に配置された２つの選択ト
ランジスタであり、メモリトランジスタＴ１のソース電
極Ｓ１は一方の選択トランジスタＴ２のドレイン電極Ｄ
２に接続され、メモリトランジスタＴ、のドレイン電極
り、は他方の選択トランジスタＴ２のソース電極Ｓ２に
接続されている。そして、前記一方の選択トランジスタ
Ｔ２のソース電極Ｓ２はトランジスタメモリのソース電
極Ｓ。とされ、他方の選択トランジスタＴ２のドレイン
電極Ｄ２はトランジスタメモリのドレイン電極り。とさ
れており、前記ソース電極Ｓｏは図示しないソースライ
ンに接続され、前記ドレイン電極り。は図示しないドレ
インラインに接続されている。またメモリトランジスタ
Ｔ１のゲート電極Ｇ１は図示しない第１のゲートライン
に接続され、２つの選択トランジスタＴ２のゲート電極
Ｇ２は図示しない第２のゲートラインに共通接続されて
いる。なお、前記第１および第２のゲートラインは多数
本平行に配線され、ソースラインおよびドレインライン
はゲートラインと直交させて多数本配線されており、メ
モリトランジスタＴ、と選択トランジスタＴ２とによっ
て構成される薄膜トランジスタメモリは、第１．第２ゲ
ートラインとソース、ドレインラインとの交差部にそれ
ぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第８図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第８図（
ａ）に示すように、ソース電極Ｓ。およびドレイン電極
り。を接地（ＧＮＤ）するとともに、選択トランジスタ
Ｔ２のゲート電極Ｇ２にＯＮ電圧Ｖ。Ｎを印加し、メモ
リトランジスタＴ１のゲート電極Ｇ１に書込み電圧＋ｖ
Ｐを印加する。

このような電圧を印加すると、選択トランジスタＴ２が
オンし、メモリトランジスタＴ１のゲート電極Ｇ１とソ
ース、ドレイン電極ＳＩ＋ＤＩ　との間に書込み電圧＋
Ｖ、がかかって、メモリトランジスタＴ１が書込み状ｎ
（ＯＦＦ状態）となる。

また消去時は、第８図（ｂ）に示すように、ソース電極
Ｓ。およびドレイン電極り。を接地（ＧＮＤ）するとと
もに、選択トランジスタＴ２のゲート電極Ｇ２にＯＮ電
圧ＶｏＮを印加し、メモリトランジスタＴ、のゲート電
極Ｇ１に、書込み電圧＋ＶＰとは逆電位の消去電圧−Ｖ
Ｐを印加する。このような電圧を印加すると、選択トラ
ンジスタＴ２がオンし、メモリトランジスタＴ、のゲー
ト電極Ｇ１とソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧＋ＶＰと逆電位の電位差（Ｖｐ）が
生じて、メモリトランジスタＴ１が消去状態（ＯＮ状態
）となる。

一方、読出し時は、第８図（ｃ）に示すように、メモリ
トランジスタＴ、のゲート電極Ｇ、とソース電極Ｓ。を
接地（ＧＮＤ）するとともに、選択トランジスタＴ２の
ゲート電極Ｇ２にＯＮ電圧ＶＯＮを印加し、ドレイン電
極り。に読出し電圧ＶＤを印加する。このような電圧を
印加すると、メモリトランジスタＴ、が消去状態（ＯＮ
状態）であればドレイン電極Ｄ０からソース電極Ｓ。に
電流が流れ、メモリトランジスタＴ１が書込み状態（Ｏ
ＦＦ状態）であれば前記電流は流れないため、ソース電
極Ｓ。からソースラインに流れる電流の有無に応じた読
出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ１に対して
２つの選択トランジスタＴ２を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、１つのメモリトランジスタに対して１つの選択トラ
ンジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、したがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。

しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容易に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆っ
て前記基板上に形成された電荷蓄積機能をもつ下部ゲー
ト絶縁膜と、この下部ゲート絶縁膜の上に形成された半
導体層と、この半導体層の両側部の上に形成されたソー
ス８　ドレイン電極と、前記半導体層およびソース、ド
レイン電極の上に形成された電荷蓄積機能のない上部ゲ
ート絶縁膜と、この上部ゲート絶縁膜の上に形成された
上部ゲート電極とを備え、前記下部ゲート電極と下部ゲ
ート絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記下部ゲート電極は前記半導体層
の一部分に対向させて形成して、前記下部ゲート絶縁膜
の前記下部ゲート電極と対向する部分をメモリ領域とし
、前記上部ゲート電極は前記半導体層の全体に対向させ
て形成するとともに、前記上部ゲート絶縁膜を、前記半
導体層の全体を覆う下層絶縁膜と、この下層絶縁膜の表
面全体に形成されたエツチングストッパ用絶縁膜と、こ
のエツチングストッパ用絶縁膜の上に前記半導体層の前
記メモリ領域に対応させて形成された上層絶縁膜とから
なる積層膜としたものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、下部ゲ
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジスタと共用する選択用薄膜トランジスタを構成し
たものである。この薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを積層
して構成したものであるから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとで構成されるトランジス
タメモリの素子面積を小さくして集積度を上げることが
できるし、また前記事導体層およびソース、ドレイン電
極をメモリ用薄膜トランジスタと選択用薄膜トランジス
タとに共用しているため、少ない工程数で容易に製造す
ることができる。そして、この薄膜トランジスタメモリ
においては、メモリ用薄膜トランジスタのゲート電極で
ある下部ゲート電極を下部ゲート絶縁膜の一部分に対向
させることによって、前記下部ゲート絶縁膜の下部ゲー
ト電極を対向させた部分をメモリ領域とするとともに、
選択用薄膜トランジスタのゲート電極である上部ゲート
電極と半導体層との間の上部ゲート絶縁膜を、半導体層
の全体を覆う下層絶縁膜と、この下層絶縁膜の表面全体
に形成されたエツチングストッパ用絶縁Ｍと、このエツ
チングストッパ用絶縁膜の上に前記メモリ領域に対応さ
せて形成された上層絶縁膜とからなる積層膜とすること
により、この上部ゲート絶縁膜の膜厚を半導体層のメモ
リ領域対応部分の上において厚くしているため、半導体
層の選択用薄膜トランジスタ領域（下部ゲート絶縁膜の
メモリ領域以外の領域に対応する部分）とメモリ用薄膜
トランジスタのゲート電極である下部ゲート電極との間
、および半導体層のメモリ用薄膜トランジスタ領域（下
部ゲート絶縁膜のメモリ領域に対応する部分）と選択用
薄膜トランジスタのゲート電極である上部ゲート電極と
の間をそれぞれ確実に絶縁分離することができる。した
がって、この薄膜トランジスタメモリによれば、選択用
薄膜トランジスタがメモリ用薄膜トランジスタのゲート
電極（下部ゲート電極）に印加するゲート電圧の影響で
誤動作することはなく、また、メモリ用薄膜トランジス
タが選択用薄膜トランジスタのゲート電極（上部ゲート
電極）に印加するゲート電圧の影響で誤動作することも
ないから、半導体層およびソース、ドレイン電極を共用
するメモリ用薄膜トランジスタと選択用薄膜トランジス
タとを積層して構成したものでありながら、メモリ用薄
膜トランジスタと選択用薄膜トランジスタとをそれぞれ
正常に動作させて安定した書込み、消去。

読出しを行なうことができる。しかも本発明では、上部
ゲート絶縁膜を、下層絶縁膜の表面全体にエツチングス
トッパ用絶縁膜を形成しその上に上層絶縁膜を形成した
積層膜としているため、上層絶縁膜を前記メモリ領域に
対応する形状にバターニングするエツチング時に下層絶
縁膜がダメージを受けることはなく、したがって、膜厚
を半導体層のメモリ領域対応部分の上において厚くした
前記上部ゲート絶縁膜を歩留よく形成して、薄膜トラン
ジスタメモリの信頼性を向上させることができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第４図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁性基板であり、この基板１
１上には、下部ゲートラインＧ　Ｌ　、、とこの下部ゲ
ートラインＧ　Ｌ　、、の側方に突出形成された下部ゲ
ート電極ＧＩＯが形成されている。また、この基板１１
の上には、前記下部ゲートラインＧＬＩｏおよび下部ゲ
ート電極Ｇ、。を覆う下部ゲート絶縁膜１２が、基板１
１のほぼ全面にわたって形成されている。この下部ゲー
ト絶縁膜１２はその上層部の全域に電荷蓄積機能をもた
せたもので、この下部ゲート絶縁膜１２は、電荷蓄積機
能のない通常の窒化シリコン（Ｓｉ　Ｎ）からなる下層
絶縁膜１２ａの上に、シリコン（Ｓｔ）の組成比を多く
して電荷蓄積機能をもたせた窒化シリコンからなるメモ
リ性絶縁膜１２ｂを積層した二層膜となっている。なお
、前記下層絶縁膜１２ａの膜厚は１９００人、メモリ性
絶縁膜１２ｂの膜厚は１００人である。この下部ゲート
絶縁膜１２の上（メモリ性絶縁膜１２ｂの上）には、ア
モルファスシリコンまたはポリシリコンからなるｉ型の
半導体層１３がトランジスタメモリの素子形状に対応す
るパターンに形成されており、この半導体層１３の両側
部の上には、ｎ型半導体（ｎ型不純物をドープしたアモ
ルファスシリコンまたはポリシリコン）からなるオーミ
ックコンタクト層１４を介して、ソース電極Ｓとドレイ
ン電極りが形成されている。このソース電極Ｓおよびド
レイン電極りはそれぞれ、下部ゲート絶縁膜１２の上に
前記下部ゲートラインＧＬ、。と直交させて配線したソ
ースラインＳＬおよびドレインラインＤＬにつながって
いる。そして、前記半導体層１３およびソース、ドレイ
ン電極Ｓ、Ｄの上には、基板１】のほぼ全面にわたって
、電荷蓄積機能のな０上部ゲート絶縁膜１５が形成され
ており、この上部ゲート絶縁膜１５の上には、上部ゲー
トラインＧＬｘｏが下部ゲートラインＧＬｌｏと平行に
配線されそいる。この上部ゲートラインＧ　Ｌ　２゜は
、半導体層１３より着干広幅に形成されており、この上
部ゲートラインＧ　Ｌ　２゜のうちの半導体層１３上の
部分は上部ゲート電極Ｇ２０とされている。

そして、前記下部ゲート電極Ｇ、。と、電荷蓄積機能を
もつ下部ゲート絶縁膜１２と、半導体層１３およびソー
ス、ドレイン電極Ｓ、Ｄとは、逆スタガー型のメモリ用
薄膜トランジスタ（以下、メモリトランジスタという）
Ｔ＋。を構成している。

また、このメモリトランジスタＴ、。のゲート電極であ
る下部ゲート電極ＧＩＯは、半導体層１３のチャンネル
長方向の中央部（ソース、ドレイン電極Ｓ、Ｄ間の中央
部）に対向させて、半導体層１３のチャンネル長方向幅
のほぼ１／３の幅に形成されており、したがって下部ゲ
ート絶縁膜１２は、下部ゲート電極Ｇ１゜と対向する中
央部分だけがメモリ領域となっている。

一方、前記上部ゲート電極Ｇ２０は、半導体層１３の全
体に対向する電極とされており、この上部ゲート電極Ｇ
２゜と半導体層１３との間の上部ゲート絶縁膜１５は、
下部ゲート絶縁膜］２のメモリ領域（下部ゲート電極Ｇ
ＩＯの対向部分）の上の部分と、ソース、ドレイン電極
Ｓ、Ｄのほぼ中央に対向する位置から外側の部分の膜厚
を厚くし、前記メモリ領域とソース電極Ｓとの間および
メモリ領域とドレイン電極りとの間の部分の膜厚をそれ
ぞれ薄くした絶縁膜とされている。すなわち、この上部
ゲート絶縁膜１５°は、半導体層１３の全体を覆う下層
絶縁膜１５ａと、この下層絶縁膜１５ａの表面全体に形
成されたエツチングストッパ用絶縁膜１５ｂと、このエ
ツチングストッパ用絶縁膜１５ｂの上に前記メモリ領域
に対応させて形成された上層絶縁膜１５ｃとからなる積
層膜とされており、前記下層絶縁膜１５ａと上層絶縁膜
１５ｃは例えば電荷蓄積機能のない通常の窒化シリコン
（ＳＩ　Ｎ）で形成され、エツチングストッパ用絶縁膜
１５ｂは例えばアルミナ（Ａｌ’　２０　！　）で形成
されている。また、前記下層絶縁膜１５ａノ膜厚ハ１９
００Ａ、エツチングストッパ用絶縁膜１５ビの膜厚は１
００人、上層絶縁膜１５ｃの膜厚は３０００人とされて
おり、この上部ゲート絶縁膜１５の膜厚部分（下層絶縁
膜１５ａとエツチングストッパ用絶縁膜１５ｂと上層絶
縁膜１５ｃとからなる三層膜部分）の膜厚は、半導体層
１３のメモリ領域対応部分に上部ゲート電極Ｇ２０から
ゲート電圧が印加されるのを防ぐのに十分な厚さ（５０
００人）とされ、上部ゲート絶縁膜１５の薄膜部分（下
層絶縁膜１５ａとエツチングストッパ用絶縁膜１５ｂと
からなる二層膜部分）の膜厚は、半導体層１３に上部ゲ
ート電極Ｇ２ｏから十分なゲート電圧を印加できる厚さ
（２０００人）とされている。なお、この上部ゲート絶
縁膜１５の膜厚部分は、ソース、ドレインラインＳＬ、
ＤＬの長さ方向における絶縁膜全長に形成されている。

そして、前記メモリトランジスタＴ１ｏの上には、前記
半導体層１３およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴ、ｏと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ２Ｏ，Ｔ２Ｏが形成されている。この２つの選択トラ
ンジスタＴ　２０．　　Ｔ　２０は、前記半導体層１３
およびソース、ドレイン電極Ｓ、Ｄと、電荷蓄積機能の
ない上部ゲート絶縁膜１５と、上部ゲート電極Ｇ２０と
で構成されたコブラナー型薄膜トランジスタであり、一
方の選択トランジスタＴ２゜は、半導体層１３およびソ
ース、ドレイン電極Ｓ。

Ｄと、上部ゲート絶縁膜１５の一方の薄膜部分と、上部
ゲート電極Ｇ２０とで構成され、他方の選択トランジス
タＴ２ｏは、前記半導体層１３およびソース、ドレイン
電極Ｓ、Ｄと、上部ゲート絶縁膜１５の他方の薄膜部分
と、上部ゲート電極Ｇ２ｏとで構成されている。

この２つの選択トランジスタＴ２ｏ、　Ｔ２．は、その
ゲート電極（上部ゲート電極）Ｇ２０を半導体層１３の
全体に対向する電極としたことによってゲート側で共通
接続されており、またこの両選択トランジスタＴ　２０
＋　　Ｔ　２ｏは、そのソース、ドレイン電極Ｓ、Ｄを
メモリトランジスタＴ、。と共用したことによって、メ
モリトランジスタＴ１ｏと直列に接続されている。

さらに、前記上部ゲート絶縁膜１５の選択トランジスタ
Ｔ　２（１＋　Ｔ２Ｏを構成する２箇所の薄膜部分はそ
れぞれ、下部ゲート絶縁膜１２のメモリ領域に対応する
膜厚部分のチャンネル長方向の幅を下部ゲート電極ＧＩ
Ｏのチャンネル長方向幅より小さくすることによって、
下部ゲート電極Ｇ、。の両側部にラップさせである。こ
のようにしているのは、メモリトランジスタＴ、ｏと両
選択トランジスタＴ２゜、Ｔ２．との電気的な接続を確
保するためであり、上部ゲート絶縁膜１５の選択トラン
ジスタＴ　２０＋　Ｔ　２ｏを構成する薄膜部分を下部
ゲート電極Ｇ１ｏにラップさせておけば、半導体層１３
のメモリトランジスタ部分と選択トランジスタ部分との
境界部（メモリ領域対応部分の両側部）に、メモリトラ
ンジスタＴ、。のゲート電極（下部ゲート電極）Ｇｏｏ
からも選択トランジスタＴ２０＋　Ｔ　２０のゲート電
極（上部ゲート電極）Ｇ２０からもゲート電圧を印加す
ることができるから、メモリトランジスタＴ１ｏと選択
トランジスタＴ　２０＋　Ｔ２Ｏとの両方をＯＮさせた
ときに、半導体層１３を介してドレイン電極りからソー
ス電極Ｓに電流が流れる。なお、この実施例では、上部
ゲート絶縁膜１５のメモリ領域上の膜厚部分の幅を、下
部ゲート電極Ｇ１ｏの幅のほぼ１／２としているが、こ
の膜厚部分の幅は、下部ゲート電極Ｇ、。の幅量下であ
れば任意の幅でよく、要は、上部ゲート絶縁膜１５の薄
膜部分が下部ゲート電極Ｇ、。の少なくとも側縁に対向
していればよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、基板１１上にクロム等の金属膜を５００人の厚さ
に堆積させ、この金属膜をフォトリソグラフィ法により
バターニングして、第３図（ａ）に示すように、下部ゲ
ート電極ＣＯＯとゲートラインＧ　Ｌ　、、を同時に形
成する。

次に、第３図（ｂ）に示すように、基板１１上の全面に
、電荷蓄積機能のない下層絶縁膜（通常の窒化シリコン
膜）１２ａと、電荷蓄積機能をもつメモリ性絶縁膜（シ
リコンの組成比を多くした窒化シリコン膜）１２ｂとを
、１９００人、１００人の厚さに連続して順次堆積させ
、この下層絶縁膜１２ａとメモリ性絶縁膜１２ｂとから
なる二層の下部ゲート絶縁！１１２を形成し、その上に
、ｉ型アモルファスシリコンまたはｉ型ポリシリコンか
らなる半導体層１３と、ｎ型半導体（ｎ型アモルファス
シリコンまたはｎ型ポリシリコン）からなるオーミック
コンタクト層１４とを、１０００人。

２５０人の厚さに連続して順次堆積させ、さらにその上
に、クロム等からなるソース、ドレイン電極用金属膜３
０を５００人の厚さに堆積させる。

次に、前記ソース、ドレイン電極用金属膜３０をフォト
リソグラフィ法によりバターニングして、第３図（Ｃ）
に示すように、前記ソース、ドレイン電極用金属膜３０
からなるソース、ドレイン電極Ｓ、Ｄおよびソース、ド
レインラインＳＬ。

ＤＬを形成し、次いでオーミックコンタクト層１４をソ
ース、ドレイン電極Ｓ、Ｄおよびソース。

ドレインラインＳＬ、ＤＬの形状にバターニングする。

次に、第３図（ｄ）に示すように、前記半導体層１３を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にバターニングして、メモリトランジスタＴＩＯを
構成する。なお、この半導体層１３は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｅ）に示すように、基板１１上の全面に
、上部ゲート絶縁膜１５の下層絶縁膜１５ａと、エツチ
ングストッパ用絶縁膜１５ｂと、上層絶縁膜１５ｃを、
１９００人、１００人、３０００人の厚さに順次堆積さ
せる。

次に、第３図（ｆ）に示すように、前記上層絶縁ｌ１１
５Ｃのうち、下部ゲート絶縁膜１２のメモリ領域（下部
ゲート電極Ｇ、。の対向部分）とソース電極Ｓとの間お
よび前記メモリ領域とドレイン電極りとの間の部分をフ
ォトリソグラフィ法によりエツチング除去し、前記メモ
リ領域の上の部分とソース、ドレイン電極Ｓ、Ｄのほぼ
中央に対向する位置から外側の部分とを、下層絶縁膜１
５ａとエツチングストッパ用絶縁膜１５ｂと上層絶縁膜
１５ｃとからなる三層膜構造の厚膜部分（膜厚５０００
人）とし、前記メモリ領域とソース、ドレイン電極Ｓ、
Ｄとの間の部分を、下層絶縁膜１５ａとエツチングスト
ッパ用絶縁膜１５ｂとからなる二層膜構造の薄膜部分（
膜厚２０００人）とした上部ゲート絶縁膜１５を形成す
る。この場合、前記上層絶縁膜ユ５Ｃの除去部分をエツ
チングしても、このエツチングの進行はエツチングスト
ッパ用絶縁膜１５ｂによって阻止されるから、上層絶縁
膜１５ｃをバターニングするエツチング時に下層絶縁膜
１５ａがダメージを受けることはなく、したがって、こ
の上部ゲート絶縁８１５は歩留よく形成することができ
る。

次に、第３図（ｇ）に示すように、前記上部ゲート絶縁
膜１５の上にアルミニウム等の金属膜を４０００人の厚
さに堆積させ、この金属膜をフォトリソグラフィ法によ
りバターニングして上部ゲート電極Ｇ２゜および上部ゲ
ートラインＧＬ２ｏを形成して、２つの選択トランジス
タＴ２０．　　Ｔ２ｏを構成し、薄膜トランジスタメモ
リを完成する。

第４図は前記薄膜トランジスタメモリの等価回路図であ
り、この薄膜トランジスタメモリは、１つの薄膜トラン
ジスタの中に、メモリトランジスタＴ１ｏと２つの選択
トランジスタＴ２ｏ、Ｔ２ｏとを積層して形成した構成
となっている。なお、第４図では１つの薄膜トランジス
タメモリの等価回路を示しているが、この薄膜トランジ
スタメモリは、下部ゲートラインＧＩＯおよび上部ゲー
トラインＧ２ｏとソース、ドレインラインＳＬ、ＤＬと
の交差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにし・て行なわれる。

第４図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第４図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
ｏ、　Ｔ、ｏのゲート電極Ｇ２０にＯＮ電圧ＶＯＮを印
加し、メモリトランジスタＴＩＯのゲート電極Ｇ１に書
込み電圧＋ＶＰを印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ２゜、Ｔ２ｏがオンし、メモリトランジスタＴ１ｏの
ゲート電極Ｇ、。とソース、ドレイン電極Ｓ。

Ｄとの間に書込み電圧＋ＶＰがががって下部ゲート絶縁
膜１２のメモリ領域（メモリ性絶縁膜１２ｂのゲート電
極ＧＩＯ対向部）に電荷がトラップされ、メモリトラン
ジスタＴ１ｏが書込み状態（ＯＦＦ状態）となる。

また消去時は、第４図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２゜のゲート電極Ｇ２０にＯＮ電
圧Ｖ。Ｎを印加し、メモリトランジスタＴ１ｏのゲート
電極ＧＩＯに、書込み電圧＋Ｖ。

とは逆電位の消去電圧−ＶＰを印加する。このような電
圧を印加すると、選択トランジスタＴ　２０＋Ｔ２０が
オンし、メモリトランジスタＴＩｏのゲート電極Ｇ、ｏ
とソース、ドレイン電極Ｓ、Ｄとの間に書込み電圧子■
Ｐと逆電位の電位差（Ｖｐ）が生じて下部ゲート絶縁膜
１２のメモリ領域にトラップされている電荷が放出され
、メモリトランジスタＴｌｏが消去状態（ＯＮ状態）と
なる。

一方、読出し時は、第４図（ｃ）に示すように、メモリ
トランジスタＴ１ｏのゲート電極Ｇ、ｏとソース電極Ｓ
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
゜、Ｔ２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。Ｎを印加
し、ドレイン電極りに読出し電圧ＶＤを印加する。この
ような電圧を印加すると、メモリトランジスタＴ１ｏが
消去状態（ＯＮ状態）であればドレイン電極りからソー
ス電極Ｓに電流が流れ、メモリトランジスタＴＩＯが書
込み状態（ＯＦＦ状態）であれば前記電流は流れないた
めソース電極Ｓからソースラインに流れる電流の有無に
応じた読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極Ｇ１゜と電荷蓄積機能をもつ下部ゲート絶縁膜１２
と半導体層１３およびソース、ドレイン電極Ｓ、Ｄとを
積層して構成したメモリトランジスタＴＩＯの上に、電
荷蓄積機能のない上部ゲート絶縁膜１５と上部ゲート電
極Ｇ２ｏとを積層して、前記半導体層１３およびソース
、ドレイン電極Ｓ、ＤをメモリトランジスタＴ１ｏと共
用する２つの選択トランジスタＴ、ｏ、Ｔ２゜を構成し
たものである。

そして、この薄膜トランジスタメモリは、メモリトラン
ジスタＴ、。と選択用薄膜トランジスタＴ２゜、Ｔ２．
とを積層して構成したものであるから、メモリトランジ
スタＴ１ｏと選択トランジスタＴ　、ｏ。

Ｔ０ｎとで構成されるトランジスタメモリの素子面積を
小さくして集積度を上げることができる。またこの薄膜
トランジスタメモリでは、前記半導体層１３およびソー
ス、ドレイン電極Ｓ、ＤをメモリトランジスタＴ１ｏと
選択トランジスタＴ　２ｏ。

Ｔ２゜とに共用しているため、第３図にその製造工程を
示したように、少ない工程数で容易に製造することがで
きる。

しかも、この薄膜トランジスタメモリにおいては、メモ
リトランジスタＴ１ｏのゲート電極である下部ゲート電
極Ｇ、。を下部ゲート絶縁膜１２の一部分に対向させる
ことによって、前記下部ゲート絶縁膜１２の下部ゲート
電極Ｇ、。を対向させた部分をメモリ領域とするととも
に、選択トランジスタＴ２ｏ、　Ｔ２Ｏのゲート電極で
ある上部ゲート電極Ｇ２０と半導体層１３との間の上部
ゲート絶縁膜１５の膜厚を、半導体層１３の前記メモリ
領域に対応する部分の上において厚くしているため、半
導体層１３の選択トランジスタＴ２ｏ領域（下部ゲート
絶縁膜１２のメモリ領域以外の領域に対応する部分）と
メモリトランジスタＴ１゜のゲート電極である下部ゲー
ト電極Ｇｌｏとの間、および半導体層１３のメモリトラ
ンジスタＴ１ｏ領域（下部ゲート絶縁膜１２のメモリ領
域に対応する部分）と選択トランジスタＴ、。のゲート
電極である上部ゲート電極Ｇ２０との間をそれぞれ確実
に絶縁分離することができる。したがって、この薄膜ト
ランジスタメモリによれば、選択トランジスタＴ２０．
Ｔ　２゜がメモリトランジスタＴ１ｏのゲート電極（下
部ゲート電極）ＧｌＯに印加するゲート電圧の影響で誤
動作することはなく、また、メモリトランジスタＴ、ｏ
が選択トランジスタＴ２゜、Ｔ２．のゲート電極（上部
ゲート電極）　Ｇ２゜に印加するゲート電圧の影響で誤
動作することもないから、半導体層１３およびソース、
ドレイン電極Ｓ、Ｄを共用するメモリトランジスタＴ１
ｏと選択トランジスタＴ　２０゜Ｔ２゜とを積層して構
成したものでありながら、メモリトランジスタＴＩＯと
選択トランジスタＴ２゜Ｔ２Ｏとをそれぞれ正常に動作
させて安定した書込み、消去、読出しを行なうことがで
きる。

さらに、この薄膜トランジスタメモリにおいては、上部
ゲート絶縁膜１５を、下層絶縁膜１５１の表面全体にエ
ツチングストッパ用絶縁膜１５ｂを形成しその上に上層
絶縁膜１５ｃを形成した積層膜としているため、上層絶
縁膜１５ｃを前記メモリ領域に対応する形状にパターニ
ングするエツチング時に下層絶縁膜１５ａがダメージを
受けることはなく、したがって、膜厚を半導体層１３の
メモリ領域対応部分の上において厚くした前記上部ゲー
ト絶縁膜１５を歩留よく形成して、薄膜トランジスタメ
モリの信頼性を向上させることかできる。

上 また、この薄膜トランジスタメモリでは、γ部ゲート絶
縁膜１／のソース、ドレイン電極Ｓ、Ｄｉのほぼ中央に
対向する位置から外側の部分の膜厚も厚くしているため
、上部ゲート電極Ｇ２０とソース、ドレイン電極Ｓ、Ｄ
との間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ、。に対して２つの選択トランジ
スタＴ２゜を備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第５図〜第７図は本発明の第２の実施例を示している。

この実施例の薄膜トランジスタメモリは、１つのメモリ
トランジスタＴｌｏに対して１つの選択トランジスタＴ
２０を備えたもので、第５図および第６図は薄膜トラン
ジスタメモリの断面図および平面図であり、第７図は薄
膜トランジスタメモリの等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴＩ（＋のゲート電極である下部ゲート電極ＧＩ
Ｏを半導体層１３のほぼ半分の領域に対向させて形成し
て、下部ゲート絶縁膜１２の下部ゲート電極Ｇ１゜と半
導体層１３との間の部分をメモリ領域とし、選択トラン
ジスタＴ２ｏのゲート電極である上部ゲート電極Ｇ２０
は半導体層１３の全体に対向させて形成するとともに、
上部ゲート絶縁膜１５の膜厚を、半導体層１３のメモリ
領域対応部分の上において厚くしたもので、メモリトラ
ンジスタＴ＋ｏは、下部ゲート電極Ｇ１１）と、下部ゲ
ート絶縁膜１２と、半導体層１３およびソース。

ドレイン電極Ｓ、Ｄとによって構成され、選択トランジ
スタＴ２ｏは、前記半導体層１３およびソース、ドレイ
ン電極Ｓ、Ｄと、上部ゲート絶縁膜１５の薄膜部分と、
上部ゲート電極Ｇ２０とによって構成されている。また
、前記上部ゲート絶縁膜１５は、半導体層１３の全体を
覆う下層絶縁膜１５ａと、この下層絶縁膜１５ｇの表面
全体に形成されたエツチングストッパ用絶縁膜１５ｂと
、このエツチングストッパ用絶縁膜１５ｂの上に前記メ
モリ領域に対応させて形成された上層絶縁膜１５ｃとか
らなる積層膜とされており、この上部ゲート絶縁膜１５
の厚膜部分（膜厚５０００人）は、下層絶縁膜１５ａと
エツチングストッパ用絶縁膜１５ｂと上層絶縁、ｉｉ　
１５　ｃとからなる三層膜構造とされ、薄膜部分（膜厚
２０００人）は、下層絶縁膜１．５ａとエツチングスト
ッパ用絶縁膜３．５　ｂとからなる二層膜構造とされて
いる。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２ｏを１つとしただけで、基本的な構成は
前記第１の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものである。この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容易に製造することができる。そして
、この薄膜トランジスタメモリにおいては、メモリ用薄
膜トランジスタのケート電極である下部ゲート電極を下
部ゲート絶縁膜の一部分に対向させることによって、前
記下部ゲート絶縁膜の下部ゲート電極を対向させた部分
をメモリ領域とするとともに、選択用薄膜トランジスタ
のゲート電極である上部ゲート電極と半導／ＡＭとの間
の上部ゲート絶縁膜を、半導体層の全体を覆う下層絶縁
膜と、この下層絶縁膜の表面全体に形成されたエツチン
グストッパ用絶縁膜と、このエツチングストッパ用絶縁
膜の上に前記メモリ領域に対応させて形成された上層絶
縁膜とからなる積層膜とすることにより、この上部ゲー
ト絶縁膜の膜厚を半導体層のメモリ領域対応部分の上に
おいて厚くしているため、半導体層の選択用薄膜トラン
ジスタ領域（下部ゲート絶縁膜のメモリ領域以外の領域
に対応する部分）とメモリ用薄膜トランジスタのゲート
電極である下部ゲート電極との間、および半導体層のメ
モリ用薄膜トランジスタ領域（下部ゲート絶縁膜のメモ
リ領域に対応する部分）と選択用薄膜トランジスタのゲ
ート電極である上部ゲート電極との間をそれぞれ確実に
絶縁分離することができる。したがって、この薄膜トラ
ンジスタメモリによれば、選択用薄膜トランジスタがメ
モリ用薄膜トランジスタのゲート電極（下部ゲート電極
）に印加するゲート電圧の影響で誤動作することはなく
、また、メモリ用薄膜トランジスタが選択用薄膜トラン
ジスタのゲート電極（上部ゲート電極）に印加するゲー
ト電圧の影響で誤動作することもないから、半導体層お
よびソース、ドレイン電極を共用するメモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとを積層して構成し
たものでありながら、メモリ用薄膜トランジスタと選択
用薄膜トランジスタとをそれぞれ正常に動作させて安定
した書込み、消去、読出しを行なうことができる。しか
も本発明では、上部ゲート絶縁膜を、下層絶縁膜の表面
全体にエツチングストッパ用絶縁膜を形成しその上に上
層絶縁膜を形成した積層膜としているため、上層絶縁膜
を前記メモリ領域に対応する形状にバターニングするエ
ツチング時に下層絶縁膜がダメージを受けることはなく
、したがって、膜厚を半導体層のメモリ領域対応部分の
上において厚くした前記上部ゲート絶縁膜を歩留よく形
成して、薄膜トランジスタメモリの信頼性を向上させる
ことができる。

【図面の簡単な説明】

第１図〜第４図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図、第３図は薄膜トランジスタメモリの製
造工程図、第４図は薄膜トランジスタメモリの等価回路
図である。第５図〜第７図は本発明の第２の実施例を示
したもので、第５図および第６図は薄膜トランジスタメ
モリの断面図および平面図、第７図は薄膜トランジスタ
メモリの等価回路図である。第８図は従来の薄膜トラン
ジスタメモリの等価回路図である。 １１・・・基板、ＴＩｏ・・・メモリ用薄膜トランジス
タ、Ｔ２Ｏ・・・選択用薄膜トランジスタ、ＧＩ。・・
・下部ゲート電極、】２・・・下部ゲート絶縁膜、１３
・・・半導体層、１４・・・オーミックコンタクト層、
Ｓ・・・ソース電極、Ｄ・・・ドレイン電極、１５・・
・上部ゲート絶縁膜、１５ａ・・・下層絶縁膜、１５ｂ
・・・エツチングストッパ用絶縁膜、１５ｃ・・・上層
絶縁膜、Ｇ２０・・・上部ゲート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層と、この半導体層の両側部の上
   に形成されたソース、ドレイン電極と、前記半導体層お
   よびソース、ドレイン電極の上に形成された電荷蓄積機
   能のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の
   上に形成された上部ゲート電極とを備え、前記下部ゲー
   ト電極と下部ゲート絶縁膜と半導体層およびソース、ド
   レイン電極とでメモリ用薄膜トランジスタを構成し、前
   記半導体層およびソース、ドレイン電極と上部ゲート絶
   縁膜と上部ゲート電極とで選択用薄膜トランジスタを構
   成するとともに、前記下部ゲート電極は前記半導体層の
   一部分に対向させて形成して、前記下部ゲート絶縁膜の
   前記下部ゲート電極と対向する部分をメモリ領域とし、
   かつ前記上部ゲート電極は前記半導体層の全体に対向さ
   せて形成するとともに、前記上部ゲート絶縁膜を、前記
   半導体層の全体を覆う下層絶縁膜と、この下層絶縁膜の
   表面全体に形成されたエッチングストッパ用絶縁膜と、
   このエッチングストッパ用絶縁膜の上に前記メモリ領域
   に対応させて形成された上層絶縁膜とからなる積層膜と
   したことを特徴とする薄膜トランジスタメモリ。