JPH03290973A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第１４図は前記従来の薄膜トランジスタメモリの等価回
路図であり、ここでは、１つのメモリトランジスタに対
して２つの選択トランジスタを備えた薄膜トランジスタ
メモリの等価回路を示している。

第１４図において、Ｔ１はメモリトランジスタ、Ｔ２は
メモリトランジスタＴ１の両側に配置された２つの選択
トランジスタであり、メモリトランジスタＴ、のソース
電極Ｓ１は一方の選択トランジスタＴ２のドレイン電極
Ｄ２に接続され、メモリトランジスタＴ１のドレイン電
極Ｄ１は他方の選択トランジスタＴ２のソース電極Ｓ２
に接続されている。そして、前記一方の選択トランジス
タＴ２のソース電極Ｓ２はトランジスタメモリのソース
電極Ｓ。とされ、他方の選択トランジスタＴ２のドレイ
ン電極Ｄ２はトランジスタメモリのドレイン電極り。と
されており、前記ソース電極Ｓｏは図示しないソースラ
インに接続され、前記ドレイン電極り。は図示しないド
レインラインに接続されている。またメモリトランジス
タＴ１のゲート電極Ｇ１は図示しない第１のゲートライ
ンに接続され、２つの選択トランジスタＴ２のゲート電
極Ｇ２は図示しない第２のゲートラインに共通接続され
ている。なお、前記第１および第２のゲートラインは多
数本平行に配線され、ソースラインおよびドレインライ
ンはゲートラインと直交させて多数本配線されており、
メモリトランジスタＴ１と選択トランジスタＴ２とによ
って構成される薄膜トランジスタメモリは、第１　第２
ゲートラインとソース、ドレインラインとの交差部にそ
れぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去読出しは次
のようにして行なわれる。

第１４図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第１４図
（ａ）に示すように、ソース電極Ｓ。およびドレイン電
極り。を接地（ＧＮＤ）するとともに、選択トランジス
タＴ２のゲート電極Ｇ２にＯＮｍ圧Ｖ。Ｎを印加し、メ
モリトランジスタＴ。

のゲート電極Ｇ１に書込み電圧＋ＶＰを印加する。

このような電圧を印加すると、選択トランジスタＴ２が
オンし、メモリトランジスタＴ１のゲート電極Ｇ１とソ
ース、ドレイン電極Ｓｔ、Ｄ＋　との間に書込み電圧＋
ｖＰがかかって、メモリトランジスタＴ１が書込み状態
（ＯＦＦ状態）となる。

また消去時は、第１４図（ｂ）に示すように、ソース電
極Ｓ。およびドレイン電極り。を接地（ＧＮＤ）すると
ともに、選択トランジスタＴ２のゲート電極Ｇ２にＯＮ
電圧Ｖ。Ｎを印加し、メモリトランジスタＴ１のゲート
電極Ｇ１に、書込み電圧子Ｖ、とは逆電位の消去電圧−
Ｖ、を印加する。このような電圧を印加すると、選択ト
ランジスタＴ２がオンし、メモリトランジスタＴ１のゲ
ート電極Ｇ１とソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧＋Ｖ、と逆電位の電位差（Ｖｐ）が
生じて、メモリトランジスタＴ、が消去状態（ＯＮ状態
）となる。

一方、読出し時は、第１４図（ｃ）に示すように、メモ
リトランジスタＴ、のゲート電極Ｇ、とソース電極Ｓ。

を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
のゲート電極Ｇ２にＯＮ電圧Ｖ。Ｎを印加し、ドレイン
電極り。に読出し電圧ＶＤを印加する。このような電圧
を印加すると、メモリトランジスタＴ、が消去状態（Ｏ
Ｎ状態）であればドレイン電極り。からソース電極Ｓｏ
に電流が流れ、メモリトランジスタＴ１が書込み状態（
ＯＦＦ状態）であれば前記電流は流れないため、ソース
電極Ｓ。からソースラインに流れる電流の有無に応じた
読出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ１に対して
２つの選択トランジスタＴ２を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、１つのメモリトランジスタに対して１つの選択トラ
ンジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、シたがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。

しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容品に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極とこの下部ゲート電極を覆って
前記基板上に形成された電荷蓄積機能をもつ下部ゲート
絶縁膜とこの下部ゲート絶縁膜の上に形成された半導体
層とこの半導体層の両側部の上に形成されたソース、ド
レイン電極と、前記半導体層およびソース、ドレイン電
極の上に形成された電荷蓄積機能のない上部ゲト絶縁膜
とこの上部ゲート絶縁膜の上に形成された上部ゲート電
極とを備え、前記下部ゲート電極と下部ゲート絶縁膜と
半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記下部ゲート電極は、前記基板上
に形成した下部ゲートラインの上に前記半導体層の一部
分に対向させて突出形成して、前記下部ゲート絶縁膜の
前記下部ゲート電極と対向する部分をメモリ領域とし、
前記上部ゲート絶縁膜は、前記基板上に前記下部ゲート
ラインを覆いかつ前記下部ゲート電極の上面を露出させ
る厚さに形成した平坦化絶縁膜の上に形成し、かつ前記
上部ゲート電極は前記半導体層の全体に対向させて形成
するとともに、前記上部ゲート絶縁膜を、前記半導体層
の全体を覆うＦ層絶縁膜とこの下層絶縁膜の表面全体に
形成されたエツチングストッパ用絶縁膜とこのエツチン
グストッパ用絶縁膜の上に前記メモリ領域に対応させて
形成された上層絶縁膜とからなる積層膜としたものであ
る。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、下部ゲ
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジスタと共用する選択用薄膜トランジスタを構成し
たものである。この薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを積層
して構成したものであるから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとで構成されるトランジス
タメモリの素子面積を小さくして集積度を上げることが
できるし、また前記半導体層およびソース、ドレイン電
極をメモリ用薄膜トランジスタと選択用薄膜トランジス
タとに共用しているため、少ない工程数で容品に製造す
ることができる。そして、この薄膜トランジス６′メモ
リにおいては、下部ゲート電極を、基板上に形成した下
部ゲートラインの上に半導体層の一部分に対向させて突
出形成して、下部ゲート絶縁膜の下部ゲート電極と対向
する部分をメモリ領域とするとともに、下部ゲートライ
ンの上に下部ゲート電極の上面を露出させる厚さに平坦
化絶縁膜を形成して、この平坦化絶縁膜の上に下部ゲー
ト絶縁膜を形成することにより、半導体層のメモリ領域
対応部分以外の部分と下部ゲートラインとの間の絶縁層
を、平坦化絶縁膜と下部ゲート絶縁膜とからなる厚膜と
し、さらに、半導体層と上部ゲート電極との間の上部ゲ
ート絶縁膜を、半導体層の全体を覆う下層絶縁膜とその
表面全体に形成したエツチングストッパ用絶縁膜とその
上に前記メモリ領域に対応させて形成した上層絶縁膜と
からなる積層膜とすることにより、この上部ゲート絶縁
膜の膜厚を半導体層のメモリ領域対応部分の上において
厚くしているため、半導体層の選択用薄膜トランジスタ
領域（下部ゲート絶縁膜のメモリ領域以外の領域に対応
する部分）とメモリ用薄膜トランジスタのゲート電極で
ある下部ゲート電極との間（下部ゲートラインとの間）
、および半導体層のメモリ用薄膜トランジスタ領域（下
部ゲート絶縁膜のメモリ領域に対応する部分）と選択用
薄膜トランジスタのゲート電極である上部ゲート電極と
の間をそれぞれ確実に絶縁分離することができる。した
がって、この薄膜トランジスタメモリｌこよれば、選択
用薄膜トランジスタがメモリ用薄膜トランジスタのゲー
ト電極（下部ゲート電極）に印加するゲート電圧の影響
で誤動作することはなく、また、メモリ用薄膜トランジ
スタが選択用薄膜トランジスタのゲート電極（上部ゲー
ト電極）に印加するゲート電圧の影響で誤動作すること
もへいから、半導体層およびソース、ドレイン電極を共
用するメモリ用薄膜トランジスタと選択用薄膜トランジ
スタとを積層して構成したものでありながら、メモリ用
薄膜トランジスタと選択用薄膜トランジスタとをそれぞ
れ正常に動作させて安定した書込み、消去、読出しを行
なうことができる。

しかも本発明では、前記上部ゲート絶縁膜を、下層絶縁
膜の表面全体にエツチングストッパ用絶縁膜を形成しそ
の上に上層絶縁膜を形成した積層膜としているため、上
層絶縁膜を前記メモリ領域に対応する形状にバターニン
グするエツチング時に゛ト層絶縁膜がダメージを受ける
ことはなく、したがって、膜厚を半導体層のメモリ領域
対応部分の上において１ｖ＜シた前記上部ゲート絶縁膜
を歩留よく形成して、薄膜トランジスタメモリの信頼性
を向上させることができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第１．Ｏは１は本発明の第コの実施例を示した
もので、第１図および第２図は薄膜トランジスタメモリ
の断面図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
］１はガラス等からなる絶縁性基板であり、この基板１
１上には下部ゲート電極ＧＩＯが形成さねでいる。この
下部ゲート電極ＧＩＯは、基板】１上に形成した下部ゲ
ートラインＧ　Ｌ　、、の上に局部的に突出形成されて
おり、この下部ゲート電極Ｇ１ｏは、下部ゲートライン
ＧＬ、ｏと同し幅に、３０００人の厚さに形成されてい
る。また、前記基板１１上には、下部ゲートｔ４極Ｇ、
。の上面を除いて下部ゲートラインＧＬ、。全体を覆う
平坦化絶縁膜１２が形成されている。この平坦化絶縁＃
！１２は電荷蓄積機能のない絶縁膜からなっており、こ
の平坦化絶縁膜１２は、その上面が下部ゲート電極ＧＩ
Ｏの上面とばぼ面一になる膜厚に形成されている。そし
て、この平坦化絶縁膜１２の上には、前記下部ゲート電
極Ｇ１ｏを覆う下部ゲート絶縁膜１３が、基板１１のほ
ぼ全面にわたって形成されている。この下部ゲート絶縁
膜１３はその上層部の全域に電荷蓄積機能をもたせたも
ので、この上部ゲート絶縁膜１３は、電荷蓄積機能のな
い５ｉＮ（窒化シリコン）からなるｆ層絶縁膜１３ａの
上に、Ｓｉ　　（シリコン）の組成比を多くして電荷蓄
積機能をもたせたＳｊＮからなるメモリ性絶縁膜１３ｂ
を積層した二層膜となっている。

なお、前記下層絶縁膜１３ａの膜厚は１９００人、メモ
リ性絶縁膜１３ｂの膜厚は１００人である。

この下部ゲート絶縁膜１３の上（メモリ性絶縁膜１３ｂ
の上）には、アモルファスシリコンまたはポリシリコン
からなるｌ型の半導体層１４がトランジスタメモリの素
Ｔ形状に対応するパターンに形成されており、この半導
体層１４の両側部の上には、ｎ型半導体（ｎ型不純物を
ドープしたアモルファスシリコンまたはポリシリコン）
からなるオーミックコンタクト層１５を介して、ソース
電極Ｓとドレイン電極りが形成されている。この゛／−
ス電極Ｓおよびドレイン電極りはそれぞれ、下部ゲート
絶縁膜１３の上に前記下部ゲートラインＧ　Ｌ　＋　ｏ
と直交させて配線したソースラインＳＬおよびドレイン
ラインＤＬにつながっている。そして、前記半導体層１
４およびソース、ドレイン電極Ｓ、Ｄの上には、基板１
１のほぼ全面にわたって、電荷蓄積機能のない窒化シリ
コンからなる上部ゲート絶縁膜１６が形成されている。

この上部ゲート絶縁膜１６の上には、上部ゲートライン
ＧＬ２ｏが上部ゲートラインＧ　Ｌ　＋　ｏと平行に配
線されており、この上部ゲートラインＧ　Ｌ　２０のう
ちの半導体層１４上の部分は上部ゲート電極Ｇ２ｎとさ
れている。

そして、前記下部ゲート電極ＧＩＯと、電荷蓄積機能を
もつ下部ゲート絶縁膜１３と、半導体層】４およびソー
ス、ドレイン電極Ｓ、Ｄとは、逆スタガー型のメモリ用
薄膜トランジスタ（以下、メモリトランジスタという）
Ｔ＋。を構成している。

また、このメモリトランジスタＴ１゜のゲート電極であ
る＝下部ゲート電極Ｇ、。は、半導体層１４のチャンネ
ル長方向の中央部（ソース、ドレイン電極ＳＤ間の中央
部）に対向させて、半導体層１４のチャンネル長方向幅
のほぼ１／３の幅に形成されており、したがって上部ゲ
ート絶縁膜１３は、下部ゲート電極ＧＩＱと対向する中
央部分だけがメモリ領域となっている。

−Ｘ、前記上部ゲート電極Ｇ２＋）は、半導体層１４の
全体に対向する電極とされており、この上部ゲート電極
Ｇ２ｏと半導体層１４との間の上部ゲート絶縁膜１６は
、下部ゲート絶縁膜１３のメモリ領域（下部ゲート電極
Ｇ１ｏの対向部分）の上の部分と、ソース、ドレイン電
極Ｓ、Ｄのほぼ中央に対向する位置から外側の部分の膜
厚を厚くし、前記メモリ領域とソース電極Ｓとの間およ
びメモリ領域とドレイン電極りとの間の部分の膜厚をそ
れぞれ薄くした絶縁膜とされている。すなわち、この上
部ゲート絶縁膜１６は、半導体層１３の全体を覆う下層
絶縁膜１６ａとこの下層絶縁膜１６ａの表面全体に形成
されたエツチングストッパ用絶縁膜１６ｂとこのエツチ
ングストッパ用絶縁膜１６ｂの上に前記メモリ領域およ
びソース。

ドレイン電極Ｓ、Ｄのほぼ中央から外側の部分にそれぞ
れ対応させて形成された上層絶縁膜１６ｃとからなる積
層膜とされており、前記下層絶縁膜１６ａと上層絶縁膜
１６ｃは例えば電荷蓄積機能のないＳｉＮで形成され、
エツチングストッパ用絶縁膜１６ｂは例えばＡＮ２０ｉ
（アルミナ）で形成されている。また、下層絶縁膜１６
ａの膜厚は１９００人、エツチングストッパ用絶縁膜１
６ｂの膜厚は１００人、上層絶縁膜１６ｃの膜厚は３０
００人とされており、この−Ｆ部ゲート絶縁膜１６の厚
膜部分（上層絶縁膜１６ａとエツチングストッパ用絶縁
膜１６ｂと上層絶縁膜１６ｃとからなる三層膜部分）の
膜厚は、半導体層１４のメモリ領域対応部分に上部ゲー
ト電極Ｇ２０からゲート電圧が印加されるのを防ぐのに
十分な膜厚（５０００人）とされ、上部ゲート電極Ｇ２
ｏの薄膜部分（下層絶縁膜１６ａとエツチングストッパ
用絶縁膜１６ｂとからなる二層膜部分）の膜厚は、半導
体層１４に上部ゲート電極Ｇ２０から十分なゲート電圧
を印加できる膜Ｊソ（２０００人）とされている。なお
、この上部ゲート絶縁膜］６の膜厚部分は、ソース、ド
レインラインＳＬ、ＤＬの長さ方向における絶縁膜全長
に形成されている。

そして、前記メモリトランジスタＴ１ｏの上には、前記
半導体層１４およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴ１ｏと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ　２０＋　７２゜が形成されている。この２つの選択
トランジスタＴ　２０＋　Ｔ　２ｏは、前記半導体層１
４およびソース、ドレイン電極Ｓ、Ｄと、電荷蓄積機能
のない上部ゲート絶縁膜１６と、上部ゲート電極Ｇ２０
とで構成されたコブラナー型薄膜トランジスタであり、
一方の選択トランジスタＴ２゜は、半導体層１４および
ソース、ドレイン電極Ｓ。

Ｄと、上部ゲート絶縁膜１６の一方の薄膜部分と、上部
ゲート電極Ｇ２０とで構成され、他方の選択トランジス
タＴ２０は、前記半導体７Ｗ１４およびソース、ドレイ
ン電極Ｓ、Ｄと、上部ゲート絶縁膜１６の他方の薄膜部
分と、上部ゲート電極Ｇ２０とで構成されている。

この２つの選択トランジスタＴ　２０＋　　Ｔ　２ｏは
、そのゲート電極（上部ゲート電極）Ｇ２０を半導体層
１４の全体に対向する電極としたことによってゲート側
で共通接続されており、また二の両選択トランジスタＴ
２．．Ｔ２ｏは、そのソース、ドレイン電極Ｓ、Ｄをメ
モリトランジスタＴｌｏと共用したことによって、メモ
リトランジスタＴ１ｏと直列に接続されている。

さらに、前記上部ゲート絶縁膜１６の選択トランジスタ
Ｔ　２０＋　１２０を構成する２箇所の薄膜部分はそれ
ぞれ、下部ゲート絶縁膜１３のメモリ領域に対応する膜
厚部分のチャンネル長方向の幅を下部ゲート電極ＧＩＯ
のチャンネル長方向幅より小さくすることによって、下
部ゲート電極Ｇ、ｏの両側部にラップさせである。この
ようにしているのは、メモリトランジスタＴ、ｏと両選
択トランジスタＴ　２Ｄ、　Ｔ　２ｏとの電気的な接続
を確保するためであり、上部ゲート絶縁膜１６の選択ト
ランジスタＴ、。、”ｒ２ｎを構成する薄膜部分を下部
ゲート電極ＧＩＱにラップさせておけば、半導体層１４
のメモリトランジスタＴ、。領域と選択トランジスタＴ
２゜領域との境界部（下部ゲート絶縁膜１３のメモリ領
域に対応する部分の両側部）に、メモリトランジスタＴ
ＩＵのゲート電極（下部ゲート電極）Ｇ＋。

からも選択トランジスタＴ２．．Ｔ、、のゲート電極（
上部ゲート電極）Ｇ２ｏからもゲート電圧を印加するこ
とができるから、メモリトランジスタＴ１゜と選択トラ
ンジスタＴ　２ｏ、　Ｔ　２ｏとの両方をＯＮさせたと
きに、半導体層１４を介してドレイン電極りからソース
電極Ｓに電流が流れる。なお、この実施例では、上部ゲ
ート絶縁膜１６のメモリ領域上の膜厚部分の幅を、下部
ゲート電極ＧＩＯの幅のほぼ１／２としているが、この
膜厚部分の幅は、Ｆ部ゲート電極Ｇ　＋ｏの幅量下であ
れば任意の幅でよく、要は、上部ゲート絶縁膜１６の薄
膜部分が下部ゲート電極ＧＩＯの少なくとも側縁に対向
していればよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上にゲート
ラインＧ　Ｌ　、、となる金属膜３０を５００人の１ｖ
さに堆積させ、その上に下部ゲート電極Ｇ１゜となる金
属膜３１を３０００人の厚さに堆積させる。

なお、下部ゲーｈ　′ｉ＋３極Ｇ　ｌ（ｌとなる上層の
金属膜３］はＴａ　　（タンタル）等で形成し、ゲート
ラインＧＬ、。となる下層の金属膜３０は、前記上層の
金属膜３１とエツチングレートの異なる金属、例えばＣ
ｒ　　（クロム）等で形成する。

次に、第３図（ｂ）に示すように、前記上層の金属膜３
１をフォトリソグラフィ法によりバターニングして下部
ゲート電極ＧＩＯを形成し、次いで前記下層の金属膜３
０をフォトリソグラフィ法によりバターニングしてゲー
トラインＧ　Ｌ　ｌｎを形成する。

次に、第３図（Ｃ）に示すように、基板１１上の全面に
ＳＩＮまたはＳＯＧ　（スピン・オン・ガラス）等から
なる平坦化絶縁膜１２を下部ゲート電極ＧＩＯの膜厚（
３０００人）より十分厚く（膜面がほぼ平坦になる厚さ
）に堆積または塗布する。

次に、第３図（ｄ）に示すように、この平坦化絶縁膜１
２をドライエツチングにより下部ゲート電極ＣＯＯの上
面が露出するまでエツチングバックし、下部ゲート電極
Ｇ、。の上面を除いて下部ゲートラインＧ　Ｌ　、、全
体を覆う平坦化絶縁膜１２を形成する。

次に、第３図（ｅ）に示すように、前記平坦化絶縁膜１
２および下部ゲート電極ＧＩＯの上に、下部ゲート絶縁
膜１３の下層絶縁膜（電荷蓄積機能のないＳｉＮ膜）１
３ａと、電荷蓄積機能をもつメモリ性絶縁膜（Ｓｉの組
成比を多くしたＳｉＮ膜）１３ｂとを、１９００人、１
００人の厚さに連続して順次堆積させて、この下層絶縁
膜１３ａとメモリ性絶縁膜１３ｂとからなる二層の下部
ゲート絶縁膜１３を形成し、その上に、ｉ型アモルファ
スシリコンまたはｉ型ポリシリコンからなる半導体層１
４と、ｎ型半導体（ｎ型アモルファスシリコンまたはｎ
型ポリシリコン）からなるオーミックコンタクト層１５
とを、１０００人、２５０人の厚さに連続して順次堆積
させ、さらにその上に、Ｃｒ等からなるソース、ドレイ
ン電極用金属膜４０を５００人の埋さに堆積させる。

次に、前記ソース、ドレイン電極用金属膜４０をフォト
リソグラフィ法によりバターニングして、第３図（ｆ）
に示すように、前記ソース、ドレイン電極用金属膜４０
からなるソース、ドレイン電極Ｓ、Ｄおよびソース、ド
レインラインＳＬ。

ＤＬを形成し、次いでオーミックコンタクト層１５をソ
ース、ドレイン電極Ｓ、Ｄおよびソース７ドレインライ
ンＳＬ、ＤＬの形状にバターニングする。

次に、第３図（ｇ）に示すように、前記半導体層１４を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にバターニングして、メモリトランジスタＴ＋ｏを
構成する。なお、この半導体層１４は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｈ）に示すように、基板１１土の全面に
、上部ゲート絶縁膜１６の下層絶縁膜１６ａと、エツチ
ングストッパ用絶縁膜１６ｂと、上層絶縁膜１６ｃを、
１９００人、１００人、　３０００人の厚さに堆積させ
る。

次に、第３図（ｉ）に示すように、前記上層絶縁膜１６
ｃのうち、下部ゲート絶縁膜１３のメモリ領域（下部ゲ
ート電極Ｇ、。の対同部分）とソース電極Ｓとの間およ
び前記メモリ領域とドレイン電極りとの間の部分をフォ
トリソグラフィ法によりエツチング除去し、前記メモリ
領域の上の部分とソース、ドレイン電極Ｓ、Ｄのほぼ中
央に対向する位置から外側の部分とを、下層絶縁膜１６
ａとエツチングストッパ用絶縁膜１６ｂと上層絶縁膜１
６ｃとからなる三層膜部分構造の厚膜部分（膜厚５００
０人）とし、前記メモリ領域とソース。

ドレイン電極Ｓ、Ｄとの間の部分を、下層絶縁膜１６ａ
とエツチングストッパ用絶縁膜１６ｂとからなる二層膜
構造の薄膜部分（膜厚２０００人）薄膜部分とした上部
ゲート絶縁膜１６を形成する。この場合、前記上層絶縁
膜１６ｃの除去部分をエツチングしても、このエツチン
グの進行はエツチングストッパ用絶縁膜１６ｂによって
阻止されるから、土層絶縁膜１６ｃをバターニングする
エツチング時に、下層絶縁膜１６ａがダメージを受ける
ことはなく、したがって、この上部ゲート絶縁膜１６は
歩留よく形成することができる。

次に、第３図（ｊ）に示すように、前記上部ゲト絶縁膜
１６の上にＡｌｌ　（アルミニウム）等の金属膜を４０
００人の厚さに堆積させ、この金属膜をフォトリソグラ
フィ法によりバターニングし７て上部ケート電極Ｇ２０
および上部ゲートラインＧＬ２０を形成して、２つの選
択トランジスタＴ２０．　　Ｔ’２□、を構成し、薄膜
トランジスタメモリを完成する。

なお、この製造方法では、下部ゲート電極ＧＩＯと平坦
化絶縁膜１２を第３図の（ａ）〜（ｄ）に示した工程で
形成しているが、この下部ゲート市極Ｇ、。と平坦化絶
縁膜１２は他の方法で形成することもできる。

すなわち、第４図〜第９図は前記下部ゲート電極ＧＩＯ
と平坦化絶縁膜１２を形成する他の方法を示している。

第４図に示す方法は、下部ゲート電極ＧＩＯおよび下部
ゲートラインＧＬ、、を第４図（ａ）、（ｂ）に示すよ
うに前述した方法で形成し、この後、第４図（Ｃ）に示
すように、基板１１上の全面に、ＳＩＮ等からなる平坦
化絶縁膜１２を下部ゲート電極Ｇ、。と同じ膜厚（３（
１００人）に堆積させ、次いで第４図（ｄ）に示すよう
に、この平坦化絶縁膜１２のＦ部ゲート電極ＧＩｏを覆
う部分をフォトリソグラフィ法によりエツチング除去し
て、下部ゲート電極Ｇ、。の上面を除いて下部ゲートラ
インＧＬｌｏ全体を覆う平坦化絶縁膜１．２を形成する
方法である。

また、第５図に示す方法は、まず第５図（ａ）に示すよ
うに、基板１１上に、ゲートラインＧＬ、ｏとなるＣｒ
等の金属膜３０と、下部ゲート電極Ｇ、。となるＴａ等
の金属膜３１とを５００人。

３０００人の厚さに堆積させ、この後、下層の金属膜３
０をフォトリングラフィ法によりバターニングしてゲー
トラインＧ　Ｌ　＋　ｏを形成してから、上層の金属膜
３１をフォトリソグラフィ法により第５図（ｂ）に示す
ようにバターニングして下部ゲート電極ＧＩｏを形成し
、次いてこの下部ゲート電極ＧＩＯの上のフォトレジス
ト（金属膜３１のバターニングに使用したエツチングマ
スク）５０を残したまま基板１１上の全面にＳｉＮ等か
らなる平坦化絶縁Ｈ１２を第５図（Ｃ）に示すように下
部ゲート電極ＧＩＯと同じ膜厚Ｃ３０００人）に堆積さ
せ、この後に前記フォトレジスト５０を剥離することに
より、このフォトレジスト５０の上に堆積した絶縁ＩＩ
！１２をリフト・オフ除去して、第５図（ｄ）に示すよ
うな平坦化絶縁膜１２を形成する方法である。

さらに、第６図に示す方法は、まず第６図（ａ）に示す
ように、基板１１上にゲートラインＧ　Ｌ　＋　。

となるＣｒ等の金属膜を５００人の厚さに堆積させ、こ
の金属膜をフォトリングラフィ法によりバターニングし
てゲートラインＧＬ＋ｏを形成した後、基板ｌｌ上の仝
而に、ＳＩＮ等からなる平坦化絶縁膜１２を、形成する
下部ゲート電極Ｇ１ｏの厚さ（３０００人）に堆積させ
、この後、この平坦化絶縁膜１２の下部ゲー）７ｆＳ極
形成領域に対応する部分をフォトリソグラフィ法により
第６図（ｂ）に示すようにエツチング除去し、次いでこ
の平坦化絶縁膜１２の土のフォトレジスト５１を残した
まま、第６図（Ｃ）に示すように下部ゲート電極Ｇ　、
、１となるＴａ等の金属膜３１を３０００人の厚さに堆
積させて、平坦化絶縁膜］２のエツチング除去部分に露
出しているゲートラインＧＬ、。の上に堆積した金属膜
３１で下部ゲート電極Ｇ１ｏを形成し、この後、前記フ
ォトレジスト５１を剥離することにより、このフォトレ
ジスト５１の上に堆積した金属膜３１をリフト・オフ除
去して、第６図（ｄ）に示すように下部ゲート電極ＧＩ
Ｏを完成する方法である。

また、第７図に示す方法は、下部ゲート電極Ｇ１，１を
二層の金属膜で形成する方法であり、下部ゲート電極Ｇ
１ｏと・１４坦化絶縁膜１２は次のようにして形成する
。まず第７図（ａ）に示すように、基板１１上にゲート
ラインＧ　Ｌ　ｔｏとなるＣｒ等の金属膜３０を５００
人の厚さに堆積させ、その上に下部ゲート電極Ｇ、。の
下層部を構成するＴａ等の第１の金属膜を２０００人の
厚さに堆積させる。次に第７図（ｂ）に示すように、こ
の第１金属膜′３１ａをフォトリソグラフィ法により下
部ゲート電極Ｇ　ｌ（ｌの形状にバターニングし、次い
でその下の金属膜３０をフォトリソグラフィ法によりパ
タニングしてゲートラインＧ　Ｌ　、ｏを形成する。次
に第７図（ｃ）に示すように、基板１］上の全面に、Ｓ
ｉＮ等からなる平坦化絶縁ｐ！に１２を、形成する下部
ケート電極ＧＩＯの絶層（３０００λ）と同じ膜厚に堆
積させる。次に、この平坦化絶縁膜１２の下部ゲート電
極形成領域に対応する部分をフォトリソグラフィ法によ
り第７図（ｄ）に示すようにエツチング除去し、次いで
この平坦化絶縁膜１２の上のフォトレジスト５２を残し
たまま、第７図（ｅ）に示すように下部ゲート電極Ｇ、
。の上層部を構成するＴｊ　　（チタン）等の第２の金
属膜３１ｂを１０００人の厚さに堆積させて、−平坦化
絶縁膜１２のエツチング除去部分に堆積した第２金属膜
３１ｂとその下の前記第２金属膜３１ａとにより総厚さ
３０００人の下部ゲート電極ＧＩＯを形成する。

この後は、前記フォトレジスト５２を剥離することによ
り、このフォトレジスト５２の上に堆積した第２金属膜
３１　ｂをリフト・オフ除去して、第７図（ｆ）に示す
ように下部ゲート電極ＧＩＯを完成する。

また、第８図に示す方法は、まず第８図（ａ）に示すよ
うに、基板１１上にゲートラインＧ　Ｌ　、。

となるＣｒ等の金属膜を５００人の厚さに堆積させ、こ
の金属膜をフォトリソグラフィ法によりバターニングし
てゲートラインＧ　Ｌ　、、を形成した後、基板１１上
の全面にＳｉＮ等からなる平坦化絶縁膜１２を下部ゲー
ト電極ＧＩＯの厚さ（８０００人）に堆積させて、この
平坦化絶縁膜１２の下部ゲート電極形成領域に対応する
部分をフォトリソグラフィ法により第８図（ｂ）に示す
ようにエツチング除去し、この後、無電界メツキ法また
は電解メツキ法により、平坦化絶縁膜１２のエツチング
除去部分に露出しているゲートラインＧ　Ｌ　＋　ｏの
上に金属（例えば無電界メツキの場合はＮ１等）を３０
００人の厚さに析出させて、第８図（Ｃ）に示すように
下部ゲート電極Ｇ、。を形成する方法である。

一方、第９図に示す方法は、平坦化絶縁膜１２を金属酸
化物で形成する方法であり、下部ゲート電極Ｇ、。と平
坦化絶縁膜１２は次のようにして形成する。まず第９図
（ａ）に示すように、基板１１上に、ゲートラインＧＬ
、ｏとなるＣｒ等の金属膜３０と、下部ゲート電極Ｇ、
。となるＴａ′Ｓの金属膜３］とを５００人、３０００
人の厚さに堆積さゼ−１この両金属膜３０．３１をフォ
トリソグラフィ法によりゲートラインＧＬ、。の形状に
バター二〕／グする。次に、第９図（ｂ）に示すように
、上層の金属膜３１の下部ゲート電極Ｇ、。となる部分
ｃ・上をフォトレジスト５３でマスクし、この状態で」
二層の金属膜３１を陽極酸化して、この金属膜３１の下
部ゲート電極Ｇ、。となる部分以外の全域を、金属酸化
物（金属膜３１がＴａの場合はＴａ２０ｑ）からなる平
坦化絶縁膜１２とし、この後フォトレジスト５３を剥離
して、第９図（Ｃ）に示すように下部ゲート電極ＣＯＯ
と平坦化絶縁膜１２とを完成する。

なお、これら第４図〜第９図の方法で下部ゲート電極Ｇ
１ｏと平坦化絶縁膜］２を形成する場合も、これ以後は
、第３図の（ｅ）〜（ｊ）に示した工程で薄膜トランジ
スタメモリを製造する。

第１０図は前記薄膜トランジスタメモリの等価回路図で
あり、この薄膜トランジスタメモリは、１つの薄膜トラ
ンジスタの中に、メモリトランジスタＴ、。と２つの選
択トランジスタＴ２ｏ、Ｔ２ｏとを積層して形成した構
成となっている。なお、第１０図では１つの薄膜トラン
ジスタメモリの等価回路を示しているが、この薄膜トラ
ンジスタメモリは、下部ゲートラインＣｚｏおよび上部
ゲートラインＧ２０とソース、ドレインラインＳＬ、Ｄ
Ｌとの交差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第１０図において、（ａ）は書込み時、（ｂ）は消去時
、（Ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第１０図
（ａ）に示すように、ソース電極Ｓおよびドレイン電極
りを接地（Ｃ；ＮＤ）するとともに、選択トランジスタ
Ｔ　２ｏ＋　Ｔ　２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ
。Ｎを印加し、メモリトランジスタＴ、。

のゲート電極ＧＩＯに書込み電圧子ＶＰを印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ２０＋　Ｔ　２０がオンし、メモリトランジスタＴ１
ｏのゲート電極Ｇ、。とソース、ドレイン電極ＳＤとの
間に書込み電圧＋■Ｐかがかってト部ゲート絶縁膜１３
のメモリ領域（メモリ性絶縁股１３ｂのゲート電極Ｇｌ
（＋対向部）に電荷がトラップされ、メモリトランジス
タＴｌｏが書込み状態（ＯＦＦ状態）となる。

また消去時は、第１０図（ｂ）に示すように、６ソース
電極Ｓおよびドレイン電極りを接地（ＧＮＤ）するとと
もに、選択トランジスタＴ２Ｌｌのゲート電極Ｇ２０に
ＯＮ電圧ＶＯＮを印加し、メモリトランジスタＴＩＯの
ゲート電極ＧＩＯに、書込み電圧＋Ｖ、とは逆電位の消
去電圧−■、を印加する。このような電圧を印加すると
、選択トランジスタＴ　２０＋　　Ｔ　２ｏがオンし、
メモリトランジスタＴＩＯのゲート電極Ｇ１ｏとソース
、ドレイン電極Ｓ。

Ｄとの間に書込み電圧＋ｖＰと逆電位の電位差（−Ｖ、
）が生じて下部ゲート絶縁膜１３のメモリ領域にトラッ
プされている電荷が放出され、メモリトランジスタＴＩ
Ｄが消去状態（ＯＮ状８）となる。

一方、読出し時は、第１０図（Ｃ）に示すように、メモ
リトランジスタＴ１ｏのゲート電極ＧＩＯとソース電極
Ｓを接地（ＧＮＤ）するとともに、選択トランジスタＴ
２ｏ、Ｔ２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。Ｎを印
加し、ドレイン電極りに読出し電圧ＶＤを印加する。こ
のような電圧を印加すると、メモリトランジスタＴＩＯ
が消去状態（ＯＮ状態）であればドレイン電極りからソ
ース電極Ｓに電流が流れ、メモリトランジスタＴＩｏが
書込み状態（ＯＦＦ状態）であれば前記電流は流れない
ため、ソース電極Ｓからソースラインに流れる電流の有
無に応じた読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極ＧＩＯと電荷蓄積機能をもつ下部ゲート絶縁膜１３
と半導体層１４およびソース、ドレイン電極Ｓ、Ｄとを
積層して構成したメモリトランジスタＴ１ｏの上に、電
荷蓄積機能のない上部ゲート絶縁Ｗ！１１６と上部ゲー
ト電極Ｇ２０とを積層して、前記半導体層１４およびソ
ース、ドレイン電極Ｓ、ＤをメモリトランジスタＴ１ｏ
と共用する２つの選択トランジスタＴ２ｏ、Ｔ２ｏを構
成したものである。

そして、この薄膜トランジスタメモリは、メモリトラン
ジスタＴ１ｏと選択用薄膜トランジスタＴ２ｏ、Ｔ２ｏ
とを積層して構成したものであるから、メモリトランジ
スタＴＩＯと選択トランジスタＴ　２０＋Ｔ２ｏとで構
成されるトランジスタメモリの素子面積を小さくして集
積度を上げることができる。またこの薄膜トランジスタ
メモリでは、前記半導体層１４およびソース、ドレイン
電極Ｓ、ＤをメモリトランジスタＴ１ｏと選択トランジ
スタＴ　２０＋Ｔ２ｏとに共用しているため、前述した
ような少ない工程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、上部
ゲート電極Ｇ、。を、基板１１上に形成した下部ゲート
ラインＧ　Ｌ　、、の上に半導体層１４の一部分に対向
させて突出形成して、上部ゲート絶縁膜１３の上部ゲー
ト電極Ｇ、。と対向する部分をメモリ領域とするととも
に、下部ゲートラインＧ　Ｌ　、、の上に下部ゲート電
極ＧＩＯの上面を露出させる厚さに平坦化絶縁膜１２を
形成して、この平坦化絶縁膜１２の上にＦ部ゲート絶縁
膜１３を形成することにより、半導体層１４のメモリ領
域対応部分以外の部分と下部ゲートラインＧＬ、。との
間の絶縁層を、平坦化絶縁膜１２と下部ゲート絶縁膜］
３とからなる厚膜とし、さらに、半導体層１４と上部ゲ
ート電極Ｇ２０との間の上部ゲート絶縁膜１６を、半導
体層１４の全体を覆う下層絶縁Ｍ　１６　ａとその表面
全体に形成したエツチングストッパ用絶縁膜１６ｂとそ
の上に前記メモリ領域に対応させて形成した上層絶縁膜
１６Ｃとからなる積層膜とすることにより、この上部ゲ
ート絶縁膜１６の膜厚を半導体層１４のメモリ領域対応
部分の上において厚くしているため、半導体層１４の選
択トランジスタＴ２０領域とメモリトランジスタＴ、。

のゲート電極である下部ゲート電極Ｇ、。との間（下部
ゲートラインＧＬ、。との間）、および半導体層］４の
メモリトランジスタＴ、Ｌ＋領域（下部ゲート絶縁膜１
３のメモリ領域に対応する部分）と選択トランジスタＴ
２ｏ、　Ｔ２．のゲート電極である上部ゲート電極Ｇ２
ｏとの間をそれぞれ確実に絶縁分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択トランジスタＴ１０がメモリトランジスタＴｌｏのゲ
ート電極（下部ゲート電極）Ｇｏｏに印加するゲート電
圧の影響でご；動作することはなく、また、メモリトラ
ンジスタＴ、。が選択トランジスタＴ２０　　Ｔ０ｎの
ゲート電極（上部ゲート電極）Ｇ２０に印加するゲート
電圧の影響で誤動作することもないから、半導体層１４
およびソース、ドレイン電極Ｓ、Ｄを共用するメモリト
ランジスタＴ１ｏと選択トランジスタＴ　、ｏ、　Ｔ　
ｚｕとを積層して構成したものでありながら、メモリト
ランジスタＴ１ｏと選択トランジスタＴ　２ｏ、　Ｔ　
２ｏとをそれぞれ正常に動作させて安定した書込み、消
去、読出しを行なうことができる。

しかもこの薄膜トランジスタメモリでは、前記上部ゲー
ト絶縁膜１６を、下層絶縁膜１６ａの表面全体にエツチ
ングストッパ用絶縁膜１６ｂを形成しその上に上層絶縁
膜１６ｃを形成した積層膜としているため、上層絶縁膜
１６を前記メモリ領域に対応する形状にパターニングす
るエツチング時に上層絶縁膜１６ａがダメージを受ける
ことはなく、したがって、膜厚を半導体層１４のメモリ
領域対応部分の上において厚くした上部ゲート絶縁膜１
６を歩留よく形成して、薄膜トランジスタメモリの信頼
性を向上させることができる。

また、この薄膜トランジスタメモリでは、上部ゲート絶
縁膜１６のソース、ドレイン電極Ｓ、　　Ｄのほぼ中央
に対向する位置から外側の部分の膜厚膜厚くシているた
め、上部ゲート電極Ｇ２゜とソース、ドレイン電極Ｓ、
Ｄとの間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ、。に対して２つの選択トランジ
スタＴ２０を備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第１１図〜第１３図は本発明の第２の実施例を示してい
る。この実施例の薄膜トランジスタメモリは、１つのメ
モリトランジスタＴ１ｏに対して１つの選択トランジス
タＴ２ｏを備えたもので、第１１図および第１２図は薄
膜トランジスタメモリの断面図および平面図であり、第
１３図は薄膜トランジスタメモリの等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタ７１０のゲート電極である下部ゲート電極Ｇ、。

を、基板１１上に形成した下部ゲートラインＧＬＩｏの
上に半導体層１４の一部分に対向させて突出形成して、
下部ゲート絶縁膜１３の下部ゲート電極ＧＩＯと対向す
る部分をメモリ領域とし、下部ゲート絶縁膜１３は、基
板１１上に下部ゲートラインＧＬ１ｏを覆いかつ下部ゲ
ート電極Ｇ１ｏの上面を露出させる厚さに形成した平坦
化絶縁膜１２の上に形成し、かつ選択トランジスタＴ２
ｏのゲート電極である上部ゲート電極Ｇ２０は半導体層
１４の全体に対向させて形成するとともに、上部ゲート
絶縁膜１６を、半導体層１４の全体を覆う下層絶縁膜１
６ａとその表面全体に形成したエツチングストッパ用絶
縁膜１６ｂとその上に前記メモリ領域に対応させて形成
した上層絶縁膜１６ｃとからなる積層膜とすることによ
り、この上部ゲート絶縁膜１６の膜厚を前記メモリ領域
に対応する部分の上において厚くしたもので、メモリト
ランジスタＴ１ｏは、下部ゲート電極Ｃ’ＩＯと、下部
ゲート絶縁膜１３と、半導体層１４およびソス、ドレイ
ン電極Ｓ、Ｄとによって構成され、選択トランジスタＴ
２ｏは、前記半導体層１４およびソース、ドレイン電極
Ｓ、Ｄと、上部ゲート絶縁膜１６の薄膜部分と、上部ゲ
ート電極Ｇ２０とによって構成されている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２ｏを１つとしただけで、基本的な構成は
前記第１の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものである。この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容易に製造することができる。そして
、この薄膜トランジスタメモリにおいては、下部ゲート
電極を、基板上に形成した下部ゲートラインの上に半導
体層の一部分に対向させて突出形成して、下部ゲート絶
縁膜の下部ゲート電極と対向する部分をメモリ領域とす
るとともに、下部ゲートラインの上に下部ゲート電極の
上面を露出させる厚さに平坦化絶縁膜を形成して、この
平坦化絶縁膜の上に下部ゲート絶縁膜を形成することに
より、半導体層のメモリ領域対応部分以外の部分と下部
ゲートラインとの間の絶縁層を、平坦化絶縁膜と下部ゲ
ート絶縁膜とからなる厚膜とし、さらに、半導体層と上
部ゲート電極との間の上部ゲート絶縁膜を、半導体層の
全体を覆う下層絶縁膜とその表面全体に形成したエツチ
ングストッパ用絶縁膜とその上に前記メモリ領域に対応
させて形成した上層絶縁膜とからなる積層膜とすること
により、この上部ゲート絶縁膜の膜厚を半導体層のメモ
リ領域対応部分の上において厚くしているため、半導体
層の選択用薄膜トランジスタ領域（下部ゲート絶縁膜の
メモリ領域以外の領域に対応する部分）とメモリ用薄膜
トランジスタのゲート電極である下部ゲート電極との間
（下部ゲートラインとの間）、および半導体層のメモリ
用薄膜トランジスタ領域（下部ゲート絶縁膜のメモリ領
域に対応する部分）と選択用薄膜トランジスタのゲート
電極である上部ゲート電極との間をそれぞれ確実に絶縁
分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用ＮＢＡトランジスタの
ゲート電極（下部ゲート電極）に印加するゲート電圧の
影響で誤動作することはなく、また、メモリ用薄膜トラ
ンジスタが選択用薄膜トランジスタのゲート電極（上部
ゲート電極）に印加するゲート電圧の影響で誤動作する
こともないから、半導体層およびソース、ドレイン電極
を共用するメモリ用薄膜トランジスタと選択用薄膜トラ
ンジスタとを積層して構成したものでありながら、メモ
リ用薄膜トランジスタと選択用薄膜トランジスタとをそ
れぞれ正常に動作させて安定した書込み、消去、読出し
を行なうことかできる。しかも本発明では、前記上部ゲ
ート絶縁膜を、下層絶縁膜の表面全体にエツチングスト
ッパ用絶縁膜を形成しその上に上層絶縁膜を形成した積
層膜としているため、上層絶縁膜を前記メモリ領域に対
応する形状にパターニングするエツチング時に下層絶縁
膜がダメージを受けることはなく、したがって、膜Ｗ、
を半導体層のメモリ領域対応部分の上において厚くした
前記上部ゲート絶縁膜を歩留よく形成して、薄膜トラン
ジスタメモリの信頼性を向上させることができる。

【図面の簡単な説明】

第１図〜第１０図は本発明の第１の実施例を示したもの
で、第１図および第２図は薄膜トランジスタメモリの断
面図および平面図、第３図は薄膜成力法を示す工程図、
第１０図は薄膜トランジスタメモリの等価回路図である
。第１１図〜第１３図は本発明の第２の実施例を示した
もので、第１１図および第１２図は薄膜トランジスタメ
モリの断面図および平面図、第１３図は薄膜トランジス
タメモリの等価１０１路図である。第１４図は従来の薄
膜トランジスタメモリの等価回路図である。 〕１・・・基板、Ｔｌｏ・・・メモリ用薄膜トランジス
タ、Ｔ２ｏ・選択用薄膜トランジスタ、ＣＬ、。・・下
部ゲートライン、Ｇｌｏ・・・下部ゲート電極、１２・
・平坦化絶縁膜、１３・・・下部ゲート絶縁膜、１４・
・・半導体層、１５・・・オーミックコンタクト層、Ｓ
・・ソース電極、Ｄ・・ドレイン電極、１６・・・上部
ゲート絶縁膜、１６ａ・・・下層絶縁膜、１６ｂ・・エ
ツチングストッパ用絶縁膜、１６ｃ・・・上層絶縁膜、
Ｇ２Ｑ・・上部ゲート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層とこの半導体層の両側部の上に
   形成されたソース、ドレイン電極と、前記半導体層およ
   びソース、ドレイン電極の上に形成された電荷蓄積機能
   のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の上
   に形成された上部ゲート電極とを備え、前記下部ゲート
   電極と下部ゲート絶縁膜と半導体層およびソース、ドレ
   イン電極とでメモリ用薄膜トランジスタを構成し、前記
   半導体層およびソース、ドレイン電極と上部ゲート絶縁
   膜と上部ゲート電極とで選択用薄膜トランジスタを構成
   するとともに、前記下部ゲート電極は、前記基板上に形
   成した下部ゲートラインの上に前記半導体層の一部分に
   対向させて突出形成して、前記下部ゲート絶縁膜の前記
   下部ゲート電極と対向する部分をメモリ領域とし、前記
   下部ゲート絶縁膜は、前記基板上に前記下部ゲートライ
   ンを覆いかつ前記下部ゲート電極の上面を露出させる厚
   さに形成した平坦化絶縁膜の上に形成し、かつ前記上部
   ゲート電極は前記半導体層の全体に対向させて形成する
   とともに、前記上部ゲート絶縁膜を、前記半導体層の全
   体を覆う下層絶縁膜と、この下層絶縁膜の表面全体に形
   成されたエッチングストッパ用絶縁膜と、このエッチン
   グストッパ用絶縁膜の上に前記メモリ領域に対応させて
   形成された上層絶縁膜とからなる積層膜としたことを特
   徴とする薄膜トランジスタメモリ。