JPH0382164A - 薄膜モランジスタメモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタメモリおよびその製造方法
に関するものである。

〔従来の技術〕

最近、電気的に書込み／消去／読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ素子を薄膜トランジスタ
で構成した薄膜トランジスタメモリが考えられている。

゛この薄膜トランジスタメモリとしては、従来、絶縁基
板上にメモリ用薄膜トランジスタと選択用薄膜トランジ
スタとを互いに隣接させて形成してメモリ素子を構成し
たものが知られている。

第８図は従来の薄膜トランジスタメモリの等価回路を示
したもので、図中Ｔ１はメモリ用薄膜トランジスタ（以
下メモリトランジスタという）、Ｔ２は選択用薄膜トラ
ンジスタ（以下選択トランジスタという）であり、選択
トランジスタＴ２のソース電極Ｓ２はメモリトランジス
タＴ１のドレイン電極Ｄ１に接続されており、上記メモ
リトランジスタＴ１と選択トランジスタＴ２とによって
１つのメモリ素子が構成されている。なお、メモリトラ
ンジスタＴ１のゲート電極Ｇ１と選択トランジスタＴ２
のゲート電極Ｇ２は図示しないゲートライン（アドレス
ライン）に接続されており、またメモリトランジスタＴ
１のソース電極ｓ１は図示しないソースライン（データ
ライン）に接続され、選択トランジスタＴ２のドレイン
電極Ｄ２は図示しないドレインライン（データライン）
に接続されている。

〔発明が解決しようとする課題〕 しかしながら、上記従来の薄膜トランジスタメモリは、
絶縁基板上にメモリ用薄膜トランジスタＴ１と選択用薄
膜トランジスタＴ２とを互いに隣接させて形成してメモ
リ素子を構成したものであるため、メモリ素子の素子面
積が大きく、シたがって集積度を上げることが難しい。

また、メモリ用薄膜トランジスタＴ１と選択用薄膜トラ
ンジスタＴ２とをそれぞれ別工程で製造しなければなら
ないために、その製造に多くの工程数を要するという問
題をもっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリトランジスタ
と選択トランジスタとで構成されるメモリ素子の素子面
積を小さくして集積度を上げ、しかも少ない工程数で容
易に製造することができる薄膜トランジスタメモリを提
供するとともに、あわせてその製造方法を提供すること
にある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁基板上に形成
されたゲート電極と、このゲート電極の上に形成された
耐圧保持膜と、この耐圧保持膜の上に形成されたゲート
絶縁膜と、このゲート絶縁膜の上に前記ゲート電極と対
向させて形成された半導体層と、この半導体層の両側部
に設けられたソース、ドレイン電極とからなり、かつ前
記ゲート電極にその一部分を除いて、このゲート電極を
その表面から所定深さに酸化させた酸化絶縁層を形成す
るとともに、前記ゲート電極の前記一部分と前記耐圧保
持膜と前記ゲート絶縁膜と前記半導体層と前記ソース、
ドレイン電極とでメモリトランジスタを構成し、前記ゲ
ート電極の他の部分およびその表面部の前記酸化絶縁層
と前記耐圧保持膜と前記ゲート絶縁膜と前記半導体層と
前記ソース、ドレイン電極とで選択トランジスタを構成
したことを特徴とするものである。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極を形成した後、このゲート電極
の一部分を除く部分をその表面から所定深さに酸化させ
て酸化絶縁層を形成し、この後前記ゲート電極の上に耐
圧保持膜とゲート絶縁膜と半導体層とソース、ドレイン
電極を順次形成することを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、薄膜ト
ランジスタのゲート電極とゲート絶縁膜との間の耐圧保
持層を、前記ゲート電極の一部分に対応する部分ではゲ
ート電極上の耐圧保持膜だけからなる薄膜とし、前記ゲ
ート電極の他の部分に対応する部分ではゲート電極の表
面部に形成した酸化絶縁層と前記耐圧保持膜とからなる
二層の厚膜とすることにより、ゲート電極からゲート絶
縁膜に印加される電界の強度を前記ゲート電極の一部分
に対応する部分と他の部分とで異ならせて、前記ゲート
絶縁膜のうちの前記耐圧保持膜だけからなる薄膜の耐圧
保持層を介してゲート電極と対向する部分だけに電荷蓄
積機能をもたせ、ゲート絶縁膜に電荷蓄積機能をもたせ
た部分をメモリトランジスタとするとともに他の部分を
選択トランジ・スタとしたものであり、この薄膜トラ−
ンジスタメモリは、１つの薄膜トランジスタの中にメモ
リトランジスタと選択トランジスタとを形成したもので
あるから、メモリトランジスタと選択トランジスタとで
構成されるメモリ素子の素子面積を小さくして集積度を
上げることができるし、また、１つの薄膜トランジスタ
を製造する工程で上記メモリ素子を構成するメモリトラ
ンジスタと選択トランジスタとを形成することができる
から、少ない工程数で容易に製造することができる。し
かも、本発明の薄膜トランジスタメモリでは、ゲート電
極とゲート絶縁膜との間の耐圧保持層のうち選択トラン
ジスタ部分の膜厚を、ゲート電極をその表面から所定深
さに酸化させて形成した酸化絶縁層によって確保してい
るため、ゲート電極上に形成する耐圧保持膜の膜厚を選
択トランジスタ部分において厚くする場合のように上記
耐圧保持膜の膜面に段差ができることはなく、したがっ
て上記耐圧保持膜の上に形成したゲート絶縁膜上に設け
る半導体層を平坦にかつ均一な厚さに形成して信頼性を
向上させることができる。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極を形成した後、二のゲート電極
の一部分を除く部分をその表面から所定深さに酸化させ
て酸化絶縁層を形成し、この後前記ゲート電極の上に耐
圧保持膜とゲート絶縁膜と半導体層とソース、ドレイン
電極を順次形成するものであるから、１つの薄膜トラン
ジスタの中にメモリトランジスタと選択トランジスタと
を形成した前記薄膜トランジスタメモリを製造すること
ができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図である。

この薄膜トランジスタメモリの構造を説明すると、第１
図において、図中１１はガラス等からなる絶縁基板であ
り、この基板１１上には、メモリトランジスタＴＩＯと
選択トランジスタＴ２０とに・共用されるゲート電極Ｇ
が形成されている。このゲート電極Ｇは例えばタンタル
（Ｔａ　）からなっており、４０００λ〜５０００Åの
膜厚に形成されている。

そして、このゲート電極Ｇの中央部分を除く両側部には
、このゲート電極Ｇをその表面から所定深さ（２０００
Å〜３０００Å）に酸化させた酸化絶縁層１２が形成さ
れている。この酸化絶縁層１２は、ゲート電極Ｇを形成
するタンタル（Ｔａ　）を酸化させた酸化タンタル（Ｔ
ａ　Ｏｘ　）である。また、上記ゲート電極Ｇの上には
、基板１１全面にわたって例えば酸化タンタル（ＴａＯ
ｘ）等の誘電体からなる耐圧保持膜１３が２０００人〜
３０００Åの厚さに形成されており、この耐圧保持膜１
３の上には、シリコン原子Ｓｌと窒素原子Ｎとの組成比
Ｓｌ／Ｎを化学量論比（８１／Ｎ−０，７５）とほぼ同
程度（Ｓｌ／Ｎ−０，６５〜０．８５）にした窒化シリ
コン（ＳＩ　Ｎ）からなる膜厚１００λ〜５００Åのゲ
ート絶ｉｔＭ１４が形成されている。このゲート絶縁膜
１４膜の上には、前記ゲート電極Ｇの全域に対向させて
、メモリトランジスタＴＩＧと選択トランジスタＴ２０
とに共用されるｉ型半導体層１５が形成されている。こ
のｔ型半導体層１５は１−ａ−３ｌ　　（ｉ型アモルフ
ァス・シリコン）からなっており、このｉ型半導体層１
５の両側部の上には、ｎ”−ａ−Ｓｌ（ｎ型不純物をド
ープしたアモルファス・シリコン）からなるｎ型半導体
層１６を介して、ソース電極Ｓとドレイン電極りとが形
成されている。

そして、この薄膜トランジスタの中央部分（ゲート電極
Ｇの中央部分に対応する部分）はメモリトランジスタＴ
ＩＯとされており、その両側部分（ゲート電極Ｇの酸化
絶縁層１２を形成した両側部に対応する部分）はそれぞ
れ選択トランジスタＴ２Ｇとされている。

すなわち、この実施例の薄膜トランジスタメモリは、薄
膜トランジスタのゲート電極Ｇとゲート絶縁膜１４との
間の耐圧保持層Ａを、前記ゲート電極Ｇの中央部分に対
応する部分ではゲート電極Ｇ上の耐圧保持膜１３だけか
らなる薄膜（膜厚２０００Å〜３０００λ）とし、前記
ゲート電極Ｇの両側部分に対応する部分ではゲート電極
Ｇの表面部に形成した酸化絶縁層１２と前記耐圧保持膜
１３とからなる二層の厚膜（膜厚４０００λ〜６０００
λ）とすることにより、ゲート電極Ｇからゲート絶縁膜
１４に印加される電界の強度を前記ゲート電極Ｇの中央
部分に対応する部分と両側部分とで異ならせて、前記ゲ
ート絶縁膜のうちの前記耐圧保持膜１３だけからなる薄
膜の耐圧保持層Ａを介してゲート電極Ｇと対向する部分
だけに電荷蓄積機能をもたせることにより、１つの薄膜
トランジスタの中に、１つのメモリトランジスタＴＩＯ
とその両側に位置する２つの選択トランジスタＴ２０と
を形成したもので、メモリトランジスタＴＩＯは、ゲー
ト電極Ｇの中央部分と、前記耐圧保持膜１３の中央部分
と、ゲート絶縁膜１４と、ｌ型半導体層１５およびｎ型
半導体層１６と、ソース、ドレイン電極Ｓ、Ｄとで構成
され、２つの選択トランジスタＴ２０はそれぞれ、上記
ゲート電極Ｇの両側部分およびその表面部の酸化絶縁層
１２と、前記耐圧保持膜１３と、ゲート絶縁膜１４と、
上記ｉ型半導体層１５およびｎ型半導体層１６と、上記
ソース。

ドレイン電極Ｓ、Ｄとで構成されている。

第２図は上記薄膜トランジスタメモリの等価回路を示し
ており、ゲート電極Ｇは図示しないゲートライン（アド
レスライン）に接続され、ソース。

ドレイン電極Ｓ、Ｄはそれぞれ図示しないソース。

ドレインライン（データライン）に接続されている。

第３図は上記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上にタンタ
ル（Ｔａ　）を４０００λ〜５０００λの厚さに膜付け
し、このタンタル膜をパターニングしてゲート電極Ｇを
形成した後、このゲート電極Ｇの上の中央部分に、クロ
ム（Ｃ「）等からなる酸化防止膜１７をフォトリソグラ
フィ法により形成する。

次に、上記酸化防止膜１７をマスクとして前記ゲート電
極Ｇを陽極酸化し、第３図（ｂ）に示すようにゲート電
極Ｇの中央部分を除く両側部に、その表面から所定深さ
（２０００Ａ〜３０００人）に達する酸化絶縁層（Ｔａ
Ｏｘ層）１２を形成し、この後上記酸化防止膜１７を除
去する。

次に、第３図（ｃ）に示すように、上記ゲート電極Ｇの
上に基板１１全面にわたって、酸化タンタル（ＴａＯｘ
）からなる耐圧保持膜１３と、Ｓｌ／Ｎ−０，６５〜０
．８５の窒化シリコンからなるゲート絶縁膜１４と、１
−ａ−３ｌからなる半導体膜１５と、ｎ”−ａ−３１か
らなるｎ型半導体層１６とをそれぞれ２０００λ〜３０
００λ、１００人〜５００λ、１５００λ、２５０λの
厚さに順次堆積させる。

次に、第３図（ｄ）に示すように、上記ｎ型半導体層１
６とｌ型半導体層１４とを薄膜トランジスタの素子形状
にパターニングする。

この後は、上記ｎ型半導体層１６の上に基板１１全面に
わたって、ソース、ドレイン電極Ｓ。

Ｄとなるクロム等の金属膜を膜付けし、この金属膜とそ
の下のｎ型半導体層１６をパターニングすることにより
第３図（ｅ）に示すようにソース電極Ｓとドレイン電極
りとを形成して、１つの薄膜トランジスタの中に１つの
メモリトランジスタＴＩＯと２つの選択トランジスタ７
２０とを形成した薄膜トランジスタメモリを完成する。

なお、上記メモリトランジスタＴＩＯと選択トランジス
タＴ２０の面積は、各トランジスタＴ　１０゜Ｔ２Ｏの
特性をどのように選ぶかによって決めればよく、これに
よってゲート電極Ｇの面積、その非酸化領域と酸化領域
との面積、およびソース電極Ｓとドレイン電極りとの間
隔を選べばよい。

この薄膜トランジスタメモリの書込み、消去、読出しは
次のようにして行なわれる。

書込み時は、ゲート電極Ｇが接続されているゲートライ
ンにメモリトランジスタＴＩＯの書込み消去電圧ｖＰの
１／２に相当する正電圧＋１／２Ｖｐを印加し、ソース
電極Ｓが接続されているソースラインとドレイン電極り
が接続されているドレインラインにそれぞれ上記書込み
消去電圧Ｖ、の１／２に相当する負電圧−１／２ＶＰを
印加する。このような電圧を印加すると、２つの選択ト
ランジスタ了２０がオンし、メモリトランジスタＴＩＯ
のゲートとソース、ドレインとの間に書込み消去電圧Ｖ
。

に相当する電位差が生じてメモリトランジスタＴＩＯが
書込み状態になる。

また、消去時は、上記ゲートラインに一１／２Ｖ　Ｐを
印加し、ソースラインとドレインラインにそれぞれ＋ｌ
／２ＶＰを印加する。このような電圧を印加すると、メ
モリトランジスタＴｌＯのゲートとソース、ドレインと
の間に書込み消去電圧ｖＰに相当する逆電位の電位差が
生じてメモリトランジスタＴＩＯに保持されているデー
タが消去される。

一方、読出し時は、ゲートラインに上記書込み消去電圧
ｖＰより十分小さなオン電圧ＶＯＮを印加するとともに
、ドレインラインに読出し電圧（書込み消去電圧ｖＰよ
り十分小さな電圧）ＶＤを印加し、ソースラインの電位
は０とする。このような電圧を印加すると、メモリトラ
ンジスタＴＩＯに保持されているデータに応じてドレイ
ンラインからソースラインに電流が流れ、これが読出し
データとして出力される。

なお、上記書込み、消去、読出し時のいずれの場合も、
選択されたソース、ドレインラインへの印加電圧がこの
ソース、ドレインライン上の他の非選択メモリ素子にも
印加されるが、この非選択メモリ素子のゲートラインは
選択されていないために、非選択メモリ素子の選択トラ
ンジスタＴ２０はオフ状態にあるから、非選択メモリ素
子のメモリトランジスタＴＩＯはソース、ドレインライ
ンに印加される電圧の影響を受けない。すなわち、上記
選択トランジスタＴ２０は、メモリトランジスタＴＩＯ
の選択だけでなく、非選択時にソース、ドレインライン
に印加される電圧からメモリトランジスタＴＩＯをガー
ドするガードトランジスタとしての作用ももっている。

しかして、上記実施例の薄膜トランジスタメモリにおい
ては、薄膜トランジスタのゲート電極Ｇとゲート絶縁膜
１４との間の耐圧保持層１３を、前記ゲート電極Ｇの中
央部分に対応する部分ではゲート電極Ｇ上の耐圧保持膜
１３だけからなる薄膜とし、前記ゲート電極Ｇの両側部
分に対応する部分ではゲート電極Ｇの表面部に形成した
酸化絶縁層１２と前記耐圧保持膜１３とからなる二層の
厚膜とすることにより、ゲート電極Ｇからゲート絶縁膜
１４に印加される電界の強度を前記ゲート電極Ｇの中央
部分に対応する部分と両側部分とで異ならせて、前記ゲ
ート絶縁Ｉｆ！１１４のうちの前記耐圧保持膜１３だけ
からなる薄膜の耐圧保持層Ａを介してゲート電極Ｇと対
向する部分だけに電荷蓄積ａ！能をもたせて、１つの薄
膜トランジスタの中にメモリトランジスタＴＩＯと選択
トランジスタＴ２０とを形成しているから、メモリトラ
ンジスタと選択トランジスタとで構成されるメモリ素子
の素子面積を小さくして集積度を上げることができるし
、また、１つの薄膜トランジスタを製造する工程で上記
メモリ素子を構成するメモリトランジスタＴＩＯと選択
トランジスタＴ２０とを形成することができるから、少
ない工程数で容易に製造することができる。しかも、上
記薄膜トランジスタメモリでは、ゲート電極Ｇとゲート
絶縁膜１４との間の耐圧保持層Ａのうち選択トランジス
タ７２０部分の膜厚を、ゲート電極Ｇをその表面から所
定深さに酸化させて形成した酸化絶縁層１２によって確
保しているため、ゲート電極Ｇ上に形成する耐圧保持膜
１３の膜厚を選択トランジスタＴ２０部分において厚く
する場合のように上記耐圧保持膜１３の膜面に段差がで
きることはなく、したがって上記耐圧保持膜１３の上に
形成したゲート絶縁膜１４上に設けるｉ型半導体層１５
を平坦にかつ均一な厚さに形成して信頼性を向上させる
ことができる。さらに上記実施例では、選択トランジス
タＴ２０をメモリトランジスタＴＩＯの両側に設けてい
るから、この２つの選択トランジスタＴ２０のいずれか
一方の特性が不良であっても、もう１つの選択トランジ
スタＴ２０によってメモリトランジスタＴＩＧの選択お
よびガードを行なうことができ、したがって、選択トラ
ンジスタＴ２０が１つだけのものよりも信頼性を向上さ
せることができる。

また、上記実施例の薄膜トランジスタメモリの製造方法
は、基板１１上にゲート電極Ｇを形成した後、このゲー
ト電極Ｇの中央部分を除く両側部分をその表面から所定
深さに酸化させて酸化絶縁層１２を形成し、この後前記
ゲート電極Ｇの上に耐圧保持膜１３とゲート絶縁膜１４
とｉ型半導体層１５とｎ型半導体層１６およびソース、
ドレイン電極Ｓ、Ｄを順次形成するものであるから、１
つの薄膜トランジスタの中にメモリトランジスタと選択
トランジスタとを形成した前記実施例の薄膜トランジス
タメモリを製造することができる。

次に、本発明の他の実施例を説明する。

第４図および第５図は本発明の第２の実施例を示したも
ので、第４図は薄膜トランジスタメモリの断面図、第５
図はその等価回路図である。

この実施例の薄膜トランジスタメモリは、上記第１の実
施例の薄膜トランジスタメモルに、メモリトランジスタ
ＴＩＯと２つの選択トランジスタ７２０とに共用される
第２のゲート電極Ｇａを設けたもので、この第２のゲー
ト電極Ｇａは、ｌ型半導体層１５およびソース、ドレイ
ン電極Ｓ、Ｄの上に形成した上部ゲート絶縁膜１８の上
に形成されている。この上部ゲート絶縁膜１８は、Ｓ１
／Ｎ　−０，８５〜０．８５の窒化シリコンからなる膜
厚８０００Ａ程度の電荷蓄積機能のない絶縁膜とされて
おり、上記第２のゲート電極Ｇａは読出し用のゲート電
極とされている。また、基板１１上のゲート電極Ｇは書
き込み消去用ゲートライン（図示せず）に接続され、上
記第２のゲート電極Ｇａは読出し用ゲートライン（図示
せず）に接続されている。なお、この実施例の薄膜トラ
ンジスタメモリは、上記第２のゲート電極Ｇａを設けた
以外の構成は上記第１の実施例の薄膜トランジスタメモ
リと同じ構成となっているから、その説明は図に同符号
を付して省略する。また、この薄膜トランジスタメモリ
は、上記第１の実施例の薄膜トランジスタメモリの製造
方法に上部ゲート絶縁膜１８の形成工程と第２のゲート
電極Ｇａの形成工程を付加するだけで製造できるから、
その製造方法の説明も省略する。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴＩＯへの書き込みおよび消去は基板１１上のゲ
ート電極Ｇにゲート電圧を印加して行ない、読出しは第
２のゲート電極Ｇａにグー・・ト電圧を印加して行なう
ようにしたものである。

しかして、この第３の実施例の薄膜トランジスタメモリ
においても、１つの薄膜トランジスタの中にメモリトラ
ンジスタＴＩＯと２つの選択トランジスタＴ２０とを形
成しているから、メモリトランジスタＴＩＯと選択トラ
ンジスタＴ２０とで構成されるメモリ素子の素子面積を
小さくして集積度を上げることができ、また１つの薄膜
トランジスタを製造する工程で上記メモリ素子を構成す
るメモリトランジスタＴＩＯと選択トランジスタＴ２０
とを形成することができるとともに、ゲート電極Ｇとゲ
ート絶縁膜１４との間の耐圧保持層Ａのうち選択トラン
ジスタ７２０部分の膜厚を、ゲート電極Ｇをその表面か
ら所定深さに酸化させて形成した酸化絶縁層１２によっ
゛て確保しているため、上記耐圧保持膜１３の上に形成
したゲート絶縁膜１４上に設けるｌ型半導体層１５を平
坦にかつ均一な厚さに形成して信頼性を向上させること
ができる。

また、この第２の実施例の薄膜トランジスタメモリでは
、読出しを第２のゲート電極Ｇａにゲート電圧を印加し
て行なうようにしているから、読出し時にメモリ用絶縁
膜１３を介してｌ型半導体層１４と対向している基板１
１上のゲート電極Ｇに、メモリトランジスタＴＩＯの閾
値電圧を変化させるようなゲート電圧を印加する必要は
なく、シたがって読出しの繰返しによるメモリトランジ
スタＴＩＯの閾値電圧の変化をなくして、半永久的に安
定した読出しを行なうことができるし、さらに、上記ｌ
型半導体層１５が平坦でかつ均一な厚さの層となってい
るため、上記ｌ型半導体層１５に段差を乗り越えて形成
されている場合に比べて、第２のゲート電極Ｇａにゲー
ト電圧を印加して行なう読出し時のドレイン電流を大き
くとることができる。

また、第６図および第７図は本発明の第３の実施例を示
したもので、第６図は薄膜トランジスタメモリの断面図
、第７図はその等価回路図である。

この実施例の薄膜トランジスタメモリは、上記第１の実
施例の薄膜トランジスタメモリにおいてゲート電極Ｇの
両側部に形成した酸化絶縁層１２を、ゲート電極Ｇのほ
ぼ半分の領域に形成することにより、薄膜トランジスタ
の一半分（ゲート電極Ｇとゲート絶縁膜１４との間の耐
圧保持層Ａをゲート電極Ｇ上の耐圧保持層１３だけとし
た部分）をメモリトランジスタＴＩＯとし、他半分を選
択トランジスタ７２０としたもので、その他の構成は上
記第１の実施例の薄膜トランジスタメモリと同様である
。

すなわち、この第３の実施例の薄膜トランジスタメモリ
は、１つの薄膜トランジスタの中に、１つのメモリトラ
ンジスタＴ１０と１つの選択トランジスタＴ２０とを形
成したものであり、この第３の実施例の薄膜トランジス
タメモリにおいても、メモリトランジスタＴＩＯと選択
トランジスタＴ２０とで構成されるメモリ素子の素子面
積を小さくして集積度を上げることができるし、また１
つの薄膜トランジスタを製造する工程で上記メモリ素子
を構成するメモリトランジスタＴＩＯと選択トランジス
タＴ２０とを形成することができるとともに、耐圧保持
膜１３の上に形成したゲート絶縁膜１４上に設けるｉ型
半導体層１５を平坦にかつ均一な厚さに形成して信頼性
を向上させることができる。

なお、この第３の実施例の薄膜トランジスタメモリにお
いても、前述した第２の実施例と同様に読出し用の第２
のゲート電極を設ければ、読出しの繰返しによるメモリ
トランジスタＴＩＯの閾値電圧の変化をなくして、半永
久的に安定した読出しを行なうことができる。

なお、上記実施例では、ゲート電極Ｇをタンタルで形成
したが、このゲート電極Ｇは、酸化により絶縁性を示す
ものであれば、例えばチタンやその他の金属で形成して
もよく、また、ゲート電極Ｇ上に形成する耐圧保持膜１
３も酸化タンタルに限らず、酸化チタン、チタン酸バリ
ウム、ジルコン酸チタン等の誘電体で形成してもよい。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、薄膜トランジスタ
のゲート電極とゲート絶縁膜との間の耐圧保持層を、前
記ゲート電極の一部分に対応する部分ではゲート電極上
の耐圧保持膜だけからなる薄膜とし、前記ゲート電極の
他の部分に対応する部分ではゲート電極の表面部に形成
した酸化絶縁層と前記耐圧保持膜とからなる二層の厚膜
とすることにより、ゲート電極からゲート絶縁膜に印加
される電界の強度を前記ゲート電極の一部分に対応する
部分と他の部分とで異ならせて、前記ゲート絶縁膜のう
ちの前記耐圧保持膜だけからなる薄膜の耐圧保持層を介
してゲート電極と対向する部分だけに電荷蓄積機能をも
たせ、ゲート絶縁膜に電荷蓄積機能をもたせた部分をメ
モリトランジスタとするとともに他の部分を選択トラン
ジスタとしたものであり、この薄膜トランジスタメモリ
は、１つの薄膜トランジスタの中にメモリトランジスタ
と選択トランジスタとを形成したものであるから、メモ
リトランジスタと選択トランジスタとで構成されるメモ
リ素子の素子面積を小さくして集積度を上げることがで
きるし、また、１つの薄膜トランジスタを製造する工程
で上記メモリ素子を構成するメモリトランジスタと選択
トランジスタとを形成することができるから、少ない工
程数で容易に製造することができる。しかも、本発明の
薄膜トランジスタメモリでは、ゲート電極とゲート絶縁
膜との間の耐圧保持層のうち選択トランジスタ部分の膜
厚を、ゲート電極をその表面から所定深さに酸化させて
形成した酸化絶縁層によって確保しているため、ゲート
電極上に形成する耐圧保持膜の膜厚を選択トランジスタ
部分において厚くする場合のように上記耐圧保持膜の膜
面に段差ができることはなく、したがって上記耐圧保持
膜の上に形成したゲート絶縁膜上に設ける半導体層を平
坦にかつ均一な厚さに形成して信頼性を向上させること
ができる。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極を形成した後、このゲート電極
の一部分を除く部分をその表面から所定深さに酸化させ
て酸化絶縁層を形成し、この後前記ゲート電極の上に耐
圧保持膜とゲート絶縁膜と半導体層とソース、ドレイン
電極を順次形成するものであるから、１つの薄膜トラン
ジスタの中にメモリトランジスタと選択トランジスタ゛
・とを形成した前記薄膜トランジスタメモリを製造する
ことができる。

【図面の簡単な説明】

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図およびその等価回路図、第３図は薄膜トランジスタメ
モリの製造工程図である。 第４図および第５図は本発明の第２の実施例を示す薄膜
トランジスタメモリの断面図およびその等価回路図、第
６図および第７図は本発明の第３の実施例を示す薄膜ト
ランジスタメモリの断面図およびその等価回路図、第８
図は従来の薄膜トランジスタメモリの等価回路図である
。 ＴＩＯ・・・メモリトランジスタ、Ｔ２Ｏ・・・選択ト
ランジスタ、１１・・・基板、Ｇ・・・ゲート電極、１
２・・・酸化絶縁層、１３・・・耐圧保持膜、Ａ・・・
耐圧保持層、１４・・・ゲート絶縁膜、１５・・・ｌ型
半導体膜、１６・・・ｎ型半導体層、Ｓ・・・ソース電
極、Ｄ・・・ドレイン電極、１８・・・上部ゲート絶縁
膜、Ｇａ・・・第２のゲート電極（読出し用）。

Claims (2)

【特許請求の範囲】
1. （１）絶縁基板上に形成されたゲート電極と、このゲー
   ト電極の上に形成された耐圧保持膜と、この耐圧保持膜
   の上に形成されたゲート絶縁膜と、このゲート絶縁膜の
   上に前記ゲート電極と対向させて形成された半導体層と
   、この半導体層の両側部に設けられたソース、ドレイン
   電極とからなり、かつ前記ゲート電極にその一部分を除
   いて、このゲート電極をその表面から所定深さに酸化さ
   せた酸化絶縁層を形成するとともに、前記ゲート電極の
   前記一部分と前記耐圧保持膜と前記ゲート絶縁膜と前記
   半導体層と前記ソース、ドレイン電極とでメモリトラン
   ジスタを構成し、前記ゲート電極の他の部分およびその
   表面部の前記酸化絶縁層と前記耐圧保持膜と前記ゲート
   絶縁膜と前記半導体層と前記ソース、ドレイン電極とで
   選択トランジスタを構成したことを特徴とする薄膜トラ
   ンジスタメモリ。
2. （２）絶縁基板上にゲート電極を形成した後、このゲー
   ト電極の一部分を除く部分をその表面から所定深さに酸
   化させて酸化絶縁層を形成し、この後前記ゲート電極の
   上に耐圧保持膜とゲート絶縁膜と半導体層とソース、ド
   レイン電極を順次形成することを特徴とする薄膜トラン
   ジスタメモリの製造方法。