JPH0382166A - 薄膜トランジスタメモリおよびその製造方法 - Google Patents
薄膜トランジスタメモリおよびその製造方法Info
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- JPH0382166A JPH0382166A JP1217577A JP21757789A JPH0382166A JP H0382166 A JPH0382166 A JP H0382166A JP 1217577 A JP1217577 A JP 1217577A JP 21757789 A JP21757789 A JP 21757789A JP H0382166 A JPH0382166 A JP H0382166A
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- film
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Landscapes
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタメモリおよびその製造方法
に関するものである。
に関するものである。
最近、電気的に書込み/消去/読出しが可能なE2 F
ROM等のメモリとして、メモリ素子を薄膜トランジス
タで構成した薄膜トランジスタメモリが考えられている
。
ROM等のメモリとして、メモリ素子を薄膜トランジス
タで構成した薄膜トランジスタメモリが考えられている
。
この薄膜トランジスタメモリとしては、従来、絶縁基板
上にメモリ用薄膜トランジスタと選択用薄膜トランジス
タとを互いに隣接させて形成してメモリ素子を構成した
ものが知られている。
上にメモリ用薄膜トランジスタと選択用薄膜トランジス
タとを互いに隣接させて形成してメモリ素子を構成した
ものが知られている。
第8図は従来の薄膜トランジスタメモリの等価回路を示
したもので、図中T1はメモリ用薄膜トランジスタ(以
下メモリトランジスタという)、T2は選択用薄膜トラ
ンジスタ(以下選択トランジスタという)であり、選択
トランジスタT2のソース電極S2はメモリトランジス
タTIのドレイン電極D1に接続されており、上記メモ
リトランジスタT1と選択トランジスタT2とによって
1つのメモリ素子が構成されている。なお、メモリトラ
ンジスタT1のゲート電極G1と選択トランジスタT2
のゲート電極G2は図示しないゲートライン(アドレス
ライン)に接続されており、またメモリトランジスタT
1のソース電極S1は図示しないソースラインに接続さ
れ、選択トランジスタT2のドレイン電極D2は図示し
ないドレインラインに接続されている。
したもので、図中T1はメモリ用薄膜トランジスタ(以
下メモリトランジスタという)、T2は選択用薄膜トラ
ンジスタ(以下選択トランジスタという)であり、選択
トランジスタT2のソース電極S2はメモリトランジス
タTIのドレイン電極D1に接続されており、上記メモ
リトランジスタT1と選択トランジスタT2とによって
1つのメモリ素子が構成されている。なお、メモリトラ
ンジスタT1のゲート電極G1と選択トランジスタT2
のゲート電極G2は図示しないゲートライン(アドレス
ライン)に接続されており、またメモリトランジスタT
1のソース電極S1は図示しないソースラインに接続さ
れ、選択トランジスタT2のドレイン電極D2は図示し
ないドレインラインに接続されている。
しかしながら、上記従来の薄膜トランジスタメモリは、
絶縁基板上にメモリ用薄膜トランジスタT1と選択用薄
膜トランジスタT2とを互いに隣接させて形成してメモ
リ素子を構成したものであるため、メモリ素子の素子面
積が大きく、したがって集積度を上げることが難しい。
絶縁基板上にメモリ用薄膜トランジスタT1と選択用薄
膜トランジスタT2とを互いに隣接させて形成してメモ
リ素子を構成したものであるため、メモリ素子の素子面
積が大きく、したがって集積度を上げることが難しい。
また、メモリ用薄膜トランジスタT1と選択用薄膜トラ
ンジスタT2とをそれぞれ別工程で製造しなければなら
ないために、その製造に多くの工程数を要するという問
題をもっていた。
ンジスタT2とをそれぞれ別工程で製造しなければなら
ないために、その製造に多くの工程数を要するという問
題をもっていた。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリトランジスタ
と選択トランジスタとで構成されるメモリ素子の素子面
積を小さくして集積度を上げ、しかも少ない工程数で容
易に製造することができる薄膜トランジスタメモリを提
供するとともに、あわせてその製造方法を提供すること
にある。
あって、その目的とするところは、メモリトランジスタ
と選択トランジスタとで構成されるメモリ素子の素子面
積を小さくして集積度を上げ、しかも少ない工程数で容
易に製造することができる薄膜トランジスタメモリを提
供するとともに、あわせてその製造方法を提供すること
にある。
本発明の薄膜トランジスタメモリは、絶縁基板上に形成
されたゲート電極と、このゲート電極を覆う電荷蓄積機
能のないゲート絶縁膜と、このゲート絶縁膜の上に前記
ゲート電極の一部に対向させて形成された電荷蓄積機能
をもつメモリ用絶縁膜と、前記ゲート絶縁膜および前記
メモリ用絶縁膜の上に形成された半導体層と、この半導
体層の両側部の上に形成されたソース電極およびドレイ
ン電極とからなり、前記ゲート電極と前記ゲート絶縁膜
と前記メモリ用絶縁膜と前記半導体層と前記ソース電極
およびドレイン電極とでメモリトランジスタを構成し、
前記ゲート電極と前記ゲート絶縁膜と前記半導体層と前
記ソース電極およびドレイン電極とで選択トランジスタ
を構成するとともに、前記ゲート絶縁膜の上に前記メモ
リ用絶縁膜の形成部分を除いて前記半導体層と同じ材質
の半導体膜を形成し、前記メモリ用絶縁膜の上に前記半
導体層と同じ材質の半導体膜を前記メモリ用絶縁膜と同
一パターンに積層して、前記ゲート絶縁膜上の前記半導
体膜および前記メモリ用絶縁膜上の前記半導体膜の上に
、前記半導体層を形成したことを特徴とするものである
。
されたゲート電極と、このゲート電極を覆う電荷蓄積機
能のないゲート絶縁膜と、このゲート絶縁膜の上に前記
ゲート電極の一部に対向させて形成された電荷蓄積機能
をもつメモリ用絶縁膜と、前記ゲート絶縁膜および前記
メモリ用絶縁膜の上に形成された半導体層と、この半導
体層の両側部の上に形成されたソース電極およびドレイ
ン電極とからなり、前記ゲート電極と前記ゲート絶縁膜
と前記メモリ用絶縁膜と前記半導体層と前記ソース電極
およびドレイン電極とでメモリトランジスタを構成し、
前記ゲート電極と前記ゲート絶縁膜と前記半導体層と前
記ソース電極およびドレイン電極とで選択トランジスタ
を構成するとともに、前記ゲート絶縁膜の上に前記メモ
リ用絶縁膜の形成部分を除いて前記半導体層と同じ材質
の半導体膜を形成し、前記メモリ用絶縁膜の上に前記半
導体層と同じ材質の半導体膜を前記メモリ用絶縁膜と同
一パターンに積層して、前記ゲート絶縁膜上の前記半導
体膜および前記メモリ用絶縁膜上の前記半導体膜の上に
、前記半導体層を形成したことを特徴とするものである
。
また、本発明の薄膜トランジスタメモリの製造方法は、
ゲート電極を形成した絶縁基板上に前記ゲート電極を覆
う電荷蓄積機能のないゲート絶縁膜と半導体膜を連続し
て堆積させ、この半導体膜の前記ゲート電極の一部に対
向する部分を除去してこの部分の前記ゲート絶縁膜を露
出させた後゛、この半導体膜の上と前記ゲート絶縁膜の
露出部分の上に電荷蓄積機能をもつメモリ用絶縁膜と半
導体膜とを連続して積層させて、この半導体膜とメモリ
用絶縁膜とを前記ゲート電極の一部に対向する形状にバ
ターニングし、この後前記ゲート絶縁膜上の前記半導体
膜および前記メモリ用絶縁膜上の前記半導体膜の上に前
記半導体膜と同じ材質の半導体層を形成するとともに、
この半導体層の両側部の上にソース電極およびドレイン
電極を形成することを特徴とするものである。
ゲート電極を形成した絶縁基板上に前記ゲート電極を覆
う電荷蓄積機能のないゲート絶縁膜と半導体膜を連続し
て堆積させ、この半導体膜の前記ゲート電極の一部に対
向する部分を除去してこの部分の前記ゲート絶縁膜を露
出させた後゛、この半導体膜の上と前記ゲート絶縁膜の
露出部分の上に電荷蓄積機能をもつメモリ用絶縁膜と半
導体膜とを連続して積層させて、この半導体膜とメモリ
用絶縁膜とを前記ゲート電極の一部に対向する形状にバ
ターニングし、この後前記ゲート絶縁膜上の前記半導体
膜および前記メモリ用絶縁膜上の前記半導体膜の上に前
記半導体膜と同じ材質の半導体層を形成するとともに、
この半導体層の両側部の上にソース電極およびドレイン
電極を形成することを特徴とするものである。
すなわち、本発明の薄膜トランジスタメモリは、薄膜ト
ランジスタのゲート絶縁M(電荷蓄積機能のない絶縁膜
)の上にゲート電極の一部に対向させて電荷蓄積機能を
もつメモリ用絶縁膜を形成することにより、1つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成したものであり、この薄膜トランジスタメ
モリによれば、メモリトランジスタと選択トランジスタ
とで構成されるメモリ素子の素子面積を小さくして集積
度を上げることができるし、また、1つの薄膜トランジ
スタを製造する工程で上記メモリ素子を構成するメモリ
トランジスタと選択トランジスタとを形成することがで
きるから、少ない工程数で容易に製造することができる
。また、この薄膜トランジスタメモリは、メモリトラン
ジスタを構成するメモリ用絶縁膜をゲート絶縁膜の上に
ゲート電極の一部に対向させて形成したものであるため
、その製造に際して、ゲート絶縁膜およびメモリ用絶縁
膜の上に形成する半導体層を、前記メモリ用絶縁膜と前
記ゲート絶縁膜とのいずれとも連続して堆積させること
はできないが、本発明の薄膜トランジスタメモリでは、
前記ゲート絶縁膜の上に前記メモリ用絶縁膜の形成部分
を除いて前記半導体層と同じ材質の半導体膜を形成し、
前記メモリ用絶縁膜の上に前記半導体層と同じ材質の半
導体膜を前記メモリ用絶縁膜と同一パターンに積層して
、前記ゲート絶縁膜上の前記半導体膜および前記メモリ
用絶縁膜上の前記半導体膜の上に前記半導体層を形成し
ているため、この半導体層と前記半導体膜とが別工程で
堆積されたものであってもその接合性はよく、しかも前
記ゲート絶縁膜の上の半導体膜はゲート絶縁膜と連続し
て堆積でき、また前記メモリ用絶縁膜の上の半導体膜を
前記メモリ用絶縁膜と同一のパターンとしているために
、このメモリ用絶縁膜の上の半導体膜もメモリ用絶縁膜
と連続して堆積させて同時にバターニングする方法で形
成できるから、前記ゲート絶縁膜および前記メモリ用絶
縁膜とその上に形成される半導体層との界面は良好であ
り、したがって前記選択トランジスタおよびメモリトラ
ンジスタの信頼性も十分である。
ランジスタのゲート絶縁M(電荷蓄積機能のない絶縁膜
)の上にゲート電極の一部に対向させて電荷蓄積機能を
もつメモリ用絶縁膜を形成することにより、1つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成したものであり、この薄膜トランジスタメ
モリによれば、メモリトランジスタと選択トランジスタ
とで構成されるメモリ素子の素子面積を小さくして集積
度を上げることができるし、また、1つの薄膜トランジ
スタを製造する工程で上記メモリ素子を構成するメモリ
トランジスタと選択トランジスタとを形成することがで
きるから、少ない工程数で容易に製造することができる
。また、この薄膜トランジスタメモリは、メモリトラン
ジスタを構成するメモリ用絶縁膜をゲート絶縁膜の上に
ゲート電極の一部に対向させて形成したものであるため
、その製造に際して、ゲート絶縁膜およびメモリ用絶縁
膜の上に形成する半導体層を、前記メモリ用絶縁膜と前
記ゲート絶縁膜とのいずれとも連続して堆積させること
はできないが、本発明の薄膜トランジスタメモリでは、
前記ゲート絶縁膜の上に前記メモリ用絶縁膜の形成部分
を除いて前記半導体層と同じ材質の半導体膜を形成し、
前記メモリ用絶縁膜の上に前記半導体層と同じ材質の半
導体膜を前記メモリ用絶縁膜と同一パターンに積層して
、前記ゲート絶縁膜上の前記半導体膜および前記メモリ
用絶縁膜上の前記半導体膜の上に前記半導体層を形成し
ているため、この半導体層と前記半導体膜とが別工程で
堆積されたものであってもその接合性はよく、しかも前
記ゲート絶縁膜の上の半導体膜はゲート絶縁膜と連続し
て堆積でき、また前記メモリ用絶縁膜の上の半導体膜を
前記メモリ用絶縁膜と同一のパターンとしているために
、このメモリ用絶縁膜の上の半導体膜もメモリ用絶縁膜
と連続して堆積させて同時にバターニングする方法で形
成できるから、前記ゲート絶縁膜および前記メモリ用絶
縁膜とその上に形成される半導体層との界面は良好であ
り、したがって前記選択トランジスタおよびメモリトラ
ンジスタの信頼性も十分である。
また、本発明の薄膜トランジスタメモリの製造方法は、
ゲート電極を形成した絶縁基板上にゲート絶縁膜と半導
体膜を連続して堆積させ、この半導体膜の前記ゲート電
極の一部に対向する部分を除去してこの、部分の前記ゲ
ート絶縁膜を露出させた後、この半導体膜の上と前記ゲ
ート絶縁膜の露出部分の上にメモリ用絶縁膜と半導体膜
とを連続して積層させて、この半導体膜とメモリ用絶縁
膜とを前記ゲート電極の一部に対向する形状にバターニ
ングし、この後前記ゲート絶縁膜上の前記半導体膜およ
び前記メモリ用絶縁膜上の前記半導体膜の上に前記半導
体膜と同じ材質の半導体層を形成するとともに、この半
導体層の両側部の上にソース電極およびドレイン電極を
形成するものであるから、1つの薄膜トランジスタの中
にメモリトランジスタと選択トランジスタとを形成して
集積度を上げるとともに、前記ゲート絶縁膜およびメモ
リ用絶縁膜とその上に形成する半導体層との界面を良好
にして前記選択トランジスタおよびメモリトランジスタ
の信頼性を十分にした薄膜トランジスタメモリを得るこ
とができる。
ゲート電極を形成した絶縁基板上にゲート絶縁膜と半導
体膜を連続して堆積させ、この半導体膜の前記ゲート電
極の一部に対向する部分を除去してこの、部分の前記ゲ
ート絶縁膜を露出させた後、この半導体膜の上と前記ゲ
ート絶縁膜の露出部分の上にメモリ用絶縁膜と半導体膜
とを連続して積層させて、この半導体膜とメモリ用絶縁
膜とを前記ゲート電極の一部に対向する形状にバターニ
ングし、この後前記ゲート絶縁膜上の前記半導体膜およ
び前記メモリ用絶縁膜上の前記半導体膜の上に前記半導
体膜と同じ材質の半導体層を形成するとともに、この半
導体層の両側部の上にソース電極およびドレイン電極を
形成するものであるから、1つの薄膜トランジスタの中
にメモリトランジスタと選択トランジスタとを形成して
集積度を上げるとともに、前記ゲート絶縁膜およびメモ
リ用絶縁膜とその上に形成する半導体層との界面を良好
にして前記選択トランジスタおよびメモリトランジスタ
の信頼性を十分にした薄膜トランジスタメモリを得るこ
とができる。
以下、本発明の実施例を図面を参照して説明する。
第1図〜第3図は本発明の第1の実施例を示したもので
、ff11図は薄膜トランジスタメモリの断面図である
。
、ff11図は薄膜トランジスタメモリの断面図である
。
この薄膜トランジスタメモリの構造を説明すると、図中
11はガラス等からなる絶縁基板であり、この基板11
上には、メモリトランジスタTIOと選択トランジスタ
T20とに共用されるゲート電極Gが形成されている。
11はガラス等からなる絶縁基板であり、この基板11
上には、メモリトランジスタTIOと選択トランジスタ
T20とに共用されるゲート電極Gが形成されている。
また、上記基板11上には、ゲート電極Gの全体を覆う
電荷蓄積機能のないゲート絶縁膜12が形成されており
、さらにこのゲート絶縁膜12の上には、前記ゲート電
極Gの中央部分(メモリトランジスタT10部分)に対
向させて電荷蓄積機能をもつメモリ用絶縁膜13が形成
されている。上記ゲート絶縁膜12とメモリ用絶縁膜1
3は、それぞれ窒化シリコン(SI N)からなってお
り、ゲート絶縁膜12は、シリコン原子S1と窒素原子
Nとの組成比Si/Nを化学量論比(Si/N−0,7
5)とほぼ同程度(Si/N−0,65〜0.85)に
した窒化シリコン膜とされ、このゲート絶縁膜12は、
膜厚が約2000λの厚膜とされている。また、メモリ
用絶縁膜13は、上記組成比S1/Nを化学量論比より
太きく (Sl /N−0,85〜1.15)にした
窒化シリコン膜とされ、このメモリ用絶縁膜13は、膜
厚が約100入の極薄膜とされている。
電荷蓄積機能のないゲート絶縁膜12が形成されており
、さらにこのゲート絶縁膜12の上には、前記ゲート電
極Gの中央部分(メモリトランジスタT10部分)に対
向させて電荷蓄積機能をもつメモリ用絶縁膜13が形成
されている。上記ゲート絶縁膜12とメモリ用絶縁膜1
3は、それぞれ窒化シリコン(SI N)からなってお
り、ゲート絶縁膜12は、シリコン原子S1と窒素原子
Nとの組成比Si/Nを化学量論比(Si/N−0,7
5)とほぼ同程度(Si/N−0,65〜0.85)に
した窒化シリコン膜とされ、このゲート絶縁膜12は、
膜厚が約2000λの厚膜とされている。また、メモリ
用絶縁膜13は、上記組成比S1/Nを化学量論比より
太きく (Sl /N−0,85〜1.15)にした
窒化シリコン膜とされ、このメモリ用絶縁膜13は、膜
厚が約100入の極薄膜とされている。
ソシて、上記ゲート絶縁膜12の上には、前記メモリ用
絶縁膜13の形成部分を除いて、後述するi型半導体層
14と同じ材質の半導体膜(i−a−3l膜)14aが
100λ程度の厚さに形成されている。なお、この半導
体膜14aのメモリ用絶縁膜形成部分に対応する開口の
面積はメモリ用絶縁膜13の面積より僅かに小さくなっ
ており、メモリ用絶縁膜13は、その外周縁部を上記半
導体膜14aの開口縁部の上にラップさせて形成されて
いる。また、前記メモリ用絶縁膜13の上には、上記ゲ
ート絶縁膜12の上に形成した半導体膜14aと同じ材
質(i型半導体層14と同じ材質)の半導体膜(i−a
−3i @) 14bが100λ程度の厚さに積層され
ており、このメモリ用絶縁膜13の上の半導体膜14b
は上記メモリ用絶縁W113と同一のパターンに形成さ
れている。
絶縁膜13の形成部分を除いて、後述するi型半導体層
14と同じ材質の半導体膜(i−a−3l膜)14aが
100λ程度の厚さに形成されている。なお、この半導
体膜14aのメモリ用絶縁膜形成部分に対応する開口の
面積はメモリ用絶縁膜13の面積より僅かに小さくなっ
ており、メモリ用絶縁膜13は、その外周縁部を上記半
導体膜14aの開口縁部の上にラップさせて形成されて
いる。また、前記メモリ用絶縁膜13の上には、上記ゲ
ート絶縁膜12の上に形成した半導体膜14aと同じ材
質(i型半導体層14と同じ材質)の半導体膜(i−a
−3i @) 14bが100λ程度の厚さに積層され
ており、このメモリ用絶縁膜13の上の半導体膜14b
は上記メモリ用絶縁W113と同一のパターンに形成さ
れている。
また、上記ゲート絶縁膜12のメモリ用絶縁膜形成部分
を除く部分に形成した半導体膜14aおよび前記メモリ
用絶縁膜13の上に積層した半導体膜14bの上には、
前記ゲート電極Gの全域に対向させて、メモリトランジ
スタTIOと選択トランジスタT20とに共用されるi
型半導体層14が形成されている。このi型半導体層1
4は、1−a−3t(を型アモルファス・シリコン)か
らなっている。このi型半導体層14の両側部の上には
、n”−a−3l(n型不純物をドープしたアモルファ
ス・シリコン)からなるn型半導体層15を介して、ソ
ース電極Sとドレイン電極りとが形成されている。
を除く部分に形成した半導体膜14aおよび前記メモリ
用絶縁膜13の上に積層した半導体膜14bの上には、
前記ゲート電極Gの全域に対向させて、メモリトランジ
スタTIOと選択トランジスタT20とに共用されるi
型半導体層14が形成されている。このi型半導体層1
4は、1−a−3t(を型アモルファス・シリコン)か
らなっている。このi型半導体層14の両側部の上には
、n”−a−3l(n型不純物をドープしたアモルファ
ス・シリコン)からなるn型半導体層15を介して、ソ
ース電極Sとドレイン電極りとが形成されている。
そして、この薄膜トランジスタの中央部分、つまり前記
メモリ用絶縁膜13を形成した部分は、メモリトランジ
スタTIOとされており、その両側はそれぞれ選択トラ
ンジスタT20とされている。
メモリ用絶縁膜13を形成した部分は、メモリトランジ
スタTIOとされており、その両側はそれぞれ選択トラ
ンジスタT20とされている。
すなわち、この実施例の薄膜トランジスタメモリは、薄
膜トランジスタのゲート絶縁膜12の上にゲート電極C
の中央部分に対向させて電荷蓄積機能をもつメモリ用絶
縁膜13を形成することにより、1つの薄膜トランジス
タの中に、1つのメモリトランジスタTIOとその両側
に位置する2つの選択トランジスタT20とを形成した
もので、メモリトランジスタTIOは、ゲート電極Gの
中央部分と、電荷蓄積機能のないゲート絶縁膜12の中
央部分と、電荷蓄積機能をもつメモリ用絶縁膜13と、
その上に半導体膜14bを介して形成したi型半導体層
14およびn型半導体層15と、ソース、ドレイン電極
S、Dとで構成され、2つの選択トランジスタT20は
それぞれ、上記ゲート電極Gの両側部分と、電荷蓄積機
能のないゲート絶縁膜12の両側部分と、その上に半導
体膜14aを介して形成した上記i型半導体層14およ
びn型半導体層15と、上記ソース、ドレイン電極S、
Dとで構成されている。
膜トランジスタのゲート絶縁膜12の上にゲート電極C
の中央部分に対向させて電荷蓄積機能をもつメモリ用絶
縁膜13を形成することにより、1つの薄膜トランジス
タの中に、1つのメモリトランジスタTIOとその両側
に位置する2つの選択トランジスタT20とを形成した
もので、メモリトランジスタTIOは、ゲート電極Gの
中央部分と、電荷蓄積機能のないゲート絶縁膜12の中
央部分と、電荷蓄積機能をもつメモリ用絶縁膜13と、
その上に半導体膜14bを介して形成したi型半導体層
14およびn型半導体層15と、ソース、ドレイン電極
S、Dとで構成され、2つの選択トランジスタT20は
それぞれ、上記ゲート電極Gの両側部分と、電荷蓄積機
能のないゲート絶縁膜12の両側部分と、その上に半導
体膜14aを介して形成した上記i型半導体層14およ
びn型半導体層15と、上記ソース、ドレイン電極S、
Dとで構成されている。
第2図は上記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。
まず、第2図(a)に示すように、基板11上にクロム
等の金属膜を約1000λの厚さに膜付けし、この金属
膜をパターニングしてゲート電極Gを形成した後、その
上に基板11全面にわたって、Sl/N−0,85〜0
.85の窒化シリコンからなるゲ−ト絶縁膜12と、1
−a−Siからなる半導体膜14aとをそれぞれ200
0Å、 100入程度のjvさに連続して堆積(真空
中で連続堆積)させる。
等の金属膜を約1000λの厚さに膜付けし、この金属
膜をパターニングしてゲート電極Gを形成した後、その
上に基板11全面にわたって、Sl/N−0,85〜0
.85の窒化シリコンからなるゲ−ト絶縁膜12と、1
−a−Siからなる半導体膜14aとをそれぞれ200
0Å、 100入程度のjvさに連続して堆積(真空
中で連続堆積)させる。
次に、第2図(b)に示すように、上記半導体膜14a
のゲート電極Gの中央部分(メモリ用絶縁膜13の形成
部分)に対向する部分をエツチングによりを除去して、
この部分のゲート絶縁膜12を露出させる。
のゲート電極Gの中央部分(メモリ用絶縁膜13の形成
部分)に対向する部分をエツチングによりを除去して、
この部分のゲート絶縁膜12を露出させる。
次に、第2図(c)に示すように、この半導体膜14a
の上と前記ゲート絶縁膜12の露出部分の上に、S!/
N−0,85〜l、25の窒化シリコンからなるメモリ
用絶縁膜13と、1−a−Siからなる半導体膜14b
をそれぞれ100λ程度の厚さに連続して堆積(真空中
で連続堆積)させた後、この半導体膜14bとメモリ用
絶縁膜13をゲート電極Gの中央部分に対向する部分を
残してエツチング除去して、ゲート絶縁膜12上の半導
体膜14aを露出させる。
の上と前記ゲート絶縁膜12の露出部分の上に、S!/
N−0,85〜l、25の窒化シリコンからなるメモリ
用絶縁膜13と、1−a−Siからなる半導体膜14b
をそれぞれ100λ程度の厚さに連続して堆積(真空中
で連続堆積)させた後、この半導体膜14bとメモリ用
絶縁膜13をゲート電極Gの中央部分に対向する部分を
残してエツチング除去して、ゲート絶縁膜12上の半導
体膜14aを露出させる。
次に、第2図(d)に示すように、上記ゲート絶縁膜1
2の上にその全面にわたって、S i /N−0,65
〜0.85の窒化シリコンからなる表層絶縁膜12aと
、L−a−6tからなる半導体膜14bをそれぞれ約1
00入の厚さに連続して堆積(真空中で連続堆積)させ
、この後、上記半導体膜14bと表層絶縁膜12aの前
記メモリ用絶縁膜13上の部分をエツチング除去して、
メモリ用絶縁膜13上の半導体膜14aを露出させる。
2の上にその全面にわたって、S i /N−0,65
〜0.85の窒化シリコンからなる表層絶縁膜12aと
、L−a−6tからなる半導体膜14bをそれぞれ約1
00入の厚さに連続して堆積(真空中で連続堆積)させ
、この後、上記半導体膜14bと表層絶縁膜12aの前
記メモリ用絶縁膜13上の部分をエツチング除去して、
メモリ用絶縁膜13上の半導体膜14aを露出させる。
次に、第2図(d)に示すように、上記ゲート絶縁膜1
2上の半導体膜14aおよびメモリ用絶縁@13上の半
導体膜14bの上に、基板11全面にわたって、1−a
−8iからなるi型半導体層14と、n”−a−8tか
らなるn型半導体層15とをそれぞれ1500大、25
0λ程度の厚さに順次堆積させ、その上にソース、ドレ
イン電極S、Dとなるクロム等の金属膜を約500大の
厚さに膜付けして、この金属膜とその下のn型半導体層
15をバターニングし、ソース電極Sおよびドレイン電
極りを形成する。
2上の半導体膜14aおよびメモリ用絶縁@13上の半
導体膜14bの上に、基板11全面にわたって、1−a
−8iからなるi型半導体層14と、n”−a−8tか
らなるn型半導体層15とをそれぞれ1500大、25
0λ程度の厚さに順次堆積させ、その上にソース、ドレ
イン電極S、Dとなるクロム等の金属膜を約500大の
厚さに膜付けして、この金属膜とその下のn型半導体層
15をバターニングし、ソース電極Sおよびドレイン電
極りを形成する。
この後は、第2図(e)に示すように、上記i型半導体
層14とゲート絶縁膜12上の半導体膜12aとを薄膜
トランジスタの素子形状にバターニングして、1つの薄
膜トランジスタの中に1つのメモリトランジスタTIO
と2つの選択トランジスタT20とを形成した薄膜トラ
ンジスタメモリを完成する。
層14とゲート絶縁膜12上の半導体膜12aとを薄膜
トランジスタの素子形状にバターニングして、1つの薄
膜トランジスタの中に1つのメモリトランジスタTIO
と2つの選択トランジスタT20とを形成した薄膜トラ
ンジスタメモリを完成する。
なお、上記メモリトランジスタTIOと選択トランジス
タT20の面積は、各トランジスタT 10゜T2Oの
特性をどのように選ぶかによって決めればよく、これに
よってゲート電極Gの面積、メモリ用絶縁膜13の形成
位置とその面積およびソース電極Sとドレイン電極りと
の間隔を選べばよい。
タT20の面積は、各トランジスタT 10゜T2Oの
特性をどのように選ぶかによって決めればよく、これに
よってゲート電極Gの面積、メモリ用絶縁膜13の形成
位置とその面積およびソース電極Sとドレイン電極りと
の間隔を選べばよい。
第3図は上記メモリ素子の等価回路を示したもので、ゲ
ート電極Gは図示しないゲートライン(アドレスライン
)に接続されており、またソース電極Sは図示しないソ
ースラインに接続され、ドレイン電極りは図示しないド
レインラインに接続されている。
ート電極Gは図示しないゲートライン(アドレスライン
)に接続されており、またソース電極Sは図示しないソ
ースラインに接続され、ドレイン電極りは図示しないド
レインラインに接続されている。
この薄膜トランジスタメモリの書込み、消去、読出しは
次のようにして行なわれる。
次のようにして行なわれる。
書込み時は、ゲート電極Gが接続されているゲートライ
ンにメモリトランジスタTIOの書込み消去電圧V、の
1/2に相当する正電圧+1/2V、を印加し、ソース
電極Sが接続されているソースラインとドレイン電極り
が接続されているドレインラインにそれぞれ上記書込み
消去電圧V、の1/2に相当する負電圧−1/2VPを
印加する。このような電圧を印加すると、2つの選択ト
ランジスタT20がオンし、メモリトランジスタTIO
のゲートとソース、ドレインとの間に書込み消去電圧V
、に相当する電位差が生じてメモリトランジスタTIO
が書込み状態になる。
ンにメモリトランジスタTIOの書込み消去電圧V、の
1/2に相当する正電圧+1/2V、を印加し、ソース
電極Sが接続されているソースラインとドレイン電極り
が接続されているドレインラインにそれぞれ上記書込み
消去電圧V、の1/2に相当する負電圧−1/2VPを
印加する。このような電圧を印加すると、2つの選択ト
ランジスタT20がオンし、メモリトランジスタTIO
のゲートとソース、ドレインとの間に書込み消去電圧V
、に相当する電位差が生じてメモリトランジスタTIO
が書込み状態になる。
また、消去時は、上記ゲートラインに一1/2Vpを印
加し、ソースラインとドレインラインにそれぞれ+1/
2Vpを印加する。このような電圧を印加すると、メモ
リトランジスタTIOのゲートとソース、ドレインとの
間に書込み消去電圧VPに相当する逆電位の電位差が生
じてメモリトランジスタTIOに保持されているデータ
が消去される。
加し、ソースラインとドレインラインにそれぞれ+1/
2Vpを印加する。このような電圧を印加すると、メモ
リトランジスタTIOのゲートとソース、ドレインとの
間に書込み消去電圧VPに相当する逆電位の電位差が生
じてメモリトランジスタTIOに保持されているデータ
が消去される。
一方、読出し時は、ゲートラインに上記書込み消去電圧
V、より十分中さなオン電圧V。Nを印加するとともに
、ドレインラインに読出し電圧(N込み消去電圧V、よ
り十分小さな電圧)Voを印加し、ソースラインの電位
は0とする。このような電圧を印加すると、メモリトラ
ンジスタTIOに保持されているデータに応じてドレイ
ンラインからシースラインに電流が流れ、これが読出し
データとして出力される。
V、より十分中さなオン電圧V。Nを印加するとともに
、ドレインラインに読出し電圧(N込み消去電圧V、よ
り十分小さな電圧)Voを印加し、ソースラインの電位
は0とする。このような電圧を印加すると、メモリトラ
ンジスタTIOに保持されているデータに応じてドレイ
ンラインからシースラインに電流が流れ、これが読出し
データとして出力される。
なお、上記書込み、消去、読出し時のいずれの場合も、
選択されたソース、ドレインラインへの印加電圧がこの
ソース、ドレインライン上の他の非選択メモリ素子にも
印加されるが、この非選択メモリ素子のゲートラインは
選択されていないために、非選択メモリ素子の選択トラ
ンジスタT20はオフ状態にあるから、非選択メモリ素
子のメモリトランジスタTIOはソース、ドレインライ
ンに印加される電圧の影響を受けない。すなわち、上記
選択トランジスタT20は、メモリトランジスタTIO
の選択だけでなく、非選択時にソース、ドレインライン
に印加される電圧からメモリトランジスタTIOをガー
ドするガードトランジスタとしての作用ももっている。
選択されたソース、ドレインラインへの印加電圧がこの
ソース、ドレインライン上の他の非選択メモリ素子にも
印加されるが、この非選択メモリ素子のゲートラインは
選択されていないために、非選択メモリ素子の選択トラ
ンジスタT20はオフ状態にあるから、非選択メモリ素
子のメモリトランジスタTIOはソース、ドレインライ
ンに印加される電圧の影響を受けない。すなわち、上記
選択トランジスタT20は、メモリトランジスタTIO
の選択だけでなく、非選択時にソース、ドレインライン
に印加される電圧からメモリトランジスタTIOをガー
ドするガードトランジスタとしての作用ももっている。
しかして、上記実施例の薄膜トランジスタメモリにおい
ては、薄膜トランジスタのゲート絶縁膜(電荷蓄積機能
のない絶縁膜)12の上にゲート電極Gの中央部分に対
向させて電荷蓄積機能をもつメモリ用絶縁膜14を形成
することにより、1つの薄膜トランジスタの中にメモリ
トランジスタTIOと2つの選択トランジスタT20と
を形成しているから、この薄膜トランジスタメモリによ
れば、メモリトランジスタTIOと選択トランジスタT
20とで構成されるメモリ素子の素子面積を小さくして
集積度を上げることができるし、また、1つの薄膜トラ
ンジスタを製造する工程で上記メモリ素子を構成するメ
モリトランジスタTIOと選択トランジスタT20とを
形成することができるから、少ない工程数で容易に製造
することができる。
ては、薄膜トランジスタのゲート絶縁膜(電荷蓄積機能
のない絶縁膜)12の上にゲート電極Gの中央部分に対
向させて電荷蓄積機能をもつメモリ用絶縁膜14を形成
することにより、1つの薄膜トランジスタの中にメモリ
トランジスタTIOと2つの選択トランジスタT20と
を形成しているから、この薄膜トランジスタメモリによ
れば、メモリトランジスタTIOと選択トランジスタT
20とで構成されるメモリ素子の素子面積を小さくして
集積度を上げることができるし、また、1つの薄膜トラ
ンジスタを製造する工程で上記メモリ素子を構成するメ
モリトランジスタTIOと選択トランジスタT20とを
形成することができるから、少ない工程数で容易に製造
することができる。
また、この薄膜トランジスタメモリは、メモリトランジ
スタTIOを構成するメモリ用絶縁膜1・、3をゲート
絶縁膜12の上にゲート電極Gの中央部分に対向させて
形成したものであるため、その製造に際して、ゲート絶
縁膜12およびメモリ用絶縁膜13の上に形成するi型
車導体層14を、前記メモリ用絶縁膜14とも、また前
記ゲート絶縁膜12とも連続して堆積することはできず
、したがって、ゲート絶縁膜12およびメモリ用絶縁膜
13の上に直接i型半導体層14を形成したのでは、こ
れら絶縁膜12.13の膜面の汚れ等によって、ゲート
絶縁膜12とi型車導体層14、およびメモリ用絶縁膜
13とi型車導体層14との良好な界面が得られなくな
る。
スタTIOを構成するメモリ用絶縁膜1・、3をゲート
絶縁膜12の上にゲート電極Gの中央部分に対向させて
形成したものであるため、その製造に際して、ゲート絶
縁膜12およびメモリ用絶縁膜13の上に形成するi型
車導体層14を、前記メモリ用絶縁膜14とも、また前
記ゲート絶縁膜12とも連続して堆積することはできず
、したがって、ゲート絶縁膜12およびメモリ用絶縁膜
13の上に直接i型半導体層14を形成したのでは、こ
れら絶縁膜12.13の膜面の汚れ等によって、ゲート
絶縁膜12とi型車導体層14、およびメモリ用絶縁膜
13とi型車導体層14との良好な界面が得られなくな
る。
しかし、上記実施例の薄膜トランジスタメモリでは、ゲ
ート絶縁膜12の上にi型車導体層14と同じ材質の半
導体膜14aを形成するとともに、前記メモリ用絶縁膜
13の上にもi型車導体層14と同じ材質の半導体膜1
4aを積層して、前記ゲート絶縁膜12上の半導体膜1
4aおよび前記メモリ用絶縁膜13上の半導体膜14b
の上にi型車導体層14を形成しているため、このi型
車導体層14と前記半導体膜14aとが別工程で堆積さ
れたものであってもその接合性はよ<、シかも前記ゲー
ト絶縁膜12の上の半導体膜14aはゲート絶縁膜12
と連続して堆積でき、また前記メモリ用絶縁If!13
の上の半導体膜14bを前記メモリ用絶縁膜13と同一
のパターンとしているために、このメモリ用絶縁膜13
の上の半導体膜14bもメモリ用絶縁膜13と連続して
堆積させて同時にバターニングする方法で形成できるか
ら、前記ゲート絶縁膜12および前記メモリ用絶縁膜1
3とその上に形成される半導体層14との界面は良好で
ある。したがって、この薄膜トランジスタメモリによれ
ば、そのメモリトランジスタTIOへの書き込みおよび
消去時に、i型車導体層14からメモリ用絶縁1Ii1
3への電荷の注入を安定して行なわせることができるし
、また選択トランジスタT20にも特性の安定した動作
を行なイつせることができるから、前記メモリトランジ
スタTIOおよび選択トランジスタT20の信頼性も十
分である。
ート絶縁膜12の上にi型車導体層14と同じ材質の半
導体膜14aを形成するとともに、前記メモリ用絶縁膜
13の上にもi型車導体層14と同じ材質の半導体膜1
4aを積層して、前記ゲート絶縁膜12上の半導体膜1
4aおよび前記メモリ用絶縁膜13上の半導体膜14b
の上にi型車導体層14を形成しているため、このi型
車導体層14と前記半導体膜14aとが別工程で堆積さ
れたものであってもその接合性はよ<、シかも前記ゲー
ト絶縁膜12の上の半導体膜14aはゲート絶縁膜12
と連続して堆積でき、また前記メモリ用絶縁If!13
の上の半導体膜14bを前記メモリ用絶縁膜13と同一
のパターンとしているために、このメモリ用絶縁膜13
の上の半導体膜14bもメモリ用絶縁膜13と連続して
堆積させて同時にバターニングする方法で形成できるか
ら、前記ゲート絶縁膜12および前記メモリ用絶縁膜1
3とその上に形成される半導体層14との界面は良好で
ある。したがって、この薄膜トランジスタメモリによれ
ば、そのメモリトランジスタTIOへの書き込みおよび
消去時に、i型車導体層14からメモリ用絶縁1Ii1
3への電荷の注入を安定して行なわせることができるし
、また選択トランジスタT20にも特性の安定した動作
を行なイつせることができるから、前記メモリトランジ
スタTIOおよび選択トランジスタT20の信頼性も十
分である。
しかも、上記実施例では、上記選択トランジスタT20
をメモリトランジスタTIOの両側に設けているから、
この2つの選択トランジスタT20のいずれか一方の特
性が不良であっても、もう1つの選択トランジスタT2
0によってメモリトランジスタTIOの選択およびガー
ドを行なうことができ、したがって、選択トランジスタ
T20が1つだけのものよりも信頼性を向上させること
ができる。
をメモリトランジスタTIOの両側に設けているから、
この2つの選択トランジスタT20のいずれか一方の特
性が不良であっても、もう1つの選択トランジスタT2
0によってメモリトランジスタTIOの選択およびガー
ドを行なうことができ、したがって、選択トランジスタ
T20が1つだけのものよりも信頼性を向上させること
ができる。
また、上記実施例の薄膜トランジスタメモリの製造方法
は、ゲート電極Gを形成した基板11上にゲート絶縁膜
12と半導体@14aを連続して堆積させ、この半導体
膜14aのゲート電極Gの中央部分に対向する部分を除
去してこの部分のゲート絶縁膜12を露出させた後、こ
の半導体膜14aの上と前記ゲート絶縁膜12の露出部
分の上にメモリ用絶縁膜13と半導体膜14bとを連続
して積層させて、この半導体膜14bとメモリ用絶縁膜
13とをゲート電極Gの中央部分に対向する形状にバタ
ーニングし、この後ゲート絶縁膜13上の半導体膜14
aおよびメモリ用絶縁膜13上の半導体膜14bの上に
前記半導体膜14a、14bと同じ材質のi型半導体層
14を形成して、このi型半導体層14の両側部の上に
ソース電Sおよびドレイン電極りを形成するものである
から、1つの薄膜トランジスタの中にメモリトランジス
タTIOと選択トランジスタT20とを形成して集積度
を上げるとともに、前記ゲート絶縁膜12およびメモリ
用絶縁膜13とその上に形成するi型半導体層14との
界面を良好にして選択トランジスタT20およびメモリ
トランジスタTlOの信頼性を十分にした薄膜トランジ
スタメモリを得ることができる。
は、ゲート電極Gを形成した基板11上にゲート絶縁膜
12と半導体@14aを連続して堆積させ、この半導体
膜14aのゲート電極Gの中央部分に対向する部分を除
去してこの部分のゲート絶縁膜12を露出させた後、こ
の半導体膜14aの上と前記ゲート絶縁膜12の露出部
分の上にメモリ用絶縁膜13と半導体膜14bとを連続
して積層させて、この半導体膜14bとメモリ用絶縁膜
13とをゲート電極Gの中央部分に対向する形状にバタ
ーニングし、この後ゲート絶縁膜13上の半導体膜14
aおよびメモリ用絶縁膜13上の半導体膜14bの上に
前記半導体膜14a、14bと同じ材質のi型半導体層
14を形成して、このi型半導体層14の両側部の上に
ソース電Sおよびドレイン電極りを形成するものである
から、1つの薄膜トランジスタの中にメモリトランジス
タTIOと選択トランジスタT20とを形成して集積度
を上げるとともに、前記ゲート絶縁膜12およびメモリ
用絶縁膜13とその上に形成するi型半導体層14との
界面を良好にして選択トランジスタT20およびメモリ
トランジスタTlOの信頼性を十分にした薄膜トランジ
スタメモリを得ることができる。
次に、本発明の他の実施例を説明する。
第4図および第5図は本発明の第2の実施例を示したも
ので、第4図は薄膜トランジスタメモリの断面図、第5
図はその等価回路図である。
ので、第4図は薄膜トランジスタメモリの断面図、第5
図はその等価回路図である。
この実施例の薄膜トランジスタメモリは、上記第1の実
施例の薄膜トランジスタメモリに、メモリトランジスタ
TIOと2つの選択トランジスタT20とに共用される
第2のゲート電極Gaを設けたもので、この第2のゲー
ト電極Gaは、i型半導体層14およびソース、ドレイ
ン電極S、 Dの上に形成した上部ゲート絶縁膜16の
上に形成されている。この上部ゲート絶縁膜16は、S
l/N−0,65〜0.85の窒化シリコンからなる膜
厚3000Åの電荷蓄積機能のない絶縁膜とされており
、上記第2のゲート電極Gaは読出し用のゲート電極と
されている。また、基板11上のゲート電極Gは書き込
み消去用ゲートラインに接続され、上記第2のゲート電
極Gaは読出し用ゲートラインに接続されている。なお
、この実施例の薄膜トランジスタメモリは、上記第2の
ゲート塩%Gaを設けた以外の構成は上記第1の実施例
の薄膜トランジスタメモリと同じ構成となっているから
、その説明は図に同符号を付して省略する。また、この
薄膜トランジスタメモリは、上記第1の実施例の薄膜ト
ランジスタメモリの製造方法に上部ゲート絶縁膜16に
形成工程と第2のゲート電極Gaの形成工程を付加する
だけで製造できるから、その製造方法の説明も省略する
。
施例の薄膜トランジスタメモリに、メモリトランジスタ
TIOと2つの選択トランジスタT20とに共用される
第2のゲート電極Gaを設けたもので、この第2のゲー
ト電極Gaは、i型半導体層14およびソース、ドレイ
ン電極S、 Dの上に形成した上部ゲート絶縁膜16の
上に形成されている。この上部ゲート絶縁膜16は、S
l/N−0,65〜0.85の窒化シリコンからなる膜
厚3000Åの電荷蓄積機能のない絶縁膜とされており
、上記第2のゲート電極Gaは読出し用のゲート電極と
されている。また、基板11上のゲート電極Gは書き込
み消去用ゲートラインに接続され、上記第2のゲート電
極Gaは読出し用ゲートラインに接続されている。なお
、この実施例の薄膜トランジスタメモリは、上記第2の
ゲート塩%Gaを設けた以外の構成は上記第1の実施例
の薄膜トランジスタメモリと同じ構成となっているから
、その説明は図に同符号を付して省略する。また、この
薄膜トランジスタメモリは、上記第1の実施例の薄膜ト
ランジスタメモリの製造方法に上部ゲート絶縁膜16に
形成工程と第2のゲート電極Gaの形成工程を付加する
だけで製造できるから、その製造方法の説明も省略する
。
この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタTIOへの書き込みおよび消去は基板1】上のゲ
ート電極Gにゲート電圧を印加して行ない、読出しは第
2のゲート電極Gaにゲート電圧を印加して行なうよう
にしたものである。
ジスタTIOへの書き込みおよび消去は基板1】上のゲ
ート電極Gにゲート電圧を印加して行ない、読出しは第
2のゲート電極Gaにゲート電圧を印加して行なうよう
にしたものである。
しかして、この第2の実施例の薄膜トランジスタメモリ
においても、1つの薄膜トランジスタの中にメモリトラ
ンジスタT10と2つの選択トランジスタ720とを形
成しているから、メモリトランジスタTIOと選択トラ
ンジスタT20とで構成されるメモリ素子の素子面積を
小さくして集積度を上げることができるし、また1つの
薄膜トランジスタを製造する工程で上記メモリ素子を構
成するメモリトランジスタTIOと選択トランジスタ7
20とを形成することができ、しかも、ゲート絶縁膜1
2の上にi型半導体層14と同じ材質の半導体膜14a
を形成し、メモリ用絶縁膜13の上にi型半導体層14
と同じ材質の半導体膜14bを積層して、ゲート絶縁[
12上の半導体膜14aおよびメモリ用絶縁膜13上の
半導体膜14bの上にi型半導体層14を形成している
ため、ゲート絶縁膜12およびメモリ用絶縁膜13とそ
の上に形成されるi型半導体層14との界面を良好にし
て、選択トランジスタT20およびメモリトランジスタ
TIOの信頼性を十分に確保することができる。
においても、1つの薄膜トランジスタの中にメモリトラ
ンジスタT10と2つの選択トランジスタ720とを形
成しているから、メモリトランジスタTIOと選択トラ
ンジスタT20とで構成されるメモリ素子の素子面積を
小さくして集積度を上げることができるし、また1つの
薄膜トランジスタを製造する工程で上記メモリ素子を構
成するメモリトランジスタTIOと選択トランジスタ7
20とを形成することができ、しかも、ゲート絶縁膜1
2の上にi型半導体層14と同じ材質の半導体膜14a
を形成し、メモリ用絶縁膜13の上にi型半導体層14
と同じ材質の半導体膜14bを積層して、ゲート絶縁[
12上の半導体膜14aおよびメモリ用絶縁膜13上の
半導体膜14bの上にi型半導体層14を形成している
ため、ゲート絶縁膜12およびメモリ用絶縁膜13とそ
の上に形成されるi型半導体層14との界面を良好にし
て、選択トランジスタT20およびメモリトランジスタ
TIOの信頼性を十分に確保することができる。
また、この第2の実施例の薄膜トランジスタメモリでは
、読出しを第2のゲート電極Gaにゲート電圧を印加し
て行なうようにしているから、読出し乃にメモリ用絶縁
膜13を介してi型半導体層14と対向している基板1
1上のゲート電極Gに、メモリトランジスタTIOの閾
値電圧を変化させるようなゲート電圧を印加する必要は
なく、したがって読出しの繰返しによるメモリトランジ
スタTIOの閾値電圧の変化をなくして、半永久的に安
定した読出しを行なうことができる。
、読出しを第2のゲート電極Gaにゲート電圧を印加し
て行なうようにしているから、読出し乃にメモリ用絶縁
膜13を介してi型半導体層14と対向している基板1
1上のゲート電極Gに、メモリトランジスタTIOの閾
値電圧を変化させるようなゲート電圧を印加する必要は
なく、したがって読出しの繰返しによるメモリトランジ
スタTIOの閾値電圧の変化をなくして、半永久的に安
定した読出しを行なうことができる。
また、第6図および第7図は本発明の第3の実施例を示
したもので、第6図は薄膜トランジスタメモリの断面図
、第7図はその等価回路図である。
したもので、第6図は薄膜トランジスタメモリの断面図
、第7図はその等価回路図である。
この実施例の薄膜トランジスタメモリは、上記第1の実
施例の薄膜トランジスタメモリにおけるメモリ用絶縁膜
13を、ゲート電極Gのほぼ半分の領域に対向させて形
成することにより、薄膜トランジスタの一半分(メモリ
用絶縁膜13を設けた側)をメモリトランジスタTIO
とし、他半分を選択トランジスタ720としたもので、
その他の構成は!上記第1の実施例の薄膜トランジスタ
メモリと同様である。
施例の薄膜トランジスタメモリにおけるメモリ用絶縁膜
13を、ゲート電極Gのほぼ半分の領域に対向させて形
成することにより、薄膜トランジスタの一半分(メモリ
用絶縁膜13を設けた側)をメモリトランジスタTIO
とし、他半分を選択トランジスタ720としたもので、
その他の構成は!上記第1の実施例の薄膜トランジスタ
メモリと同様である。
すなわち、この第3の実施例の薄膜トランジスタメモリ
は、1つの薄膜トランジスタの中に、1つのメモリトラ
ンジスタTIOと1つの選択トランジスタT20とを形
成したものであり、この第3の実施例の薄膜トランジス
タメモリにおいても、メモリトランジスタTIOと選択
トランジスタT20とで構成されるメモリ素子の素子面
積を小さくして集積度を上げることができるし、また1
つの薄膜トランジスタを製造する工程で上記メモリ素子
を構成するメモリトランジスタTIOと選択トランジス
タT20とを形成することができ、しかも、ゲート絶縁
膜12の上に1J42半導体鳩14と同じ材質の半導体
膜14bを形成し、メモリ用絶縁膜1・・3の上にi型
半導体層14と同じ材質の半導体膜14aを積層して、
ゲート絶縁膜12上の半導体膜14aおよびメモリ用絶
縁膜13上の半導体膜14bの上にi型半導体層14を
形成しているため、ゲート絶縁膜12およびメモリ用絶
縁膜13とその上(こ形成されるi型半導体層14との
光面を良好にして、メモリトランジスタTIOの信頼性
を十分に確保することができる。
は、1つの薄膜トランジスタの中に、1つのメモリトラ
ンジスタTIOと1つの選択トランジスタT20とを形
成したものであり、この第3の実施例の薄膜トランジス
タメモリにおいても、メモリトランジスタTIOと選択
トランジスタT20とで構成されるメモリ素子の素子面
積を小さくして集積度を上げることができるし、また1
つの薄膜トランジスタを製造する工程で上記メモリ素子
を構成するメモリトランジスタTIOと選択トランジス
タT20とを形成することができ、しかも、ゲート絶縁
膜12の上に1J42半導体鳩14と同じ材質の半導体
膜14bを形成し、メモリ用絶縁膜1・・3の上にi型
半導体層14と同じ材質の半導体膜14aを積層して、
ゲート絶縁膜12上の半導体膜14aおよびメモリ用絶
縁膜13上の半導体膜14bの上にi型半導体層14を
形成しているため、ゲート絶縁膜12およびメモリ用絶
縁膜13とその上(こ形成されるi型半導体層14との
光面を良好にして、メモリトランジスタTIOの信頼性
を十分に確保することができる。
なお、上記第3の実施例の薄膜トランジスタメモリにお
いても、前述した第2の実施例と同様に読出し用の第2
のゲート電極を設ければ、読出しの繰返しによるメモリ
トランジスタTIOの閾値電圧の変化をなくして、半永
久的に安定した読出しを行なうことができる。
いても、前述した第2の実施例と同様に読出し用の第2
のゲート電極を設ければ、読出しの繰返しによるメモリ
トランジスタTIOの閾値電圧の変化をなくして、半永
久的に安定した読出しを行なうことができる。
本発明の薄膜トランジスタメモリは、薄膜トランジスタ
のゲート絶縁膜(電荷蓄積機能のない絶縁@)の上にゲ
ート電極の一部に対向させて電荷蓄積機能をもつメモリ
用絶縁膜を形成することにより、1つの薄膜トランジス
タの中にメモリトランジスタと選択トランジスタとを形
成したものであり、この薄膜トランジスタメモリによれ
ば、メモリトランジスタと選択トランジスタとで構成さ
れるメモリ素子の素子面積を小さくして集積度を上げる
ことができるし、また、1つの薄膜トランジスタを製造
する工程で上記メモリ素子を構成するメモリトランジス
タと選択トランジスタとを形成することができるから、
少ない工程数で容易に製造することができる。しかも、
本発明の薄膜トランジスタメモリでは、前記ゲート絶縁
膜の上に前記メモリ用絶縁膜の形成部分を除いて前記半
導体層と同じ材質の半導体膜を形成し、前記メモリ用絶
縁膜の上に前記半導体層と同じ材質の半導体膜を前記メ
モリ用絶縁膜と同一パターンに積層して、前記ゲート絶
縁膜上の前記半導体膜および前記メモリ用絶縁膜上の前
記半導体膜の上に前記半導体層を形成しているため、こ
の半導体層と前記半導体膜とが別工程で堆積されたもの
であってもその接合性はよく、しかも前記ゲート絶縁膜
の上の半導体膜はゲート絶縁膜と連続して堆積でき、ま
た前記メモリ用絶縁膜の上の半導体膜を前記メモリ用絶
縁膜と同一のパターンとしているために、このメモリ用
絶縁膜の上の半導体膜もメモリ用絶縁膜と連続して堆積
させて同時にパターニングする方法で形成できるから、
前記ゲート絶縁膜および前記メモリ用絶縁膜とその上に
形成される半導体層との界面は良好であり、したがって
前記選択トランジスタおよびメモリトランジスタの信頼
性も十分である。
のゲート絶縁膜(電荷蓄積機能のない絶縁@)の上にゲ
ート電極の一部に対向させて電荷蓄積機能をもつメモリ
用絶縁膜を形成することにより、1つの薄膜トランジス
タの中にメモリトランジスタと選択トランジスタとを形
成したものであり、この薄膜トランジスタメモリによれ
ば、メモリトランジスタと選択トランジスタとで構成さ
れるメモリ素子の素子面積を小さくして集積度を上げる
ことができるし、また、1つの薄膜トランジスタを製造
する工程で上記メモリ素子を構成するメモリトランジス
タと選択トランジスタとを形成することができるから、
少ない工程数で容易に製造することができる。しかも、
本発明の薄膜トランジスタメモリでは、前記ゲート絶縁
膜の上に前記メモリ用絶縁膜の形成部分を除いて前記半
導体層と同じ材質の半導体膜を形成し、前記メモリ用絶
縁膜の上に前記半導体層と同じ材質の半導体膜を前記メ
モリ用絶縁膜と同一パターンに積層して、前記ゲート絶
縁膜上の前記半導体膜および前記メモリ用絶縁膜上の前
記半導体膜の上に前記半導体層を形成しているため、こ
の半導体層と前記半導体膜とが別工程で堆積されたもの
であってもその接合性はよく、しかも前記ゲート絶縁膜
の上の半導体膜はゲート絶縁膜と連続して堆積でき、ま
た前記メモリ用絶縁膜の上の半導体膜を前記メモリ用絶
縁膜と同一のパターンとしているために、このメモリ用
絶縁膜の上の半導体膜もメモリ用絶縁膜と連続して堆積
させて同時にパターニングする方法で形成できるから、
前記ゲート絶縁膜および前記メモリ用絶縁膜とその上に
形成される半導体層との界面は良好であり、したがって
前記選択トランジスタおよびメモリトランジスタの信頼
性も十分である。
また、本発明の薄膜トランジスタメモリの製造方法は、
ゲート絶縁膜を形成した絶縁基板上にゲート絶縁膜と半
導体膜を連続して堆積させ、この半導体膜の前記ゲート
電極の一部に対向する部分を除虫してこの部分の前記ゲ
ート絶縁膜を露出させた後、この半導体膜の上と前記ゲ
ート絶縁膜の露出部分の上にメモリ用絶縁膜と半導体膜
とを連続して積層させて、この半導体膜とメモリ用絶縁
膜とを前記ゲート電極の一部に対向する形状にパタニン
グし、この後前記ゲート絶縁膜上の前記半導体膜および
前記メモリ用絶縁膜上の前記半導体膜の上に前記半導体
膜と同じ材質の半導体層を形成するとともに、この半導
体層の両側部の上にソース電極およびドレイン電極を形
成するものであるから、1つの薄膜トランジスタの中に
メモリトランジスタと選択トランジスタとを形成して集
積度を上げるとともに、前記ゲート絶縁膜およびメモリ
用絶縁膜とその上に形成する半導体層との界面を良好に
して前記選択トランジスタおよびメモリトランジスタの
信頼性を十分にした薄膜トランジスタメモリを得ること
ができる。4、図面の簡単な説明 第1図〜第3図は本発明の第1の実施例を示したもので
、第1図は薄膜トランジスタメモリの断面図、第2図は
その製造工程図、第3図は薄膜トランジスタメモリの等
価回路図である。第4図および第5図は本発明の第2の
実施例を示す薄膜トランジスタメモリの断面図およびそ
の等価回路図、第6図および第7図は本発明の第3の実
施例を示す薄膜トランジスタメモリの断面図およびその
等価回路図である。第8図は従来の薄膜トランジスタメ
モリの等価回路図である。
ゲート絶縁膜を形成した絶縁基板上にゲート絶縁膜と半
導体膜を連続して堆積させ、この半導体膜の前記ゲート
電極の一部に対向する部分を除虫してこの部分の前記ゲ
ート絶縁膜を露出させた後、この半導体膜の上と前記ゲ
ート絶縁膜の露出部分の上にメモリ用絶縁膜と半導体膜
とを連続して積層させて、この半導体膜とメモリ用絶縁
膜とを前記ゲート電極の一部に対向する形状にパタニン
グし、この後前記ゲート絶縁膜上の前記半導体膜および
前記メモリ用絶縁膜上の前記半導体膜の上に前記半導体
膜と同じ材質の半導体層を形成するとともに、この半導
体層の両側部の上にソース電極およびドレイン電極を形
成するものであるから、1つの薄膜トランジスタの中に
メモリトランジスタと選択トランジスタとを形成して集
積度を上げるとともに、前記ゲート絶縁膜およびメモリ
用絶縁膜とその上に形成する半導体層との界面を良好に
して前記選択トランジスタおよびメモリトランジスタの
信頼性を十分にした薄膜トランジスタメモリを得ること
ができる。4、図面の簡単な説明 第1図〜第3図は本発明の第1の実施例を示したもので
、第1図は薄膜トランジスタメモリの断面図、第2図は
その製造工程図、第3図は薄膜トランジスタメモリの等
価回路図である。第4図および第5図は本発明の第2の
実施例を示す薄膜トランジスタメモリの断面図およびそ
の等価回路図、第6図および第7図は本発明の第3の実
施例を示す薄膜トランジスタメモリの断面図およびその
等価回路図である。第8図は従来の薄膜トランジスタメ
モリの等価回路図である。
TIO・・・メモリトランジスタ、T2O・・・選択ト
ランジスタ、11・・・基板、G・・・ゲート電極、1
2・・・ゲート絶縁膜、13・・・メモリ用絶縁膜、1
4a。
ランジスタ、11・・・基板、G・・・ゲート電極、1
2・・・ゲート絶縁膜、13・・・メモリ用絶縁膜、1
4a。
14b・・・半導体膜、14・・・i型半導体層、15
・・・n型半導体層、S・・・ソース電極、D・・・ド
レイン電極、16・・・上部ゲート絶縁膜、Ga・・・
第2のゲート電極(読出し用)。
・・・n型半導体層、S・・・ソース電極、D・・・ド
レイン電極、16・・・上部ゲート絶縁膜、Ga・・・
第2のゲート電極(読出し用)。
Claims (2)
- (1)絶縁基板上に形成されたゲート電極と、このゲー
ト電極を覆う電荷蓄積機能のないゲート絶縁膜と、この
ゲート絶縁膜の上に前記ゲート電極の一部に対向させて
形成された電荷蓄積機能をもつメモリ用絶縁膜と、前記
ゲート絶縁膜および前記メモリ用絶縁膜の上に形成され
た半導体層と、この半導体層の両側部の上に形成された
ソース電極およびドレイン電極とからなり、前記ゲート
電極と前記ゲート絶縁膜と前記メモリ用絶縁膜と前記半
導体層と前記ソース電極およびドレイン電極とでメモリ
トランジスタを構成し、前記ゲート電極と前記ゲート絶
縁膜と前記半導体層と前記ソース電極およびドレイン電
極とで選択トランジスタを構成するとともに、前記ゲー
ト絶縁膜の上に前記メモリ用絶縁膜の形成部分を除いて
前記半導体層と同じ材質の半導体膜を形成し、前記メモ
リ用絶縁膜の上に前記半導体層と同じ材質の半導体膜を
前記メモリ用絶縁膜と同一パターンに積層して、前記ゲ
ート絶縁膜上の前記半導体膜および前記メモリ用絶縁膜
上の前記半導体膜の上に、前記半導体層を形成したこと
を特徴とする薄膜トランジスタメモリ。 - (2)ゲート電極を形成した絶縁基板上に前記ゲート電
極を覆う電荷蓄積機能のないゲート絶縁膜と半導体膜と
を連続して積層させ、この半導体膜の前記ゲート電極の
一部に対向する部分を除去してこの部分の前記ゲート絶
縁膜を露出させた後、この半導体膜の上と前記ゲート絶
縁膜の露出部分の上に電荷蓄積機能をもつメモリ用絶縁
膜と半導体膜とを連続して積層させて、この半導体膜と
メモリ用絶縁膜とを前記ゲート電極の一部に対向する形
状にパターニングし、この後前記ゲート絶縁膜上の前記
半導体膜および前記メモリ用絶縁膜上の前記半導体膜の
上に前記半導体膜と同じ材質の半導体層を形成するとと
もに、この半導体層の両側部の上にソース電極およびド
レイン電極を形成することを特徴とする薄膜トランジス
タメモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1217577A JPH0382166A (ja) | 1989-08-25 | 1989-08-25 | 薄膜トランジスタメモリおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1217577A JPH0382166A (ja) | 1989-08-25 | 1989-08-25 | 薄膜トランジスタメモリおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0382166A true JPH0382166A (ja) | 1991-04-08 |
Family
ID=16706461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1217577A Pending JPH0382166A (ja) | 1989-08-25 | 1989-08-25 | 薄膜トランジスタメモリおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0382166A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014236138A (ja) * | 2013-06-04 | 2014-12-15 | 独立行政法人物質・材料研究機構 | デュアルゲート有機薄膜トランジスタ |
-
1989
- 1989-08-25 JP JP1217577A patent/JPH0382166A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014236138A (ja) * | 2013-06-04 | 2014-12-15 | 独立行政法人物質・材料研究機構 | デュアルゲート有機薄膜トランジスタ |
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