JPS6026303B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS6026303B2 JPS6026303B2 JP52080965A JP8096577A JPS6026303B2 JP S6026303 B2 JPS6026303 B2 JP S6026303B2 JP 52080965 A JP52080965 A JP 52080965A JP 8096577 A JP8096577 A JP 8096577A JP S6026303 B2 JPS6026303 B2 JP S6026303B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
ｍ 発明の利用分野
本発明は、容量読み出し方式による半導体不揮発性記憶
素子の構造に関するものである。
素子の構造に関するものである。
■ 従来技術
現在利用されている半導体不揮発性記憶素子は、第１図
に示すように、基板１内にもうけたソース領域２とドレ
ィン領域３間にもうけた電荷蓄積層４を少なくとも有し
たトランジスタ構造をしている。
に示すように、基板１内にもうけたソース領域２とドレ
ィン領域３間にもうけた電荷蓄積層４を少なくとも有し
たトランジスタ構造をしている。
このトランジスタ構造の不揮発性記憶素子は、電荷蓄積
層に電荷が捕獲されているか否かによりしきい値電圧を
変化させて記憶作用を持たせるものである。しかし、こ
の型の記憶素子は、スタティック動作が可能であるため
使いやすいという利点をもつにもかかわらず、トランジ
スタであるからドレィン領域とソース領域の２つの拡散
領域を必要とするため、集積度をあげるには限界がある
。この欠点を改善する方法として第２図および第３図に
示す構造が提案されている。
層に電荷が捕獲されているか否かによりしきい値電圧を
変化させて記憶作用を持たせるものである。しかし、こ
の型の記憶素子は、スタティック動作が可能であるため
使いやすいという利点をもつにもかかわらず、トランジ
スタであるからドレィン領域とソース領域の２つの拡散
領域を必要とするため、集積度をあげるには限界がある
。この欠点を改善する方法として第２図および第３図に
示す構造が提案されている。
第２図は、特関昭４８−４３５９２号明細書に開示され
ている構造である。すなわち、基板１上の中央部に二酸
化シリコン膜５が形成され、その周辺にこれより薄い二
酸化シリコン膜が連続して形成され、この薄い二酸化シ
リコン膜上に窒化膜８が形成されている。電荷の蓄積お
よび放出は、電極９と基板１との間に電圧を印加するこ
とによって、薄い二酸化シリコン膜と窒化膿の境界で行
なわれる。読み出しは、電極１０と基板１との間の容量
を読み出す。しかし、第２図は基本的には、ＭＩＳ型の
ダイオードであり、大容量（多数ビット）の記憶素子の
形成には適していない。一方、第３図はＡ．Ｓ．Ｃｈａ
ｗｌａ ｅｔ．ａｌ．（ＭｏｍＩ９７６年ｐ１８１）お
よびＪ．１．Ｒａｆ油ｅｔ．ａｌ．（Ｐｒｏｃ．ｌＥＥ
Ｅｐ１６２９Ｎｏｖ．１９７６）等によって提案された
容量読み出し方式による記憶素子の断面構造である。す
なわち、基板１が例えばｐ形とすれば、ｎ＋層１１およ
びｎ層１２をェピタキシャル成長法によって形成し、電
極１３とげ層１１がたがいに交差するようにし、その交
点に二酸化シリコン膜の薄い部分５と窒化膿８が形成さ
れている。この構造は、高集積化に適しているが、ェピ
タキシャル成長法を用いなくてはならないというプロセ
ス上の複雑さと同時に、書込み消去を行なう場合の番地
決めに対して、２つの欠点をもっている。この２つの欠
点を説明するため、第３図に示した素子をマトリックス
状に配列し、消去（薄い二酸化シリコン膜と窒化膜との
界面に正孔を注入する。）を行なう場合の各端子に印加
する電圧を第４図に示す。ただし、第４図は、（１、２
）番地の素子を消去しようとする場合を示している。上
記の２つの欠点のうちの１つは、Ｖｗ（２０〜３０Ｖ）
という正と負両方向の高電圧を必要とすることであり、
もう１つは、２Ｖｗに対して消去され、Ｖｗに対しては
消去されないという電圧Ｖｗをみつけだす必要があり、
多くのビットを消去しようとする場合には、消去したく
ないビットまで消去されてしまう危険性をもっている。
ている構造である。すなわち、基板１上の中央部に二酸
化シリコン膜５が形成され、その周辺にこれより薄い二
酸化シリコン膜が連続して形成され、この薄い二酸化シ
リコン膜上に窒化膜８が形成されている。電荷の蓄積お
よび放出は、電極９と基板１との間に電圧を印加するこ
とによって、薄い二酸化シリコン膜と窒化膿の境界で行
なわれる。読み出しは、電極１０と基板１との間の容量
を読み出す。しかし、第２図は基本的には、ＭＩＳ型の
ダイオードであり、大容量（多数ビット）の記憶素子の
形成には適していない。一方、第３図はＡ．Ｓ．Ｃｈａ
ｗｌａ ｅｔ．ａｌ．（ＭｏｍＩ９７６年ｐ１８１）お
よびＪ．１．Ｒａｆ油ｅｔ．ａｌ．（Ｐｒｏｃ．ｌＥＥ
Ｅｐ１６２９Ｎｏｖ．１９７６）等によって提案された
容量読み出し方式による記憶素子の断面構造である。す
なわち、基板１が例えばｐ形とすれば、ｎ＋層１１およ
びｎ層１２をェピタキシャル成長法によって形成し、電
極１３とげ層１１がたがいに交差するようにし、その交
点に二酸化シリコン膜の薄い部分５と窒化膿８が形成さ
れている。この構造は、高集積化に適しているが、ェピ
タキシャル成長法を用いなくてはならないというプロセ
ス上の複雑さと同時に、書込み消去を行なう場合の番地
決めに対して、２つの欠点をもっている。この２つの欠
点を説明するため、第３図に示した素子をマトリックス
状に配列し、消去（薄い二酸化シリコン膜と窒化膜との
界面に正孔を注入する。）を行なう場合の各端子に印加
する電圧を第４図に示す。ただし、第４図は、（１、２
）番地の素子を消去しようとする場合を示している。上
記の２つの欠点のうちの１つは、Ｖｗ（２０〜３０Ｖ）
という正と負両方向の高電圧を必要とすることであり、
もう１つは、２Ｖｗに対して消去され、Ｖｗに対しては
消去されないという電圧Ｖｗをみつけだす必要があり、
多くのビットを消去しようとする場合には、消去したく
ないビットまで消去されてしまう危険性をもっている。
糊 発明の目的
本発明は、高集積化に通したしかも安定した書込み消去
が可能な容量読み出し方式による半導体不揮発性記憶素
子の構造を提供することを目的とする。
が可能な容量読み出し方式による半導体不揮発性記憶素
子の構造を提供することを目的とする。
【４）発明の総括説明
上記の目的を達成するために、本発明の不揮発性記憶素
子は通常のＭＯＳプロセスを用して、１個のＭＯＳ形ト
ランジスタと１個の電荷蓄積層を有するダイオードを形
成することを特徴とするものである。
子は通常のＭＯＳプロセスを用して、１個のＭＯＳ形ト
ランジスタと１個の電荷蓄積層を有するダイオードを形
成することを特徴とするものである。
‘５）実施例
以下、本発明を実施例を参照して詳細に説明する。
第５図は本発明の第１の実施例の平面図ａと、断面図ｂ
である。
である。
この第１の実施例の不輝発性記憶素子は、ｐ型シリコン
基板１上に熱酸化法によりゲート酸化膜（膜厚５００〜
１５００Ａ）を形成し、その上に多結晶シリコン電極１
５を気相成長法等により形成し、写真蝕刻を行なった後
にＮ型不純物例えばリン等を拡散またはイオン打込みに
よって領域１４を形成する。その後、写真蝕刻を行なっ
てゲート電極１５およびソース領域１４からなるトラン
ジスタのドレィン部分に薄い二酸化シリコン膜（１０〜
１００Ａ）１６を形成し、その上に電荷蓄積層として例
えばシリコン窒化膜等を形成して、領域８を写真蝕刻法
を用いて形成する。電極１３は、金属でも多結晶シリコ
ン等の半導体でもよい。第５図においてａは平面図であ
り、ｂは断面図である。
基板１上に熱酸化法によりゲート酸化膜（膜厚５００〜
１５００Ａ）を形成し、その上に多結晶シリコン電極１
５を気相成長法等により形成し、写真蝕刻を行なった後
にＮ型不純物例えばリン等を拡散またはイオン打込みに
よって領域１４を形成する。その後、写真蝕刻を行なっ
てゲート電極１５およびソース領域１４からなるトラン
ジスタのドレィン部分に薄い二酸化シリコン膜（１０〜
１００Ａ）１６を形成し、その上に電荷蓄積層として例
えばシリコン窒化膜等を形成して、領域８を写真蝕刻法
を用いて形成する。電極１３は、金属でも多結晶シリコ
ン等の半導体でもよい。第５図においてａは平面図であ
り、ｂは断面図である。
動作方法は、第５図に示した素子を４個組み合わせて構
成した第６図のマトリックスを用いて以下で説明する。
ただし、第６図においてＴ，〜Ｌは第５図における電極
１５をゲート電極Ｗ，，Ｗ２とするトランジスタであり
、Ｃ，〜Ｃ４は第５図において電荷蓄積層８を一方の電
極Ａ，，Ａ２とする容量を表わしている。第６図におい
て、Ｃ，に書込むためには基板をＯＶとして、Ｗ，，Ａ
，里に書込みパルス電圧Ｖｗ（通常２０〜３０Ｖ）を印
加し、他のラインをＯＶとする。そうするとＴ，，Ｌは
オン状態となり、Ｔ３，Ｔ４はオフ状態となると同時に
Ｃ，，Ｃ２の基板表面に反転層が形成されて、この反転
層の電位力ミＢ，，Ｂ２と同じになる。このため、Ｃ，
にはＶｗが印加されて書込まれるが、Ｃ２は等価的な電
極間の電圧がＯＶとなり書込まれない。一方、Ｃ，を読
み出すには、Ｗ，に直流電圧Ｖｏ（５Ｖ程度）を印加し
、Ａ，にパルス電圧ＶＲ（５Ｖ程度）を印加して、耳の
端子電圧を検出する。消去を行なうには、基板Ｂ，，Ｂ
２，んに消去電圧Ｖ８（通常２０〜３０Ｖ）を印加し、
他のラインをＯＹとする。そうすると、Ｃ，，Ｃ２の電
極Ａ，には等価的に−Ｖ８が印加されて消去されるが、
Ｃ３，Ｃ４の電極には基板と同電圧が印加されているた
め消去されない。第７図は、本発明の第２の実施例の平
面図ａと断面図ｂである。
成した第６図のマトリックスを用いて以下で説明する。
ただし、第６図においてＴ，〜Ｌは第５図における電極
１５をゲート電極Ｗ，，Ｗ２とするトランジスタであり
、Ｃ，〜Ｃ４は第５図において電荷蓄積層８を一方の電
極Ａ，，Ａ２とする容量を表わしている。第６図におい
て、Ｃ，に書込むためには基板をＯＶとして、Ｗ，，Ａ
，里に書込みパルス電圧Ｖｗ（通常２０〜３０Ｖ）を印
加し、他のラインをＯＶとする。そうするとＴ，，Ｌは
オン状態となり、Ｔ３，Ｔ４はオフ状態となると同時に
Ｃ，，Ｃ２の基板表面に反転層が形成されて、この反転
層の電位力ミＢ，，Ｂ２と同じになる。このため、Ｃ，
にはＶｗが印加されて書込まれるが、Ｃ２は等価的な電
極間の電圧がＯＶとなり書込まれない。一方、Ｃ，を読
み出すには、Ｗ，に直流電圧Ｖｏ（５Ｖ程度）を印加し
、Ａ，にパルス電圧ＶＲ（５Ｖ程度）を印加して、耳の
端子電圧を検出する。消去を行なうには、基板Ｂ，，Ｂ
２，んに消去電圧Ｖ８（通常２０〜３０Ｖ）を印加し、
他のラインをＯＹとする。そうすると、Ｃ，，Ｃ２の電
極Ａ，には等価的に−Ｖ８が印加されて消去されるが、
Ｃ３，Ｃ４の電極には基板と同電圧が印加されているた
め消去されない。第７図は、本発明の第２の実施例の平
面図ａと断面図ｂである。
この第２の実施例の不揮発性記憶素子は、最初に薄い二
酸化シリコン膜１６および電荷蓄積層として例えばシリ
コン窒化膜８を形成し、その上に電極として例えば低抵
抗結晶シリコン膜１７を形成した後、写真蝕刻法によっ
て８および１７の膜を所定の形状にする。その後、ゲー
ト酸化膜を形成し、その上に多結晶シリコン電極１５を
形成し、写真蝕刻を行なて、拡散またはイオン打込みに
よって領域１４を形成する。さらに領域１４上の酸化膜
を写真蝕刻によってとりのぞき電極１８を形成する。上
記の方法によって形成した素子の動作は第１の実施例に
おいて説明したのと同じである。第８図は、本発明の第
３の実施例の平面図ａと断面図ｂである。
酸化シリコン膜１６および電荷蓄積層として例えばシリ
コン窒化膜８を形成し、その上に電極として例えば低抵
抗結晶シリコン膜１７を形成した後、写真蝕刻法によっ
て８および１７の膜を所定の形状にする。その後、ゲー
ト酸化膜を形成し、その上に多結晶シリコン電極１５を
形成し、写真蝕刻を行なて、拡散またはイオン打込みに
よって領域１４を形成する。さらに領域１４上の酸化膜
を写真蝕刻によってとりのぞき電極１８を形成する。上
記の方法によって形成した素子の動作は第１の実施例に
おいて説明したのと同じである。第８図は、本発明の第
３の実施例の平面図ａと断面図ｂである。
この第３の実施例の不揮発性記憶素子は、第１の実施例
と同じ工程によって電荷蓄積層として例えば室化膜等を
形成した後、多結晶シリコン膜を形成し、写真蝕刻法に
よって所定の形状にした後、Ｎ型不純物を拡散またはイ
オン‐打込み法によって領域１４と１９を同時に形成し
、その後の工程は第２の実施例と同じである。上記の方
法によって形成した素子の動作は第１の実施例において
説明したのと同じである。上記の第３の実施例の特徴は
、第２の実施例に〈らべて、電極１５および１７として
多結晶シリコン膜を形成した場合に低抵抗にするための
不純物拡散またはイオン代込みが１回ですむことである
。
と同じ工程によって電荷蓄積層として例えば室化膜等を
形成した後、多結晶シリコン膜を形成し、写真蝕刻法に
よって所定の形状にした後、Ｎ型不純物を拡散またはイ
オン‐打込み法によって領域１４と１９を同時に形成し
、その後の工程は第２の実施例と同じである。上記の方
法によって形成した素子の動作は第１の実施例において
説明したのと同じである。上記の第３の実施例の特徴は
、第２の実施例に〈らべて、電極１５および１７として
多結晶シリコン膜を形成した場合に低抵抗にするための
不純物拡散またはイオン代込みが１回ですむことである
。
なお、上記の説明ではｐ型シリコン基板を用いた場合に
ついて述べたが、本発明は、基板の導電形にはよらない
。
ついて述べたが、本発明は、基板の導電形にはよらない
。
‘６｝ まとめ
以上説明したごとく、本発明によれば、通常のＭＯＳプ
ロセスを用いて、高集積化に適したしかも安定した書込
み消去が可能な容量読み出し方式による半導体不揮発性
記憶素子の形成が可能となる。
ロセスを用いて、高集積化に適したしかも安定した書込
み消去が可能な容量読み出し方式による半導体不揮発性
記憶素子の形成が可能となる。
第１図は従来用いられている半導体不揮発性記憶素子の
断面図、第２図は２端子の半導体不揮発性記憶素子の断
面図、第３図は容量読み出し方式による記憶素子の断面
図、第４図は第３図に示した容量読み出し方式による記
憶素子の消去時における各端子電圧を示す図、第５図は
本発明による半導体記憶素子の平面図と断面図、第６図
は本発明による半導体記憶素子の動作を説明する図、第
７図および第８図は本発明の他の実施例を示す平面図と
断面図である。 努７図 努之図 静り図 努ム図 努タ図 多６図 第７図 多ａ滋
断面図、第２図は２端子の半導体不揮発性記憶素子の断
面図、第３図は容量読み出し方式による記憶素子の断面
図、第４図は第３図に示した容量読み出し方式による記
憶素子の消去時における各端子電圧を示す図、第５図は
本発明による半導体記憶素子の平面図と断面図、第６図
は本発明による半導体記憶素子の動作を説明する図、第
７図および第８図は本発明の他の実施例を示す平面図と
断面図である。 努７図 努之図 静り図 努ム図 努タ図 多６図 第７図 多ａ滋
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板上に形成された二酸化シリコン
膜と該二酸化シリコン膜上に設けられたゲート電極と、
上記基板に設けられた少なくともソース又はドレインの
一方の領域と、上記基板に形成されるドレイン又はソー
ス領域と、該ドレイン又はソース領域上に設けられた二
酸化シリコン膜と該二酸化シリコン膜上に設けられた電
荷蓄積層と、該電荷蓄積層上に設けられた配線電極とを
有し、上記ゲート電極に電圧を印加し、かつ上記ソース
又はドレイン領域と上記配線電極間に電圧を印加するこ
とにより上記電荷蓄積層に電荷を蓄えることを特徴とす
る半導体不揮発性記憶装置。 ２ 特許請求の範囲第１項記載の半導体不揮発性記憶装
置において、前記電荷蓄積層はシリコン窒化膜であるこ
とを特徴とする半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52080965A JPS6026303B2 (ja) | 1977-07-08 | 1977-07-08 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52080965A JPS6026303B2 (ja) | 1977-07-08 | 1977-07-08 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5416986A JPS5416986A (en) | 1979-02-07 |
| JPS6026303B2 true JPS6026303B2 (ja) | 1985-06-22 |
Family
ID=13733218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52080965A Expired JPS6026303B2 (ja) | 1977-07-08 | 1977-07-08 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6026303B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0121222Y2 (ja) * | 1985-06-25 | 1989-06-26 | ||
| JPH0198302U (ja) * | 1987-12-21 | 1989-06-30 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4375085A (en) * | 1981-01-02 | 1983-02-22 | International Business Machines Corporation | Dense electrically alterable read only memory |
| JPS59221893A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS59967A (ja) * | 1983-06-03 | 1984-01-06 | Hitachi Ltd | 半導体不揮発性記憶装置 |
-
1977
- 1977-07-08 JP JP52080965A patent/JPS6026303B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0121222Y2 (ja) * | 1985-06-25 | 1989-06-26 | ||
| JPH0198302U (ja) * | 1987-12-21 | 1989-06-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5416986A (en) | 1979-02-07 |
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