JPS59221893A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS59221893A JPS59221893A JP58096141A JP9614183A JPS59221893A JP S59221893 A JPS59221893 A JP S59221893A JP 58096141 A JP58096141 A JP 58096141A JP 9614183 A JP9614183 A JP 9614183A JP S59221893 A JPS59221893 A JP S59221893A
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- electrode layer
- semiconductor substrate
- oxide film
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
- G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電気的ｉき換え可能な不揮発性メモリ（８
２２８０Ｍ）に関するもので、特にそのセル構造に係る
。
２２８０Ｍ）に関するもので、特にそのセル構造に係る
。
従来、８２２８０Ｍのセルとしては、モトローラ社よシ
発表された’ＦＥＴ ＭＯＳ Ｃｅ１ｌ”（Ｉ ＥＥＥ
、 Ｊ 、３ｏｔｉ ｄ−５ｔａｔｅ Ｃ１ｒｃｕｉ
ｔａ 、 Ｖｏｌ、５Ｃ−１７ｓ Ｐ 、８２Ｌ１９８
２）が良く知られている。第１図（ａ）〜（Ｃ） Ｆｉ
そのセル構造を示すもので、（ａ）図は等価回路図、（
ｂ）図はノｆクーン平面図、（Ｃ）図は断面構成図であ
る。図において、Ｑｌはフローティングゲート構造の記
憶用ＭＯ８＋・ランジスタ、Ｑ２は選択用ＭＯ８）ラン
ジスタ、１ノはＰ型の半導体基板Ｎ ’２１ ｔ１
２２および１２３は鱈型の不純物領域、１３は薄い酸化
膜、ＦＧはフローティングダート（第１Ｉリシリコン／
ｉ）、ｃｃはコントロールダート（第２ポリシリコン層
）、ＳＧはセレクトｉｒ−ト（第１ポリシリコン層）で
ある。なお、選択用トランジスタＱ２の一端は、ビット
線ＢＬに接続され、記憶用ＭＯ８）ランジスタＱ！のソ
ースケＳは例えばデコーダに接続されている。
発表された’ＦＥＴ ＭＯＳ Ｃｅ１ｌ”（Ｉ ＥＥＥ
、 Ｊ 、３ｏｔｉ ｄ−５ｔａｔｅ Ｃ１ｒｃｕｉ
ｔａ 、 Ｖｏｌ、５Ｃ−１７ｓ Ｐ 、８２Ｌ１９８
２）が良く知られている。第１図（ａ）〜（Ｃ） Ｆｉ
そのセル構造を示すもので、（ａ）図は等価回路図、（
ｂ）図はノｆクーン平面図、（Ｃ）図は断面構成図であ
る。図において、Ｑｌはフローティングゲート構造の記
憶用ＭＯ８＋・ランジスタ、Ｑ２は選択用ＭＯ８）ラン
ジスタ、１ノはＰ型の半導体基板Ｎ ’２１ ｔ１
２２および１２３は鱈型の不純物領域、１３は薄い酸化
膜、ＦＧはフローティングダート（第１Ｉリシリコン／
ｉ）、ｃｃはコントロールダート（第２ポリシリコン層
）、ＳＧはセレクトｉｒ−ト（第１ポリシリコン層）で
ある。なお、選択用トランジスタＱ２の一端は、ビット
線ＢＬに接続され、記憶用ＭＯ８）ランジスタＱ！のソ
ースケＳは例えばデコーダに接続されている。
上記のような構成において、各動作モードにおける各点
の電位関係を下表−１に示す。
の電位関係を下表−１に示す。
表−１
〔背景技術の問題点〕
しかし、上記のような構成では、書き込み時にビット線
ＢＬの電位１２０Ｖの高電位に設定するため、ドライブ
能力の大きなデコーダが必要である。また、この書き込
み時、記憶用トランジスタＱ！のドレイン・ソース間に
電流が流れてドレイン電位が低下するの全防止する目的
で、ソースＳ’（ｉ：５Ｖに設定するため、記憶用トラ
ンジスタＱ１のソース側にもデコーダが必要であシ、高
集積化の阻げとなっている。従って、このようなスタテ
ｆ２り読み出し方式の不揮発性半導体メモリは高集積化
が困難であり、小型で大容量のものが得られなかった。
ＢＬの電位１２０Ｖの高電位に設定するため、ドライブ
能力の大きなデコーダが必要である。また、この書き込
み時、記憶用トランジスタＱ！のドレイン・ソース間に
電流が流れてドレイン電位が低下するの全防止する目的
で、ソースＳ’（ｉ：５Ｖに設定するため、記憶用トラ
ンジスタＱ１のソース側にもデコーダが必要であシ、高
集積化の阻げとなっている。従って、このようなスタテ
ｆ２り読み出し方式の不揮発性半導体メモリは高集積化
が困難であり、小型で大容量のものが得られなかった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高密度。
その目的とするところは、高密度。
低消費電力で高性能な不揮発性半導体メモリヲ提供する
ことである。
ことである。
すなわち、この発明においては、第１導電型の半導体基
板中に第２導電型の第１不純物領域およびこの第１不純
物領域と所定間隔離間してビット線として用いられる第
２導電型の第２不純物領域全形成し、これら第１．第２
不純物領域間の半導体基板上にダート絶縁膜を介してワ
ード線として用いられるセレクトダート電極層を形成す
る。さらに、上記第１不純物領域に隣接した上記半導体
基板上に絶縁層を介してフローティング電極層、この７
０−ティング電極層上に絶縁層ケ介してコントロール電
極層を順次形成する。そして、上記フローティングダー
トと半導体基板とでセル容蓄ヲ形成するメモリセルを構
成し、情報書き込み時は前記第１不純物領域と半導体基
板との間にファウラーノルドハイムトンネル電流によっ
て上記セル容量全記憶情報に応じて変化し、情報読み出
し時には前記変化したセル容量に対応して生ずる第１不
純物領域の電位変化を第１．第２不純物領域間のチャネ
ル領域および第２不純物領域を介して読み出すように構
成したものである。
板中に第２導電型の第１不純物領域およびこの第１不純
物領域と所定間隔離間してビット線として用いられる第
２導電型の第２不純物領域全形成し、これら第１．第２
不純物領域間の半導体基板上にダート絶縁膜を介してワ
ード線として用いられるセレクトダート電極層を形成す
る。さらに、上記第１不純物領域に隣接した上記半導体
基板上に絶縁層を介してフローティング電極層、この７
０−ティング電極層上に絶縁層ケ介してコントロール電
極層を順次形成する。そして、上記フローティングダー
トと半導体基板とでセル容蓄ヲ形成するメモリセルを構
成し、情報書き込み時は前記第１不純物領域と半導体基
板との間にファウラーノルドハイムトンネル電流によっ
て上記セル容量全記憶情報に応じて変化し、情報読み出
し時には前記変化したセル容量に対応して生ずる第１不
純物領域の電位変化を第１．第２不純物領域間のチャネ
ル領域および第２不純物領域を介して読み出すように構
成したものである。
このような構成にすることによシ、フローティングダー
トの電荷の有無を、絶縁層（ダート酸化膜）全介在した
７０−ティングダートと半導体基板とによって構成され
る容量に蓄積される基板側の電荷量、あるいはポテンシ
ャルをダイナミックに検知して読み出しを行なえる。従
って、記憶用トランジスタのソース領域およびその配線
、デコーダ全不要にでき、高集積化および書き込み時の
過大電流の防止が図れる。
トの電荷の有無を、絶縁層（ダート酸化膜）全介在した
７０−ティングダートと半導体基板とによって構成され
る容量に蓄積される基板側の電荷量、あるいはポテンシ
ャルをダイナミックに検知して読み出しを行なえる。従
って、記憶用トランジスタのソース領域およびその配線
、デコーダ全不要にでき、高集積化および書き込み時の
過大電流の防止が図れる。
以下、この発明の一実施例について図面を参照して説明
する。第２図はそのメモリセル構造を示すもので、Ｐ型
（第１導電型）のシリコン基板（半導体基板）１１の一
表面領域内に、ｎ型（第２導電型）の第１不純物領域１
２１．およびこの第１不純物領域１２１と所定間隔離間
して、ビット線として用いられるｎ型の第２不純物領域
１２２が形成される。上記第１．第２不純物領域１２．
．１２２間のシリコン基板１１上には、ケ゛−ト酸化膜
１３全介してワード線として用いられるセレクトゲート
電極層１４が形成される。上記第１不純物領域１２１に
隣接したｐ型シリコン基板１ノの一表面上には、ダート
酸化膜（絶縁層）１５およびこのダート酸化膜１５に連
続して一体のフィールド酸化膜１６が形成される。上記
ダート酸化膜１５上には電気的に絶縁された例えばポリ
シリコンの７０一テインググート電極層１７が形成され
、このフローティングゲート１７上にはポリシリコン酸
化膜（絶縁１ｍ ） １８ ｋ介してポリシリコンのコ
ントロールゲート電極層１９が形成される。
する。第２図はそのメモリセル構造を示すもので、Ｐ型
（第１導電型）のシリコン基板（半導体基板）１１の一
表面領域内に、ｎ型（第２導電型）の第１不純物領域１
２１．およびこの第１不純物領域１２１と所定間隔離間
して、ビット線として用いられるｎ型の第２不純物領域
１２２が形成される。上記第１．第２不純物領域１２．
．１２２間のシリコン基板１１上には、ケ゛−ト酸化膜
１３全介してワード線として用いられるセレクトゲート
電極層１４が形成される。上記第１不純物領域１２１に
隣接したｐ型シリコン基板１ノの一表面上には、ダート
酸化膜（絶縁層）１５およびこのダート酸化膜１５に連
続して一体のフィールド酸化膜１６が形成される。上記
ダート酸化膜１５上には電気的に絶縁された例えばポリ
シリコンの７０一テインググート電極層１７が形成され
、このフローティングゲート１７上にはポリシリコン酸
化膜（絶縁１ｍ ） １８ ｋ介してポリシリコンのコ
ントロールゲート電極層１９が形成される。
なお、第１不純物領域１２１は記憶用トランジスタのド
レインとして働く。
レインとして働く。
次に、上記のような構成において、消去、書き込み、お
よび読み出し動作について説明する。
よび読み出し動作について説明する。
まず、消去時には、記憶用トランジスタのドレイン１２
１からフローティングゲート１７にファウラーノルドハ
イムトンネル電流によって電子を注入するために、コン
トロールダート１９に高電圧（２０Ｖ）ｋ印加するとと
もに、セレクトゲート（ワード線）１４に正の電圧を印
加して選択用トランジスタ全オン状態にし、第２不純物
領域（ビット線）１２ｚ’ｃ接地して記憶用トランジス
タのドレイン１２１ とビット線１２２とを同電位に固
定する。この結果、フローティングゲート１７に電子が
注入されて消去が行なわれ、記憶状態は＠１＃になる。
１からフローティングゲート１７にファウラーノルドハ
イムトンネル電流によって電子を注入するために、コン
トロールダート１９に高電圧（２０Ｖ）ｋ印加するとと
もに、セレクトゲート（ワード線）１４に正の電圧を印
加して選択用トランジスタ全オン状態にし、第２不純物
領域（ビット線）１２ｚ’ｃ接地して記憶用トランジス
タのドレイン１２１ とビット線１２２とを同電位に固
定する。この結果、フローティングゲート１７に電子が
注入されて消去が行なわれ、記憶状態は＠１＃になる。
一方、消去状態にあるメモリセルに“０”全書き込むに
は、フローティングダート１゛７に注入された電子音引
き出せば良い。従って、コントロールダート１９を接地
するとともに、選択された記憶用トランジスタのドレイ
ン１２１に所定の高電圧が印加されるように選択された
ビット線１２２および選択されたワード線１４に所定の
高電圧（例えば２０Ｖ）ｋ印加する。これによって、７
０−ティングダート１７に蓄積された電子は、ファウラ
ーノルドハイムトンネル電流として記憶用トランジスタ
のドレイン１２１に引き抜かれ、メモリセルは記憶状態
″０″となって書き込み動作が終了する。上述した動作
を下表−２に一括して示す。
は、フローティングダート１゛７に注入された電子音引
き出せば良い。従って、コントロールダート１９を接地
するとともに、選択された記憶用トランジスタのドレイ
ン１２１に所定の高電圧が印加されるように選択された
ビット線１２２および選択されたワード線１４に所定の
高電圧（例えば２０Ｖ）ｋ印加する。これによって、７
０−ティングダート１７に蓄積された電子は、ファウラ
ーノルドハイムトンネル電流として記憶用トランジスタ
のドレイン１２１に引き抜かれ、メモリセルは記憶状態
″０″となって書き込み動作が終了する。上述した動作
を下表−２に一括して示す。
次に、メモリセルから データの読み出しについて第３
図？参照して説明する。第３図は前記第２図のメモリセ
ルからデータをダイナミックに読み出すためのセンス回
路全示している。
図？参照して説明する。第３図は前記第２図のメモリセ
ルからデータをダイナミックに読み出すためのセンス回
路全示している。
なお、メモリセルの記憶状態が”１”（消去状態）の時
は７０−テインググート１７の直下におけるシリコン基
板１ノの表面電位はＯＶであシ、′０＃の時は正となる
ようにコントロールゲート１９の印加電圧全設定する。
は７０−テインググート１７の直下におけるシリコン基
板１ノの表面電位はＯＶであシ、′０＃の時は正となる
ようにコントロールゲート１９の印加電圧全設定する。
図において、ノード２０の電位は、前記第２図における
フローティングダート１７直下のシリコン基板１１の表
面電位を表わし、キャパシタ２ノはこのノード２０接地
点間・の容量を表わすものとする。
フローティングダート１７直下のシリコン基板１１の表
面電位を表わし、キャパシタ２ノはこのノード２０接地
点間・の容量を表わすものとする。
Ｑ３はビット線１２２をプリチャージするだめのトラン
ジスタで、そのダートに供給されるダー鼾信号によって
オン／オフ制御されるスイッチとして働く。Ｑｌは記憶
用トランジスタ、Ｑ２はワード線１４に供給されるダー
ト信号によってオン／オフ制御される選択用トランジス
タで、メモリセルの出力（記憶用トランジスタＱ１の記
憶情報）は、この選択用トランジスタＱ２ ｋ介してフ
リップフロップ２３に供給され、フリップフロップ２３
から情報音読み出す。
ジスタで、そのダートに供給されるダー鼾信号によって
オン／オフ制御されるスイッチとして働く。Ｑｌは記憶
用トランジスタ、Ｑ２はワード線１４に供給されるダー
ト信号によってオン／オフ制御される選択用トランジス
タで、メモリセルの出力（記憶用トランジスタＱ１の記
憶情報）は、この選択用トランジスタＱ２ ｋ介してフ
リップフロップ２３に供給され、フリップフロップ２３
から情報音読み出す。
次に、上記第３図の回路の動作奮第４図のタイミングチ
ャートを参照して説明する。時刻ｔｏにおいて各点の電
位は“′Ｏ＃レベルであシ、ｔｌのタイミングでワード
練１４の電位（トランジスタＱ２のケ゛−ト電位）およ
びトランシタＱ３のグー！・電位が１”レベルに立チ上
がると、キャパシタ２１に充電されていた電荷はトラン
ジスタＱ２ 、Ｑ３に介して放電され、ノード２θの電
位はパ０＃レベルになる。次に、ｔＳのタイミングで記
憶用トランジスタ。ｌが例え／ｄ ｆ ：Ｉ−ｒ Ｋ
、１：って選択されコントｏ −ル）ｆ −ト１９の電
位が″１″レベルに立ち上がると、メモリセルの記憶情
報が′０＃（書き込みが行なわれてフローティングダー
ト１７に電荷が蓄積されていない状態）の時のみ７０−
チイングケ゛−ト１７の直下の表面電位が正になシ、キ
ャパシタ２Ｊの一方の′電極側ノード２ｏの電位が正に
変化する。次に、ｔ３のタイミングでワード想１４の電
位（トランジスタ。２のダート電位） ｄｉ ” ］、
”レベルに立ち上がると、このトランジスタＱ２がオ
ンし、ノルド２ｏの電位状態はフリップフロップ２３に
転送される。このフリップフロップ２３の出力は、前記
ノード２゜の電位が０″か正かに応じて実線あるいは破
線で示すようにＩｔ Ｏｊあるいはｌｌ１Ｗレベルにな
る。上記フリップフロップ２３は、時刻ｔ４において印
加されｆｃシセット信信号例よってリセットされる。
ャートを参照して説明する。時刻ｔｏにおいて各点の電
位は“′Ｏ＃レベルであシ、ｔｌのタイミングでワード
練１４の電位（トランジスタＱ２のケ゛−ト電位）およ
びトランシタＱ３のグー！・電位が１”レベルに立チ上
がると、キャパシタ２１に充電されていた電荷はトラン
ジスタＱ２ 、Ｑ３に介して放電され、ノード２θの電
位はパ０＃レベルになる。次に、ｔＳのタイミングで記
憶用トランジスタ。ｌが例え／ｄ ｆ ：Ｉ−ｒ Ｋ
、１：って選択されコントｏ −ル）ｆ −ト１９の電
位が″１″レベルに立ち上がると、メモリセルの記憶情
報が′０＃（書き込みが行なわれてフローティングダー
ト１７に電荷が蓄積されていない状態）の時のみ７０−
チイングケ゛−ト１７の直下の表面電位が正になシ、キ
ャパシタ２Ｊの一方の′電極側ノード２ｏの電位が正に
変化する。次に、ｔ３のタイミングでワード想１４の電
位（トランジスタ。２のダート電位） ｄｉ ” ］、
”レベルに立ち上がると、このトランジスタＱ２がオ
ンし、ノルド２ｏの電位状態はフリップフロップ２３に
転送される。このフリップフロップ２３の出力は、前記
ノード２゜の電位が０″か正かに応じて実線あるいは破
線で示すようにＩｔ Ｏｊあるいはｌｌ１Ｗレベルにな
る。上記フリップフロップ２３は、時刻ｔ４において印
加されｆｃシセット信信号例よってリセットされる。
この発明によれば、以下に記すような程々の効果が得ら
れる。第１に、前記第２図のメモリセルの・ザターン面
積は第５図（ａ）に示ス如く１４μｍ×１０μｍ＝１４
０μｍ２であるのに対し、同一条件下における前記第１
図の従来のメモリセルの寸法は、第５図（ｂ）に示す如
く１７μｍＸ１０珈司７゜μｍ２であシ、この発明によ
れば１つのメモリセルの面積が従来の８２％に縮小でき
る。第２に、第３図で説明したように、この発明による
不揮発性半導体メモリはダイナミック方式の読み出しを
行なうので、スタティック方式よシも゛読み出しに要す
る電力は約半分で済むので、消費電力全低減できる。第
３に、前記第１図の不揮発性半導体メモリでは、書き込
み時のドレイン電位の低下を防止するため、記憶用トラ
ンジスタＱ＋のチャネル幅を充分大きく設定するととも
に、選択された記憶用トランジスタのソース電位を上げ
る（デコーダが必要となる）必要があったが、第２図の
回路ではこのようなことを考慮する必要はなく、記憶用
トランジスタを小さくでき、魯き込み時にも過大な電流
は流れない。
れる。第１に、前記第２図のメモリセルの・ザターン面
積は第５図（ａ）に示ス如く１４μｍ×１０μｍ＝１４
０μｍ２であるのに対し、同一条件下における前記第１
図の従来のメモリセルの寸法は、第５図（ｂ）に示す如
く１７μｍＸ１０珈司７゜μｍ２であシ、この発明によ
れば１つのメモリセルの面積が従来の８２％に縮小でき
る。第２に、第３図で説明したように、この発明による
不揮発性半導体メモリはダイナミック方式の読み出しを
行なうので、スタティック方式よシも゛読み出しに要す
る電力は約半分で済むので、消費電力全低減できる。第
３に、前記第１図の不揮発性半導体メモリでは、書き込
み時のドレイン電位の低下を防止するため、記憶用トラ
ンジスタＱ＋のチャネル幅を充分大きく設定するととも
に、選択された記憶用トランジスタのソース電位を上げ
る（デコーダが必要となる）必要があったが、第２図の
回路ではこのようなことを考慮する必要はなく、記憶用
トランジスタを小さくでき、魯き込み時にも過大な電流
は流れない。
第６図はこの発明の他の実施例を示すもので、図におい
て前記第２図と同一構成部には同じ符号葡付してその説
明は省略する。すなわち、ここではファウラーノルドハ
イムトンネル電流による消去および書き込みを容易九行
ない得るように、ダート酸化膜１５の一部の領域に、薄
い酸化膜の窓１５ａｆ形成し、この窓１５ａ下のシリコ
ン基板１１内に第１不純物領域１２１と結合してｎ型で
接合の浅い第３不純物領域２４を形成したものである。
て前記第２図と同一構成部には同じ符号葡付してその説
明は省略する。すなわち、ここではファウラーノルドハ
イムトンネル電流による消去および書き込みを容易九行
ない得るように、ダート酸化膜１５の一部の領域に、薄
い酸化膜の窓１５ａｆ形成し、この窓１５ａ下のシリコ
ン基板１１内に第１不純物領域１２１と結合してｎ型で
接合の浅い第３不純物領域２４を形成したものである。
このような構成によれば、消去時にコントロールゲート
１９に印加される電圧、および書き込み時に第１不純物
領域１２１に印加される電圧が比較的低くてもファウラ
ーノルド、ハイムトンネル電流を生じ易くでき、動作電
源電圧を低く設定できる。
１９に印加される電圧、および書き込み時に第１不純物
領域１２１に印加される電圧が比較的低くてもファウラ
ーノルド、ハイムトンネル電流を生じ易くでき、動作電
源電圧を低く設定できる。
以上説明したようにこの発明によれば、高密度、低消費
電力で高性能な不揮発性メモリが得られる。
電力で高性能な不揮発性メモリが得られる。
第１図は従来の不揮発性半導体メモリ全説明するための
図、第２図はこの発叫の一実施例に係る不揮発性半導体
メモリのメモリセル構造金示す断面構成図、第３図およ
び第４図はそれぞれ上記第２図のメモリセルにおけるデ
ータの読み出し全説明するための回路図およびタイミン
グチャート、第５図はこの発明と従来の夫々のメモリセ
ルの寸法を示したパターン平面図、第６図はこの発明の
他の実施例を説明するための断面構成図である。 １１・・・半導体基板、１２１・・・第１不純物領域、
１２２・・・第２不純物領域、１３・・・ダート酸化膜
、１４・・・セレクトゲート電極層、１５・・・ダート
電極（絶縁層）、１７・・・フローティングダート電極
層、１８・・・、ｌ ＩＪシリコン酸化膜（絶縁層）、
１９・・・コントロールケ”−）！極層、１ｓ ａ・・
・窓、２４・・・第３不純物領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 ＧＣＧＳＧ 第２図 第３図 １ □日戸
図、第２図はこの発叫の一実施例に係る不揮発性半導体
メモリのメモリセル構造金示す断面構成図、第３図およ
び第４図はそれぞれ上記第２図のメモリセルにおけるデ
ータの読み出し全説明するための回路図およびタイミン
グチャート、第５図はこの発明と従来の夫々のメモリセ
ルの寸法を示したパターン平面図、第６図はこの発明の
他の実施例を説明するための断面構成図である。 １１・・・半導体基板、１２１・・・第１不純物領域、
１２２・・・第２不純物領域、１３・・・ダート酸化膜
、１４・・・セレクトゲート電極層、１５・・・ダート
電極（絶縁層）、１７・・・フローティングダート電極
層、１８・・・、ｌ ＩＪシリコン酸化膜（絶縁層）、
１９・・・コントロールケ”−）！極層、１ｓ ａ・・
・窓、２４・・・第３不純物領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 ＧＣＧＳＧ 第２図 第３図 １ □日戸
Claims (2)
- （１）第１導電型の半導体基板と、この半導体基板中に
形成される第２導電型の第１不純物領域と、上記第１不
純物領域と所定間隔級間して形成されビット線として用
いられる第２導電型の第２不純物領域と、これら第１．
第２不純物領域間の半導体基板上にダート絶縁膜を介し
て形成されワード線として用いられるセレクトダート電
極層と、上記第１不純物領域に隣接したゝ＼ 上記半導体基板上に１一層金介して形成される７０一テ
インググート電極層と、このフローティングゲート電極
層上に絶縁層を介して形成されるコントロールゲートと
から成シ、上記７０−ティングケ゛−トと半導体基板間
とでセル容量音形成するメモリセルと、情報書き込み時
は前′ 記憶１不純物領域と半導体基板との間にファ
ウラーノルドハイムトンネル電流によって上記セル容量
を記憶情報に応じて変化する手段と、情報読み出し時に
は前記変化したセル容量に対応して生ずる第１不純物領
域の電位変化全第１゜第２不純物領域間のチャネル領域
および第２不純物領域を介して読み出す手段とを具備す
ること全特徴とする不揮発性半導体メモリ。 - （２）前記第１不純物領域に隣接した半導体基板上の絶
縁層は、薄い酸化膜から成る芦き込み消去用の窓を有し
、この窓の下に前記第１不純物領域と結合して第２導電
型で接合の浅い第３不純物領域が形成されることを特徴
とする特許請求の範囲第１項記載の不揮発性半導体メモ
１几
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096141A JPS59221893A (ja) | 1983-05-31 | 1983-05-31 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096141A JPS59221893A (ja) | 1983-05-31 | 1983-05-31 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221893A true JPS59221893A (ja) | 1984-12-13 |
| JPS6322398B2 JPS6322398B2 (ja) | 1988-05-11 |
Family
ID=14157106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096141A Granted JPS59221893A (ja) | 1983-05-31 | 1983-05-31 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221893A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1437742A1 (en) * | 2003-01-09 | 2004-07-14 | eMemory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
| US6829166B2 (en) | 2002-09-13 | 2004-12-07 | Ememory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5165532A (ja) * | 1974-10-22 | 1976-06-07 | Siemens Ag | |
| JPS5416986A (en) * | 1977-07-08 | 1979-02-07 | Hitachi Ltd | Semiconductor non-volatile memory device |
-
1983
- 1983-05-31 JP JP58096141A patent/JPS59221893A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5165532A (ja) * | 1974-10-22 | 1976-06-07 | Siemens Ag | |
| JPS5416986A (en) * | 1977-07-08 | 1979-02-07 | Hitachi Ltd | Semiconductor non-volatile memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829166B2 (en) | 2002-09-13 | 2004-12-07 | Ememory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
| EP1437742A1 (en) * | 2003-01-09 | 2004-07-14 | eMemory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322398B2 (ja) | 1988-05-11 |
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