JPS63226966A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置に係り、特に電気的
にデータの書換えが可能なプログラマブルＲＯＭに関す
る。

（従来の技術） 電気的にデータの書換えが可能なプログラマブルＲＯＭ
、いわゆるＥ　”　Ｆ　ＲＯＭ　（Ｅ　Ｉｅｃｔｒｉｃ
ａｌｌｙ　Ｅ　ｒａｓａｂｌｅ　ａｎｄ　Ｐ　ｒｏｇｒ
ａｕ＋ａｂｌｅ　ＲＯＭ　）で使用されるメモリセルは
、従来、第５図に示すような断面構造にされている。こ
のメモリセルは、いわゆる３層ポリシリコン構造を有し
、アスペリティもしくはテクスチュア構造上のトンネル
電流による電子の放出を利用するものである。

８０は例えばＰ型の半導体基板であり、８１はソース領
域となるＮ型の拡散層である。この拡散Ｗ２Ｂ５上には
絶縁膜を介して第１層目の多結晶シリコン層からなる第
１電極８２が設けられている。さらに、この第１電極８
２上には絶縁膜を介して第２１ｉ！目の多結晶シリコン
層からなる第２１極８３が設けられている。この第２電
極８３は、絶縁膜を介して上記拡散層８１上にも延在し
て設けられている。なお、この第２電極８３は電気的に
浮遊状態にされている。

さらに、上記第２電極８３上には絶縁膜を介して第３層
目の多結晶シリコン層からなる第３１！極８４が設けら
れている。また、第１電極８２及び第２電極８３それぞ
れの上面はアスペリティもしくはテクスチュア構造にさ
れている。ここで第２電極８３は浮遊ゲート電極、第３
電極８４は制御電極として使用される。

いま、第３電極８４が高電位ｖｐｐ、例えば＋２０ｖに
、第１１ｉ極８２がグランド電位ＧＮＤ　（０）に、か
つ拡散層８１もグランド電位ＧＮＤにそれぞれ設定され
ているときは、第３電極８４と第２電極８３、第２１極
８３と第１１極８２、第２電極８３と拡散！！１８１そ
れぞれの間の容量結合により、浮遊状態にされている第
２電極８３の電位が比較的低い電位にされる。これによ
り、第２電極８３に予め電子が注入されているとするな
らば、この第２電極８３から第３電極８４に対して電子
が放出され、消去が行われる。

他方、第３１極８４が高電位ｖｐｐに、第１電極８２が
グランド電位ＧＮＤにされ、拡散層８１が高電位Ｖｐｐ
に設定されるときは、第２電極８３の電位は比較的高い
電位にされる。これにより、第１電極８２から第２電極
８３に対して電子が注入され、占込みが行われる。

ここで、第２１！極８３は電気的に浮遊状態にされてい
るので、消去が行われない限り、いったん注入された電
子はそのまま蓄積され続ける。すなわち、第５図のよう
な構造のメモリセルは不揮発特性を有している。

第６図は上記のような構造のメモリセルを用いて、実際
にメモリセルアレイを構成した場合の概略的な回路図で
ある。図中、９０はそれぞれメモリセルであり、これら
のメモリセルアレイは説明の都合上、３行×３列のマト
リクスで示しである。

９１はそれぞれ同一行に配置された各３個のメモリセル
の共通の第３電極配線であり、９２はそれぞれ同一行に
配置された各３個のメモリセルの共通のソース配線であ
り、さらに９３はそれぞれ同一列に配置された各３個の
メモリセルの共通の第１電穫配線である。

ここで、前記第５図のメモリセルを使用したメモリセル
アレイの最大の問題点は、選択セル以外に半選択状態に
されるメモリセルが発生するということである。例えば
、いま一つのメモリセル９０Ａを選択するために第１Ｎ
極配線９３Ｂのみが“Ｌ″に、残りの第１電極配線９３
Ａ及び９３Ｇが共にＨ″にされ、かつ第３１！極配線９
１３のみがＨ”に、残りの第３電極配＃ｍ　９１Ａ及び
９１Ｃが共にＬ′°に設定される。このとき、メモリセ
ル９０Ｂについては、第１１極配線９３と第３１１極配
線９１が共に“°Ｈ゛′にされるため、ソース配線９２
の電位によっては第２電極から電子の放出がわずかに行
われる。すなわち、このメモリセル９０Ｂは４半選択状
態にされる。また、メモリセル９０Ｃについては、第１
電極配線９３と第３電極配線９１が共に“Ｌ　”にされ
るため、ソース配線９２の電位によっては第２電極に対
して電子の注入がわずかに行われる。すなわち、このメ
モリセル９０Ｃは半選択状態にされる。

従来では、このような半選択状態のメモリセルが発生す
るため、長期間の使用による消去及び門込みサイクルが
繰返し行われることにより、非選択セルにおけるデータ
破壊が生じ、信頼性が低下するという問題がある。

（発明が解決しようとする問題点） このように従来ではメモリセルアレイを構成した場合に
半選択状態にされるセルが発生し、これが記憶装置とし
ての信頼性を低下させる要因となっている。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、半選択状態にされるセルをなくすこ
とにより、信頼性の向上を図ることができる不揮発性半
導体記憶装置を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体記憶装置は、第１導電型の半
導体基板と、上記基板内に形成された第２導電型の第１
拡散層と、上記第１拡散層と雷なるように第１拡散層上
に絶縁膜を介して設けられ、電気的に浮遊状態に設定さ
れた第１電極と、上記第１Ｎ極及び第１拡散層それぞれ
と重なるように絶縁膜を介して設けられ、常時基準電位
に設定された第２電極と、上記第１電極と重なるように
絶縁膜を介して設けられた第３電橿と、上記第１拡散層
と所定の距離を隔てて形成されプログラム用電位が供給
される第２導電型の第２拡散層と、上記第１、第２拡散
層相互間のチャネル領域上に絶縁膜を介して設けられた
第４１！極とから構成されている。

（作用） この発明の不揮発性半導体記憶装置では、第４電極の信
号に応じて、第１拡散層をプログラム用電位から切り離
すことができるようにしたものである。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の不揮発性半導体記憶装置で使用され
るメモリセルの構成を示すパターン平面図であり、第２
図はそのＡ−Ａ’線に沿った断面図である。

図において、１０はＰ型の基板であり、この基板１０に
はＮ型の拡散層１１．１２．１３．１４及び１５がそれ
ぞれ分離して形成されている。ここで、拡散１１１２に
はプログラム用電位が供給されるようになっており、拡
散層１３には基準電位すなわちグランド電位が常時供給
されるようになっており、さらに拡散１１１５には読出
し用電位が供給されるようになっている。

上記拡散層１１上には絶縁１１１Ｇを介して、第１Ｗ！
ｉ目の多結晶シリコン層で構成された第２電極１７が設
けられている。この第２電極１７はダイレクト・コンタ
クト部１８を介して、常時グランド電位に設定された拡
散層１３と接続されている。さらに、上記拡散層１１上
には上記絶縁１ｉ１１６を介して、第２層目の多結晶シ
リコン層で構成された第１電極１９が設けられている。

この第１電極１９は絶縁［１２０を介して上記第２電極
１７を覆うと共に、さらに上記拡散層１３と１４との間
の基板表面に設定されたチャネル領域上に設けられた絶
縁１１１１６を覆うように延長されている。この第１電
極１９は電気的に浮遊状態に設定されている。

上記第１電極１９上には絶縁１ｉＩ２１を介して、第３
層目の多結晶シリコン層で構成された第３１！極２２が
設けられている。

また、上記拡散層１１と１２との間の基板表面に設定さ
れたチャネル領域上に設けられた絶縁！！（図示せず）
及び拡散層１４と１５との間の基板表面に設定されたチ
ャネル領域上に設けられた絶縁膜（図示せず）を連続し
て覆うように、第３層目の多結晶シリコン層で構成され
た第４電極２３が設けられている。また、第１電極１９
及び第２電極１７それぞれの上面はアスペリティもしく
はテクスチュア構造にされている。

第３図は上記構成でなるメモリセルの等価回路図である
。ここで、３１は消去／Ｉ込み用素子、３２はこの消去
／書込み用素子３１を選択する選択用トランジスタ、３
３は消去／書込み用素子３１の記憶データが与えられる
データ読出し用トランジスタ、３４はこのデータ読出し
用トランジスタ３３を選択する選択用トランジスタ、３
５は制御電極、３６は選択電極である。そして１選択用
トランジスタ３２と消去／書込み用素子３１とはプログ
ラム用電位Ｅ／Ｗとグランド電位ＧＮＤとの間に直列接
続され、選択用トランジスタ３４とデータ読出し用トラ
ンジスタ３３とは読出し用電位Ｒとグランド電位ＧＮＤ
との間に直列接続されている。

上記消去／書込み用素子３１は、前記拡散ＷＪ１１をド
レイン、第１電極１９を浮遊ゲート電極、第３電極２２
を制ａ１！極として構成されている。ここで、この素子
３１の浮遊ゲート電極とトレインとの間に接続されてい
る容量は、拡散層１１と第１電極１９とが互いに重なり
合っている領域におけるものである。選択用トランジス
タ３２は、前記拡散層１１をソース、拡散１１１１２を
ドレイン、第４電極２３をゲート電極として構成されて
いる。データ読出し用トランジスタ３３は、拡散層１３
をソース、拡散層１４をドレイン、第１電極１９を浮遊
ゲート１！極、第３電極２２を制御ゲート電極とする浮
遊ゲート型トランジスタとして構成されている。選択用
トランジスタ３４は、拡散層１４をソース、拡散層１５
をドレイン、第４電極２３をゲート電極として構成され
ている。

このようなメモリセルをプログラムするために選択する
ときは、選択電極３６及び制御電極３５に共に＋２０Ｖ
程度の高電位■ｐｐが供給され、選べ用トランジスタ３
２のドレインにプログラム用電位Ｅ／Ｗが供給される。

選択ｉｆ極３６が高電位Ｖｐｐに設定されることによっ
て選択用トランジスタ３２がオン状態となり、プログラ
ム用電位Ｅ／Ｗが消去／Ｉ込み用素子３１のトレインに
印加される。

ここで、選択されたメモリセルでデータ消去を行なう場
合には、プログラム用電位Ｅ／Ｗとしてグランド電位が
供給される。第２電極１７〈第１図に図示）は常時グラ
ンド電位に設定されているので、消去／書込み用素子３
１では、第３１１極２２と第１電極１９、第２電極１７
と第１電極１９、第２電極１９と拡散層１１それぞれの
間の容量結合により、浮遊状態にされている第２電極１
９の電位が比較的低い電位にされる。これにより、第２
電極１９に予め電子が注入されてい、るとするならば、
この第２電極１９から第３電極２２に対して電子が放出
され、消去が行われる。

データの書込みを行なう場合には、プログラム用電位Ｅ
／Ｗとして高電位Ｖｐｐが供給される。

このときは消去／Ｉ込み用素子３１のドレインにはほぼ
Ｖｐｐに近い電位が印加されるため、第２Ｎ慟１９の電
位は比較的高い電位にされる。これにより、第１電極１
７から第２電極１９に対して電子が注入され、書込みが
行われる。

ここで、第２Ｎ極１９は電気的に浮遊状態にされている
ので、消去が行われない限り、いったん注入された電子
は第２電極１９にそのまま蓄積され続ける。すなわち、
このメモリセルは不揮発特性を持つ。

他方、上記プログラム時に、選択されないメモリセルで
は選択電極３６及び制御電極３５が共にグランド電位に
設定される。このため、選択用トランジスタ２２がオフ
状態となり、プログラム用電位Ｅ／Ｗはその消去／書込
み用素子２１のドレインには印加されない。ここで、グ
ランド電位に設定された第２電極１７はその一部が絶縁
膜１６を介して拡散層１１と重なっているため、消去／
ＩＩ込み用素子３１のドレインはほぼグランド電位に設
定される。従って、選択されないメモリセルの消去／Ｉ
込み用素子３１では、第２電極１９、第３電極２２及び
拡散層１１が全てグランド電位に設定され、第１電極１
９からの電子の放出並びに第１電極１９に対する電子の
注入は全く行われない。

上記メモリセルにおけるデータの読出し動作は、選択電
極３６及び制御電極３５が共に＋５Ｖの電位に設定され
、選択用トランジスタ３４のドレインに＋５Ｖの読出し
用電位Ｒが供給される。選択電極３６が＋５■の電位に
設定されることによって選択用トランジスタ３４がオン
状態となり、＋５Ｖの読出し用電位Ｒがデータ読出し用
トランジスタ３３のドレインに印加される。ここで、こ
のトランジスタ３３の浮遊ゲート電極は消去／書込み用
素子２１と共通にされている。このため、予めこの浮遊
ゲート電極（第２電極１９）に電子が注入されていれば
その閾値電圧は５■以上の高い値にされており、浮遊ゲ
ート電極から電子が放出されていればその閾値電圧は５
■以下の低い値にされている。そして、制御電極３５に
＋５ｖの電位が印加されたとき、トランジスタ３３の浮
遊ゲート電極の電子注入状態に応じてこのトランジスタ
３３がオン、もしくはオフ状態にされる。トランジスタ
３３がオン状態のときにはドレインに印加されている＋
５Ｖの読出し用電位Ｒがグランド電位に放電され、トラ
ンジスタ３３がオフ状態のときにはドレインに印加され
ている＋５ｖの読出し用電位Ｒがそのまま保持される。

第４図はこの発明の応用例回路の構成を示すものである
。この回路は、第３図のような構成のメモリセルを使用
して１ワードが８ビツト構成のメモリを構築した場合で
ある。

図において、前記第３図のような構成のメモリセル４０
が行列状に配列されている。これらのメモリセル４０で
は、同一行に配置された各メモリセル４０の選択電極３
６がロウデコーダの出力が供給されるｍ本のワード線の
うちの１本に共通に接続されている。さらに、同一行に
配置されたメモリセル４０は、それぞれ１ワードのビッ
ト数に対応した８個を１ブロツクとしてｎブロックに分
割されている。このｎの数はカラムデコーダの出力に対
応している。そして、各ブロック内の８個のメモリセル
４０の制御電極３５は、対応する行のワード線の信号が
ゲート電極に供給されているデプレッション型のＭＯＳ
　トランジスタ４１と、対応する列の列選択線１Ｃ−ｎ
Ｃの信号がゲート電極に供給されているデプレッション
型のＭＯＳトランジスタ４２とを直列に介して電位ｖｐ
ｐ／ｖＣＣの供給点に接続されている。

また、一つのブロック内の８個のメモリセル４０内の各
選択用トランジスタ３２のドレインは、対応する列の列
選択線Ｃの信号が並列的にゲート電極に供給されている
８′個のエンハンスメント型のＭＯＳトランジスタ４３
を介して各消去／Ｉ込み用電位Ｅ／Ｗに接続されている
。さらに、一つのブロック内の８個のメモリセル４０内
の各選択用トランジスタ３４のドレインは、対応する列
の列選択線Ｃの信号が並列的にゲート電極に供給されて
いる８個のエンハンスメント型のＭＯＳトランジスタ４
４を介して各読出し用電位Ｒに接続されている。

このような構成のメモリのプログラム動作時には、カラ
ムデコーダ及びロウデコーダそれぞれのいずれか一つの
出力が高電位Ｖｐｐに設定される。

これにより、トランジスタ４２と４１を直列に介して、
選択された列及び行に対応したブロック内の８個のメモ
リセル４０内の制御電極３５に高電位■ｐｐが供給され
る。さらに、これら８個のメモリセル４０内の消去／書
込み用素子３１の各ドレインには、トランジスタ４３そ
れぞれと内部の選択用トランジスタ３２それぞれを直列
に介して各消去／書込み用電位Ｅ／Ｗが供給される。そ
の他の非選択状態のメモリセルでは、制御電極３５には
高々２Ｖ程度であるデプレッション型トランジスタ４１
の閾値電圧しか印加されず、かつカラム選択用のトラン
ジスタ４３がオフ状態になるため、消去／書込み用素子
３１のドレインには電位が印加されない。

このように、上記実施例のメモリセルでは従来のような
半選択状態のものは発生しない。このため、長期間の使
用による消去及び書込みサイクルが繰返し行われても、
非選択セルでのデータ破壊は生じない。この結果、信頼
性の大幅な向上を図ることができる。

［発明の効果１ 以上説明したように、この発明によれば、半選択状態に
されるセルをなくすことができ、もって信頼性の向上を
図ることができる不揮発性半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリセルの構成を示す
パターン平面図、第２図はその断面図、第３図は第１図
のメモリセルの等価回路図、第４図は上記実施例の応用
例回路の回路図、第５図は従来のメモリセルの断面図、
第６図は第５図のメモリセルを使用したメモリセルアレ
イの概略的な回路図である。 １０・・・基板、１１．１２．１３．１４．１５・・・
拡散層、１６゜２０、２１・・・絶縁−，１７・・・第
２電極、１８・・・ダイレクト・コンタクト部、１９・
・・第１電極、２２・・・第３電極、２３・・・第４電
極、３１・・・消去／書込み用素子、３２・・・選択用
トランジスタ、３３・・・データ読出し用トランジスタ
、３４・・・選択用トランジスタ、３５・・・制御電極
、３６・・・選択電極、４１．４２・・・デプレッショ
ン型のＭｏＳトランジスタ、４３．４４・・・カラム選
択用のトランジスタ。 出願人代理人　弁理士　鈴江武彦 第１図 ＬＪ ？Ｊ、２図 第３図 第６図

Claims (4)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、上記基板内に形成さ
   れた第２導電型の第１拡散層と、上記第１拡散層と重な
   るように第１拡散層上に絶縁膜を介して設けられ、電気
   的に浮遊状態に設定された第１電極と、上記第１電極及
   び第１拡散層それぞれと重なるように絶縁膜を介して設
   けられ、常時基準電位に設定された第２電極と、上記第
   １電極と重なるように絶縁膜を介して設けられた第３電
   極と、上記第１拡散層と所定の距離を隔てて形成されプ
   ログラム用電位が供給される第２導電型の第２拡散層と
   、上記第１、第２拡散層相互間のチャネル領域上に絶縁
   膜を介して設けられた第４電極とを具備したことを特徴
   とする不揮発性半導体記憶装置。
2. （２）前記第１、第２、第３及び第４電極がそれぞれ多
   結晶シリコン層で構成されている特許請求の範囲第１項
   に記載の不揮発性半導体記憶装置。
3. （３）前記第３電極の両側に位置する前記基板には第２
   導電型の第３、第４拡散層が設けられ、上記第４拡散層
   と所定の距離を隔てて第２導電型の第５拡散層が形成さ
   れ、これら第４、第５拡散層相互間のチャネル領域上に
   は前記第４電極が延長して設けられている特許請求の範
   囲第１項に記載の不揮発性半導体記憶装置。
4. （４）前記第３拡散層には基準電位が供給され、第５拡
   散層には読出し用電位が供給される特許請求の範囲第３
   項に記載の不揮発性半導体記憶装置。