JPH0640589B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0640589B2 JPH0640589B2 JP62060395A JP6039587A JPH0640589B2 JP H0640589 B2 JPH0640589 B2 JP H0640589B2 JP 62060395 A JP62060395 A JP 62060395A JP 6039587 A JP6039587 A JP 6039587A JP H0640589 B2 JPH0640589 B2 JP H0640589B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置に係り、特に電気的
にデータの書換えが可能なプログラマブルＲＯＭに関す
る。
にデータの書換えが可能なプログラマブルＲＯＭに関す
る。
（従来の技術） 電気的にデータの書換えが可能なプログラマブルＲＯ
Ｍ、いわゆるＥ２ＰＲＯＭ（Ｅlectrically Ｅrasable
and Ｐrogrammable ＲＯＭ）で使用されるメモリセル
は、従来、第５図に示すような断面構造にされている。
このメモリセルは、いわゆる３層ポリシリコン構造を有
し、アスペリティもしくはテクスチュア構造上のトンネ
ル電流による電子の放出を利用するものである。
Ｍ、いわゆるＥ２ＰＲＯＭ（Ｅlectrically Ｅrasable
and Ｐrogrammable ＲＯＭ）で使用されるメモリセル
は、従来、第５図に示すような断面構造にされている。
このメモリセルは、いわゆる３層ポリシリコン構造を有
し、アスペリティもしくはテクスチュア構造上のトンネ
ル電流による電子の放出を利用するものである。
80は例えばＰ型の半導体基板であり、81はソース領域と
なるＮ型の拡散層である。この拡散層81上には絶縁膜を
介して第１層目の多結晶シリコン層からなる第１電極82
が設けられている。さらに、この第１電極82上には絶縁
膜を介して第２層目の多結晶シリコン層からなる第２電
極83が設けられている。この第２電極83は、絶縁膜を介
して上記拡散層81上にも延在して設けられている。な
お、この第２電極83は電気的に浮遊状態にされている。
さらに、上記第２電極83上には絶縁膜を介して第３層目
の多結晶シリコン層からなる第３電極84が設けられてい
る。また、第１電極82及び第２電極83それぞれの上面は
アスペリティもしくはテクスチュア構造にされている。
ここで第２電極83は浮遊ゲート電極、第３電極84は制御
電極として使用される。
なるＮ型の拡散層である。この拡散層81上には絶縁膜を
介して第１層目の多結晶シリコン層からなる第１電極82
が設けられている。さらに、この第１電極82上には絶縁
膜を介して第２層目の多結晶シリコン層からなる第２電
極83が設けられている。この第２電極83は、絶縁膜を介
して上記拡散層81上にも延在して設けられている。な
お、この第２電極83は電気的に浮遊状態にされている。
さらに、上記第２電極83上には絶縁膜を介して第３層目
の多結晶シリコン層からなる第３電極84が設けられてい
る。また、第１電極82及び第２電極83それぞれの上面は
アスペリティもしくはテクスチュア構造にされている。
ここで第２電極83は浮遊ゲート電極、第３電極84は制御
電極として使用される。
いま、第３電極84が高電位Ｖｐｐ、例えば＋２０Ｖに、
第１電極82がグランド電位ＧＮＤ（０Ｖ）に、かつ拡散
層81もグランド電位ＧＮＤにそれぞれ設定されていると
きは、第３電極84と第２電極83、第２電極83と第１電極
82、第２電極83と拡散層81それぞれの間の容量結合によ
り、浮遊状態にされている第２電極83の電位が比較的低
い電位にされる。これにより、第２電極83に予め電子が
注入されているとするならば、この第２電極83から第３
電極84に対して電子が放出され、消去が行われる。
第１電極82がグランド電位ＧＮＤ（０Ｖ）に、かつ拡散
層81もグランド電位ＧＮＤにそれぞれ設定されていると
きは、第３電極84と第２電極83、第２電極83と第１電極
82、第２電極83と拡散層81それぞれの間の容量結合によ
り、浮遊状態にされている第２電極83の電位が比較的低
い電位にされる。これにより、第２電極83に予め電子が
注入されているとするならば、この第２電極83から第３
電極84に対して電子が放出され、消去が行われる。
他方、第３電極84が高電位Ｖｐｐに、第１電極82がグラ
ンド電位ＧＮＤにされ、拡散層81が高電位Ｖｐｐに設定
されるときは、第２電極83の電位は比較的高い電位にさ
れる。これにより、第１電極82から第２電極83に対して
電子が注入され、書込みが行われる。
ンド電位ＧＮＤにされ、拡散層81が高電位Ｖｐｐに設定
されるときは、第２電極83の電位は比較的高い電位にさ
れる。これにより、第１電極82から第２電極83に対して
電子が注入され、書込みが行われる。
ここで、第２電極83は電気的に浮遊状態にされているの
で、消去が行われない限り、いったん注入された電子は
そのまま蓄積され続ける。すなわち、第５図のような構
造のメモリセルは不揮発特性を有している。
で、消去が行われない限り、いったん注入された電子は
そのまま蓄積され続ける。すなわち、第５図のような構
造のメモリセルは不揮発特性を有している。
第６図は上記のような構造のメモリセルを用いて、実際
にメモリセルアレイを構成した場合の概略的な回路図で
ある。図中、90はそれぞれメモリセルであり、これらの
メモリセルアレイは説明の都合上、３行×３列のマトリ
クスで示してある。91はそれぞれ同一行に配置された各
３個のメモリセルの共通の第３電極配線であり、92はそ
れぞれ同一行に配置された各３個のメモリセルの共通の
ソース配線であり、さらに93はそれぞれ同一列に配置さ
れた各３個のメモリセルの共通の第１電極配線である。
にメモリセルアレイを構成した場合の概略的な回路図で
ある。図中、90はそれぞれメモリセルであり、これらの
メモリセルアレイは説明の都合上、３行×３列のマトリ
クスで示してある。91はそれぞれ同一行に配置された各
３個のメモリセルの共通の第３電極配線であり、92はそ
れぞれ同一行に配置された各３個のメモリセルの共通の
ソース配線であり、さらに93はそれぞれ同一列に配置さ
れた各３個のメモリセルの共通の第１電極配線である。
ここで、前記第５図のメモリセルを使用したメモリセル
アレイの最大の問題点は、選択セル以外に半選択状態に
されるメモリセルが発生するということである。例え
ば、いま一つのメモリセル90Ａを選択するために第１電
極配線93Ｂのみが“Ｌ”に、残りの第１電極配線93Ａ及
び93Ｃが共に“Ｈ”にされ、かつ第３電極配線91Ｂのみ
が“Ｈ”に、残りの第３電極配線91Ａ及び91Ｃが共に
“Ｌ”に設定される。このとき、メモリセル90Ｂについ
ては、第１電極配線93と第３電極配線91が共に“Ｈ”に
されるため、ソース配線92の電位によっては第２電極か
ら電子の放出がわずかに行われる。すなわち、このメモ
リセル90Ｂは半選択状態にされる。また、メモリセル90
Ｃについては、第１電極配線93と第３電極配線91が共に
“Ｌ”にされるため、ソース配線92の電位によっては第
２電極に対して電子の注入がわずかに行われる。すなわ
ち、このメモリセル90Ｃは半選択状態にされる。
アレイの最大の問題点は、選択セル以外に半選択状態に
されるメモリセルが発生するということである。例え
ば、いま一つのメモリセル90Ａを選択するために第１電
極配線93Ｂのみが“Ｌ”に、残りの第１電極配線93Ａ及
び93Ｃが共に“Ｈ”にされ、かつ第３電極配線91Ｂのみ
が“Ｈ”に、残りの第３電極配線91Ａ及び91Ｃが共に
“Ｌ”に設定される。このとき、メモリセル90Ｂについ
ては、第１電極配線93と第３電極配線91が共に“Ｈ”に
されるため、ソース配線92の電位によっては第２電極か
ら電子の放出がわずかに行われる。すなわち、このメモ
リセル90Ｂは半選択状態にされる。また、メモリセル90
Ｃについては、第１電極配線93と第３電極配線91が共に
“Ｌ”にされるため、ソース配線92の電位によっては第
２電極に対して電子の注入がわずかに行われる。すなわ
ち、このメモリセル90Ｃは半選択状態にされる。
従来では、このような半選択状態のメモリセルが発生す
るため、長期間の使用による消去及び書込みサイクルが
繰返し行われることにより、非選択セルにおけるデータ
破壊が生じ、信頼性が低下するという問題がある。
るため、長期間の使用による消去及び書込みサイクルが
繰返し行われることにより、非選択セルにおけるデータ
破壊が生じ、信頼性が低下するという問題がある。
（発明が解決しようとする問題点） このように従来ではメモリセルアレイを構成した場合に
半選択状態にされるセルが発生し、これが記憶装置とし
ての信頼性を低下させる要因となっている。
半選択状態にされるセルが発生し、これが記憶装置とし
ての信頼性を低下させる要因となっている。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、半選択状態にされるセルをなくすこ
とにより、信頼性の向上を図ることができる不揮発性半
導体記憶装置を提供することにある。
あり、その目的は、半選択状態にされるセルをなくすこ
とにより、信頼性の向上を図ることができる不揮発性半
導体記憶装置を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体記憶装置は、第１導電型の半
導体基板と、上記基板内に形成された第２導電型の第１
拡散層と、上記第１拡散層と所定の距離を隔てて形成さ
れ、プログラム用電位が供給される第２導電型の第２拡
散層と、上記基板内に形成され、基準電位が供給される
第２導電型の第３拡散層と、上記第３拡散層と所定の距
離を隔てて形成された第２導電型の第４拡散層と、上記
第４拡散層と所定の距離を隔てて形成され、読出し用電
位が供給される第２導電型の第５拡散層と、上記第１拡
散層と重なるように絶縁膜を介して設けられ、かつ一部
が上記第３、第４拡散層相互間に位置するように延長さ
れ、電気的に浮遊状態に設定された第１電極と、上記第
１電極及び第１拡散層それぞれと重なるように絶縁膜を
介して設けられ、上記第３拡散層と接続された第２電極
と、上記第１電極と重なるように絶縁膜を介して設けら
れた第３電極と、上記第１、第２拡散層相互間のチャネ
ル領域上及び上記第４、第５拡散層相互間のチャネル領
域上に連続して絶縁膜を介して設けられた第４電極とか
ら構成されている。
導体基板と、上記基板内に形成された第２導電型の第１
拡散層と、上記第１拡散層と所定の距離を隔てて形成さ
れ、プログラム用電位が供給される第２導電型の第２拡
散層と、上記基板内に形成され、基準電位が供給される
第２導電型の第３拡散層と、上記第３拡散層と所定の距
離を隔てて形成された第２導電型の第４拡散層と、上記
第４拡散層と所定の距離を隔てて形成され、読出し用電
位が供給される第２導電型の第５拡散層と、上記第１拡
散層と重なるように絶縁膜を介して設けられ、かつ一部
が上記第３、第４拡散層相互間に位置するように延長さ
れ、電気的に浮遊状態に設定された第１電極と、上記第
１電極及び第１拡散層それぞれと重なるように絶縁膜を
介して設けられ、上記第３拡散層と接続された第２電極
と、上記第１電極と重なるように絶縁膜を介して設けら
れた第３電極と、上記第１、第２拡散層相互間のチャネ
ル領域上及び上記第４、第５拡散層相互間のチャネル領
域上に連続して絶縁膜を介して設けられた第４電極とか
ら構成されている。
（作用） この発明の不揮発性半導体記憶装置では、第４電極の信
号に応じて、第１拡散層をプログラム用電位から切り離
すことができるようにしたものである。
号に応じて、第１拡散層をプログラム用電位から切り離
すことができるようにしたものである。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図はこの発明の不揮発性半導体記憶装置で使用され
るメモリセルの構成を示すパターン平面図であり、第２
図はそのＡ−Ａ′線に沿った断面図である。
るメモリセルの構成を示すパターン平面図であり、第２
図はそのＡ−Ａ′線に沿った断面図である。
図において、10はＰ型の基板であり、この基板10にはＮ
型の拡散層11，12，13，14及び15がそれぞれ分離して形
成されている。ここで、拡散層12にはプログラム用電位
が供給されるようになっており、拡散層13には基準電位
すなわちグランド電位が常時供給されるようになってお
り、さらに拡散層15には読出し用電位が供給されるよう
になっている。
型の拡散層11，12，13，14及び15がそれぞれ分離して形
成されている。ここで、拡散層12にはプログラム用電位
が供給されるようになっており、拡散層13には基準電位
すなわちグランド電位が常時供給されるようになってお
り、さらに拡散層15には読出し用電位が供給されるよう
になっている。
上記拡散層11上には絶縁膜16を介して、第１層目の多結
晶シリコン層で構成された第２電極17が設けられてい
る。この第２電極17はダイレクト・コンタクト部18を介
して、常時グランド電位に設定された拡散層13と接続さ
れている。さらに、上記拡散層11上には上記絶縁膜16を
介して、第２層目の多結晶シリコン層で構成された第１
電極19が設けられている。この第１電極19は絶縁膜20を
介して上記第２電極17を覆うと共に、さらに上記拡散層
13と14との間の基板表面に設定されたチャネル領域上に
設けられた絶縁膜16を覆うように延長されている。この
第１電極19は電気的に浮遊状態に設定されている。
晶シリコン層で構成された第２電極17が設けられてい
る。この第２電極17はダイレクト・コンタクト部18を介
して、常時グランド電位に設定された拡散層13と接続さ
れている。さらに、上記拡散層11上には上記絶縁膜16を
介して、第２層目の多結晶シリコン層で構成された第１
電極19が設けられている。この第１電極19は絶縁膜20を
介して上記第２電極17を覆うと共に、さらに上記拡散層
13と14との間の基板表面に設定されたチャネル領域上に
設けられた絶縁膜16を覆うように延長されている。この
第１電極19は電気的に浮遊状態に設定されている。
上記第１電極19上には絶縁膜21を介して、第３層目の多
結晶シリコン層で構成された第３電極22が設けられてい
る。
結晶シリコン層で構成された第３電極22が設けられてい
る。
また、上記拡散層11と12との間の基板表面に設定された
チャネル領域上に設けられた絶縁膜（図示せず）及び拡
散層14と15との間の基板表面に設定されたチャネル領域
上に設けられた絶縁膜（図示せず）を連続して覆うよう
に、第３層目の多結晶シリコン層で構成された第４電極
23が設けられている。また、第１電極19及び第２電極17
それぞれの上面はアスペリティもしくはテクスチュア構
造にされている。
チャネル領域上に設けられた絶縁膜（図示せず）及び拡
散層14と15との間の基板表面に設定されたチャネル領域
上に設けられた絶縁膜（図示せず）を連続して覆うよう
に、第３層目の多結晶シリコン層で構成された第４電極
23が設けられている。また、第１電極19及び第２電極17
それぞれの上面はアスペリティもしくはテクスチュア構
造にされている。
第３図は上記構成でなるメモリセルの等価回路図であ
る。ここで、31は消去／書込み用素子、32はこの消去／
書込み用素子31を選択する選択用トランジスタ、33は消
去／書込み用素子31の記憶データが与えられるデータ読
出し用トランジスタ、34はこのデータ読出し用トランジ
スタ33を選択する選択用トランジスタ、35は制御電極、
36は選択電極である。そして、選択用トランジスタ32と
消去／書込み用素子31とはプログラム用電位Ｅ／Ｗとグ
ランド電位ＧＮＤとの間に直列接続され、選択用トラン
ジスタ34とデータ読出し用トランジスタ33とは読出し用
電位Ｒとグランド電位ＧＮＤとの間に直列接続されてい
る。
る。ここで、31は消去／書込み用素子、32はこの消去／
書込み用素子31を選択する選択用トランジスタ、33は消
去／書込み用素子31の記憶データが与えられるデータ読
出し用トランジスタ、34はこのデータ読出し用トランジ
スタ33を選択する選択用トランジスタ、35は制御電極、
36は選択電極である。そして、選択用トランジスタ32と
消去／書込み用素子31とはプログラム用電位Ｅ／Ｗとグ
ランド電位ＧＮＤとの間に直列接続され、選択用トラン
ジスタ34とデータ読出し用トランジスタ33とは読出し用
電位Ｒとグランド電位ＧＮＤとの間に直列接続されてい
る。
上記消去／書込み用素子31は、前記拡散層11をドレイ
ン、第１電極19を浮遊ゲート電極、第３電極22を制御電
極として構成されている。ここで、この素子31の浮遊ゲ
ート電極とドレインとの間に接続されている容量は、拡
散層11と第１電極19とが互いに重なり合っている領域に
おけるものである。選択用トランジスタ32は、前記拡散
層11をソース、拡散層12をドレイン、第４電極23をゲー
ト電極として構成されている。データ読出し用トランジ
スタ33は、拡散層13をソース、拡散層14をドレイン、第
１電極19を浮遊ゲート電極、第３電極22を制御ゲート電
極とする浮遊ゲート型トランジスタとして構成されてい
る。選択用トランジスタ34は、拡散層14をソース、拡散
層15をドレイン、第４電極23をゲート電極として構成さ
れている。
ン、第１電極19を浮遊ゲート電極、第３電極22を制御電
極として構成されている。ここで、この素子31の浮遊ゲ
ート電極とドレインとの間に接続されている容量は、拡
散層11と第１電極19とが互いに重なり合っている領域に
おけるものである。選択用トランジスタ32は、前記拡散
層11をソース、拡散層12をドレイン、第４電極23をゲー
ト電極として構成されている。データ読出し用トランジ
スタ33は、拡散層13をソース、拡散層14をドレイン、第
１電極19を浮遊ゲート電極、第３電極22を制御ゲート電
極とする浮遊ゲート型トランジスタとして構成されてい
る。選択用トランジスタ34は、拡散層14をソース、拡散
層15をドレイン、第４電極23をゲート電極として構成さ
れている。
このようなメモリセルをプログラムするために選択する
ときは、選択電極36及び制御電極35に共に＋２０Ｖ程度
の高電位Ｖｐｐが供給され、選択用トランジスタ32のド
レインにプログラム用電位Ｅ／Ｗが供給される。選択電
極36が高電位Ｖｐｐに設定されることによって選択用ト
ランジスタ32がオン状態となり、プログラム用電位Ｅ／
Ｗが消去／書込み用素子31のドレインに印加される。
ときは、選択電極36及び制御電極35に共に＋２０Ｖ程度
の高電位Ｖｐｐが供給され、選択用トランジスタ32のド
レインにプログラム用電位Ｅ／Ｗが供給される。選択電
極36が高電位Ｖｐｐに設定されることによって選択用ト
ランジスタ32がオン状態となり、プログラム用電位Ｅ／
Ｗが消去／書込み用素子31のドレインに印加される。
ここで、選択されたメモリセルでデータ消去を行なう場
合には、プログラム用電位Ｅ／Ｗとしてグランド電位が
供給される。第２電源17（第１図に図示）は常時グラン
ド電位に設定されているので、消去／書込み用素子31で
は、第３電極22と第１電極19、第２電極17と第１電極1
9、第２電極19と拡散層11それぞれの間の容量結合によ
り、浮遊状態にされている第２電極19の電位が比較的低
い電位にされる。これにより、第２電極19に予め電子が
注入されているとするならば、この第２電極19から第３
電極22に対して電子が放出され、消去が行われる。
合には、プログラム用電位Ｅ／Ｗとしてグランド電位が
供給される。第２電源17（第１図に図示）は常時グラン
ド電位に設定されているので、消去／書込み用素子31で
は、第３電極22と第１電極19、第２電極17と第１電極1
9、第２電極19と拡散層11それぞれの間の容量結合によ
り、浮遊状態にされている第２電極19の電位が比較的低
い電位にされる。これにより、第２電極19に予め電子が
注入されているとするならば、この第２電極19から第３
電極22に対して電子が放出され、消去が行われる。
データの書込みを行なう場合には、プログラム用電位Ｅ
／Ｗとして高電位Ｖｐｐが供給される。このときは消去
／書込み用素子31のドレインにはほぼＶｐｐに近い電位
が印加されるため、第２電極19の電位は比較的高い電位
にされる。これにより、第１電極17から第２電極19に対
して電子が注入され、書込みが行われる。
／Ｗとして高電位Ｖｐｐが供給される。このときは消去
／書込み用素子31のドレインにはほぼＶｐｐに近い電位
が印加されるため、第２電極19の電位は比較的高い電位
にされる。これにより、第１電極17から第２電極19に対
して電子が注入され、書込みが行われる。
ここで、第２電極19は電気的に浮遊状態にされているの
で、消去が行われない限り、いったん注入された電子は
第２電極19にそのまま蓄積され続ける。すなわち、この
メモリセルは不揮発特性を持つ。
で、消去が行われない限り、いったん注入された電子は
第２電極19にそのまま蓄積され続ける。すなわち、この
メモリセルは不揮発特性を持つ。
他方、上記プログラム時に、選択されないメモリセルで
は選択電極36及び制御電極35が共にグランド電位に設定
される。このため、選択用トランジスタ32がオフ状態と
なり、プログラム用電位Ｅ／Ｗはその消去／書込み素子
31のドレインには印加されない。ここで、グランド電位
に設定された第２電極17はその一部が絶縁膜16を介して
拡散層11と重なっているため、消去／書込み素子31のド
レインはほぼグランド電位に設定される。従って、選択
されないメモリセルの消去／書込み用素子31では、第２
電極19、第３電極22及び拡散層11が全てグランド電位に
設定され、第１電極19からの電子の放出並びに第１電極
19に対する電子の注入は全く行われない。
は選択電極36及び制御電極35が共にグランド電位に設定
される。このため、選択用トランジスタ32がオフ状態と
なり、プログラム用電位Ｅ／Ｗはその消去／書込み素子
31のドレインには印加されない。ここで、グランド電位
に設定された第２電極17はその一部が絶縁膜16を介して
拡散層11と重なっているため、消去／書込み素子31のド
レインはほぼグランド電位に設定される。従って、選択
されないメモリセルの消去／書込み用素子31では、第２
電極19、第３電極22及び拡散層11が全てグランド電位に
設定され、第１電極19からの電子の放出並びに第１電極
19に対する電子の注入は全く行われない。
上記メモリセルにおけるデータの読出し動作は、選択電
極36及び制御電極35が共に＋５Ｖの電位に設定され、選
択用トランジスタ34のドレインに＋５Ｖの読出し用電位
Ｒが供給される。選択電極36が＋５Ｖの電位に設定され
ることによって選択用トランジスタ34がオン状態とな
り、＋５Ｖの読出し用電位Ｒがデータ読出し用トランジ
スタ33のドレインに印加される。ここで、このトランジ
スタ33の浮遊ゲート電極は消去／書込み用素子21と共通
にされている。このため、予めこの浮遊ゲート電極（第
２電極19）に電子が注入されていればその閾値電圧は５
Ｖ以上の高い値にされており、浮遊ゲート電極から電子
が放出されていればその閾値電圧は５Ｖ以下の低い値に
されている。そして、制御電極35に＋５Ｖの電位が印加
されたとき、トランジスタ33の浮遊ゲート電極の電子注
入状態に応じてこのトランジスタ33がオン、もしくはオ
フ状態にされる。トランジスタ33がオン状態のときには
ドレインに印加されている＋５Ｖの読出し用電位Ｒがグ
ランド電位に放電され、トランジスタ33がオフ状態のと
きにはドレインに印加されている＋５Ｖの読出し用電位
Ｒがそのまま保持される。
極36及び制御電極35が共に＋５Ｖの電位に設定され、選
択用トランジスタ34のドレインに＋５Ｖの読出し用電位
Ｒが供給される。選択電極36が＋５Ｖの電位に設定され
ることによって選択用トランジスタ34がオン状態とな
り、＋５Ｖの読出し用電位Ｒがデータ読出し用トランジ
スタ33のドレインに印加される。ここで、このトランジ
スタ33の浮遊ゲート電極は消去／書込み用素子21と共通
にされている。このため、予めこの浮遊ゲート電極（第
２電極19）に電子が注入されていればその閾値電圧は５
Ｖ以上の高い値にされており、浮遊ゲート電極から電子
が放出されていればその閾値電圧は５Ｖ以下の低い値に
されている。そして、制御電極35に＋５Ｖの電位が印加
されたとき、トランジスタ33の浮遊ゲート電極の電子注
入状態に応じてこのトランジスタ33がオン、もしくはオ
フ状態にされる。トランジスタ33がオン状態のときには
ドレインに印加されている＋５Ｖの読出し用電位Ｒがグ
ランド電位に放電され、トランジスタ33がオフ状態のと
きにはドレインに印加されている＋５Ｖの読出し用電位
Ｒがそのまま保持される。
第４図はこの発明の応用例回路の構成を示すものであ
る。この回路は、第３図のような構成のメモリセルを使
用して１ワードが８ビット構成のメモリを構築した場合
である。
る。この回路は、第３図のような構成のメモリセルを使
用して１ワードが８ビット構成のメモリを構築した場合
である。
図において、前記第３図のような構成のメモリセル40が
行列状に配列されている。これらのメモリセル40では、
同一行に配置された各メモリセル40の選択電極36がロウ
デコーダの出力が供給されるｍ本のワード線のうちの一
本に共通に接続されている。さらに、同一行に配置され
たメモリセル40は、それぞれ１ワードのビット数に対応
した８個を１ブロックとしてｎブロックに分割されてい
る。このｎの数はカラムデコーダの出力に対応してい
る。そして、各ブロック内の８個のメモリセル40の制御
電極35は、対応する行のワード線の信号がゲート電極に
供給されているデプレッション型のＭＯＳトランジスタ
41と、対応する列の列選択線が１Ｃ〜ｎＣの信号がゲー
ト電極に供給されているデプレッション型のＭＯＳトラ
ンジスタ42とを直列に介して電位Ｖｐｐ／Ｖｃｃの供給
点に接続されている。
行列状に配列されている。これらのメモリセル40では、
同一行に配置された各メモリセル40の選択電極36がロウ
デコーダの出力が供給されるｍ本のワード線のうちの一
本に共通に接続されている。さらに、同一行に配置され
たメモリセル40は、それぞれ１ワードのビット数に対応
した８個を１ブロックとしてｎブロックに分割されてい
る。このｎの数はカラムデコーダの出力に対応してい
る。そして、各ブロック内の８個のメモリセル40の制御
電極35は、対応する行のワード線の信号がゲート電極に
供給されているデプレッション型のＭＯＳトランジスタ
41と、対応する列の列選択線が１Ｃ〜ｎＣの信号がゲー
ト電極に供給されているデプレッション型のＭＯＳトラ
ンジスタ42とを直列に介して電位Ｖｐｐ／Ｖｃｃの供給
点に接続されている。
また、一つのブロック内の８個のメモリセル40内の各選
択用トランジスタ32のドレインは、対応する列の列選択
線Ｃの信号が並列的にゲート電極に供給されている８個
のエンハンスメント型のＭＯＳトランジスタ43を介して
各消去／書込み用電位Ｅ／Ｗに接続されている。さら
に、一つのブロック内の８個のメモリセル40内の各選択
用トランジスタ34のドレインは、対応する列の列選択線
Ｃの信号が並列的にゲート電極に供給されている８個の
エンハンスメント型のＭＯＳトランジスタ44を介して各
読出し用電位Ｒに接続されている。
択用トランジスタ32のドレインは、対応する列の列選択
線Ｃの信号が並列的にゲート電極に供給されている８個
のエンハンスメント型のＭＯＳトランジスタ43を介して
各消去／書込み用電位Ｅ／Ｗに接続されている。さら
に、一つのブロック内の８個のメモリセル40内の各選択
用トランジスタ34のドレインは、対応する列の列選択線
Ｃの信号が並列的にゲート電極に供給されている８個の
エンハンスメント型のＭＯＳトランジスタ44を介して各
読出し用電位Ｒに接続されている。
このような構成のメモリのプログラム動作時には、カラ
ムデコーダ及びロウデコーダそれぞれのいずれか一つの
出力が高電位Ｖｐｐに設定される。これにより、トラン
ジスタ42と41を直列に介して、選択された列及び行に対
応したブロック内の８個のメモリセル40内の制御電極35
に高電位Ｖｐｐが供給される。さらに、これら８個のメ
モリセル40内の消去／書込み用素子31の各ドレインに
は、トランジスタ43それぞれと内部の選択用トランジス
タ32それぞれを直列に介して各消去／書込み用電位Ｅ／
Ｗが供給される。その他の非選択状態のメモリセルで
は、制御電極35には高々２Ｖ程度であるデプレッション
型トランジスタ41の閾値電圧しか印加されず、かつカラ
ム選択用のトランジスタ43がオフ状態になるため、消去
／書込み用素子31のドレインには電位が印加されない。
ムデコーダ及びロウデコーダそれぞれのいずれか一つの
出力が高電位Ｖｐｐに設定される。これにより、トラン
ジスタ42と41を直列に介して、選択された列及び行に対
応したブロック内の８個のメモリセル40内の制御電極35
に高電位Ｖｐｐが供給される。さらに、これら８個のメ
モリセル40内の消去／書込み用素子31の各ドレインに
は、トランジスタ43それぞれと内部の選択用トランジス
タ32それぞれを直列に介して各消去／書込み用電位Ｅ／
Ｗが供給される。その他の非選択状態のメモリセルで
は、制御電極35には高々２Ｖ程度であるデプレッション
型トランジスタ41の閾値電圧しか印加されず、かつカラ
ム選択用のトランジスタ43がオフ状態になるため、消去
／書込み用素子31のドレインには電位が印加されない。
このように、上記実施例のメモリセルでは従来のような
半選択状態のものは発生しない。このため、長期間の使
用による消去及び書込みサイクルが繰返し行われても、
非選択セルでのデータ破壊は生じない。この結果、信頼
性の大幅な向上を図ることができる。
半選択状態のものは発生しない。このため、長期間の使
用による消去及び書込みサイクルが繰返し行われても、
非選択セルでのデータ破壊は生じない。この結果、信頼
性の大幅な向上を図ることができる。
［発明の効果］ 以上説明したように、この発明によれば、半選択状態に
されるセルをなくすことができ、もって信頼性の向上を
図ることができる不揮発性半導体記憶装置を提供するこ
とができる。
されるセルをなくすことができ、もって信頼性の向上を
図ることができる不揮発性半導体記憶装置を提供するこ
とができる。
第１図はこの発明の一実施例のメモリセルの構成を示す
パターン平面図、第２図はその断面図、第３図は第１図
のメモリセルの等価回路図、第４図は上記実施例の応用
例回路の回路図、第５図は従来のメモリセルの断面図、
第６図は第５図のメモリセルを使用したメモリセルアレ
イの概略的な回路図である。 10……基板、11，12，13，14，15……拡散層、16，20，
21……絶縁膜、17……第２電極、18……ダイレクト・コ
ンタクト部、19……第１電極、22……第３電極、23……
第４電極、31……消去／書込み用素子、32……選択用ト
ランジスタ、33……データ読出し用トランジスタ、34…
…選択用トランジスタ、35……制御電極、36……選択電
極、41，42……デプレッション型のＭＯＳトランジス
タ、43，44……カラム選択用のトランジスタ。
パターン平面図、第２図はその断面図、第３図は第１図
のメモリセルの等価回路図、第４図は上記実施例の応用
例回路の回路図、第５図は従来のメモリセルの断面図、
第６図は第５図のメモリセルを使用したメモリセルアレ
イの概略的な回路図である。 10……基板、11，12，13，14，15……拡散層、16，20，
21……絶縁膜、17……第２電極、18……ダイレクト・コ
ンタクト部、19……第１電極、22……第３電極、23……
第４電極、31……消去／書込み用素子、32……選択用ト
ランジスタ、33……データ読出し用トランジスタ、34…
…選択用トランジスタ、35……制御電極、36……選択電
極、41，42……デプレッション型のＭＯＳトランジス
タ、43，44……カラム選択用のトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神崎 晃一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭61−265869（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型の半導体基板と、 上記基板内に形成された第２導電型の第１拡散層と、 上記第１拡散層と所定の距離を隔てて形成され、プログ
ラム用電位が供給される第２導電型の第２拡散層と、 上記基板内に形成され、基準電位が供給される第２導電
型の第３拡散層と、 上記第３拡散層と所定の距離を隔てて形成された第２導
電型の第４拡散層と、 上記第４拡散層と所定の距離を隔てて形成され、読出し
用電位が供給される第２導電型の第５拡散層と、 上記第１拡散層と重なるように絶縁膜を介して設けら
れ、かつ一部が上記第３、第４拡散層相互間に位置する
ように延長され、電気的に浮遊状態に設定された第１電
極と、 上記第１電極及び第１拡散層それぞれと重なるように絶
縁膜を介して設けられ、上記第３拡散層と接続された第
２電極と、 上記第１電極と重なるように絶縁膜を介して設けられた
第３電極と、 上記第１、第２拡散層相互間のチャネル領域上及び上記
第４、第５拡散層相互間のチャネル領域上に連続して絶
縁膜を介して設けられた第４電極 とを具備したことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】前記第１、第２、第３及び第４電極がそれ
ぞれ多結晶シリコン層で構成されている特許請求の範囲
第１項に記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060395A JPH0640589B2 (ja) | 1987-03-16 | 1987-03-16 | 不揮発性半導体記憶装置 |
| KR1019880002763A KR910004321B1 (ko) | 1987-03-16 | 1988-03-16 | 불휘발성 반도체기억장치 |
| US07/394,278 US4912534A (en) | 1987-03-16 | 1989-08-14 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060395A JPH0640589B2 (ja) | 1987-03-16 | 1987-03-16 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226966A JPS63226966A (ja) | 1988-09-21 |
| JPH0640589B2 true JPH0640589B2 (ja) | 1994-05-25 |
Family
ID=13140922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060395A Expired - Fee Related JPH0640589B2 (ja) | 1987-03-16 | 1987-03-16 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4912534A (ja) |
| JP (1) | JPH0640589B2 (ja) |
| KR (1) | KR910004321B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162247A (en) * | 1988-02-05 | 1992-11-10 | Emanuel Hazani | Process for trench-isolated self-aligned split-gate EEPROM transistor and memory array |
| US5101378A (en) * | 1988-06-15 | 1992-03-31 | Advanced Micro Devices, Inc. | Optimized electrically erasable cell for minimum read disturb and associated method of sensing |
| US5005155A (en) * | 1988-06-15 | 1991-04-02 | Advanced Micro Devices, Inc. | Optimized electrically erasable PLA cell for minimum read disturb |
| IT1230363B (it) * | 1989-08-01 | 1991-10-18 | Sgs Thomson Microelectronics | Cella di memoria eeprom, con protezione migliorata da errori dovuti a rottura della cella. |
| US5331590A (en) * | 1991-10-15 | 1994-07-19 | Lattice Semiconductor Corporation | Single poly EE cell with separate read/write paths and reduced product term coupling |
| US5748525A (en) * | 1993-10-15 | 1998-05-05 | Advanced Micro Devices, Inc. | Array cell circuit with split read/write line |
| US5742542A (en) * | 1995-07-03 | 1998-04-21 | Advanced Micro Devices, Inc. | Non-volatile memory cells using only positive charge to store data |
| US6448616B1 (en) * | 2001-08-14 | 2002-09-10 | Telefonaktiebolaget Lm Ericsson | Adaptive biasing of RF power transistors |
| FR2844090A1 (fr) * | 2002-08-27 | 2004-03-05 | St Microelectronics Sa | Cellule memoire pour registre non volatile a lecture rapide |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486769A (en) * | 1979-01-24 | 1984-12-04 | Xicor, Inc. | Dense nonvolatile electrically-alterable memory device with substrate coupling electrode |
| US4713677A (en) * | 1985-02-28 | 1987-12-15 | Texas Instruments Incorporated | Electrically erasable programmable read only memory cell including trench capacitor |
| US4599706A (en) * | 1985-05-14 | 1986-07-08 | Xicor, Inc. | Nonvolatile electrically alterable memory |
-
1987
- 1987-03-16 JP JP62060395A patent/JPH0640589B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-16 KR KR1019880002763A patent/KR910004321B1/ko not_active IP Right Cessation
-
1989
- 1989-08-14 US US07/394,278 patent/US4912534A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4912534A (en) | 1990-03-27 |
| JPS63226966A (ja) | 1988-09-21 |
| KR910004321B1 (ko) | 1991-06-25 |
| KR880011808A (ko) | 1988-10-31 |
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| JPH0581070B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |