JPH0793017B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0793017B2 JPH0793017B2 JP10142687A JP10142687A JPH0793017B2 JP H0793017 B2 JPH0793017 B2 JP H0793017B2 JP 10142687 A JP10142687 A JP 10142687A JP 10142687 A JP10142687 A JP 10142687A JP H0793017 B2 JPH0793017 B2 JP H0793017B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして電気的にデータ消去が可能
な不揮発性トランジスタが使用された不揮発性半導体メ
モリに関する。
な不揮発性トランジスタが使用された不揮発性半導体メ
モリに関する。
（従来の技術） データの消去が可能な不揮発性半導体メモリはEPROM（E
rasable and Programable Read Only Memory）として知
られており、その中で電気的にデータ消去が行われるも
のを特にE2PROM（Electrically Erasable PROM）と称し
ている。さらに、このE2PROMの中には全セル一括してデ
ータ消去を行なうことができるものがあり、これには例
えば文献「1987 IEEE International Solid−State Cir
cuits Conference DIGEST OF TECHNICAL PAPERS」の第7
6頁ないし第77頁に開示されている「A 128K Flash EEPR
OM using Double Polysilicon Technology」が知られて
いる。
rasable and Programable Read Only Memory）として知
られており、その中で電気的にデータ消去が行われるも
のを特にE2PROM（Electrically Erasable PROM）と称し
ている。さらに、このE2PROMの中には全セル一括してデ
ータ消去を行なうことができるものがあり、これには例
えば文献「1987 IEEE International Solid−State Cir
cuits Conference DIGEST OF TECHNICAL PAPERS」の第7
6頁ないし第77頁に開示されている「A 128K Flash EEPR
OM using Double Polysilicon Technology」が知られて
いる。
第９図は上記文献に開示されているセルを使用した従来
のE2PROMのメモリセルアレイ部分を等価回路図である。
図中、50はそれぞれフローティングゲート電極（浮遊ゲ
ート電極）及びコントロールゲート電極（制御ゲート電
極）を備え、データ消去が電気的に行なえる不揮発性ト
ランジスタからなるメモリセルであり、これらメモリセ
ル50は行列状に配置されている。そして、図中の横方向
である行方向の同一行に配置されている各メモリセル50
のドレインは複数のビット線51のいずれかにそれぞれ共
通接続されており、かつ同一行に配置されている各メモ
リセル50のソースは複数の接地線52のいずれかにそれぞ
れ共通接続されている。また、図中の縦方向である列方
向の同一列に配置されている各メモリセル50のコントロ
ールゲート電極は複数の行線53のいずれかにそれぞれ共
通接続されている。このようなメモリではビット線51と
行線53に選択的に所定電圧を印加することにより１ビッ
トのセルを選択してデータの読出し、書込みを行なうこ
とができ、かつ全てのビット線51に同時に所定電圧を印
加することにより全ビット一括してデータ消去を行なう
ことができる。
のE2PROMのメモリセルアレイ部分を等価回路図である。
図中、50はそれぞれフローティングゲート電極（浮遊ゲ
ート電極）及びコントロールゲート電極（制御ゲート電
極）を備え、データ消去が電気的に行なえる不揮発性ト
ランジスタからなるメモリセルであり、これらメモリセ
ル50は行列状に配置されている。そして、図中の横方向
である行方向の同一行に配置されている各メモリセル50
のドレインは複数のビット線51のいずれかにそれぞれ共
通接続されており、かつ同一行に配置されている各メモ
リセル50のソースは複数の接地線52のいずれかにそれぞ
れ共通接続されている。また、図中の縦方向である列方
向の同一列に配置されている各メモリセル50のコントロ
ールゲート電極は複数の行線53のいずれかにそれぞれ共
通接続されている。このようなメモリではビット線51と
行線53に選択的に所定電圧を印加することにより１ビッ
トのセルを選択してデータの読出し、書込みを行なうこ
とができ、かつ全てのビット線51に同時に所定電圧を印
加することにより全ビット一括してデータ消去を行なう
ことができる。
このメモリでは１ビットのメモリセルが１個の不揮発性
トランジスタで構成されているのでセルの高集積化が実
現できる。ところが、データ消去は全セル一括しても、
もしくはビット線単位でしか行なうことができず、並列
書込み／読出しメモリの処理単位であるバイト単位でデ
ータ消去を行なうことができないという不都合がある。
トランジスタで構成されているのでセルの高集積化が実
現できる。ところが、データ消去は全セル一括しても、
もしくはビット線単位でしか行なうことができず、並列
書込み／読出しメモリの処理単位であるバイト単位でデ
ータ消去を行なうことができないという不都合がある。
このため、さらに従来ではバイト単位でデータ消去を行
なうことができるE2PROMが発表されている。このような
メモリには例えば文献「1987 IEEE Internatinal Solid
−State Circuits Conference DIGEST OF TECHNICAL PA
PERS」の第78頁ないし第79頁に開示されている 「A Million−cycle CMOS 256K EEPROM」が知られてい
る。
なうことができるE2PROMが発表されている。このような
メモリには例えば文献「1987 IEEE Internatinal Solid
−State Circuits Conference DIGEST OF TECHNICAL PA
PERS」の第78頁ないし第79頁に開示されている 「A Million−cycle CMOS 256K EEPROM」が知られてい
る。
ところが、このメモリでは１ビットのメモリセルを２個
もしくは４個のトランジスタで構成する必要があるた
め、セルの高集積化は不可能である。
もしくは４個のトランジスタで構成する必要があるた
め、セルの高集積化は不可能である。
（発明が解決しようとする問題点） このように従来ではバイト単位で電気的にデータ消去を
行なおうとすると、セルの高集積化が損われるという欠
点がある。そこで、この発明はセルの高集積化を損わず
にバイト単位で電気的にデータ消去を行なうことができ
る不揮発性半導体メモリを提供することを目的としてい
る。
行なおうとすると、セルの高集積化が損われるという欠
点がある。そこで、この発明はセルの高集積化を損わず
にバイト単位で電気的にデータ消去を行なうことができ
る不揮発性半導体メモリを提供することを目的としてい
る。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、イレースゲートを
有し、書込み、消去及び読出しが可能なメモリセルが２
個以上直列接続されかつ行列状に配置された複数個の直
列回路と、上記複数個の直列回路のうち同一列に配置さ
れた各直列回路それぞれの一端が共通に接続されたビッ
ト線と、上記複数個の直列回路のうち同一行に配置され
た各直列回路に対して共通に設けられ、これら各直列回
路を構成するメモリセルにそれぞれ接続された複数の行
線と、上記複数個の直列回路のうち同一列に配置された
各直列回路に対して共通に設けられ、これら各直列回路
を構成するメモリセルの各イレースゲートが共通に接続
される複数の消去線と、上記直列回路の共通イレースゲ
ートと上記複数の各消去線との間に接続され、データ消
去時に選択的に導通制御されるスイッチ用のトランジス
タと、上記複数個の直列回路の１個の直列回路内の１個
のメモリセルを選択するために上記ビット線及び行線に
対して選択的に電圧を供給するものであって、選択され
るメモリセルが接続された行線には第１の電圧を供給
し、選択されるメモリセルを含む上記１個の直列回路内
の他のメモリセル接続された残りの行線にはそれぞれ第
２の電圧を供給し、それ以外の直列回路内のメモリセル
が接続された各行線にはこれらのメモリセルが動作しな
いような第３の電圧を供給する手段とから構成されてい
る。
有し、書込み、消去及び読出しが可能なメモリセルが２
個以上直列接続されかつ行列状に配置された複数個の直
列回路と、上記複数個の直列回路のうち同一列に配置さ
れた各直列回路それぞれの一端が共通に接続されたビッ
ト線と、上記複数個の直列回路のうち同一行に配置され
た各直列回路に対して共通に設けられ、これら各直列回
路を構成するメモリセルにそれぞれ接続された複数の行
線と、上記複数個の直列回路のうち同一列に配置された
各直列回路に対して共通に設けられ、これら各直列回路
を構成するメモリセルの各イレースゲートが共通に接続
される複数の消去線と、上記直列回路の共通イレースゲ
ートと上記複数の各消去線との間に接続され、データ消
去時に選択的に導通制御されるスイッチ用のトランジス
タと、上記複数個の直列回路の１個の直列回路内の１個
のメモリセルを選択するために上記ビット線及び行線に
対して選択的に電圧を供給するものであって、選択され
るメモリセルが接続された行線には第１の電圧を供給
し、選択されるメモリセルを含む上記１個の直列回路内
の他のメモリセル接続された残りの行線にはそれぞれ第
２の電圧を供給し、それ以外の直列回路内のメモリセル
が接続された各行線にはこれらのメモリセルが動作しな
いような第３の電圧を供給する手段とから構成されてい
る。
（作用） この発明の不揮発性半導体メモリでは、直列回路と消去
線との間に接続されたスイッチ用のトランジスタが選択
的に導通制御されることにより、特定の直列回路内のメ
モリセルのイレースゲート電極にのみ消去電圧が印加さ
れ、これによりバイト単位のデータ消去が行われる。
線との間に接続されたスイッチ用のトランジスタが選択
的に導通制御されることにより、特定の直列回路内のメ
モリセルのイレースゲート電極にのみ消去電圧が印加さ
れ、これによりバイト単位のデータ消去が行われる。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はその発明をE2PROM（以下、単にメモリと称す
る）に実施した場合のメモリセルアレイ部分の等価回路
図である。図において、10はそれぞれメモリセル11が８
個直列接続されて構成された直列回路である。これら各
直列回路10内の各メモリセル11は、それぞれソース，ド
レイン領域、このソース、ドレイ領域間のチャネル領域
上に設けられたフローティングゲート電極、このフロー
ティンゲート電極と重なるように設けられたイレースゲ
ート電極及びコントロールゲート電極とからなり、電気
的にデータ消去が可能な不揮発性トランジスタで構成さ
れている。これら直列回路10は行列状に複数個配置され
ており、各直列回路10の一端は複数のビット線121,…12
Nのいずれかに接続されており、他端はそれぞれ0Vの電
圧が印加される複数の接地線131,…13Mのいずれかに接
続されている。また、直列回路10内の各８個のメモリセ
ル11のコントロールゲート電極は各８本の行線1411,14
21,…1481〜141M,142M,…148Mのそれぞれに接続されて
おり、これら各８本の行線141,142,…148は図中の横方
向である行方向に配置された複数の直列回路10に対して
共通に配線されている。さらに、各直列回路10内の８個
のメモリセル11のイレースゲート電極は共通に接続され
ており、同一列に配置された各直列回路10の共通イレー
スゲート電極は各列毎に設けられた消去線151,…15Nの
いずれか１本にスイッチ用の各トランジスタ16を介して
接続されている。また、同一行に配置された直列回路10
の共通イレースゲート電極に接続されたトランジスタ16
のコントロールゲート電極は、各行毎に設けられた消去
選択線171,…17Mのいずれか１本に共通に接続されてい
る。
る）に実施した場合のメモリセルアレイ部分の等価回路
図である。図において、10はそれぞれメモリセル11が８
個直列接続されて構成された直列回路である。これら各
直列回路10内の各メモリセル11は、それぞれソース，ド
レイン領域、このソース、ドレイ領域間のチャネル領域
上に設けられたフローティングゲート電極、このフロー
ティンゲート電極と重なるように設けられたイレースゲ
ート電極及びコントロールゲート電極とからなり、電気
的にデータ消去が可能な不揮発性トランジスタで構成さ
れている。これら直列回路10は行列状に複数個配置され
ており、各直列回路10の一端は複数のビット線121,…12
Nのいずれかに接続されており、他端はそれぞれ0Vの電
圧が印加される複数の接地線131,…13Mのいずれかに接
続されている。また、直列回路10内の各８個のメモリセ
ル11のコントロールゲート電極は各８本の行線1411,14
21,…1481〜141M,142M,…148Mのそれぞれに接続されて
おり、これら各８本の行線141,142,…148は図中の横方
向である行方向に配置された複数の直列回路10に対して
共通に配線されている。さらに、各直列回路10内の８個
のメモリセル11のイレースゲート電極は共通に接続され
ており、同一列に配置された各直列回路10の共通イレー
スゲート電極は各列毎に設けられた消去線151,…15Nの
いずれか１本にスイッチ用の各トランジスタ16を介して
接続されている。また、同一行に配置された直列回路10
の共通イレースゲート電極に接続されたトランジスタ16
のコントロールゲート電極は、各行毎に設けられた消去
選択線171,…17Mのいずれか１本に共通に接続されてい
る。
このような回路構成のメモリを実際に半導体チップ上に
実現した場合の素子構造を第２図のパターン平面図に示
す。さらに、第２図中のＩ−Ｉ′線に沿って断面構造を
第３図の断面図に、第２図中のII−II′線に沿った断面
構造を第４図の断面図に、第２図中のIII−III′線に沿
って断面構造を第５図の断面図にそれぞれ示す。このメ
モリは基板20として例えばＰ型シリコン半導体基板が使
用される。この基板20の表面領域には上記各直列回路10
を構成する８個のメモリセル11のソース，ドレイン領域
となるN+型領域21がそれぞれ分離して形成されている。
そして第２図中、最上部と中央部にそれぞれ位置するN+
型領域21A,21Bはそれぞれ互いに隣合う直列回路で共通
にされており、最上部に位置している一方のN+型領域21
Aは前記接地線13として使用される。また、上記N+型領
域21Bには、それぞれコンタクトホール22を介して例え
ばアルミニウムで構成された金属配線23が接続されてい
る。この金属配線23はそれぞれ前記ビット線12として使
用される。また、各N+型領域21相互間には、絶縁膜を介
して第１層目の多結晶シリコン層で構成され、電気的に
浮遊状態にされた電極24が形成されている。これらの電
極24は各メモリセル11のフローティングゲート電極を構
成している。さらに第２図中、横方向に配置された複数
の電極24上に渡って第３層目の多結晶シリコン層で構成
された電極25が絶縁膜を介して形成されている。これら
の電極25は各メモリセル11のコントロールゲート電極と
行線14を構成している。さらに各列に配置された直列回
路の相互間には第２層目の多結晶シリコン層で構成され
た電極26が絶縁膜を介して形成されており、この電極26
は上記第１層目の多結晶シリコン層で構成された各電極
24の１部と重なっている。この電極26は前記直列回路の
各メモリセル11の共通イレースゲート電極を構成してい
る。
実現した場合の素子構造を第２図のパターン平面図に示
す。さらに、第２図中のＩ−Ｉ′線に沿って断面構造を
第３図の断面図に、第２図中のII−II′線に沿った断面
構造を第４図の断面図に、第２図中のIII−III′線に沿
って断面構造を第５図の断面図にそれぞれ示す。このメ
モリは基板20として例えばＰ型シリコン半導体基板が使
用される。この基板20の表面領域には上記各直列回路10
を構成する８個のメモリセル11のソース，ドレイン領域
となるN+型領域21がそれぞれ分離して形成されている。
そして第２図中、最上部と中央部にそれぞれ位置するN+
型領域21A,21Bはそれぞれ互いに隣合う直列回路で共通
にされており、最上部に位置している一方のN+型領域21
Aは前記接地線13として使用される。また、上記N+型領
域21Bには、それぞれコンタクトホール22を介して例え
ばアルミニウムで構成された金属配線23が接続されてい
る。この金属配線23はそれぞれ前記ビット線12として使
用される。また、各N+型領域21相互間には、絶縁膜を介
して第１層目の多結晶シリコン層で構成され、電気的に
浮遊状態にされた電極24が形成されている。これらの電
極24は各メモリセル11のフローティングゲート電極を構
成している。さらに第２図中、横方向に配置された複数
の電極24上に渡って第３層目の多結晶シリコン層で構成
された電極25が絶縁膜を介して形成されている。これら
の電極25は各メモリセル11のコントロールゲート電極と
行線14を構成している。さらに各列に配置された直列回
路の相互間には第２層目の多結晶シリコン層で構成され
た電極26が絶縁膜を介して形成されており、この電極26
は上記第１層目の多結晶シリコン層で構成された各電極
24の１部と重なっている。この電極26は前記直列回路の
各メモリセル11の共通イレースゲート電極を構成してい
る。
上記N+型領域21B相互間にはN+型領域21Cがそれぞれ形成
されており、このN+型領域21Cと離間するように図中の
上下方向に一対のN+型領域21Dが形成されている。上記N
+型領域21Cと21Dは前記スイッチ用トランジスタ16のソ
ース，ドレイン領域を構成しており、その相互間には第
３層目の多結晶シリコン層で構成された電極27が絶縁膜
を介して形成されている。この電極27はこのトランジス
タ16のコントロールゲート電極と前記消去選択線17を構
成している。そして、上記共通イレースゲート電極とな
る電極26はダイレクトコンタクト部を介して上記N+型領
域21Dと接続されており、上記N+型領域21Cにはコンタク
トホール28を介して例えばアルミニウムで構成された金
属配線29が接続されている。この金属配線29は前記消去
線15として使用される。
されており、このN+型領域21Cと離間するように図中の
上下方向に一対のN+型領域21Dが形成されている。上記N
+型領域21Cと21Dは前記スイッチ用トランジスタ16のソ
ース，ドレイン領域を構成しており、その相互間には第
３層目の多結晶シリコン層で構成された電極27が絶縁膜
を介して形成されている。この電極27はこのトランジス
タ16のコントロールゲート電極と前記消去選択線17を構
成している。そして、上記共通イレースゲート電極とな
る電極26はダイレクトコンタクト部を介して上記N+型領
域21Dと接続されており、上記N+型領域21Cにはコンタク
トホール28を介して例えばアルミニウムで構成された金
属配線29が接続されている。この金属配線29は前記消去
線15として使用される。
すなわち、このメモリは直列接続されたそれぞれ８個の
メモリセル11で各直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
N+型領域21Aからなる接地線13に接続し、各メモリセル1
1のコントロールゲート電極を電極25で構成された行線1
4に接続すると共に各メモリセル11の共通イレースゲー
ト電極をそれぞれ消去選択線17の信号で導通制御される
トランジスタ16を介して消去線15に接続するようにした
ものである。
メモリセル11で各直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
N+型領域21Aからなる接地線13に接続し、各メモリセル1
1のコントロールゲート電極を電極25で構成された行線1
4に接続すると共に各メモリセル11の共通イレースゲー
ト電極をそれぞれ消去選択線17の信号で導通制御される
トランジスタ16を介して消去線15に接続するようにした
ものである。
次の上記構成でなるメモリの動作を説明する。
まず、データ書込み時の動作を第６図のタイミングチャ
ートを用いて説明する。このときは、選択すべきセルを
含む直列回路10に接続されている８本の行線14のうち、
選択セルのコントロールゲート電極が接続されている行
線のみに10Vの電圧が印加され、残り７本の行線には20V
の電圧が印加される。なお、他の行線は全てOVにされ
る。ここで例えば選択すべきセルを含む直列回路10がビ
ット線121と８本の行線1411〜1481に接続されたもので
あり、かつ選択すべきセルが行線1421に接続されたもの
であるとすると、８本の行線1411〜1481うち行線1421の
みに10Vの電圧が印加され、残り７本の行線には20Vの電
圧が印加される。また、このデータ書込み時では対応す
るビット線121にはそのときの書込みデータに基づいて
異なる２種類の電圧が印加される。例えば“1"のデータ
を書込む場合には10Vの電圧が、他方、“0"のデータを
書込む場合には0Vの電圧がビット線121に印加される。
このとき他のビット線は全く0Vにされる。
ートを用いて説明する。このときは、選択すべきセルを
含む直列回路10に接続されている８本の行線14のうち、
選択セルのコントロールゲート電極が接続されている行
線のみに10Vの電圧が印加され、残り７本の行線には20V
の電圧が印加される。なお、他の行線は全てOVにされ
る。ここで例えば選択すべきセルを含む直列回路10がビ
ット線121と８本の行線1411〜1481に接続されたもので
あり、かつ選択すべきセルが行線1421に接続されたもの
であるとすると、８本の行線1411〜1481うち行線1421の
みに10Vの電圧が印加され、残り７本の行線には20Vの電
圧が印加される。また、このデータ書込み時では対応す
るビット線121にはそのときの書込みデータに基づいて
異なる２種類の電圧が印加される。例えば“1"のデータ
を書込む場合には10Vの電圧が、他方、“0"のデータを
書込む場合には0Vの電圧がビット線121に印加される。
このとき他のビット線は全く0Vにされる。
ここで行線1421を除く７本の行線1411,1431〜1481に印
加された20Vの電圧がコントロールゲート電極に供給さ
れる７個のメモリセル11はそれぞれ３極管動作するた
め、選択セルのソース，ドレイン領域にはビット線121
と接地線131それぞれの電圧がほぼそのまま印加され
る。このとき、ビット線121に10Vの電圧が印加されてい
るならば、上記選択セルのソース領域からドレイン領域
に向かって電子が走行する。そして、特にドレイン領域
の近傍に生じる空乏層に電界が集中し、これにより電子
が加速されて前記第３図中の基板20の表面から絶縁膜の
エネルギー障壁を越えるに十分なエネルギーが与えられ
る。このような電子はホット・エレクトロンと呼ばれ、
この電子は10Vの高電圧に設定されている選択セルのコ
ントロールゲート電極に引かれてフローティングゲート
電極に飛び込み、ここに捕獲される。この結果、選択セ
ルのフローティングゲート電極が負に帯電し、闘値電圧
が上昇して高くなる。他方、ビット線121に0Vの電圧が
印加されているならば、上記のような電子の走行は発生
せず、闘値電圧は元の低い状態のままである。このよう
にして１個のセル毎にデータの書込みが行われる。
加された20Vの電圧がコントロールゲート電極に供給さ
れる７個のメモリセル11はそれぞれ３極管動作するた
め、選択セルのソース，ドレイン領域にはビット線121
と接地線131それぞれの電圧がほぼそのまま印加され
る。このとき、ビット線121に10Vの電圧が印加されてい
るならば、上記選択セルのソース領域からドレイン領域
に向かって電子が走行する。そして、特にドレイン領域
の近傍に生じる空乏層に電界が集中し、これにより電子
が加速されて前記第３図中の基板20の表面から絶縁膜の
エネルギー障壁を越えるに十分なエネルギーが与えられ
る。このような電子はホット・エレクトロンと呼ばれ、
この電子は10Vの高電圧に設定されている選択セルのコ
ントロールゲート電極に引かれてフローティングゲート
電極に飛び込み、ここに捕獲される。この結果、選択セ
ルのフローティングゲート電極が負に帯電し、闘値電圧
が上昇して高くなる。他方、ビット線121に0Vの電圧が
印加されているならば、上記のような電子の走行は発生
せず、闘値電圧は元の低い状態のままである。このよう
にして１個のセル毎にデータの書込みが行われる。
次にデータ読出し時の動作を第７図のタイミングチャー
トを用いて説明する。このときは選択すべきセルを含む
直列回路10に接続されている８本の行線14のうち、選択
セルのコントロールゲート電極が接続されている行線の
みに2V〜5Vの範囲の電圧が印加され、残り７本の行線に
は5V〜10Vの範囲の電圧が印加される。このとき、他の
行線は全て0Vにされる。ここで例えば、選択すべきセル
を含む直列回路10が上記データ書込み時と同様にビット
線121と８本の行線1411〜1481に接続されたものであ
り、かつ選択すべきセルが行線1421に接続されたもので
あるとすると、８本の行線1411〜1481うち行線1421のみ
に2V〜5Vの範囲の電圧が印加され、残り７本の行線には
5V〜10Vの範囲の電圧が印加される。ここで、各メモリ
セル11は予めデータの書込み時の書込み状態に応じてそ
れぞれ闘値電圧が設定されており、上記2V〜5Vの範囲の
電圧は例えば消去状態のままのセルの低い闘値電圧より
も高くかつ例えば“1"が書込まれた後の高い闘値電圧よ
りも低い電圧であり、上記5V〜10Vの範囲の電圧は“1"
が書込まれた後の高い闘値電圧よりも充分に高い電圧で
ある。従って、このような電圧が８本の行線1411〜1481
に印加されることにより、行線1421を除く７本の行線14
11,1431〜1481にコントロールゲート電極が接続されて
いる７個のメモリセル11は充分にオン状態になる。他
方、行線1421にコントロールゲート電極が接続されてい
る選択セルはその闘値電圧に応じてオン，オフ状態が決
定される。一方、0Vの電圧が印加される行線に接続され
た非選択の直列回路内の各セルは動作せず、その状態は
変化しない。
トを用いて説明する。このときは選択すべきセルを含む
直列回路10に接続されている８本の行線14のうち、選択
セルのコントロールゲート電極が接続されている行線の
みに2V〜5Vの範囲の電圧が印加され、残り７本の行線に
は5V〜10Vの範囲の電圧が印加される。このとき、他の
行線は全て0Vにされる。ここで例えば、選択すべきセル
を含む直列回路10が上記データ書込み時と同様にビット
線121と８本の行線1411〜1481に接続されたものであ
り、かつ選択すべきセルが行線1421に接続されたもので
あるとすると、８本の行線1411〜1481うち行線1421のみ
に2V〜5Vの範囲の電圧が印加され、残り７本の行線には
5V〜10Vの範囲の電圧が印加される。ここで、各メモリ
セル11は予めデータの書込み時の書込み状態に応じてそ
れぞれ闘値電圧が設定されており、上記2V〜5Vの範囲の
電圧は例えば消去状態のままのセルの低い闘値電圧より
も高くかつ例えば“1"が書込まれた後の高い闘値電圧よ
りも低い電圧であり、上記5V〜10Vの範囲の電圧は“1"
が書込まれた後の高い闘値電圧よりも充分に高い電圧で
ある。従って、このような電圧が８本の行線1411〜1481
に印加されることにより、行線1421を除く７本の行線14
11,1431〜1481にコントロールゲート電極が接続されて
いる７個のメモリセル11は充分にオン状態になる。他
方、行線1421にコントロールゲート電極が接続されてい
る選択セルはその闘値電圧に応じてオン，オフ状態が決
定される。一方、0Vの電圧が印加される行線に接続され
た非選択の直列回路内の各セルは動作せず、その状態は
変化しない。
このデータ読出し時には対応するビット線121のみに1V
の読み出し電圧が印加される。ここで上記選択セルの闘
値電圧が低くされており、前記行線1421の電圧でオン状
態にされるならば、ビット線121に印加された1Vの読み
出し電圧は選択セルを含むこの直列回路10を介して0Vの
接地線131に放電される。他方、上記選択セルの闘値電
圧が高くされており、前記行線1421の電圧が印加されて
もオフ状態のままであるならば、ビット線121に印加さ
れた1Vの読み出し電圧はそのまま維持される。このよう
にビット線12の電圧は選択セルの闘値電圧の高圧に応じ
て異なり、その電位差をビット線12に接続されている図
示しないセンスアンプ回路で像幅することにより、理論
的な“1",“0"の判定を行なう。なお、このデータ読出
し時に非選択セルが接続された行線に印加される電圧7V
程度に、また選択セルが接続された行線に印加される電
圧は2V程度に設定することが特性上及び信頼性上から望
ましい。
の読み出し電圧が印加される。ここで上記選択セルの闘
値電圧が低くされており、前記行線1421の電圧でオン状
態にされるならば、ビット線121に印加された1Vの読み
出し電圧は選択セルを含むこの直列回路10を介して0Vの
接地線131に放電される。他方、上記選択セルの闘値電
圧が高くされており、前記行線1421の電圧が印加されて
もオフ状態のままであるならば、ビット線121に印加さ
れた1Vの読み出し電圧はそのまま維持される。このよう
にビット線12の電圧は選択セルの闘値電圧の高圧に応じ
て異なり、その電位差をビット線12に接続されている図
示しないセンスアンプ回路で像幅することにより、理論
的な“1",“0"の判定を行なう。なお、このデータ読出
し時に非選択セルが接続された行線に印加される電圧7V
程度に、また選択セルが接続された行線に印加される電
圧は2V程度に設定することが特性上及び信頼性上から望
ましい。
次にバイト消去時の動作を説明する。すなわち、データ
のバイト消去は第８図のタイミングチャートに示すよう
に、全ての行線14及びビット線12が0Vに設定され、かつ
バイト消去を行なうべき直列回路10に接続されている消
去選択線17には30Vの高電圧が、消去線15に25Vの高電圧
がそれぞれ印加される。第８図は例ではバイト消去を行
なうべき直列回路10が、ビット121と８本の行線1411〜1
481に接続されたものである。これによりバイト消去を
行なうべき直列回路を含む同一行に配置された複数の直
列回路10にそれぞれ接続されたトランジスタ16がオン
し、25Vの高電圧が印加されている消去線15に接続され
ている直列回路10のみの共通イレースゲート電極に消去
線15の高電圧が印加される。これにより選択された直列
回路10内の８個の各セル11のフローティングゲート電極
とイレースゲート電極との間にフィールド・エミッショ
ンと呼ばれる電界放出が生じ、フローティングゲート電
極に蓄積されていた電子がイレースゲート電極に放出さ
れる。この結果、各セルの闘値電圧は初期状態と同様に
低い状態に戻り、８ビットの分のデータ消去、すなわち
バイト消去が行われる。
のバイト消去は第８図のタイミングチャートに示すよう
に、全ての行線14及びビット線12が0Vに設定され、かつ
バイト消去を行なうべき直列回路10に接続されている消
去選択線17には30Vの高電圧が、消去線15に25Vの高電圧
がそれぞれ印加される。第８図は例ではバイト消去を行
なうべき直列回路10が、ビット121と８本の行線1411〜1
481に接続されたものである。これによりバイト消去を
行なうべき直列回路を含む同一行に配置された複数の直
列回路10にそれぞれ接続されたトランジスタ16がオン
し、25Vの高電圧が印加されている消去線15に接続され
ている直列回路10のみの共通イレースゲート電極に消去
線15の高電圧が印加される。これにより選択された直列
回路10内の８個の各セル11のフローティングゲート電極
とイレースゲート電極との間にフィールド・エミッショ
ンと呼ばれる電界放出が生じ、フローティングゲート電
極に蓄積されていた電子がイレースゲート電極に放出さ
れる。この結果、各セルの闘値電圧は初期状態と同様に
低い状態に戻り、８ビットの分のデータ消去、すなわち
バイト消去が行われる。
このように上記実施例のメモリでは１ビット毎のデータ
の読出し及び書込みとバイト単位での電気的なデータ消
去を行なうことができる。しかもメモリセルアレイを構
成するに当り、１個のメモリセルを１個の不揮発性トラ
ンジスタで構成することかできる。このため、この実施
例のメモリではメモリセルの高集積化を図ることができ
る。ところで、バイト単位で電気的にデータ消去可能な
従来のメモリでは１ビットを２個のもしくは４個のトラ
ンジスタで構成するようにしているので、セルの集積密
度を高めることができず、高々、256Kビット程度の記憶
容量のものしか実現できない。これに対して、上記実施
例の場合には１ビットが１個のトランジスタで構成され
ているので、前記第９図に示す一括消去型のものと同程
度もしくはそれ以上の集積度のメモリを実現することが
できる。すなわち、上記実施例では８個のメモリセル11
について１個のスイッチ用トランジスタ16を設ける必要
があるため、１ビット当り1.125個のトランジスタが必
要になり、第９図に示すものに比較して１ビット当り0.
125個のトランジスタが余計に必要になる。ところが、
第９図に示す一括消去型のものでは各セルを対応するビ
ット線に接続するため１ビット毎にコンタクトを形成す
る必要がある。ところが、上記実施例のメモリでは８個
のセル毎にコンタクトを１個形成すればよいので、その
分だけ集積度は向上する。
の読出し及び書込みとバイト単位での電気的なデータ消
去を行なうことができる。しかもメモリセルアレイを構
成するに当り、１個のメモリセルを１個の不揮発性トラ
ンジスタで構成することかできる。このため、この実施
例のメモリではメモリセルの高集積化を図ることができ
る。ところで、バイト単位で電気的にデータ消去可能な
従来のメモリでは１ビットを２個のもしくは４個のトラ
ンジスタで構成するようにしているので、セルの集積密
度を高めることができず、高々、256Kビット程度の記憶
容量のものしか実現できない。これに対して、上記実施
例の場合には１ビットが１個のトランジスタで構成され
ているので、前記第９図に示す一括消去型のものと同程
度もしくはそれ以上の集積度のメモリを実現することが
できる。すなわち、上記実施例では８個のメモリセル11
について１個のスイッチ用トランジスタ16を設ける必要
があるため、１ビット当り1.125個のトランジスタが必
要になり、第９図に示すものに比較して１ビット当り0.
125個のトランジスタが余計に必要になる。ところが、
第９図に示す一括消去型のものでは各セルを対応するビ
ット線に接続するため１ビット毎にコンタクトを形成す
る必要がある。ところが、上記実施例のメモリでは８個
のセル毎にコンタクトを１個形成すればよいので、その
分だけ集積度は向上する。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではデータ消去がバイト単位で行われる場合
について説明したが、これはデータ消去の際に全ての消
去選択線17に30Vの電圧を、全ての消去線15に25Vの電圧
をそれぞれ同時に印加することにより、従来メモリの場
合と同様に全セル一括してデータ消去を行なうことも可
能である。
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではデータ消去がバイト単位で行われる場合
について説明したが、これはデータ消去の際に全ての消
去選択線17に30Vの電圧を、全ての消去線15に25Vの電圧
をそれぞれ同時に印加することにより、従来メモリの場
合と同様に全セル一括してデータ消去を行なうことも可
能である。
また、データ読出し時にビット線12には1Vの読出し電圧
を印加する場合について説明したが、この読出し電圧は
いわゆるソフトライト現象（読出しモード時における弱
い書込み）を抑制するためにはできるだけ低く設定する
ことが好ましい。
を印加する場合について説明したが、この読出し電圧は
いわゆるソフトライト現象（読出しモード時における弱
い書込み）を抑制するためにはできるだけ低く設定する
ことが好ましい。
さらに上記実施例において、データ書込み時に８本の行
線14のうち選択セルが接続された行線のみに10Vの電圧
を印加し、残り７本の行線には20Vの電圧を印加する場
合について説明したが、これは選択セルのフローティン
グゲート電極に十分な量の電子が注入され、かつ非選択
サルが３極管動作するような高い電圧であればよい。
線14のうち選択セルが接続された行線のみに10Vの電圧
を印加し、残り７本の行線には20Vの電圧を印加する場
合について説明したが、これは選択セルのフローティン
グゲート電極に十分な量の電子が注入され、かつ非選択
サルが３極管動作するような高い電圧であればよい。
また、上記実施例では各セルのコントロール電極及び行
線14として使用される第２図中の電極25を多結晶シリコ
ンで構成する場合について説明したが、これはその他に
高融点金属シリサイド、例えばチタン・シリサイド、モ
リブデン・シリサイド等や、高融点金属のみで構成する
ようにしてもよい。
線14として使用される第２図中の電極25を多結晶シリコ
ンで構成する場合について説明したが、これはその他に
高融点金属シリサイド、例えばチタン・シリサイド、モ
リブデン・シリサイド等や、高融点金属のみで構成する
ようにしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、セルの高集積化
を損わずにバイト単位で電気的にデータを消去を行なう
ことができる不揮発性半導体メモリを提供することがで
きる。
を損わずにバイト単位で電気的にデータを消去を行なう
ことができる不揮発性半導体メモリを提供することがで
きる。
第１図はこの発明の一実施例のメモリのメモリセルアレ
イ部分の等価回路図、第２図は上記第１図回路を半導体
チップ上に実現した場合の素子構造を示すパターン平面
図、第３図、第４図及び第５図はそれぞれ上記第２図素
子の一部の断面図、第６図はないし第８図はそれぞれ上
記実施例のメモリのタイミングチャート、第９図は従来
メモリのメモリセルアレイ部分の等価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……消去線、16……スイ
ッチ用のトランジスタ、17……消去選択線、20……基
板、21,21A,21B,21C,21D……N+型領域、22,28……コン
タクトホール、23,29……金属配線、24,25,26,27……電
極。
イ部分の等価回路図、第２図は上記第１図回路を半導体
チップ上に実現した場合の素子構造を示すパターン平面
図、第３図、第４図及び第５図はそれぞれ上記第２図素
子の一部の断面図、第６図はないし第８図はそれぞれ上
記実施例のメモリのタイミングチャート、第９図は従来
メモリのメモリセルアレイ部分の等価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……消去線、16……スイ
ッチ用のトランジスタ、17……消去選択線、20……基
板、21,21A,21B,21C,21D……N+型領域、22,28……コン
タクトホール、23,29……金属配線、24,25,26,27……電
極。
Claims (2)
- 【請求項１】イレースゲートを有し、書込み、消去及び
読出しが可能なメモリセルが２個以上直列接続されかつ
行列状に配置された複数個の直列回路と、 上記複数個の直列回路のうち同一列に配置された各直列
回路それぞれの一端が共通に接続されたビット線と、 上記複数個の直列回路のうち同一行に配置された各直列
回路に対して共通に設けられ、それら各直列回路を構成
するメモリセルにそれぞれ接続された複数の行線と、 上記複数個の直列回路のうち同一列に配置された各直列
回路に対して共通に設けられ、これら各直列回路を構成
するメモリセルの各イレースゲートが共通に接続される
複数の消去線と、 上記直列回路の共通イレースゲートと上記複数の各消去
線との間に接続され、データ消去時に選択的に導通制御
されるスイッチ用のトランジスタと、 上記複数個の直列回路の１個の直列回路内の１個のメモ
リセルを選択するために上記ビット線及び行線に対して
選択的に電圧を供給するものであって、選択されるメモ
リセルが接続された行線には第１の電圧を供給し、選択
されるメモリセルを含む上記１個の直列回路内の他のメ
モリセルが接続された残りの行線にはそれぞれ第２の電
圧を供給し、それ以外の直列回路内のメモリセルが接続
された各行線にはこれらのメモリセルが動作しないよう
な第３の電圧を供給する手段 とを具備したことを特徴とする不揮発性半導体メモリ。 - 【請求項２】前記第１の電圧に比べて前記第２の電圧が
大きくされ、かつ前記第３の電圧が0Vにされている特許
請求の範囲第１項に記載の不揮発性半導体メモリ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142687A JPH0793017B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
| US07/676,281 US5313420A (en) | 1987-04-24 | 1991-03-28 | Programmable semiconductor memory |
| US07/900,509 US5245566A (en) | 1987-04-24 | 1992-06-17 | Programmable semiconductor |
| US08/212,828 US5812453A (en) | 1987-04-24 | 1994-03-15 | Programmable semiconductor memory |
| US09/134,558 US6233176B1 (en) | 1987-04-24 | 1998-08-14 | Programmable semiconductor memory array having series-connected memory cells |
| US09/835,521 US6434043B2 (en) | 1987-04-24 | 2001-04-17 | Programmable semiconductor memory array having series-connected memory |
| US10/118,335 US6728139B2 (en) | 1987-04-24 | 2002-04-09 | Programmable semiconductor memory |
| US10/771,320 US20040156236A1 (en) | 1987-04-24 | 2004-02-05 | Programmable semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142687A JPH0793017B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268194A JPS63268194A (ja) | 1988-11-04 |
| JPH0793017B2 true JPH0793017B2 (ja) | 1995-10-09 |
Family
ID=14300379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10142687A Expired - Lifetime JPH0793017B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793017B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126808A (en) * | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
| JP2647312B2 (ja) * | 1992-09-11 | 1997-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 一括消去型不揮発性半導体記憶装置 |
| DE19941664A1 (de) * | 1999-09-01 | 2001-04-12 | Infineon Technologies Ag | Floating-Gate-Speicherzelle |
| JP3622697B2 (ja) | 2001-07-23 | 2005-02-23 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3594001B2 (ja) | 2001-07-23 | 2004-11-24 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3640179B2 (ja) | 2001-07-23 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| US9286982B2 (en) * | 2014-08-08 | 2016-03-15 | Silicon Storage Technology, Inc. | Flash memory system with EEPROM functionality |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819796A (ja) * | 1981-07-30 | 1983-02-04 | Toshiba Corp | 半導体記憶装置 |
| JPS6254962A (ja) * | 1985-09-04 | 1987-03-10 | Nec Corp | トランジスタ |
-
1987
- 1987-04-24 JP JP10142687A patent/JPH0793017B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63268194A (ja) | 1988-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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