JPH0836894A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0836894A JPH0836894A JP17451694A JP17451694A JPH0836894A JP H0836894 A JPH0836894 A JP H0836894A JP 17451694 A JP17451694 A JP 17451694A JP 17451694 A JP17451694 A JP 17451694A JP H0836894 A JPH0836894 A JP H0836894A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 メモリセルアレイのデータをバイト単位に消
去できる不揮発性半導体記憶装置の提供。 【構成】 対をなしているメモリセルトランジスタ列の
メモリセルトランジスタＭ，Ｍ…のドレインを、各対ご
とに第１ビット線Ｂ1 ，Ｂ2 と接続する。メモリセルト
ランジスタ列のメモリセルトランジスタＭ，Ｍ…のソー
スを各列ごとに第２ビット線Ｂ21，Ｂ22，Ｂ23，Ｂ24と
接続する。第１ビット線Ｂ1 ，Ｂ2 と、第２ビット線Ｂ
21，Ｂ22，Ｂ23，Ｂ24とを二層に分離して形成する。
去できる不揮発性半導体記憶装置の提供。 【構成】 対をなしているメモリセルトランジスタ列の
メモリセルトランジスタＭ，Ｍ…のドレインを、各対ご
とに第１ビット線Ｂ1 ，Ｂ2 と接続する。メモリセルト
ランジスタ列のメモリセルトランジスタＭ，Ｍ…のソー
スを各列ごとに第２ビット線Ｂ21，Ｂ22，Ｂ23，Ｂ24と
接続する。第１ビット線Ｂ1 ，Ｂ2 と、第２ビット線Ｂ
21，Ｂ22，Ｂ23，Ｂ24とを二層に分離して形成する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルトランジス
タ群のデータをバイト単位に消去できる不揮発性半導体
記憶装置に関するものである。
タ群のデータをバイト単位に消去できる不揮発性半導体
記憶装置に関するものである。
【０００２】
【従来の技術】図10は、不揮発性半導体記憶装置である
フラッシュメモリの模式的構成図である。行方向 (横方
向) に並んでいるメモリセルトランジスタ (以下メモリ
セルという) Ｍ, Ｍ…のコントロールゲート１は、行単
位でワード線Ｗ1 ，Ｗ2 …Ｗ6と各別に接続されてい
る。列（縦）方向に並んでいるメモリセルＭ，Ｍ…のド
レインＤは、列単位で、ビット線Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ
4 と各別に接続されている。
フラッシュメモリの模式的構成図である。行方向 (横方
向) に並んでいるメモリセルトランジスタ (以下メモリ
セルという) Ｍ, Ｍ…のコントロールゲート１は、行単
位でワード線Ｗ1 ，Ｗ2 …Ｗ6と各別に接続されてい
る。列（縦）方向に並んでいるメモリセルＭ，Ｍ…のド
レインＤは、列単位で、ビット線Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ
4 と各別に接続されている。
【０００３】夫々のメモリセルＭにはフローティングゲ
ート２が形成されている。メモリセルＭのソースＳは行
単位でソース線SL1 , SL2 , SL3 , SL4 と各別に接続さ
れている。ソース線SL1 , SL2 , SL3 , SL4 はソース電
位制御線SCと共通接続されている。ワード線Ｗ1 , Ｗ2
…Ｗ6 及びソース線SL1 , SL2 , SL3 , SL4 と、ビット
線Ｂ1 , Ｂ2 , Ｂ3 , Ｂ4 及びソース電位制御線SCとが
直交して形成されている。
ート２が形成されている。メモリセルＭのソースＳは行
単位でソース線SL1 , SL2 , SL3 , SL4 と各別に接続さ
れている。ソース線SL1 , SL2 , SL3 , SL4 はソース電
位制御線SCと共通接続されている。ワード線Ｗ1 , Ｗ2
…Ｗ6 及びソース線SL1 , SL2 , SL3 , SL4 と、ビット
線Ｂ1 , Ｂ2 , Ｂ3 , Ｂ4 及びソース電位制御線SCとが
直交して形成されている。
【０００４】図11は図10に示したフラッシュメモリのレ
イアウトパターンである。ビット線Ｂ1 , Ｂ2 , Ｂ3 ,
Ｂ4 及びソース電位制御線SCはアルミニウム配線により
形成される。ワード線Ｗ1 , Ｗ2 …Ｗ6 はポリシリコン
線で形成される。Ｐウエル基板内には行方向にＮ+ 拡散
領域NZによるソース線SL1 , SL2 , SL3 , SL4 が形成さ
れる。これにより行方向に配列されたメモリセルＭのソ
ースＳが電気的に接続される。
イアウトパターンである。ビット線Ｂ1 , Ｂ2 , Ｂ3 ,
Ｂ4 及びソース電位制御線SCはアルミニウム配線により
形成される。ワード線Ｗ1 , Ｗ2 …Ｗ6 はポリシリコン
線で形成される。Ｐウエル基板内には行方向にＮ+ 拡散
領域NZによるソース線SL1 , SL2 , SL3 , SL4 が形成さ
れる。これにより行方向に配列されたメモリセルＭのソ
ースＳが電気的に接続される。
【０００５】図11に斜線で示す部分には、ポリシリコン
層からなるフローティングゲート２が形成される。コン
タクトホールCHを介してＮ+ 拡散領域NZとビット線
Ｂ1 , Ｂ 2 , Ｂ3 , Ｂ4 とが接続される。また、コンタ
クトホールCHを介してＮ+ 拡散領域NZとソース電位制御
線SCとが接続される。メモリセルＭのコントロールゲー
トは行単位でワード線Ｗ1 〜Ｗ6 と各別に接続されてい
る。
層からなるフローティングゲート２が形成される。コン
タクトホールCHを介してＮ+ 拡散領域NZとビット線
Ｂ1 , Ｂ 2 , Ｂ3 , Ｂ4 とが接続される。また、コンタ
クトホールCHを介してＮ+ 拡散領域NZとソース電位制御
線SCとが接続される。メモリセルＭのコントロールゲー
トは行単位でワード線Ｗ1 〜Ｗ6 と各別に接続されてい
る。
【０００６】次にこのフラッシュメモリのデータ消去動
作を説明する。先ずソース電位制御線SCに高電位を与え
て、全てのメモリセルＭ, Ｍ…のソースＳに高電位を与
える。また、全てのワード線Ｗ1 〜Ｗ6 を接地電位に
し、全てのメモリセルＭ, Ｍ…のコントロールゲート１
を接地電位にする。
作を説明する。先ずソース電位制御線SCに高電位を与え
て、全てのメモリセルＭ, Ｍ…のソースＳに高電位を与
える。また、全てのワード線Ｗ1 〜Ｗ6 を接地電位に
し、全てのメモリセルＭ, Ｍ…のコントロールゲート１
を接地電位にする。
【０００７】一方、全てのビット線Ｂ1 , Ｂ2 , Ｂ3 ,
Ｂ4 を開放状態にしてメモリセルＭのドレインＤを開放
状態にする。これにより、メモリセルＭ, Ｍ…のコント
ロールゲート１, ソースＳ間に大きい電位差が生じ、フ
ローティングゲート２に蓄積された電子がトンネル効果
により、ソースＳ側に引き抜かれる。その結果、全ての
メモリセルＭのデータが消去される。一方、メモリセル
Ｍにデータを書込む場合は、所定のビット線にデータを
書込むための電位を与えてソース電位制御線SCに接地電
位を与え、メモリセルＭのソースＳに接地電位を与え
る。そして、所定のワード線に高電位を与える。これに
より、ソースＳとドレインＤ間の電位差によりドレイン
Ｄ近傍で発生する高エネルギーをもった電子がコントロ
ールゲート１に引かれてフローティングゲート２に注入
され、蓄積される。その結果、メモリセルＭにデータが
書込まれる。
Ｂ4 を開放状態にしてメモリセルＭのドレインＤを開放
状態にする。これにより、メモリセルＭ, Ｍ…のコント
ロールゲート１, ソースＳ間に大きい電位差が生じ、フ
ローティングゲート２に蓄積された電子がトンネル効果
により、ソースＳ側に引き抜かれる。その結果、全ての
メモリセルＭのデータが消去される。一方、メモリセル
Ｍにデータを書込む場合は、所定のビット線にデータを
書込むための電位を与えてソース電位制御線SCに接地電
位を与え、メモリセルＭのソースＳに接地電位を与え
る。そして、所定のワード線に高電位を与える。これに
より、ソースＳとドレインＤ間の電位差によりドレイン
Ｄ近傍で発生する高エネルギーをもった電子がコントロ
ールゲート１に引かれてフローティングゲート２に注入
され、蓄積される。その結果、メモリセルＭにデータが
書込まれる。
【０００８】また、バイト単位でデータの消去動作をす
るフラッシュメモリは、例えば特開平4-30469 号公報に
示されている。図12はそのフラッシュメモリの模式的構
成図である。このフラッシュメモリのメモリセルアレイ
は１本のワード線ごとにｘバイトのメモリセルトランジ
スタが配置されており、バイト単位にｎ個のメモリセル
TM1 , TM2 …TMn 〜TMx1, TMx2…TMxnを備えて構成され
ている。メモリセルTM 1 , TM2 …TMn 〜TMx1, TMx2…TM
xnのドレインＤは、対応するビット線BL11〜BL 1n…BLx1
〜BLxnと接続され、ゲートＧは対応する共通のワード線
WL1 〜WLm と接続されている。各ソースＳは各バイトご
とに共通のセレクト用トランジスタのドレインと接続さ
れている。
るフラッシュメモリは、例えば特開平4-30469 号公報に
示されている。図12はそのフラッシュメモリの模式的構
成図である。このフラッシュメモリのメモリセルアレイ
は１本のワード線ごとにｘバイトのメモリセルトランジ
スタが配置されており、バイト単位にｎ個のメモリセル
TM1 , TM2 …TMn 〜TMx1, TMx2…TMxnを備えて構成され
ている。メモリセルTM 1 , TM2 …TMn 〜TMx1, TMx2…TM
xnのドレインＤは、対応するビット線BL11〜BL 1n…BLx1
〜BLxnと接続され、ゲートＧは対応する共通のワード線
WL1 〜WLm と接続されている。各ソースＳは各バイトご
とに共通のセレクト用トランジスタのドレインと接続さ
れている。
【０００９】例えばワード線WL1 の第１バイトを構成す
る各メモリセルTM1 〜TMn の各ソースＳは、セレクト用
トランジスタTS11のドレインＤと共通接続されている。
各セレクト用トランジスタTS11〜TSmxのゲートＧにはセ
レクト信号 SEL11〜 SELmxが入力される。各セレクト用
トランジスタTS11〜TSmxのソースＳは共通の消去用電源
VPと接続されている。
る各メモリセルTM1 〜TMn の各ソースＳは、セレクト用
トランジスタTS11のドレインＤと共通接続されている。
各セレクト用トランジスタTS11〜TSmxのゲートＧにはセ
レクト信号 SEL11〜 SELmxが入力される。各セレクト用
トランジスタTS11〜TSmxのソースＳは共通の消去用電源
VPと接続されている。
【００１０】次にこのフラッシュメモリの消去動作を説
明する。いま、消去すべきデータがワード線WL1 の第１
バイトに格納されているとする。図示しないメモリ制御
回路により、セレクト用トランジスタTS11のゲートＧに
セレクト信号 SEL11を入力して、セレクト用トランジス
タTS11をオンさせる。このとき、セレクト用トランジス
タTS11のソースＳに消去用電源VPから消去用電圧を与え
ておくと、セレクト用トランジスタTS11を介して第１バ
イトを構成しているメモリセルTM1 〜TMn の各ソースＳ
に消去用電圧が与えられる。
明する。いま、消去すべきデータがワード線WL1 の第１
バイトに格納されているとする。図示しないメモリ制御
回路により、セレクト用トランジスタTS11のゲートＧに
セレクト信号 SEL11を入力して、セレクト用トランジス
タTS11をオンさせる。このとき、セレクト用トランジス
タTS11のソースＳに消去用電源VPから消去用電圧を与え
ておくと、セレクト用トランジスタTS11を介して第１バ
イトを構成しているメモリセルTM1 〜TMn の各ソースＳ
に消去用電圧が与えられる。
【００１１】そのため、メモリセルTM1 〜TMn のフロー
ティングゲートに蓄えられていた電子はソースＳ側へト
ンネル効果により放出される。このようにしてメモリセ
ルが記憶していたデータをバイト単位に消去することが
できる。またセレクト用トランジスタTS21のゲートにセ
レクト信号 SEL21を入力することにより前述したと同様
にワード線WL2 と接続される図12において破線で囲まれ
た１バイト分のメモリセルのフローティングゲートに蓄
えていた電子が放出されて、バイト単位にデータを消去
する。
ティングゲートに蓄えられていた電子はソースＳ側へト
ンネル効果により放出される。このようにしてメモリセ
ルが記憶していたデータをバイト単位に消去することが
できる。またセレクト用トランジスタTS21のゲートにセ
レクト信号 SEL21を入力することにより前述したと同様
にワード線WL2 と接続される図12において破線で囲まれ
た１バイト分のメモリセルのフローティングゲートに蓄
えていた電子が放出されて、バイト単位にデータを消去
する。
【００１２】
【発明が解決しようとする課題】前述したように、図10
に示す従来のフラッシュメモリは、全てのメモリセルの
ソースが共通に接続されているため、全メモリセルのデ
ータを一括でないと消去することができない。そのた
め、特定アドレスのメモリセルのデータのみを消去する
ことができず、データの修正及びプログラムのデバッグ
に不便である。また特定アドレスのメモリのデータを消
去できるEEPROMに比べてフラッシュメモリは応用上に制
限がある等の問題がある。
に示す従来のフラッシュメモリは、全てのメモリセルの
ソースが共通に接続されているため、全メモリセルのデ
ータを一括でないと消去することができない。そのた
め、特定アドレスのメモリセルのデータのみを消去する
ことができず、データの修正及びプログラムのデバッグ
に不便である。また特定アドレスのメモリのデータを消
去できるEEPROMに比べてフラッシュメモリは応用上に制
限がある等の問題がある。
【００１３】また図12に示す従来のフラッシュメモリ
は、メモリセルのデータをバイト単位に消去できるが、
全アドレス数と同数のセレクト用トランジスタ及びこの
セレクト用トランジスタのゲートへセレクト信号を入力
するための多数の信号線を必要とし、それによりフラッ
シュメモリのレイアウトパターンの面積が増大して、フ
ラッシュメモリの小型化が図れないという問題がある。
本発明は斯かる問題に鑑み、バイト単位に、メモリセル
のデータを消去できるとともに、小型化を図り得る不揮
発性半導体記憶装置を提供することを目的とする。
は、メモリセルのデータをバイト単位に消去できるが、
全アドレス数と同数のセレクト用トランジスタ及びこの
セレクト用トランジスタのゲートへセレクト信号を入力
するための多数の信号線を必要とし、それによりフラッ
シュメモリのレイアウトパターンの面積が増大して、フ
ラッシュメモリの小型化が図れないという問題がある。
本発明は斯かる問題に鑑み、バイト単位に、メモリセル
のデータを消去できるとともに、小型化を図り得る不揮
発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】第１発明に係る不揮発性
半導体記憶装置は、メモリセルトランジスタのドレイン
に接続され、第１層に形成された第１ビット線と、メモ
リセルトランジスタのソースと接続され第２層に形成さ
れた第２ビット線と、メモリセルトランジスタを選択す
るワード線と、該ワード線に、高電位, 中間電位及び接
地電位を選択的に与えるワード線デコーダとを備える。
半導体記憶装置は、メモリセルトランジスタのドレイン
に接続され、第１層に形成された第１ビット線と、メモ
リセルトランジスタのソースと接続され第２層に形成さ
れた第２ビット線と、メモリセルトランジスタを選択す
るワード線と、該ワード線に、高電位, 中間電位及び接
地電位を選択的に与えるワード線デコーダとを備える。
【００１５】第２発明に係る不揮発性半導体記憶装置
は、メモリセルトランジスタを選択するワード線に所定
電位を与えるワード線デコーダと、メモリセルトランジ
スタの拡散領域に接続されるソース線を選択するソース
線デコーダと、選択されたソース線に所定電位を与える
手段と、ワード線方向に相隣して配置された同一アドレ
スの１バイト分のメモリセルトランジスタから構成され
るメモリセルトランジスタ群とを備える。
は、メモリセルトランジスタを選択するワード線に所定
電位を与えるワード線デコーダと、メモリセルトランジ
スタの拡散領域に接続されるソース線を選択するソース
線デコーダと、選択されたソース線に所定電位を与える
手段と、ワード線方向に相隣して配置された同一アドレ
スの１バイト分のメモリセルトランジスタから構成され
るメモリセルトランジスタ群とを備える。
【００１６】
【作用】第１発明では、選択するメモリセルトランジス
タに接続された第２ビット線に高電位を与え、選択する
メモリセルトランジスタに接続されたワード線に接地電
位を与える。また選択しないメモリセルトランジスタに
接続されたワード線に中間電位を与え、残りの第２ビッ
ト線及び全ての第１ビット線を開放状態にすると、選択
されたメモリセルトランジスタの電子がソース側にトン
ネル効果により引き抜かれ、メモリセルトランジスタの
データが消滅する。これにより、高電位を与えた第２ビ
ット線と、接地電位を与えたワード線とで選択された１
バイト分のメモリセルトランジスタのデータのみを消去
できる。
タに接続された第２ビット線に高電位を与え、選択する
メモリセルトランジスタに接続されたワード線に接地電
位を与える。また選択しないメモリセルトランジスタに
接続されたワード線に中間電位を与え、残りの第２ビッ
ト線及び全ての第１ビット線を開放状態にすると、選択
されたメモリセルトランジスタの電子がソース側にトン
ネル効果により引き抜かれ、メモリセルトランジスタの
データが消滅する。これにより、高電位を与えた第２ビ
ット線と、接地電位を与えたワード線とで選択された１
バイト分のメモリセルトランジスタのデータのみを消去
できる。
【００１７】第２発明では、選択するメモリセルトラン
ジスタに接続されたソース線に、所定電位を与える手段
により高電位を与え、選択するメモリセルトランジスタ
に接続されたワード線に接地電位を与え、選択しないメ
モリセルトランジスタに接続されたワード線に中間電位
を与えて、全てのビット線を開放状態にする。そうする
と選択したメモリセルトランジスタの電子がソース側に
トンネル効果により引き抜かれ、データが消滅する。こ
れにより、高電位を与えたソース線と、接地電位を与え
たワード線とで選択された１バイト分のメモリセルトラ
ンジスタのデータのみを消去できる。
ジスタに接続されたソース線に、所定電位を与える手段
により高電位を与え、選択するメモリセルトランジスタ
に接続されたワード線に接地電位を与え、選択しないメ
モリセルトランジスタに接続されたワード線に中間電位
を与えて、全てのビット線を開放状態にする。そうする
と選択したメモリセルトランジスタの電子がソース側に
トンネル効果により引き抜かれ、データが消滅する。こ
れにより、高電位を与えたソース線と、接地電位を与え
たワード線とで選択された１バイト分のメモリセルトラ
ンジスタのデータのみを消去できる。
【００１８】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る不揮発性半導体記憶装置の
模式的構成図である。行 (横)方向に並んでいるメモリ
セルＭ, Ｍ, Ｍ, Ｍのコントロールゲート１は、行単位
で、対応するワード線Ｗ1 , Ｗ2 …Ｗ6 と接続される。
列 (縦) 方向に並んでいるメモリセルＭ, Ｍ…のドレイ
ンＤは、相隣するメモリセルと対をなすメモリセル対単
位で、対応する第１ビット線Ｂ1 , Ｂ2 と接続されてい
る。第１ビット線Ｂ1 , Ｂ2 はいずれも蛇行して、対を
なすメモリセル列の間に形成される。列方向に並んでい
るメモリセルＭ, Ｍ…のソースＳは、メモリセル列単位
で、対応する第２ビット線Ｂ21, Ｂ22, Ｂ23, Ｂ24と接
続される。各メモリセルＭにはフローティングゲート２
が形成される。
述する。図１は本発明に係る不揮発性半導体記憶装置の
模式的構成図である。行 (横)方向に並んでいるメモリ
セルＭ, Ｍ, Ｍ, Ｍのコントロールゲート１は、行単位
で、対応するワード線Ｗ1 , Ｗ2 …Ｗ6 と接続される。
列 (縦) 方向に並んでいるメモリセルＭ, Ｍ…のドレイ
ンＤは、相隣するメモリセルと対をなすメモリセル対単
位で、対応する第１ビット線Ｂ1 , Ｂ2 と接続されてい
る。第１ビット線Ｂ1 , Ｂ2 はいずれも蛇行して、対を
なすメモリセル列の間に形成される。列方向に並んでい
るメモリセルＭ, Ｍ…のソースＳは、メモリセル列単位
で、対応する第２ビット線Ｂ21, Ｂ22, Ｂ23, Ｂ24と接
続される。各メモリセルＭにはフローティングゲート２
が形成される。
【００１９】そして第１ビット線Ｂ1 , Ｂ2 はともに下
層に形成されており、第２ビット線Ｂ21, Ｂ22, Ｂ23,
Ｂ24は上層に形成されている。つまり、第２ビット線Ｂ
21,Ｂ22, Ｂ23, Ｂ24と、第１ビット線Ｂ1 , Ｂ2 とが
上, 下二層構造となっている。
層に形成されており、第２ビット線Ｂ21, Ｂ22, Ｂ23,
Ｂ24は上層に形成されている。つまり、第２ビット線Ｂ
21,Ｂ22, Ｂ23, Ｂ24と、第１ビット線Ｂ1 , Ｂ2 とが
上, 下二層構造となっている。
【００２０】図２は図１に示す不揮発性半導体記憶装置
のレイアウトパターンである。第１ビット線Ｂ1 , Ｂ2
及び第２ビット線Ｂ21, Ｂ22, Ｂ23, Ｂ24はアルミニウ
ム配線により形成され、ワード線Ｗ1 , Ｗ2 …Ｗ6 はポ
リシリコン配線により形成される。Ｐウエル基板内には
列方向にＮ+ 拡散領域NZが形成される。図２において斜
線で示す部分には、ポリシリコン層からなるフローティ
ングゲート２が形成される。
のレイアウトパターンである。第１ビット線Ｂ1 , Ｂ2
及び第２ビット線Ｂ21, Ｂ22, Ｂ23, Ｂ24はアルミニウ
ム配線により形成され、ワード線Ｗ1 , Ｗ2 …Ｗ6 はポ
リシリコン配線により形成される。Ｐウエル基板内には
列方向にＮ+ 拡散領域NZが形成される。図２において斜
線で示す部分には、ポリシリコン層からなるフローティ
ングゲート２が形成される。
【００２１】また夫々のＮ+ 拡散領域NZに沿って上層の
第２ビット線Ｂ21, Ｂ22, Ｂ23, Ｂ 24が形成される。第
２ビット線Ｂ21, Ｂ22, Ｂ23, Ｂ24より下の層、即ち下
層には第１ビット線Ｂ1 , Ｂ2 が形成される。第１ビッ
ト線Ｂ1 は相隣している第２ビット線Ｂ21と第２ビット
線Ｂ22の下層に蛇行して形成され、コンタクトホールCH
を介してメモリセルＭのドレイン側となるＮ+ 拡散領域
NZに電気的に接続される。但し、第１ビット線Ｂ1 ，第
２ビット線Ｂ21, Ｂ22は夫々互いに絶縁される。また第
１ビット線Ｂ2 は相隣している第２ビット線Ｂ23と第２
ビット線Ｂ24の下層に蛇行して形成され、コンタクトホ
ールCHを介してメモリセルＭのドレイン側となるＮ+ 拡
散領域NZに電気的に接続される。但し、第１ビット線Ｂ
2 ，第２ビット線Ｂ23, Ｂ24は夫々互いに絶縁される。
また、列方向に並ぶコンタクトホールCH, CH間に第２ビ
ット線Ｂ21, Ｂ22, Ｂ 23, Ｂ24と直交してワード線
Ｗ1 , Ｗ2 …Ｗ6 が形成される。そしてＮ+ 拡散領域NZ
とワード線Ｗ1 , Ｗ2 〜Ｗ6 とが交差する各位置にはメ
モリセルＭが形成される。
第２ビット線Ｂ21, Ｂ22, Ｂ23, Ｂ 24が形成される。第
２ビット線Ｂ21, Ｂ22, Ｂ23, Ｂ24より下の層、即ち下
層には第１ビット線Ｂ1 , Ｂ2 が形成される。第１ビッ
ト線Ｂ1 は相隣している第２ビット線Ｂ21と第２ビット
線Ｂ22の下層に蛇行して形成され、コンタクトホールCH
を介してメモリセルＭのドレイン側となるＮ+ 拡散領域
NZに電気的に接続される。但し、第１ビット線Ｂ1 ，第
２ビット線Ｂ21, Ｂ22は夫々互いに絶縁される。また第
１ビット線Ｂ2 は相隣している第２ビット線Ｂ23と第２
ビット線Ｂ24の下層に蛇行して形成され、コンタクトホ
ールCHを介してメモリセルＭのドレイン側となるＮ+ 拡
散領域NZに電気的に接続される。但し、第１ビット線Ｂ
2 ，第２ビット線Ｂ23, Ｂ24は夫々互いに絶縁される。
また、列方向に並ぶコンタクトホールCH, CH間に第２ビ
ット線Ｂ21, Ｂ22, Ｂ 23, Ｂ24と直交してワード線
Ｗ1 , Ｗ2 …Ｗ6 が形成される。そしてＮ+ 拡散領域NZ
とワード線Ｗ1 , Ｗ2 〜Ｗ6 とが交差する各位置にはメ
モリセルＭが形成される。
【００２２】次にこの不揮発性半導体記憶装置の動作
を、データの消去、書き込み、読み出しを行う場合の第
１ビット線Ｂ1 , Ｂ2 、第２ビット線Ｂ21, Ｂ22,
Ｂ23, Ｂ24、ワード線Ｗ1 〜Ｗ6 に与える電位を示す表
１とともに説明する。なお、表１に示すＶPP, ＶEE，Ｖ
DD，ＶBB，ＶCCは、夫々12Ｖ, ５〜12Ｖ、６Ｖ、１Ｖ,
５Ｖ程度の電圧を示している。
を、データの消去、書き込み、読み出しを行う場合の第
１ビット線Ｂ1 , Ｂ2 、第２ビット線Ｂ21, Ｂ22,
Ｂ23, Ｂ24、ワード線Ｗ1 〜Ｗ6 に与える電位を示す表
１とともに説明する。なお、表１に示すＶPP, ＶEE，Ｖ
DD，ＶBB，ＶCCは、夫々12Ｖ, ５〜12Ｖ、６Ｖ、１Ｖ,
５Ｖ程度の電圧を示している。
【００２３】
【表１】
【００２４】いま、図１に破線で囲んだメモリセルＭS
のデータを消去する場合は、表１に示すように、そのメ
モリセルＭS に接続された第２ビット線Ｂ22に電圧ＶPP
(12Ｖ) を与え、残りの第２ビット線Ｂ21, Ｂ23, Ｂ24
を開放状態にする。また、メモリセルＭS と接続された
ワード線Ｗ4 を０Ｖに、残りのワード線Ｗ1 , Ｗ2 ,Ｗ
3 , Ｗ5 , Ｗ6 に電圧ＶEE (５〜12Ｖ) を与え、更に第
１ビット線Ｂ1 , Ｂ2を開放状態にする。このようにす
ると、メモリセルＭS のフローティングゲート２とＮ+
拡散領域NZとの間のトンネル酸化膜に高電界が加わる。
つまりソースＳ側のＮ+ 拡散領域NZが高電位になり、メ
モリセルＭS のフローティングゲート２内に蓄積されて
いた電子が、そのＮ+ 拡散領域NZにトンネル効果で引き
抜かれてメモリセルＭS のデータのみが消去される。
のデータを消去する場合は、表１に示すように、そのメ
モリセルＭS に接続された第２ビット線Ｂ22に電圧ＶPP
(12Ｖ) を与え、残りの第２ビット線Ｂ21, Ｂ23, Ｂ24
を開放状態にする。また、メモリセルＭS と接続された
ワード線Ｗ4 を０Ｖに、残りのワード線Ｗ1 , Ｗ2 ,Ｗ
3 , Ｗ5 , Ｗ6 に電圧ＶEE (５〜12Ｖ) を与え、更に第
１ビット線Ｂ1 , Ｂ2を開放状態にする。このようにす
ると、メモリセルＭS のフローティングゲート２とＮ+
拡散領域NZとの間のトンネル酸化膜に高電界が加わる。
つまりソースＳ側のＮ+ 拡散領域NZが高電位になり、メ
モリセルＭS のフローティングゲート２内に蓄積されて
いた電子が、そのＮ+ 拡散領域NZにトンネル効果で引き
抜かれてメモリセルＭS のデータのみが消去される。
【００２５】また、メモリセルＭS にデータを書込む場
合は、メモリセルＭS に接続されている第２ビット線Ｂ
22に０Ｖを与え、残りの第２ビット線Ｂ21, Ｂ23, Ｂ24
を開放状態にし、メモリセルＭS と接続されている第１
ビット線Ｂ1 に電圧ＶDD (６Ｖ) を与え、残りの第１ビ
ット線Ｂ2 を開放状態にする。そして、メモリセルＭ S
と接続されているワード線Ｗ4 に電圧ＶPP (12Ｖ) を与
え、残りのワード線Ｗ 1 , Ｗ2 , Ｗ3 , Ｗ5 , Ｗ6 に０
Ｖを与える。そうすると、メモリセルＭS のドレインＤ
とコントロールゲート１との間に高電界が加わり、ソー
スＳとドレインＤとの間の電位差によりドレインＤ近傍
で発生する高エネルギーをもった電子がフローティング
ゲート２内に注入されて、メモリセルＭS にデータが書
込まれる。
合は、メモリセルＭS に接続されている第２ビット線Ｂ
22に０Ｖを与え、残りの第２ビット線Ｂ21, Ｂ23, Ｂ24
を開放状態にし、メモリセルＭS と接続されている第１
ビット線Ｂ1 に電圧ＶDD (６Ｖ) を与え、残りの第１ビ
ット線Ｂ2 を開放状態にする。そして、メモリセルＭ S
と接続されているワード線Ｗ4 に電圧ＶPP (12Ｖ) を与
え、残りのワード線Ｗ 1 , Ｗ2 , Ｗ3 , Ｗ5 , Ｗ6 に０
Ｖを与える。そうすると、メモリセルＭS のドレインＤ
とコントロールゲート１との間に高電界が加わり、ソー
スＳとドレインＤとの間の電位差によりドレインＤ近傍
で発生する高エネルギーをもった電子がフローティング
ゲート２内に注入されて、メモリセルＭS にデータが書
込まれる。
【００２６】またメモリセルＭS からデータを読出す場
合は、メモリセルＭS に接続されている第２ビット線Ｂ
22に０Ｖを与え、残りの第２ビット線Ｂ21, Ｂ23, Ｂ24
を開放状態にして、メモリセルＭS に接続されている第
１ビット線Ｂ1 に電圧ＶBB (１Ｖ) を与える。そして、
残りの第１ビット線Ｂ2 を開放状態にし、メモリセルＭ
S と接続されているワード線Ｗ4 に電圧ＶCC (５Ｖ) を
与えて、残りのワード線Ｗ1 , Ｗ2 , Ｗ3 , Ｗ5 , Ｗ6
に０Ｖを与える。そうするとメモリセルＭS がオンし
て、メモリセルＭS のデータが第２ビット線Ｂ22へ読出
される。
合は、メモリセルＭS に接続されている第２ビット線Ｂ
22に０Ｖを与え、残りの第２ビット線Ｂ21, Ｂ23, Ｂ24
を開放状態にして、メモリセルＭS に接続されている第
１ビット線Ｂ1 に電圧ＶBB (１Ｖ) を与える。そして、
残りの第１ビット線Ｂ2 を開放状態にし、メモリセルＭ
S と接続されているワード線Ｗ4 に電圧ＶCC (５Ｖ) を
与えて、残りのワード線Ｗ1 , Ｗ2 , Ｗ3 , Ｗ5 , Ｗ6
に０Ｖを与える。そうするとメモリセルＭS がオンし
て、メモリセルＭS のデータが第２ビット線Ｂ22へ読出
される。
【００２７】しかして、表１に示すようにデータ消去時
には、選択されたワード線であるメモリセルＭS と接続
されているワード線Ｗ4 にのみ０Ｖを与えるのに対し、
データの書き込み時及び読み出し時には選択されたワー
ド線である、メモリセルＭSと接続されたワード線Ｗ4
のみに高電位を与える必要がある。図３は、このように
ワード線を制御するためのワード線デコーダの模式的ブ
ロック図である。
には、選択されたワード線であるメモリセルＭS と接続
されているワード線Ｗ4 にのみ０Ｖを与えるのに対し、
データの書き込み時及び読み出し時には選択されたワー
ド線である、メモリセルＭSと接続されたワード線Ｗ4
のみに高電位を与える必要がある。図３は、このように
ワード線を制御するためのワード線デコーダの模式的ブ
ロック図である。
【００２８】ワード線を選択するためのアドレス線A
D1 、アドレス線AD2 、アドレス線AD3は、インバータIV
1 , IV2 , IV3 を介して３入力NAND回路Ｎ1 の第１, 第
２, 第３の入力端子と接続され、インバータIV4 , IV5
を介して、また直接に３入力NAND回路Ｎ2 の第１, 第
２, 第３の入力端子と接続される。またアドレス線A
D1 ,AD2 は直接に、アドレス線AD3 はインバータIV6 を
介して３入力NAND回路Ｎ6 の第１, 第２, 第３の入力端
子と接続される。
D1 、アドレス線AD2 、アドレス線AD3は、インバータIV
1 , IV2 , IV3 を介して３入力NAND回路Ｎ1 の第１, 第
２, 第３の入力端子と接続され、インバータIV4 , IV5
を介して、また直接に３入力NAND回路Ｎ2 の第１, 第
２, 第３の入力端子と接続される。またアドレス線A
D1 ,AD2 は直接に、アドレス線AD3 はインバータIV6 を
介して３入力NAND回路Ｎ6 の第１, 第２, 第３の入力端
子と接続される。
【００２９】NAND回路Ｎ1 (Ｎ2 ) の出力端子は、イン
バータIV10 (IV12) の入力側と接続され、その出力側は
トランスファゲートTG1 (TG3 ) を介してインバータIV
11 (IV13) の入力側と接続される。またNAND回路Ｎ1
(Ｎ2 ) の出力側は、トランスファゲートTG2 (TG4 )
を介してインバータIV11 (IV13) の入力側と接続され
る。インバータIV11 (IV13) の出力側はワード線Ｗ1
(Ｗ2 ) と接続される。NAND回路Ｎ6 の出力側はインバ
ータIV15の入力側と接続され、その出力側はトランスフ
ァゲートTG5 を介してインバータIV16の入力側と接続さ
れる。またNAND回路Ｎ 6 の出力側はトランスファゲート
TG6 を介してインバータIV16の入力側と接続される。イ
ンバータIV16の出力側はワード線Ｗ6 と接続される。
バータIV10 (IV12) の入力側と接続され、その出力側は
トランスファゲートTG1 (TG3 ) を介してインバータIV
11 (IV13) の入力側と接続される。またNAND回路Ｎ1
(Ｎ2 ) の出力側は、トランスファゲートTG2 (TG4 )
を介してインバータIV11 (IV13) の入力側と接続され
る。インバータIV11 (IV13) の出力側はワード線Ｗ1
(Ｗ2 ) と接続される。NAND回路Ｎ6 の出力側はインバ
ータIV15の入力側と接続され、その出力側はトランスフ
ァゲートTG5 を介してインバータIV16の入力側と接続さ
れる。またNAND回路Ｎ 6 の出力側はトランスファゲート
TG6 を介してインバータIV16の入力側と接続される。イ
ンバータIV16の出力側はワード線Ｗ6 と接続される。
【００３０】消去モード又は非消去モードの信号を入力
する制御信号線28は、インバータIV 20の入力側と、トラ
ンスファゲートTG1 のＰチャネルトランジスタのゲート
と、トランスファゲートTG2 のＮチャネルトランジスタ
のゲートと、トランスファゲートTG3 のＰチャネルトラ
ンジスタのゲートと、トランスファゲートTG4 のＮチャ
ネルトランジスタのゲートと、トランスファゲートTG5
のＰチャネルトランジスタのゲートと、トランスファゲ
ートTG6 のＮチャネルトランジスタのゲートとに接続さ
れる。インバータIV20の出力側は、トランスファゲート
TG1 のＮチャネルトランジスタのゲートと、トランスフ
ァゲートTG2 のＰチャネルトランジスタのゲートと、ト
ランスファゲートTG3 のＮチャネルトランジスタのゲー
トと、トランスファゲートTG4 のＰチャネルトランジス
タのゲートと、トランスファゲートTG5 のＮチャネルト
ランジスタのゲートと、トランスファゲートTG6 のＰチ
ャネルトランジスタのゲートとに接続される。
する制御信号線28は、インバータIV 20の入力側と、トラ
ンスファゲートTG1 のＰチャネルトランジスタのゲート
と、トランスファゲートTG2 のＮチャネルトランジスタ
のゲートと、トランスファゲートTG3 のＰチャネルトラ
ンジスタのゲートと、トランスファゲートTG4 のＮチャ
ネルトランジスタのゲートと、トランスファゲートTG5
のＰチャネルトランジスタのゲートと、トランスファゲ
ートTG6 のＮチャネルトランジスタのゲートとに接続さ
れる。インバータIV20の出力側は、トランスファゲート
TG1 のＮチャネルトランジスタのゲートと、トランスフ
ァゲートTG2 のＰチャネルトランジスタのゲートと、ト
ランスファゲートTG3 のＮチャネルトランジスタのゲー
トと、トランスファゲートTG4 のＰチャネルトランジス
タのゲートと、トランスファゲートTG5 のＮチャネルト
ランジスタのゲートと、トランスファゲートTG6 のＰチ
ャネルトランジスタのゲートとに接続される。
【００３１】制御信号線28には、データの非消去時、即
ちデータの書き込み時及びデータの読み出し時に“Ｈ”
レベルのアドレス信号が与えられ、データ消去時に
“Ｌ”レベルのアドレス信号が与えられるようになって
いる。そして、図３に示すワード線デコーダにおいて、
“Ｈ”レベルの値は、表１の夫々のモード時の電圧ＶEE
(５〜12Ｖ) 、ＶPP (12Ｖ) 、ＶCC (５Ｖ) とし、
“Ｌ”レベルの値は０Ｖとする。
ちデータの書き込み時及びデータの読み出し時に“Ｈ”
レベルのアドレス信号が与えられ、データ消去時に
“Ｌ”レベルのアドレス信号が与えられるようになって
いる。そして、図３に示すワード線デコーダにおいて、
“Ｈ”レベルの値は、表１の夫々のモード時の電圧ＶEE
(５〜12Ｖ) 、ＶPP (12Ｖ) 、ＶCC (５Ｖ) とし、
“Ｌ”レベルの値は０Ｖとする。
【００３２】次にこのワード線デコーダの動作を説明す
る。先ず、ワード線Ｗ2 を選択してデータの書き込み及
び読み出しを制御する場合について説明する。いま、ア
ドレス線AD1 , AD2 , AD3 夫々のアドレス信号が
“Ｌ”, “Ｌ”, “Ｈ”であった場合、３入力NAND回路
Ｎ2 の出力のみが“Ｌ”レベルになり、３入力NAND回路
Ｎ2 を除く３入力NAND回路Ｎ1 〜Ｎ6 の出力は“Ｈ”レ
ベルになる。このとき、ワード線デコーダはデータの書
き込み、又は読み出しモードであるので、制御信号線28
が“Ｈ”レベルでありトランスファゲートTG2 , TG4 ,
TG6 がともにオンする。そのため選択しているワード線
Ｗ2 のみが“Ｈ”レベルとなり、残りのワード線は全て
“Ｌ”レベルとなる。
る。先ず、ワード線Ｗ2 を選択してデータの書き込み及
び読み出しを制御する場合について説明する。いま、ア
ドレス線AD1 , AD2 , AD3 夫々のアドレス信号が
“Ｌ”, “Ｌ”, “Ｈ”であった場合、３入力NAND回路
Ｎ2 の出力のみが“Ｌ”レベルになり、３入力NAND回路
Ｎ2 を除く３入力NAND回路Ｎ1 〜Ｎ6 の出力は“Ｈ”レ
ベルになる。このとき、ワード線デコーダはデータの書
き込み、又は読み出しモードであるので、制御信号線28
が“Ｈ”レベルでありトランスファゲートTG2 , TG4 ,
TG6 がともにオンする。そのため選択しているワード線
Ｗ2 のみが“Ｈ”レベルとなり、残りのワード線は全て
“Ｌ”レベルとなる。
【００３３】次にワード線Ｗ2 を選択してデータの消去
を制御する場合を説明する。いま、アドレス線AD1 , AD
2 , AD3 夫々のアドレス信号が“Ｌ”, “Ｌ”, “Ｈ”
であった場合、３入力NAND回路Ｎ2 の出力が“Ｌ”レベ
ルとなり、残りの３入力NAND回路の出力は“Ｈ”レベル
になる。このとき、ワード線デコーダはデータ消去モー
ドであるので、制御信号線28は“Ｌ”レベルであり、そ
のためトランスファゲートTG1 , TG3 , TG5 がともにオ
ンする。そして選択しているワード線Ｗ2 のみが“Ｌ”
レベルとなり、残りのワード線は全て“Ｈ”レベルとな
る。したがって、このようなワード線デコーダを用いる
ことにより表１に示すように、データの書き込み、読み
出し、消去の各モードに応じた電位を選択しているワー
ド線に与えることができる。
を制御する場合を説明する。いま、アドレス線AD1 , AD
2 , AD3 夫々のアドレス信号が“Ｌ”, “Ｌ”, “Ｈ”
であった場合、３入力NAND回路Ｎ2 の出力が“Ｌ”レベ
ルとなり、残りの３入力NAND回路の出力は“Ｈ”レベル
になる。このとき、ワード線デコーダはデータ消去モー
ドであるので、制御信号線28は“Ｌ”レベルであり、そ
のためトランスファゲートTG1 , TG3 , TG5 がともにオ
ンする。そして選択しているワード線Ｗ2 のみが“Ｌ”
レベルとなり、残りのワード線は全て“Ｈ”レベルとな
る。したがって、このようなワード線デコーダを用いる
ことにより表１に示すように、データの書き込み、読み
出し、消去の各モードに応じた電位を選択しているワー
ド線に与えることができる。
【００３４】なお、表１においては特定のメモリセルの
データのみを消去する場合について説明したが、表１に
示したモード以外に全てのソース線に電圧ＶPPを与え、
全てのワード線に０Ｖを与えて、全てのビット線を開放
状態にする一括消去モードを追加すれば、メモリセルの
データを一括して消去することができる。
データのみを消去する場合について説明したが、表１に
示したモード以外に全てのソース線に電圧ＶPPを与え、
全てのワード線に０Ｖを与えて、全てのビット線を開放
状態にする一括消去モードを追加すれば、メモリセルの
データを一括して消去することができる。
【００３５】これまでは、特定のメモリセルのみのデー
タを消去する方法について詳述したが、次にバイト単位
にデータを消去する方法について説明する。図４及び図
５夫々はバイト単位にデータを消去できる不揮発性半導
体記憶装置の模式的構成図の半部である。メモリセルア
レイ371 , 372 …378 夫々は、図１に示す不揮発性半導
体記憶装置と同様に構成されており、同一構成部分には
同一符号を付している。なお、図１に示した構成とは、
行方向と列方向のメモリセルの数が若干多い構造となっ
ている。
タを消去する方法について詳述したが、次にバイト単位
にデータを消去する方法について説明する。図４及び図
５夫々はバイト単位にデータを消去できる不揮発性半導
体記憶装置の模式的構成図の半部である。メモリセルア
レイ371 , 372 …378 夫々は、図１に示す不揮発性半導
体記憶装置と同様に構成されており、同一構成部分には
同一符号を付している。なお、図１に示した構成とは、
行方向と列方向のメモリセルの数が若干多い構造となっ
ている。
【００３６】メモリセルアレイ371 における第１ビット
線Ｂ1 , Ｂ2 …Ｂn は第１ビット線用デコーダ331 と接
続されており、第１ビット線用デコーダ331 はセンスア
ンプ291 と接続されている。第２ビット線Ｂ21, Ｂ22,
Ｂ23, Ｂ24…Ｂ2n-1，Ｂ2nは第２ビット線用デコーダ39
1 と接続されている。メモリセルアレイ372 (373 …37
8 ) はメモリセルアレイ371 と同様に構成されており、
第１ビット線Ｂ1 , Ｂ 2 …Ｂn は第１ビット線用デコー
ダ332 (333 …338 ) と接続されており、第１ビット線
デコーダ332 (333 …338 ) は、センスアンプ292 (29
3 …298 ) と接続されている。メモリセルアレイ372
(373 …378 ) における第２ビット線Ｂ21, Ｂ22, Ｂ23,
Ｂ24…Ｂ2n-1，Ｂ2nは、第２ビット線用デコーダ392
(393 …39 8 ) と接続されている。
線Ｂ1 , Ｂ2 …Ｂn は第１ビット線用デコーダ331 と接
続されており、第１ビット線用デコーダ331 はセンスア
ンプ291 と接続されている。第２ビット線Ｂ21, Ｂ22,
Ｂ23, Ｂ24…Ｂ2n-1，Ｂ2nは第２ビット線用デコーダ39
1 と接続されている。メモリセルアレイ372 (373 …37
8 ) はメモリセルアレイ371 と同様に構成されており、
第１ビット線Ｂ1 , Ｂ 2 …Ｂn は第１ビット線用デコー
ダ332 (333 …338 ) と接続されており、第１ビット線
デコーダ332 (333 …338 ) は、センスアンプ292 (29
3 …298 ) と接続されている。メモリセルアレイ372
(373 …378 ) における第２ビット線Ｂ21, Ｂ22, Ｂ23,
Ｂ24…Ｂ2n-1，Ｂ2nは、第２ビット線用デコーダ392
(393 …39 8 ) と接続されている。
【００３７】ワード線Ｗ1 , Ｗ2 …Ｗn-1 ，Ｗn 夫々は
メモリセルアレイ371 , 372 …378に共通接続されてお
り、ワード線デコーダ38と接続されている。またワード
線デコーダ38はアドレス線AD1 , AD2 …ADk-1 ，ADk と
接続されている。これにより８ビットの不揮発性半導体
記憶装置が構成されている。
メモリセルアレイ371 , 372 …378に共通接続されてお
り、ワード線デコーダ38と接続されている。またワード
線デコーダ38はアドレス線AD1 , AD2 …ADk-1 ，ADk と
接続されている。これにより８ビットの不揮発性半導体
記憶装置が構成されている。
【００３８】次にこの不揮発性半導体記憶装置のデータ
消去動作を説明する。図１により説明したように例えば
第２ビット線Ｂ22に電圧ＶPP (12Ｖ) を与え、例えばワ
ード線Ｗ4 を０Ｖにして、残りのワード線Ｗ1 , Ｗ2 ,
Ｗ3 , Ｗ5 …Ｗn に電圧ＶEE(５〜12Ｖ) を与える。ま
た、残りの第１ビット線及び第２ビット線を開放状態に
する。そうすると、各メモリセルアレイ371 , 372 …37
8 における第２ビット線Ｂ22とワード線Ｗ4 とが接続さ
れているメモリセルＭから電子がソースＳ側にトンネル
効果によって引き抜かれて、１バイト (８ビット) のデ
ータを一斉に消去できる。
消去動作を説明する。図１により説明したように例えば
第２ビット線Ｂ22に電圧ＶPP (12Ｖ) を与え、例えばワ
ード線Ｗ4 を０Ｖにして、残りのワード線Ｗ1 , Ｗ2 ,
Ｗ3 , Ｗ5 …Ｗn に電圧ＶEE(５〜12Ｖ) を与える。ま
た、残りの第１ビット線及び第２ビット線を開放状態に
する。そうすると、各メモリセルアレイ371 , 372 …37
8 における第２ビット線Ｂ22とワード線Ｗ4 とが接続さ
れているメモリセルＭから電子がソースＳ側にトンネル
効果によって引き抜かれて、１バイト (８ビット) のデ
ータを一斉に消去できる。
【００３９】なお、メモリセルアレイを更に行方向に８
個追加し、16個のメモリセルアレイを並べて形成すれ
ば、16ビットのデータを一斉に消去できる。
個追加し、16個のメモリセルアレイを並べて形成すれ
ば、16ビットのデータを一斉に消去できる。
【００４０】図６及び図７夫々は本発明に係る不揮発性
半導体記憶装置の他の実施例の模式的構成図の半部であ
る。ここでは便宜上、ビット線が24本、ワード線が４本
からなるメモリセルアレイの構成にしている。ここで１
バイトは８個のメモリセルからなり、アドレス総数は12
である。
半導体記憶装置の他の実施例の模式的構成図の半部であ
る。ここでは便宜上、ビット線が24本、ワード線が４本
からなるメモリセルアレイの構成にしている。ここで１
バイトは８個のメモリセルからなり、アドレス総数は12
である。
【００４１】ビット０ (１, ２…７) 用センスアンプ11
7(118,119 …124)は、トランジスタ133(134,135 …140)
を介してビット線78 (79, 80…85) と接続され、トラン
ジスタ141(142,143 …148)を介してビット線86 (87, 88
…93) と接続され、トランジスタ149(150,151 …156)を
介してビット線94 (95, 96…101)と接続される。ビット
線78 (79, 80…85) は、直列接続されたメモリセル
ａ1 ，ａ2 ，ａ3 ，ａ4 （ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 、ｃ
1 ，ｃ2 ，ｃ3 ，ｃ4 、…ｈ1 ，ｈ2 ，ｈ3 ，ｈ4）の
各ドレインＤと接続される。ビット線86 (87, 88…93)
は、直列接続されたメモリセルｉ1 , ｉ2 , ｉ3 , ｉ4
(ｊ1 , ｊ2 , ｊ3 , ｊ4 、ｋ1 , ｋ2 , ｋ 3 , ｋ4 、
…ｐ1 , ｐ2 , ｐ3 , ｐ4 ) の各ドレインと接続され
る。
7(118,119 …124)は、トランジスタ133(134,135 …140)
を介してビット線78 (79, 80…85) と接続され、トラン
ジスタ141(142,143 …148)を介してビット線86 (87, 88
…93) と接続され、トランジスタ149(150,151 …156)を
介してビット線94 (95, 96…101)と接続される。ビット
線78 (79, 80…85) は、直列接続されたメモリセル
ａ1 ，ａ2 ，ａ3 ，ａ4 （ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 、ｃ
1 ，ｃ2 ，ｃ3 ，ｃ4 、…ｈ1 ，ｈ2 ，ｈ3 ，ｈ4）の
各ドレインＤと接続される。ビット線86 (87, 88…93)
は、直列接続されたメモリセルｉ1 , ｉ2 , ｉ3 , ｉ4
(ｊ1 , ｊ2 , ｊ3 , ｊ4 、ｋ1 , ｋ2 , ｋ 3 , ｋ4 、
…ｐ1 , ｐ2 , ｐ3 , ｐ4 ) の各ドレインと接続され
る。
【００４２】ビット線94 (95, 96…101)は、直列接続さ
れたメモリセルｑ1 , ｑ2 , ｑ3 ,ｑ4 (ｒ1 , ｒ2 ,
ｒ3 , ｒ4 、ｓ1 , ｓ2 , ｓ3 , ｓ4 、…ｘ1 , ｘ2 ,
ｘ3, ｘ4 ) の各ドレインと接続される。ビット線の１
本を選択してそれに電位を与えるビット線デコーダ125
は、ビット選択線105 を介してトランジスタ149,150…1
56 の各ゲートと接続され、ビット選択線106 を介して
トランジスタ141,142…148 の各ゲートと接続され、ビ
ット選択線107 を介してトランジスタ133,134…140 の
各ゲートと接続される。ワード線の１本を選択して電位
を与えるワード線デコーダ126 は、図３に示すワード線
デコーダと同様に構成され、ワード線は４本で構成され
ている。
れたメモリセルｑ1 , ｑ2 , ｑ3 ,ｑ4 (ｒ1 , ｒ2 ,
ｒ3 , ｒ4 、ｓ1 , ｓ2 , ｓ3 , ｓ4 、…ｘ1 , ｘ2 ,
ｘ3, ｘ4 ) の各ドレインと接続される。ビット線の１
本を選択してそれに電位を与えるビット線デコーダ125
は、ビット選択線105 を介してトランジスタ149,150…1
56 の各ゲートと接続され、ビット選択線106 を介して
トランジスタ141,142…148 の各ゲートと接続され、ビ
ット選択線107 を介してトランジスタ133,134…140 の
各ゲートと接続される。ワード線の１本を選択して電位
を与えるワード線デコーダ126 は、図３に示すワード線
デコーダと同様に構成され、ワード線は４本で構成され
ている。
【００４３】このワード線デコーダ126 はワード線108
(109,110,111)を介してメモリセルａ 1 , ｂ1 …ｘ1
(ａ2 , ｂ2 …ｘ2 、ａ3 , ｂ3 …ｘ3 、ａ4 , ｂ4 …
ｘ4 ) の各コントロールゲートと接続される。またワー
ド線デコーダ126 は、非消去モード又は消去モードを選
択する信号が与えられる制御信号線128 と接続される。
メモリセルａ1 , ｂ1 …ｈ1 、メモリセルａ2 , ｂ2 …
ｈ2 、メモリセルａ3 , ｂ 3 …ｈ3 及びメモリセル
ａ4 , ｂ4 …ｈ4 の各ソースＳは、ソース線102 と接続
され、ソース線102 はトランジスタ130 を介して切換回
路116 の共通端子116aと接続される。
(109,110,111)を介してメモリセルａ 1 , ｂ1 …ｘ1
(ａ2 , ｂ2 …ｘ2 、ａ3 , ｂ3 …ｘ3 、ａ4 , ｂ4 …
ｘ4 ) の各コントロールゲートと接続される。またワー
ド線デコーダ126 は、非消去モード又は消去モードを選
択する信号が与えられる制御信号線128 と接続される。
メモリセルａ1 , ｂ1 …ｈ1 、メモリセルａ2 , ｂ2 …
ｈ2 、メモリセルａ3 , ｂ 3 …ｈ3 及びメモリセル
ａ4 , ｂ4 …ｈ4 の各ソースＳは、ソース線102 と接続
され、ソース線102 はトランジスタ130 を介して切換回
路116 の共通端子116aと接続される。
【００４４】メモリセルｉ1 , ｊ1 …ｐ1 、メモリセル
ｉ2 , ｊ2 …ｐ2 、メモリセルｉ3, ｊ3 …ｐ3 及びメ
モリセルｉ4 , ｊ4 …ｐ4 の各ソースは、ソース線103
と接続され、ソース線103 はトランジスタ131 を介して
切換回路116 の共通端子116aと接続される。また、メモ
リセルｑ1 , ｒ1 …ｘ1 、メモリセルｑ2 , ｒ2 …
ｘ 2 、メモリセルｑ3 , ｒ3 …ｘ3 及びメモリセル
ｑ4 , ｒ4 …ｘ4 の各ソースはソース線104 と接続さ
れ、ソース線104 はトランジスタ132 を介して切換回路
116 の共通端子116aと接続される。切換回路116 の切換
端子116bには電圧ＶPPが与えられ、切換端子116cは接地
される。ソース線の１本を選択してそれに電位を与える
ソース線デコーダ127 は、ソース選択線112 を介してト
ランジスタ132 のゲートと接続され、ソース選択線113
を介してトランジスタ131 のゲートと接続され、ソース
選択線114 を介してトランジスタ130 のゲートと接続さ
れる。
ｉ2 , ｊ2 …ｐ2 、メモリセルｉ3, ｊ3 …ｐ3 及びメ
モリセルｉ4 , ｊ4 …ｐ4 の各ソースは、ソース線103
と接続され、ソース線103 はトランジスタ131 を介して
切換回路116 の共通端子116aと接続される。また、メモ
リセルｑ1 , ｒ1 …ｘ1 、メモリセルｑ2 , ｒ2 …
ｘ 2 、メモリセルｑ3 , ｒ3 …ｘ3 及びメモリセル
ｑ4 , ｒ4 …ｘ4 の各ソースはソース線104 と接続さ
れ、ソース線104 はトランジスタ132 を介して切換回路
116 の共通端子116aと接続される。切換回路116 の切換
端子116bには電圧ＶPPが与えられ、切換端子116cは接地
される。ソース線の１本を選択してそれに電位を与える
ソース線デコーダ127 は、ソース選択線112 を介してト
ランジスタ132 のゲートと接続され、ソース選択線113
を介してトランジスタ131 のゲートと接続され、ソース
選択線114 を介してトランジスタ130 のゲートと接続さ
れる。
【００４５】図８及び図９夫々は、図６及び図７に示す
不揮発性半導体記憶装置のレイアウトパターンの半部で
ある。ビット線78, 79…101 及びソース線102,103,104
はアルミニウム配線で列方向に並べて形成される。Ｐウ
エルの基板内にはビット線78,79 …85、ビット線86，87
…93、ビット線94, 95…101 単位で、行方向にＮ+ 拡散
領域NZが形成される。これによりビット線方向に並ぶコ
ンタクトホールCHを介してビット線78, 79…85、ビット
線86, 87…93、ビット線94, 95…101 単位で列方向に形
成されるメモリセルのドレイン同士が電気的に接続され
る。
不揮発性半導体記憶装置のレイアウトパターンの半部で
ある。ビット線78, 79…101 及びソース線102,103,104
はアルミニウム配線で列方向に並べて形成される。Ｐウ
エルの基板内にはビット線78,79 …85、ビット線86，87
…93、ビット線94, 95…101 単位で、行方向にＮ+ 拡散
領域NZが形成される。これによりビット線方向に並ぶコ
ンタクトホールCHを介してビット線78, 79…85、ビット
線86, 87…93、ビット線94, 95…101 単位で列方向に形
成されるメモリセルのドレイン同士が電気的に接続され
る。
【００４６】夫々のＮ+ 拡散領域NZに平行し、ビット線
78, 79…101 に直交して、ポリシリコン配線からなるワ
ード線108,190,110,111 が形成される。ビット線78, 79
…85と接続されるドレイン側のＮ+ 拡散領域NZと向かい
合うソース側のＮ+ 拡散領域NZがコンタクトホールCHを
介してソース線102 と電気的に接続される。ビット線8
6, 87…93と接続されるドレイン側のＮ+ 拡散領域NZと
向かい合うソース側のＮ + 拡散領域NZがコンタクトホー
ルCHを介して、ビット線85と86との間に形成されたソー
ス線103 と電気的に接続される。ビット線94, 95…101
と接続されるドレイン側のＮ+ 拡散領域NZと向かい合う
ソース側のＮ+ 拡散領域NZがコンタクトホールCHを介し
てビット線93と94との間に形成されたソース線104 と電
気的に接続される。
78, 79…101 に直交して、ポリシリコン配線からなるワ
ード線108,190,110,111 が形成される。ビット線78, 79
…85と接続されるドレイン側のＮ+ 拡散領域NZと向かい
合うソース側のＮ+ 拡散領域NZがコンタクトホールCHを
介してソース線102 と電気的に接続される。ビット線8
6, 87…93と接続されるドレイン側のＮ+ 拡散領域NZと
向かい合うソース側のＮ + 拡散領域NZがコンタクトホー
ルCHを介して、ビット線85と86との間に形成されたソー
ス線103 と電気的に接続される。ビット線94, 95…101
と接続されるドレイン側のＮ+ 拡散領域NZと向かい合う
ソース側のＮ+ 拡散領域NZがコンタクトホールCHを介し
てビット線93と94との間に形成されたソース線104 と電
気的に接続される。
【００４７】Ｎ+ 拡散領域NZと、ワード線108,109,110,
111 が各別に交差する夫々の位置、即ち斜線で示した部
分にはポリシリコン層からなるフローティングゲートが
形成されてメモリセルが形成される。ソース線102,103,
104 はビット線78〜101 と同じ層に形成される。そして
例えばビット線78に沿ってメモリセルａ1 , ａ2 ,
ａ 3 , ａ4 が形成される。なお、図５、図６と同一構成
部分には同一符号を付している。
111 が各別に交差する夫々の位置、即ち斜線で示した部
分にはポリシリコン層からなるフローティングゲートが
形成されてメモリセルが形成される。ソース線102,103,
104 はビット線78〜101 と同じ層に形成される。そして
例えばビット線78に沿ってメモリセルａ1 , ａ2 ,
ａ 3 , ａ4 が形成される。なお、図５、図６と同一構成
部分には同一符号を付している。
【００４８】表２はこの不揮発性半導体記憶装置におい
て、図５に破線で囲んだ同一アドレスに属する１バイト
分のメモリセル群MBのデータの消去，書き込み，読み出
しを夫々行う場合のビット線78〜101 、ソース線102 〜
104 、ワード線108 〜111 に与える電位を示したもので
ある。ここで電圧ＶPP、ＶEE、ＶDD、ＶBB、ＶCCは夫
々、12Ｖ、５〜12Ｖ、６Ｖ、１Ｖ、５Ｖの程度である。
また０Ｖは接地電位である。なお、開放と記入した状態
は０Ｖを与えても同様の効果が得られる。
て、図５に破線で囲んだ同一アドレスに属する１バイト
分のメモリセル群MBのデータの消去，書き込み，読み出
しを夫々行う場合のビット線78〜101 、ソース線102 〜
104 、ワード線108 〜111 に与える電位を示したもので
ある。ここで電圧ＶPP、ＶEE、ＶDD、ＶBB、ＶCCは夫
々、12Ｖ、５〜12Ｖ、６Ｖ、１Ｖ、５Ｖの程度である。
また０Ｖは接地電位である。なお、開放と記入した状態
は０Ｖを与えても同様の効果が得られる。
【００４９】
【表２】
【００５０】次にこのように構成した不揮発性半導体記
憶装置において、図７に破線で囲んだ同一アドレスに属
する１バイト分のメモリセル群MBのデータを消去する場
合の動作を説明する。切換回路116 を切換端子116b側に
切換え、表２に示す内容にしたがって、ソース線デコー
ダ127 によりソース選択線113 を選択してトランジスタ
131 をオンさせ、メモリセル群MBに接続されているソー
ス線103 に電圧ＶPP (12Ｖ) を与え、残りのソース線10
2,104 を開放状態にし、メモリセル群MBに接続されてい
るワード線110 を選択し、それに０Ｖを与え、残りのワ
ード線108,109,111 に電圧ＶEE (５〜12Ｖ) を与える。
また全ビット線78〜101 を開放状態にする。
憶装置において、図７に破線で囲んだ同一アドレスに属
する１バイト分のメモリセル群MBのデータを消去する場
合の動作を説明する。切換回路116 を切換端子116b側に
切換え、表２に示す内容にしたがって、ソース線デコー
ダ127 によりソース選択線113 を選択してトランジスタ
131 をオンさせ、メモリセル群MBに接続されているソー
ス線103 に電圧ＶPP (12Ｖ) を与え、残りのソース線10
2,104 を開放状態にし、メモリセル群MBに接続されてい
るワード線110 を選択し、それに０Ｖを与え、残りのワ
ード線108,109,111 に電圧ＶEE (５〜12Ｖ) を与える。
また全ビット線78〜101 を開放状態にする。
【００５１】一方、制御信号線128 に０Ｖを与えて、ワ
ード線デコーダ126 によりワード線110 を選択させる。
これにより図３によって前述した如く、ワード線110 の
みに０Ｖを与え、残りのワード線108,109,111 に電圧Ｖ
EE (５〜12Ｖ) を与える。またビット線デコーダ125 に
より、ビット選択線105,106,107 を全て非選択、即ち０
Ｖにする。これにより、トランジスタ133 〜156 が全て
オフして、メモリセル群MBに接続されているビット線86
〜93を含む全ビット線が開放状態になる。
ード線デコーダ126 によりワード線110 を選択させる。
これにより図３によって前述した如く、ワード線110 の
みに０Ｖを与え、残りのワード線108,109,111 に電圧Ｖ
EE (５〜12Ｖ) を与える。またビット線デコーダ125 に
より、ビット選択線105,106,107 を全て非選択、即ち０
Ｖにする。これにより、トランジスタ133 〜156 が全て
オフして、メモリセル群MBに接続されているビット線86
〜93を含む全ビット線が開放状態になる。
【００５２】そうすると、メモリセル群MBに含まれる８
個のメモリセルｉ3 , ｊ3 , ｋ3 ,ｌ3 , ｍ3 , ｎ3 ,
ｏ3 , ｐ3 のフローティングゲート２とＮ+ 拡散領域NZ
との間のトンネル酸化膜に高電界が加わる。それによ
り、フローティングゲート２内に蓄積されていた電子が
ソース側のＮ+ 拡散領域NZにトンネル効果により引き抜
かれて、メモリセル群MBのメモリセルｉ3 , ｊ3 …ｐ3
からなる１バイト分のメモリセルMBのデータが一斉に消
去される。
個のメモリセルｉ3 , ｊ3 , ｋ3 ,ｌ3 , ｍ3 , ｎ3 ,
ｏ3 , ｐ3 のフローティングゲート２とＮ+ 拡散領域NZ
との間のトンネル酸化膜に高電界が加わる。それによ
り、フローティングゲート２内に蓄積されていた電子が
ソース側のＮ+ 拡散領域NZにトンネル効果により引き抜
かれて、メモリセル群MBのメモリセルｉ3 , ｊ3 …ｐ3
からなる１バイト分のメモリセルMBのデータが一斉に消
去される。
【００５３】次にメモリセル群MBにデータを書込む場合
は切換回路116 を接地側に切換える。そしてトランジス
タ131 をオンさせてソース線103 に接地電位を与え、残
りのソース線102,104 を開放状態にし、選択されたビッ
ト線86〜93に電圧ＶDD (６Ｖ) を与える。また残りのビ
ット線78〜85、94〜101 を開放状態にし、選択されたワ
ード線110 に電圧ＶPP (12Ｖ) を与え、残りのワード線
108,109,111 に０Ｖの電圧を与える。そうするとメモリ
セル群MB内のメモリセルのドレインとコントロールゲー
トとの間に高電界が加わり、ソースＳでドレインＤとの
間の電位差によりドレインＤ近傍で発生する高エネルギ
ーをもった電子がフローティングゲートに注入されて、
メモリセルにデータが書込まれる。
は切換回路116 を接地側に切換える。そしてトランジス
タ131 をオンさせてソース線103 に接地電位を与え、残
りのソース線102,104 を開放状態にし、選択されたビッ
ト線86〜93に電圧ＶDD (６Ｖ) を与える。また残りのビ
ット線78〜85、94〜101 を開放状態にし、選択されたワ
ード線110 に電圧ＶPP (12Ｖ) を与え、残りのワード線
108,109,111 に０Ｖの電圧を与える。そうするとメモリ
セル群MB内のメモリセルのドレインとコントロールゲー
トとの間に高電界が加わり、ソースＳでドレインＤとの
間の電位差によりドレインＤ近傍で発生する高エネルギ
ーをもった電子がフローティングゲートに注入されて、
メモリセルにデータが書込まれる。
【００５４】またメモリセル群MBのメモリセルからデー
タを読出す場合は、選択されたソース線103 に０Ｖの電
圧を与え、残りのソース線102,104 を開放状態にし、選
択されたビット線86〜93に電圧ＶBB (１Ｖ) を与え、残
りのビット線78〜85、86〜101 を開放状態にする。そし
て選択されたワード線110 に電圧ＶCC (５Ｖ) を与え、
残りのワード線108,109,111 に０Ｖの電圧を与える。そ
うすると、メモリセル群MBのメモリセルがオンして、メ
モリセルのデータがヒット線86〜93に読出される。この
ような動作は他のメモリセル群であっても同様に行われ
る。
タを読出す場合は、選択されたソース線103 に０Ｖの電
圧を与え、残りのソース線102,104 を開放状態にし、選
択されたビット線86〜93に電圧ＶBB (１Ｖ) を与え、残
りのビット線78〜85、86〜101 を開放状態にする。そし
て選択されたワード線110 に電圧ＶCC (５Ｖ) を与え、
残りのワード線108,109,111 に０Ｖの電圧を与える。そ
うすると、メモリセル群MBのメモリセルがオンして、メ
モリセルのデータがヒット線86〜93に読出される。この
ような動作は他のメモリセル群であっても同様に行われ
る。
【００５５】本実施例において示したビット線、ワード
線及びソース線夫々の数は例示であり、これらの数に何
ら限定されるものではない。また、ビット線、ワード線
及びソース線に与える電位についても例示であるのは言
うまでもない。
線及びソース線夫々の数は例示であり、これらの数に何
ら限定されるものではない。また、ビット線、ワード線
及びソース線に与える電位についても例示であるのは言
うまでもない。
【００５６】
【発明の効果】以上詳述したように、本発明は、従来の
ように全アドレス数と同数のスイッチトランジスタ及び
多数のセレクト信号線を必要とせずに、１バイト単位で
データを消去することができる。それによりレイアウト
パターンの面積が増大せず、高集積化が図れてバイト単
位にデータを一斉に消去し得る不揮発性半導体記憶装置
を提供できる優れた効果を奏する。
ように全アドレス数と同数のスイッチトランジスタ及び
多数のセレクト信号線を必要とせずに、１バイト単位で
データを消去することができる。それによりレイアウト
パターンの面積が増大せず、高集積化が図れてバイト単
位にデータを一斉に消去し得る不揮発性半導体記憶装置
を提供できる優れた効果を奏する。
【図１】 本発明に係る不揮発性半導体記憶装置の模式
的構成図である。
的構成図である。
【図２】 不揮発性半導体記憶装置のレイアウトパター
ンである。
ンである。
【図３】 ワード線デコーダの構成を示すブロック図で
ある。
ある。
【図４】 バイト単位にデータを消去できる本発明に係
る不揮発性半導体記憶装置の模式的構成図の半部であ
る。
る不揮発性半導体記憶装置の模式的構成図の半部であ
る。
【図５】 バイト単位にデータを消去できる本発明に係
る不揮発性半導体記憶装置の模式的構成図の半部であ
る。
る不揮発性半導体記憶装置の模式的構成図の半部であ
る。
【図６】 本発明に係る不揮発性半導体記憶装置の他の
実施例の模式的構成図の半部である。
実施例の模式的構成図の半部である。
【図７】 本発明に係る不揮発性半導体記憶装置の他の
実施例の模式的構成図の半部である。
実施例の模式的構成図の半部である。
【図８】 不揮発性半導体記憶装置のレイアウトパター
ンの半部である。
ンの半部である。
【図９】 不揮発性半導体記憶装置のレイアウトパター
ンの半部である。
ンの半部である。
【図１０】 従来のフラッシュメモリの模式的構成図で
ある。
ある。
【図１１】 フラッシュメモリのレイアウトパターンで
ある。
ある。
【図１２】 従来のフラッシュメモリの他の構成を示す
模式的構成図である。
模式的構成図である。
１ コントロールゲート、２ フローティングゲート、
Ｂ1 ，Ｂ2 第１ビット線、Ｂ21〜Ｂ24 第２ビット
線、Ｗ1 〜Ｗ6 ワード線、Ｍ メモリセルトランジス
タ、MB メモリセル群、NZ Ｎ+ 拡散領域、37 メモリ
セルアレイ、78〜101 ビット線、 102〜104 ソース
線、105 〜107 ビット選択線、112〜114 ソース選
択線、 133〜156 トランジスタ、116 切換回路。
Ｂ1 ，Ｂ2 第１ビット線、Ｂ21〜Ｂ24 第２ビット
線、Ｗ1 〜Ｗ6 ワード線、Ｍ メモリセルトランジス
タ、MB メモリセル群、NZ Ｎ+ 拡散領域、37 メモリ
セルアレイ、78〜101 ビット線、 102〜104 ソース
線、105 〜107 ビット選択線、112〜114 ソース選
択線、 133〜156 トランジスタ、116 切換回路。
Claims (3)
- 【請求項１】 メモリセルトランジスタ群におけるメモ
リセルのデータをバイト単位に消去できる不揮発性半導
体記憶装置において、 前記メモリセルトランジスタのドレインに接続され、第
１層に形成された第１ビット線と、メモリセルトランジ
スタのソースに接続され、第２層に形成された第２ビッ
ト線と、メモリセルトランジスタを選択するワード線
と、該ワード線に、高電位，中間電位及び接地電位を与
えるワード線デコーダとを備えることを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 第１ビット線を、相隣するメモリセルト
ランジスタ列の間に蛇行して配置してある請求項１記載
の不揮発性半導体記憶装置。 - 【請求項３】 メモリセルトランジスタ群のデータをバ
イト単位に消去できる不揮発性半導体記憶装置におい
て、 メモリセルトランジスタを選択するワード線に所定電位
を与えるワード線デコーダと、メモリセルトランジスタ
の拡散領域に接続されるソース線を選択するソース線デ
コーダと、選択されたソース線に所定電位を与える手段
と、ワード線方向に相隣して配置された同一アドレスの
１バイト分のメモリセルトランジスタから構成されるメ
モリセルトランジスタ群とを備えていることを特徴とす
る不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17451694A JP3564610B2 (ja) | 1994-07-26 | 1994-07-26 | 不揮発性半導体記憶装置 |
| US08/731,388 US5671177A (en) | 1994-07-26 | 1996-10-15 | Non-volatile semiconductor storage apparatus |
| US08/876,709 US5825688A (en) | 1994-07-26 | 1997-06-16 | Non-volatile semiconductor storage apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17451694A JP3564610B2 (ja) | 1994-07-26 | 1994-07-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836894A true JPH0836894A (ja) | 1996-02-06 |
| JP3564610B2 JP3564610B2 (ja) | 2004-09-15 |
Family
ID=15979887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17451694A Expired - Fee Related JP3564610B2 (ja) | 1994-07-26 | 1994-07-26 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5671177A (ja) |
| JP (1) | JP3564610B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003508873A (ja) * | 1999-09-02 | 2003-03-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｅｅｐｒｏｍアプリケーションのための１トランジスタメモリセル |
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| JPWO2004109806A1 (ja) * | 2003-06-04 | 2006-07-20 | 富士通株式会社 | 不揮発性半導体メモリ |
| JP2008300859A (ja) * | 2008-07-18 | 2008-12-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| WO2009122560A1 (ja) * | 2008-03-31 | 2009-10-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
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|---|---|---|---|---|
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| US5777924A (en) * | 1997-06-05 | 1998-07-07 | Aplus Integrated Circuits, Inc. | Flash memory array and decoding architecture |
| US5953250A (en) * | 1997-06-05 | 1999-09-14 | Aplus Integrated Circuits, Inc. | Flash memory array and decoding architecture |
| USRE37419E1 (en) * | 1997-06-05 | 2001-10-23 | Aplus Flash Technology Inc. | Flash memory array and decoding architecture |
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| DE10324612B4 (de) * | 2003-05-30 | 2005-08-11 | Infineon Technologies Ag | Halbleiterspeicher mit Charge-Trapping-Speicherzellen und Virtual-Ground-Architektur |
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